JP2556562B2

JP2556562B2 - Engine controller

Info

Publication number: JP2556562B2
Application number: JP63248962A
Authority: JP
Inventors: 昭二佐々木; 憲司田渕; 康典毛利
Original assignee: Hitachi Automotive Engineering Co Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Astemo Ltd
Priority date: 1988-10-04
Filing date: 1988-10-04
Publication date: 1996-11-20
Anticipated expiration: 2011-11-20
Also published as: JPH0299746A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、マイクロコンピュータを用いた、ガソリン
エンジンなどの内燃機関の制御装置に係り、特に自動車
用のガソリンエンジンに好適なエンジン制御装置に関す
る。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a control device for an internal combustion engine such as a gasoline engine using a microcomputer, and particularly to an engine control device suitable for a gasoline engine for automobiles.

［従来の技術］マイクロコンピュータを用いたエンジン制御装置で
は、それが組合されるエンジンの特性や、それの経年変
化などに応じて、制御用のデータやプログラムを個々に
選択できることが望ましい。[Prior Art] In an engine control device using a microcomputer, it is desirable to be able to individually select control data and programs according to the characteristics of the engine with which it is combined, the secular change thereof, and the like.

従来のエンジン制御装置では、例えば、特願昭62−33
356号の出願に係る発明で提案されているように、制御
装置自体の検査や、エンジンのマツチングなどに利用す
るため、外部からプログラムを読込み、それをRAM（ラ
ンダムアクセスメモリ）に格納し、制御を実行する方法
が知られている。In a conventional engine control device, for example, Japanese Patent Application No. 62-33
As proposed in the invention related to the application of No. 356, in order to use it for inspection of the control device itself, matching of the engine, etc., a program is read from the outside, stored in RAM (random access memory), and controlled. There are known ways to perform.

［発明が解決しようとする課題］車輌に搭載される各種の部品は、温度や振動など厳し
い環境にさらされる。特に、エンジン制御装置に関して
は、耐振動性向上のため、ICの取付けに関しても、ソケ
ツトは使用できない。このことは、ROM（リードオンリ
メモリ）に関しても同様であり、制御装置の組立前に専
用機でプログラムが書き込まれ、基板に直接半田付けさ
れる。[Problems to be Solved by the Invention] Various parts mounted on a vehicle are exposed to severe environments such as temperature and vibration. In particular, for the engine control device, the socket cannot be used for mounting the IC because the vibration resistance is improved. The same applies to ROM (Read Only Memory), in which a program is written by a dedicated machine before the controller is assembled and soldered directly to the board.

一方、このようなエンジン制御装置では、プログラム
や制御データのアンマツチによる市場での不具合発生に
より、ROM内容を変更しなければならない場合がある。
そのため、従来技術では、一旦ROMを取外した後、再び
新しいROMを半田付けしなければならず、工数がかかる
上、半田付け部の信頼性が低下するという問題があつ
た。On the other hand, in such an engine control device, there is a case where the ROM content needs to be changed due to a problem in the market caused by unmatching of programs and control data.
Therefore, in the conventional technique, it is necessary to remove the ROM once and then solder a new ROM again, which requires a lot of man-hours and lowers the reliability of the soldered portion.

他方、上記した特願昭62−33356号の発明では、RAMに
プログラムを書き込み、実行するという手法であるた
め、検査やマツチングを目的にした場合は適するが、市
場での不具合によるROM内容変更には適しない。On the other hand, in the invention of Japanese Patent Application No. 62-33356 mentioned above, since it is a method of writing and executing a program in RAM, it is suitable for the purpose of inspection or matching, but it is not suitable for changing ROM contents due to market problems. Is not suitable.

本発明の目的は、ROM内容変更時、ROMを基板に直接半
田付けしたままで新しいプログラムのROMに対する書込
みが可能がエンジン制御装置を提供することにある。An object of the present invention is to provide an engine control device capable of writing a new program to the ROM while directly soldering the ROM to the board when the ROM content is changed.

［課題を解決するための手段］上記目的は、プログラム格納用のROMとして、通常用
いられているマスクROMと、この外に、Ｐ−ROM（電気的
にデータの消去と書込が可能なROM）とを用い、このと
き、マスクROMには、シリアル通信により外部から読み
込んだ第１のプログラムをRAMに格納するのに必要なプ
ログラムだけを書込んでおき、これにより、Ｐ−ROM
に、外部からシリアル通信によって新たなプログラムが
書込めるようにして達成される。[Means for Solving the Problems] The above-mentioned object is to provide a mask ROM that is usually used as a ROM for storing programs, and a P-ROM (ROM that can electrically erase and write data). ) And at this time, only the program necessary for storing the first program read from the outside by serial communication in the RAM is written in the mask ROM.
In addition, a new program can be written externally by serial communication.

[Work]

CPU（演算処理装置）に内蔵されたマスクROMには、シ
リアル通信により外部から読み込んだ第１のプログラム
をRAMに格納し、それを実行させるのに必要なプログラ
ムだけが書込まれている。The mask ROM built in the CPU (arithmetic processing unit) stores only the first program read from the outside by serial communication in the RAM and storing only the program necessary to execute the first program.

そこで、CPUは、マスクROMに格納されているプログラ
ムにより、外部からのアクセスに応じてRAMに第１のプ
ログラムを格納する処理を実行したあと、このRAMに格
納された第１のプログラムを用いてＰ−ROMに第２のプ
ログラムを格納する処理を実行し、以後、このＰ−ROM
に格納された第２のプログラムを用いてエンジン制御用
データの作成処理を実行するのである。Therefore, the CPU uses the program stored in the mask ROM to execute the process of storing the first program in the RAM according to the access from the outside, and then uses the first program stored in this RAM. The process of storing the second program in the P-ROM is executed.
The engine control data creation process is executed by using the second program stored in.

従って、Ｐ−ROMを交換することなく、プログラムの
書き換えができ、特性変化などに適切な対応が可能にな
る。Therefore, the program can be rewritten without exchanging the P-ROM, and it is possible to appropriately deal with a characteristic change and the like.

そして、このとき、本発明では、エンジン制御用デー
タの作成に必要な第２のプログラムをＰ−ROMに格納す
るのに必要な第１のプログラムは、その都度、RAMに書
込まれるようになっているので、搭載されるＰ−ROM
が、どのような種類のものであっても、その書込みに必
要なプログラム、つまり第１のプログラムは、搭載され
るＰ−ROMの種別に応じて任意に変更することができ、
従って、本発明によれば、異なった種別のＰ−ROMが搭
載されたときでも、マスクROMのプログラムを変えるこ
となく対応が可能になり、搭載されるＰ−ROMの種別を
問わず、常に容易に対応することができる。At this time, according to the present invention, the first program necessary for storing the second program required for creating the engine control data in the P-ROM is written in the RAM each time. Since it has a P-ROM
However, no matter what kind of program, the program necessary for writing, that is, the first program, can be arbitrarily changed according to the type of the mounted P-ROM,
Therefore, according to the present invention, even when P-ROMs of different types are mounted, it is possible to deal with them without changing the program of the mask ROM, and it is always easy regardless of the type of P-ROM mounted. Can correspond to.

［実施例］以下、本発明によるエンジン制御装置について、図示
の実施例により詳細に説明する。[Embodiment] Hereinafter, an engine control device according to the present invention will be described in detail with reference to an illustrated embodiment.

第１図は本発明の一実施例で、図において、１は各種
の演算，処理を行なうCPUであり、消去及び再書き込み
不可能なマスクROM6を内蔵している。２は上記CPU1が読
み込んで演算，処理を行なうためのプログラムあるいは
データを格納するためのROM。３はCPU1で演算，処理し
たデータを書き込みあるいは読み出しを行なうRAM。４
は各種センサの入力信号の取り込みや各種制御信号の出
力を行なうI/O。５はアドレスに従つて、各素子をアク
セスする信号を出力するデコーダ。上記CPU1,ROM2,RAM
3,I/O4は各々、アドレスバス7,データバス８で接続され
ている。上記構成にて、I/O4にはエンジンの回転を表わ
すための回転信号4a、エンジンに吸入される空気量を検
出するセンサからの入力信号である吸入空気量信号4bが
入力される。これら入力信号に基づいてCPU1では、エン
ジンへの燃料噴射量を演算する。演算結果から燃料噴射
制御信号4cをI/O4から出力する。エンジン制御における
基本制御の動作は上記の通りであるが、さらには入力，
出力を増加し、制御項目を追加することが可能である。FIG. 1 shows an embodiment of the present invention. In the figure, reference numeral 1 is a CPU for performing various operations and processings, and has a built-in mask ROM 6 which cannot be erased or rewritten. Reference numeral 2 is a ROM for storing a program or data to be read by the CPU 1 to perform calculation and processing. 3 is a RAM for writing or reading the data calculated and processed by the CPU 1. Four
Is an I / O that takes in input signals from various sensors and outputs various control signals. Decoder 5 outputs a signal for accessing each element according to an address. CPU1, ROM2, RAM above
The 3 and I / O 4 are connected by an address bus 7 and a data bus 8, respectively. In the above configuration, the I / O 4 is supplied with the rotation signal 4a representing the rotation of the engine and the intake air amount signal 4b which is an input signal from the sensor that detects the amount of air taken into the engine. The CPU 1 calculates the fuel injection amount to the engine based on these input signals. The fuel injection control signal 4c is output from the I / O 4 based on the calculation result. The operation of the basic control in the engine control is as described above.
It is possible to increase the output and add control items.

上記制御に必要なプログラムはROM2に格納されている
が、この実施例では、このROM2として以下のような特性
のものを使用している。すなわち、このROM2は、制御装
置の電源を遮断しても、その内容は消去されない上、動
作時も書き込みは不可能である。それは、通常ROM2のPG
M信号2aを電源電圧V_CC（通常5V）,V_PP信号2bをV_CCとす
ることにより、このROM2は読み出し専用となり、書き込
みは出来ないからである。The program required for the above control is stored in ROM2, but in this embodiment, ROM2 having the following characteristics is used. That is, the contents of the ROM 2 are not erased even when the power supply of the control device is cut off, and the ROM 2 cannot be written during operation. It is usually ROM2 PG
This is because setting the M signal 2a to the power supply voltage V _CC (normally 5V) and the V _PP signal 2b to V _CC makes this ROM 2 read-only and cannot be written.

しかし、PGM信号2aをLowにした上で、V_PP信号2bに12.
5V程度の電圧を加えると、このROM2はデータの書込みが
可能になるものである。なお、このような電気的にデー
タの消去と書込みが可能なROMを、ここではＰ−ROMと呼
ぶ。However, after setting PGM signal 2a to Low, _VPP signal 2b is set to 12.
When a voltage of about 5V is applied, this ROM2 can write data. Incidentally, such an electrically erasable and writable ROM is called a P-ROM here.

5aはROM2をデコーダ５がアクセスするためのデコード
信号となるCS信号で、このCS信号5aは読み出しあるいは
書き込みにかかわらず、ROM2をアクセスするときだけLo
wとなり、それ以外はHighを出力する。5a is a CS signal which serves as a decode signal for the decoder 5 to access the ROM2. The CS signal 5a is a Lo signal only when the ROM2 is accessed regardless of reading or writing.
It becomes w, and otherwise outputs High.

1aはCPU1から出力されるROM2のモード切換信号であ
る。すなわち、このモード切換信号1aは通常Lowであ
り、NPNトランジスタ10とPNPトランジスタ11は共にOFF
し、V_PP信号2bにかかる電圧はプルアツプ抵抗12によりV
_CCとなる。また、NAND回路９の出力信号であるPGM信号2
aは、モード切換信号1aがLowであるため、Highとなつて
いる。1a is a mode switching signal of ROM2 output from CPU1. That is, this mode switching signal 1a is normally Low, and both NPN transistor 10 and PNP transistor 11 are OFF.
However, the voltage applied to V _PP signal 2b is
Become _CC . In addition, the PGM signal 2 which is the output signal of the NAND circuit 9
The value a is High because the mode switching signal 1a is Low.

一方、ROM2へプログラムの書き込みを行なう場合は、
モード切換信号1aをHighにすれば、NPNトランジスタ10
及びPNPトランジスタ11が共にONし、V_PP信号2bにはV
_B（≒12.5V）の電圧がかかる。また、NAND回路９の出力
はCS信号5aと同じ出力となる。すなわち、5aはNOT回路1
3を介してNAND回路９に入力されるが、もう一方の入力
であるモード切換信号1aがHighのため、NOT回路13の出
力信号はさらに反転されて出力される。これにより、CS
信号5aがLow、すなわち、ROM2がアクセスされたとき、P
GM信号2aはLowとなり、ROM2は書き込みモードとなる。
書き込みモードでは、アドレスバス７で指定された番地
に、データバス８に出力されたデータが書き込まれる。On the other hand, when writing a program to ROM2,
If the mode switching signal 1a is set to High, the NPN transistor 10
And PNP transistor 11 are both turned on, and V _PP signal 2b is V
A voltage of _B (≈12.5V) is applied. The output of the NAND circuit 9 is the same as the CS signal 5a. That is, 5a is NOT circuit 1
Although it is input to the NAND circuit 9 via 3, the output signal of the NOT circuit 13 is further inverted and output because the other input, the mode switching signal 1a, is High. This allows CS
When the signal 5a is Low, that is, when ROM2 is accessed, P
The GM signal 2a becomes Low, and the ROM2 is in the write mode.
In the write mode, the data output to the data bus 8 is written in the address specified by the address bus 7.

CPU1には外部とのシリアル通信を行なうための入出力
信号線が３本ある。1bは送受信のための基本クロツクと
なるSCIクロツク信号、1cは外部からデータが送信さ
れ、CPU1で受信するためのSCI受信信号、1dは外部へ送
信するSCI送信信号である。各々の信号のタイミング
は、上記した特願昭62−33356号の明細書に記載してい
る通りであり、先頭のビツトをスタートビツト、最後の
ビツトをストツプビツトとしている。The CPU1 has three input / output signal lines for serial communication with the outside. Reference numeral 1b is an SCI clock signal serving as a basic clock for transmission / reception, 1c is an SCI reception signal for data transmission from the outside and is received by the CPU 1, and 1d is an SCI transmission signal for transmission to the outside. The timing of each signal is as described in the specification of Japanese Patent Application No. 62-33356, and the first bit is the start bit and the last bit is the stop bit.

第２図は上記実施例におけるアドレス割付の一例を示
すアドレス割付表で、20はCPU1の内部の機能を切換える
ための各種レジスタのアドレスである。21はRAM3のアド
レス 22はROM2のアドレス 23はCPU1に内蔵されたマスクROM6のアドレスを示す。23aは、リセツトやSCI等の各種割込みが発生し
た時の飛び先アドレスを指定するためのベクターアドレ
スで、例えば、CPU1がリセツトされ、リセツト解除後、
このベクターアドレスから飛び先番地を読み込み、その番地へジヤンプし、所
定のルーチンの処理を行なう。割込み発生時も同様のシ
ーケンスで動作する。一方、22aはROM2に書き込まれた
プログラムを実行するための飛び先番地を指示する第２
のベクターアドレスである。すなわち、ある割込みが発
生し、その割込み処理ルーチンが、ROM2のアドレス22内
に割付けられている場合、マスクROM6内のベクターアド
レス23aに上記割込み処理ルーチンの先頭アドレスを入
れておく必要がある。この場合、プログラムが変つて
も、このルーチンの先頭アドレスは変更できないため、
汎用性に欠けてしまう。そこで、ベクターアドレス23a
にROM2内の第２のベクターアドレス22aの番地を入れて
おき、それから、所定のルーチンへジヤンプするように
すれば良い。第３図は、上記第２のベクターアドレスを
用いた場合の一実施例を示すフローチヤートである。例
えば、S1で最優先割込みであるNMIが発生したとき、S2
でベクターアドレス23a内のから飛び先番地を読み込み、そのアドレスである第２の
ブクターアドレスへジヤンプする。尚、S1,S2はハード
ウエアのシーケンスで決まるものであり、ソフトウエア
では変更できない。S3では第２のベクターアドレスでの
処理内容を示している。ここでは、所定の処理ルーチン
へジヤンプする命令であり、NMIルーチンの先頭番地へ
ジヤンプし、S4でNMIルーチンの処理を実行する。処理
終了後、S5で割込みから復帰し、割込み前の処理を続行
する。FIG. 2 is an address allocation table showing an example of address allocation in the above embodiment, and 20 is an address of various registers for switching the internal functions of the CPU 1. 21 is the address of RAM3 22 is the address of ROM2 23 is the address of mask ROM6 built in CPU1 Indicates. 23a is a vector address for designating the jump destination address when various interrupts such as reset and SCI occur.For example, CPU1 is reset, and after reset is released,
This vector address The destination address is read from, the jump address is jumped to, and the predetermined routine is performed. When an interrupt occurs, it operates in the same sequence. On the other hand, 22a is a second instruction indicating a jump destination address for executing the program written in ROM2.
Is the vector address of. That is, when an interrupt occurs and the interrupt processing routine is assigned to the address 22 of the ROM 2, it is necessary to put the start address of the interrupt processing routine in the vector address 23a in the mask ROM 6. In this case, even if the program changes, the start address of this routine cannot be changed.
It lacks versatility. So vector address 23a
The address of the second vector address 22a in the ROM 2 may be put in, and then jumping to a predetermined routine may be performed. FIG. 3 is a flow chart showing an embodiment in which the second vector address is used. For example, if the highest priority interrupt NMI occurs in S1, S2
In vector address 23a The jump destination address is read from and jumped to that address, the second vector address. Note that S1 and S2 are determined by the hardware sequence and cannot be changed by software. In S3, the processing content at the second vector address is shown. Here, it is an instruction to jump to a predetermined processing routine, jump to the head address of the NMI routine, and execute the processing of the NMI routine in S4. After the processing is completed, the process returns from the interrupt in S5 and the process before the interrupt is continued.

上記のような構成とすれば、第２のベクターアドレス
22aは書き換え可能であるため、汎用性が保たれる。With the above configuration, the second vector address
Since 22a is rewritable, versatility is maintained.

次に、ROM2への書き込みを行なう処理について説明す
る。Next, the process of writing to the ROM 2 will be described.

第４図はリセツトルーチンの処理を示すフローチヤー
トである。S11でSCIのポートの初期設定を行ない、SCI
を可能とする。次にS12でRAM3内の所定のアドレスのデ
ータR1をリセツトする。S13で、第２のベクターアドレ
スへジヤンプする。上記S11〜S13はマスクROM6内のプロ
グラムである。S14では、割込待ちの状態を維持する。FIG. 4 is a flow chart showing the processing of the reset routine. Initialize the SCI port in S11, and
Is possible. Next, in S12, the data R1 at the predetermined address in the RAM3 is reset. At S13, jump to the second vector address. The above S11 to S13 are programs in the mask ROM 6. In S14, the state of waiting for an interrupt is maintained.

第５図はシリアル通信の受信割込みが発生したときの
処理を示すフローチャートで、特にRAM3へ第１のプログ
ラムを書込む動作を示したものである。FIG. 5 is a flow chart showing the processing when a reception interrupt of serial communication occurs, and particularly shows the operation of writing the first program into the RAM3.

ここで、この第１のプログラムとは、外部からシリア
ル通信により、エンジン制御用データの作成に使用され
るプログラム（第２のプログラム）をROM2に格納するの
に必要なプログラムのことである。Here, the first program is a program necessary for storing the program (second program) used for creating the engine control data in the ROM 2 by serial communication from the outside.

SCIの割込みが発生したら、S21でRAM2内のあるアドレ
スの内容R2の所定のビツトであるProg flagが１か否か
を確認する。このフラグは現在プログラムをRAM3へ書き
込むモードか否かの判定に使う。When the SCI interrupt occurs, it is confirmed in S21 whether the Prog flag, which is a predetermined bit of the content R2 of a certain address in the RAM2, is 1. This flag is used to judge whether it is the mode to write the program to RAM3 at present.

Prog flag＝０の場合は、S22で受信データを読込む。
その後、S23でR1内のflag ROMが１か否かの判定を行な
う。flag ROMは、現在ROM2へのプログラム書き込みを行
なつていることを示すフラグである。flag ROMが１の場
合は、RAM3に既にROM2への書き込み用のプログラムが書
き込まれた後とみなし、S29でそのプログラムを実行す
る。S23でflag ROM＝０の場合、SCIの割込みが初めてと
見做し、その初めての受信データにはRAM3へのプログラ
ム書き込みモードや、ROM2への書き込みモードであるこ
とを示すデータであるという意味を持たせることにす
る。S24では、その最初の受信データがROM書き込みモー
ドであるか否か確認する。ROM書き込みモードの場合はS
28でflag ROMを１にし、一旦割込み処理を終了する。そ
うでない場合、S25でRAM3へのプログラム書き込みモー
ドか否かの確認を行なう。そうでない場合は、他のモー
ドであるということで、前記第２のベクターアドレスへ
ジヤンプし、所定の処理を行なう。但し、この場合のみ
は、ROM2にすでに所定のプログラムが入つているという
前提がある。S25でプログラム書き込みモードと判定さ
れたら、S27でProg flagを１にして、割込み処理を終了
する。When Prog flag = 0, the received data is read in S22.
Then, in S23, it is determined whether the flag ROM in R1 is 1 or not. The flag ROM is a flag indicating that a program is currently being written to the ROM2. When the flag ROM is 1, it is considered that the program for writing to the ROM2 has already been written in the RAM3, and the program is executed in S29. If flag ROM = 0 in S23, the SCI interrupt is regarded as the first time, and the first received data means that it is the data indicating the program write mode to RAM3 or the write mode to ROM2. I will have it. In S24, it is confirmed whether the first received data is in the ROM writing mode. S in ROM write mode
At 28, the flag ROM is set to 1, and the interrupt processing is temporarily terminated. If not, it is confirmed in S25 whether or not it is the program write mode to the RAM3. If not, it means that it is in another mode, and therefore jumps to the second vector address and performs a predetermined process. However, only in this case, it is premised that the predetermined program is already stored in the ROM2. If the program writing mode is determined in S25, the Prog flag is set to 1 in S27, and the interrupt processing ends.

S21でProg flag＝１が確認されたら、現在RAM3へのプ
ログラム書き込みモードであるから、以下、RAM3へ受信
データを格納していく手順を示している。S30でStart f
lagの状態を確認する。Start flagはRAM3へのプログラ
ム書き込みモードが始まつて、初めての受信データか否
かの判定を行なうためのフラグである。Start flaf＝０
の場合、RAM3へ格納する先頭番地をS31で指定し、S32で
Start flagを１にする。尚、プログム書き込みのモード
時、最初のデータは、以後送信されてくるデータの数を
表わすデータであり、一旦、所定の番地へ格納した後、
データを送信してくる度にデクリメントする。S33で
は、その送信データ数のデータを先頭番地に格納し、１
だけデクリメントし、S34でその内容の確認を行なう。
もし、先頭番地の内容が０だつたら、プログラムの送信
は終了したとして、Prog flag及びStart flagを０にす
る（S35）。S36で送信してきたデータを格納する番地を
イクリメントし、S37で受信データを読み込み、上記番
地へデータを格納する（S38）。If Prog flag = 1 is confirmed in S21, the program write mode to RAM3 is currently in progress, so the procedure for storing the received data in RAM3 is shown below. Start f with S30
Check the lag status. The Start flag is a flag for determining whether or not it is the first received data after the program writing mode to the RAM 3 has started. Start flaf = 0
In case of, specify the start address to be stored in RAM3 in S31, and in S32.
Set Start flag to 1. In the program write mode, the first data is the data representing the number of data transmitted thereafter, and once stored in a predetermined address,
Decrement each time data is sent. In S33, the data of the number of transmission data is stored in the head address and 1
Decrement only and confirm the contents in S34.
If the content of the head address is 0, it is determined that the program transmission is completed, and the Prog flag and Start flag are set to 0 (S35). The address for storing the transmitted data is incremented in S36, the received data is read in S37, and the data is stored in the above address (S38).

以上の処理により、RAM3に対する第１のプログラムの
書込を得ることができる。With the above processing, the writing of the first program to the RAM 3 can be obtained.

なお、このときに必要なプログラムは、CPU1内のマス
クROM6に格納してある。The programs required at this time are stored in the mask ROM 6 in the CPU 1.

次に、第６図は、以上のようにして、RAM6に書込まれ
た第１のプログラムを用いて、CPU1により実行され、外
部からシリアル通信により第２のプログラム、すなわ
ち、エンジン制御用データの作成に使用されるプログラ
ムをROM2に格納するのに必要な処理を示すフローチャー
トである。Next, FIG. 6 is executed by the CPU 1 using the first program written in the RAM 6 as described above, and the second program, that is, engine control data, is externally serially communicated. 7 is a flowchart showing a process required to store a program used for creation in ROM2.

まず、この第６図でも、上記したRAM3への第１のプロ
グラムの書込みの場合と同様、最初の送信データは、以
後送信されてくるデータ数を示している。S40でROM書き
込みモードとして最初のデータか否かの判定を行なうfl
ag Sの状態を確認し、０の場合、最初のデータとして、
S41で受信データをRAM3内のR2の番地へ格納し、S42でRO
Mの先頭番地を指定し、S43でflag Sを１にして、割込み
処理を終了する。S40で２回目以降のデータであること
を確認したら、S44でR2の内容をデクリメントして、S45
でR2が０か否かを確認する。R2＝０の場合はROM書き込
みのデータの受信が終了したことを示すため、S46でfla
g ROMとflag Sを０にする。S47ではROM2への格納番地を
インクリメントし、S48でモード切換信号1aをHighにす
る。これにより、前記したように、ROM2は書き込みモー
ドになる。S49では受信データを格納番地へ書き込み、S
50で、所定時間書き込みを繰り返す。書き込み終了後、
S51でモード切換信号1aをLowにして、ROM2のモードを通
常モードとする。S52では、正常に書き込まれたことを
確認するため、格納した番地のデータを読み込み、受信
データと同じであることを確認する。異なる場合は、S4
8に戻つて再び書き込みを行う。S53でデータが同じであ
ることを確認したら、S54で外部機器へ受信データの書
き込みが終了したことを送信し、処理を終了する。外部
機器では、ROM書き込み終了のデータが送信されてきた
ら、次の書き込みデータを送信する。First, also in FIG. 6, as in the case of writing the first program in the RAM 3 described above, the first transmission data indicates the number of data transmitted thereafter. In S40, determine whether it is the first data in ROM write mode fl
Check the status of ag S, and if 0, as the first data,
Store the received data in the address of R2 in RAM3 in S41 and RO in S42.
The head address of M is specified, flag S is set to 1 in S43, and the interrupt processing ends. After confirming that it is the second and subsequent data in S40, decrement the contents of R2 in S44, and then in S45
Check whether R2 is 0 or not. If R2 = 0, it means that the reception of the ROM writing data has been completed.
Set g ROM and flag S to 0. In S47, the address stored in ROM2 is incremented, and in S48, the mode switching signal 1a is set to High. As a result, the ROM 2 is in the write mode as described above. In S49, the received data is written to the storage address, and S
At 50, writing is repeated for a predetermined time. After writing,
At S51, the mode switching signal 1a is set to Low to set the ROM2 mode to the normal mode. In S52, in order to confirm that the data has been written normally, the data of the stored address is read and it is confirmed that it is the same as the received data. If different, S4
Return to 8 and write again. When it is confirmed in S53 that the data is the same, in S54, the fact that the writing of the reception data has been completed is transmitted to the external device, and the process ends. The external device transmits the next write data when the ROM write end data is transmitted.

従つて、この実施例によれば、シリアル通信を使つ
て、ROM2へプログラムを書き込むことが可能になり、市
場などでプログラムやデータにアンマツチングを生じな
いときでも容易に、しかも充分に対応することができ
る。Therefore, according to this embodiment, it is possible to write the program to the ROM2 by using the serial communication, and it is possible to easily and sufficiently cope with the situation where the program or the data does not unmatch in the market. it can.

［発明の効果］本発明によれば、エンジン制御における市場での不具
合対策としてROM内容を変更する際、新しいROMに交換す
ることなく、ROMを基板に直接半田付けしたままROM書き
込みが可能となるため、ROM内容変更時の工数を大幅に
低減できる効果がある。さらには、再度半田付けをする
必要がないため、再半田付けによる信頼性の低下をなく
すことができるという効果がある。[Advantages of the Invention] According to the present invention, when changing the contents of a ROM as a countermeasure against a market problem in engine control, it is possible to write the ROM directly to the board without replacing the ROM with a new ROM. Therefore, there is an effect that the number of man-hours when changing the ROM contents can be significantly reduced. Furthermore, since there is no need to re-solder, there is an effect that reliability deterioration due to re-soldering can be eliminated.

[Brief description of drawings]

第１図は本発明の一実施例を示す構成図、第２図はアド
レス割付図、第３図は第２図のベクターアドレスを用い
た実施例の動作を示すフローチヤート、第４図はリセツ
ト時の処理を示すフローチヤート、第５図はシリアル通
信を用いてRAM3へプログラムを書き込む処理を示すフロ
ーチヤート、第６図はROM2へプログラムを書き込む処理
を示すフローチヤートである。１……CPU、２……ROM、３……RAM、４……I/O、５……
デコーダ、６……マスクROM、７……アドレスバス、８
……データバス、９……NAND回路、10……NPNトランジ
スタ、11……PNPトランジスタ、12……プルアツプ抵
抗、13……NOT回路、1a……モード切換信号、2a……PGM
信号、2b……V_PP信号、5a……CS信号、1b……SCIクロツ
ク信号、1c……SCI受信信号、1d……SCI送信信号、20…
…各種レジスタのアドレス、21……RAM3のアドレス、22
……ROM2のアドレス、23……マスクROM6のアドレス、22
a……第２のベクターアドレス、23a……ベクターアドレ
ス、4a……回転信号、4b……吸入空気量信号、4c……燃
料噴射制御信号。FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is an address allocation diagram, FIG. 3 is a flow chart showing the operation of the embodiment using the vector address of FIG. 2, and FIG. 4 is a reset. FIG. 5 is a flow chart showing a process of writing a program to the RAM3 using serial communication, and FIG. 6 is a flow chart showing a process of writing a program to the ROM2. 1 ... CPU, 2 ... ROM, 3 ... RAM, 4 ... I / O, 5 ...
Decoder, 6 ... Mask ROM, 7 ... Address bus, 8
...... Data bus, 9 …… NAND circuit, 10 …… NPN transistor, 11 …… PNP transistor, 12 …… Pull-up resistor, 13 …… NOT circuit, 1a …… Mode switching signal, 2a …… PGM
Signal, 2b ... _VPP signal, 5a ... CS signal, 1b ... SCI clock signal, 1c ... SCI reception signal, 1d ... SCI transmission signal, 20 ...
… Addresses of various registers, 21 …… RAM3 addresses, 22
...... ROM2 address, 23 …… Mask ROM6 address, 22
a: second vector address, 23a: vector address, 4a: rotation signal, 4b: intake air amount signal, 4c: fuel injection control signal.

───────────────────────────────────────────────────── フロントページの続き (72)発明者毛利康典茨城県勝田市大字高場2520番地株式会社日立製作所佐和工場内 (56)参考文献特開昭55−157004（ＪＰ，Ａ) 特開昭60−244650（ＪＰ，Ａ) 特開昭61−16302（ＪＰ，Ａ) 特開昭63−195357（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Yasunori Mohri 2520 Takaba, Katsuta City, Ibaraki Prefecture Sawa Plant, Hitachi Ltd. (56) Reference JP-A-55-157004 (JP, A) JP-A-SHO 60-244650 (JP, A) JP 61-16302 (JP, A) JP 63-195357 (JP, A)

Claims

(57) [Claims]

1. A data storage RAM, a program storage ROM, and an arithmetic processing unit for arithmetically processing data according to a program stored in the ROM, and at least one data representing an operating state of an engine. In the engine control device of the method of performing arithmetic processing according to the above program to create data for engine control, a mask ROM and a P-ROM capable of electrically writing data are used as the ROM for storing the program. A program necessary for the process of reading the first program from the outside and storing it in the RAM is stored in the mask ROM, and the arithmetic processing unit first responds to the access from the outside by Using the program stored in the mask ROM, execute the process of reading the first program from the outside and storing it in the RAM. Using a first program stored, the P-RO reads the second program from the outside
Engine control characterized by being configured to execute processing to be stored in M, and thereafter to execute processing for creating the engine control data using the second program stored in this P-ROM. apparatus.

2. The engine control device according to claim 1, wherein the switching of the reading and writing modes of the P-ROM is controlled by an instruction of the arithmetic processing unit.

3. The engine control device according to claim 1, wherein a second vector address is provided at a predetermined address of the P-ROM.