JP2553638B2 - パケット交換自己ルーチングモジュール - Google Patents

Description

【発明の詳細な説明】 〔概要〕 非同期に転送される固定長パケット情報をパケットヘ
ッダ駆動によって交換する自己ルーチング交換機の基本
単位スイッチであるパケット交換自己ルーチングモジュ
ールに関し、 キューバッファへのパケットデータのライト／リード
のための時分割アクセスを可能とすることにより、キュ
ーバッファの数を削減し、同時に競合調停回路を不要と
するパケット交換自己ルーチングモジュールを提供する
ことを目的とし、 パケット交換に用いられる自己ルーチングモジュール
において、複数の入路から入力される固定長パケットを
同期化する位相調整手段と、該位相調整手段により同期
化された、前記複数入路毎に各１個のパケットを並列信
号に変換して、該並列信号を時分割多重する直並列変換
手段と、該時分割多重されたパケット群を各パケットの
出路対応領域に記憶する記憶手段と、該記憶手段に記憶
されたパケット群の各々に対応する並列信号を時分割多
重形式でリードし、該パケット群を並直列変換して出路
に出力する並直列変換手段と、前記直並列変換手段から
前記記憶手段へのパケットのライト、および該記憶手段
から前記並直列変換手段へのパケットのリードを制御す
る制御手段を備えるように構成する。

〔産業上の利用分野〕

本発明はパケットタイプの情報を転送する通信網にお
けるパケット交換方式に係り、さらに詳しくは非同期に
転送される固定長パケット情報をパケットヘッダ駆動に
よって交換する自己ルーチング交換機の基本単位スイッ
チであるパケット交換自己ルーチングモジュールに関す
る。

広域ネットワークにおいて通信回線の有効利用を目的
としたパケット交換は現在広範な分野で使用されてい
る。パケット交換網では例えば発信端末からのパケット
が、一度パケットバッファという一時記憶メモリに蓄積
された後に、着信端末に分配するという方法もとられる
が、このメモリ交換は時間を要し、高速交換には不適で
ある。

自己ルーチング方式は高速パケット交換に適したもの
である。この方式では、各呼の識別番号（VCN）とその
出線の対応表が作られ、ある識別番号の時がくるとその
対応表によって指定される出線へその呼が送り出され
る。

〔従来の技術〕

上述のようなパケット交換システムにおける自己ルー
チングモジュール交換機の従来例を第９図に示す。同図
において、交換機の主体は自己ルーチングモジュール
（SRM）と呼ばれる基本単位スイッチ１が複数段接続さ
れたマルチステージ自己ルーチングネットワーク（MSR
N）２である。同図ではスイッチ段数２の場合を示した
が、段数が増加しても基本動作原理は同じである。

実際の物理的な回線を示す入力ハイウェイ３上を、例
えば同一加入者から異なる相手先に送出すべきパケット
データ群が第９図に示すように、仮想チャネル番号（VC
N）が各パケットにヘッダとして付与された形式で、仮
想チャネル番号変換器VCC（VCNコンバータ）４に入力す
る。VCNコンバータ（VCC）４はコールプロセッシング５
の制御により、パケットデータの仮想チャネル番号をVC
N′につけかえ、MSRN2内でのデータパス情報としてのTA
G情報とともにパケットをMSRN2に入力させる。ここで仮
想チャネル番号（論理リンク番号ともいう）VCNのつけ
かえを行なうのは、ハイウェイ上でのパケットヘッダの
ビット数を減らすためである。

初段の自己ルーチングモジュール（SRM）１に入力さ
れたパケットデータはTAG情報の示すルートにより、競
合調停回路６を介してキューバッファメモリ７に記憶さ
れた後、再び競合調停回路６を介して次段のSRM1に送ら
れる。次段のSRM1内で、パケットデータは同様にTAG情
報に従ったパスを経由して相手端末の接続されている出
力ハイウェイ８に出力される。TAG情報はMSRN2内でのル
ーチングに使用されるもので、出力ハイウェイ８には出
力されない。

コールプロセッシング５は、前述のように各呼の識別
番号であるVCNに対する出線の対応表を保持しており、V
CN′を作ると同時に、MSRN2内でのデータパスを決めるT
AG情報を生成し、VCC4を制御する。またシグナルプロセ
ッシング９は入力ハイウェイ３上のパケットデータの仮
想チャネル番号VCNに対するルート情報を発端末からア
ウトスロットシグナリング10によって受けとり、これを
コールプロセッシング５に出力する。

〔発明が解決しようとする課題〕

第９図のような自己ルーチング交換機によって非同期
に転送される固定長パケットの交換を行なう場合には、
パケット衝突時の待合せ用キューバッファ（待行列FIF
O）が多数必要となる。すなわち第９図で基本単位スイ
ッチ、すなわち自己ルーチングモジュール（SRM）１内
のクロスポイント（交差点）毎にキューバッファ７が設
けられている。パケットの紛失を防ぐために最適なキュ
ーバッファの設置数はスイッチの入路数（ｎ）×出路数
（ｍ）となる。また非同期に転送されるパケットデータ
を収容するために各キューバッファ７は相互に独立して
動作する必要がある。従ってスイッチ端子数が増大する
につれて、キューバッファの必要数が急激に増大し、ハ
ードウェアの肥大化を招くという問題点がある。

また、第９図の方式では例えばパケットデータをキュ
ーバッファ７から取り出し、出路に送出する際に複数の
キューバッファ間の競合調停回路６が必要である。処理
が高速化し、規模が大きくなるにつれて、この競合調停
回路６は複雑になり、制御が困難になるという問題点も
あった。

本発明は、上述の問題点に鑑み、キューバッファへの
パケットデータのライト／リードのための時分割アクセ
スを可能とすることにより、キューバッファの数を削減
し、同時に競合調停回路を不要とするパケット交換自己
ルーチングモジュールを提供することである。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。同図におい
て、位相調整手段11は複数の入路から入力される固定長
パケットを、あらかじめ定められている内部位相に同期
化させる。直並列変換手段12は位相調整手段11により同
期化された各入路に１個ずつのパケットを直並列変換
し、時分割多重化する。記憶手段13は例えばキューバッ
ファ７であり、時分割多重化されたパケット群を各パケ
ットの出路により分類し、出路対応の領域に記憶する。
並直列変換手段14は記憶手段13に記憶されているデータ
を時分割多重化された形式でリードし、そのデータを並
直列変換して出路に出力する。制御手段15は記憶手段13
へのデータのライトおよびリードを制御する。

〔作用〕

第１図で、自己ルーチングモジュール（SRM）１への
複数の各入路から入力される固定長パケットは位相調整
手段11によってSRM1の内部位相に同期化される。同期化
されたパケット、各入路に１個ずつが直並列変換手段12
により、例えは固定パケット長に等しい時間内で時分割
多重される。時分割多重されたパケット情報は記憶手段
13の内部で前述のデータパス情報、すなわちTAG情報に
よりSRM1からの出路対応の領域に格納される。この場合
のデータライトは制御手段15によって制御される。記憶
手段13に格納されたデータは制御手段15の制御により時
分割多重化された形式でリードされ、並直列変換手段14
によってTAG情報により指示される出方路へ出力され
る。ここで直並列変換手段12によるデータの時分割多重
化、記憶手段13へのデータライトおよびリード、並直列
変換手段14による変換はすべて固定のパケット長を時間
単位として、その時間内に終了するので、次々と入力す
るパケットの交換処理に問題を生ずることはない。

以上のように、本発明ではパケット情報を一時記憶す
るキューバッファに時分割多重アクセスすることが可能
となる。

〔実施例〕

本発明の自己ルーチングモジュールSRMを含む通話路
スイッチの全体構成を第２図に示す。同図はスイッチ段
数３の場合を示し、段数が増加しても基本動作原理に変
化はない。なお、図中の16〜21は、基本単位スイッチす
なわちSRMであり、同一構成である。22、23は複数のパ
ケット入力線24、25（入力ハイウェイ３）から非同期に
入力するパケットの同期化と仮想チャネル番号（VCN）
のつけかえなどを行なう回線インタフェース部（LIF）
であり、これらにはパケットの先頭位置を示す先頭位置
指示信号線26、27も入力する。ただし、パケット自体か
らその先頭位置が検出できる場合はこの信号線26、27は
存在しない。回線インタフェース部（LIF）22、23と自
己ルーチングモジュール、および自己ルーチングモジュ
ール相互間はパケット中継線28〜33、およびルーチング
（TAG）情報中継線34〜39により接続されている。また
最終段のSRM20、21のパケット出力線40、41から交換さ
れたパケット情報が出力される。

第３図は回線インタフェース部（LIF）の概略ブロッ
ク図である。同図は第２図なLIF22を示すもので、位相
同期部42、ヘッダ変換部43、および両者を接続するイン
タフェース線44によって構成される。

第３図において、任意の時間位相でシリアルに転送さ
れるパケットが、各入力線24に流入する。各パケットは
位相同期部42において、あらかじめ決定されている内部
位相に合致したタイムスロット（時間位置）に乗せられ
る。このタイムスロット長は、１パケットを収容するだ
けの長さとする。同期化されたパケットは、インタフェ
ース線44を通って、ヘッダ変換部43に入力される。ヘッ
ダ変換部43はパケットヘッダ内の仮想チャネル番号（VC
N）を新しいVCN′に変換し、このパケット情報をパケッ
ト中継線28から送出する。また同時に前述のVCNをSRMで
のルーチング情報（TAG）に翻訳し、これをパケット情
報と同期してルーチング情報中継線34に送出する。この
ときパケット中継線28間、およびルーチング情報中継線
34間のタイムスロット位相は同一である。

以上の動作タイミングを第４図のタイムチャートのう
ち（ａ）〜（ｃ）に示す。第４図（ａ）のように各パケ
ット入力線24からのパケットL10、L20、LN0（VCN）は非
同期に入力される。これらが位相同期部42により同期化
され、同図（ｂ）のようにインタフェース線44で同一タ
イムスロット上にのせられる。これらのパケットはヘッ
ダ変換部43により、VCNがL11、L21、・・・LN1に変換さ
れ、パケット中継線28から同図（ｃ）のように出力され
る。同時に各パケットに対するルーチング（TAG）情報
R1、R2、・・・・、RNもルーチング情報中継線34から
出力される。

第５図は自己ルーチングモジュール（SRM）の概略ブ
ロック図である。同図で、パケット中継線28およびルー
チング情報中継線34上の情報は、伝送距離の差などによ
る位相差を打ち消すために、回線インタフェース部22に
おけると同様に、位相調整回路450、460によって同期化
された後に、それぞれが直並列変換回路45、46によって
直並列変換され、時分割多重される。ここでパケットは
第４図（ｄ）のように、固定パケット長に一致するタイ
ムスロットの前半部に時分割多重され、並列パケット情
報入力線47に出力される。

一方、並列化されたルーチング情報のうち、この段の
SRMで使用される部分48のみが分離されて、バッファ制
御回路49に入力される。すなわちルーチング情報には、
第６図に示すように、対応するパケットデータの有効／
無効を示すフラグと、各段SRMにおける出力路番号が段
数分収容されており、ここでバッファ制御回路49に入力
されるのは１段目SRMの出方路番号である。ルーチング
情報の残りの部分50は次段以降での使用のためにルーチ
ング情報バッファメモリ51に蓄積される。

パケット情報は、並列パケット情報入力線47を経由し
てパケットバッファメモリ52に蓄積される。２つのバッ
ファメモリ51と52は、その内部領域がSRMの出方路対応
に分割されて使用される。バッファ制御回路49は、各出
方路対応のバッファメモリ51、52内の各領域に対する読
み／書きアドレスポインタの制御と、読出し信号、書込
み信号の制御を行う。バッファ制御回路49は、ルーチン
グ情報内の有効フラグを受信したとき、その出方路番号
に対応する領域の書き込みアドレスポインタを歩進させ
る。このアドレスポインタに従って、パケット情報とル
ーチング情報はバッファメモリ51、52に書き込まれる。

一方、読み出しは、シーケンシャルにバッファメモリ
51、52内の出方路対応の領域から順番に読み出される。
このとき、その領域に対する読み出しポインタが歩進さ
れる。またバッファメモリ51、52のオーバーフロー、ア
ンダーフローを防ぐために、読み出しポインタと書き込
みポインタの値が常に比較され、お互いに相手の値を越
えないように制御される。Ｎ個の同一位相のタイムスロ
ット上のパケット情報は、そのタイムスロットと同じ時
間内にすべて書き込みおよび読み出し処理される。

バッファメモリ51、52から読み出されたパケット情報
とルーチング情報は並直列変換回路56、57により直列化
され、次段SRM対応の中継線30、36に送出される。方路
選択は、直並列変換回路56、57への入力時間順序で一意
的に決定される。次段以降のSRMも同様の動作を行う。
第４図のタイムチャートで、同図（ｅ）はバッファメモ
リ52からパケットが読み出された状態を、また同図
（ｆ）はパケット中継線30上のパケットを示す。

第７図は回線インタフェース部（LIF）22の実施例ブ
ロック図である。

同図において、パケット入力線24に入力される各パケ
ットは位相同期部42内の位相調整回路58において、内部
の共通位相に同期化され、同一時刻位置のタイムスロッ
トに収容される。このとき、入力位相は、パケット先頭
位置を示す信号線26、またはパケット自体からその先頭
位置を検出する位相検出回路59から与えられる。また同
期化のための内部共通位相としては、タイミング発生回
路61から内部処理に最適な位相が与えられる。

スロット化されたパケット情報は、直並列変換回路63
により直並列変換され、仮想チャネル番号取替回路65と
ルーチング情報発生回路66に時分割多重アクセスの形式
で入力される。仮想チャネル番号取替回路65はパケット
ヘッダ内の仮想チャネル（VCN）を次MSRNで使用する新
信号（VCN′）に変換する機能と、VCNからVCN′を検索
するためのテーブルを持つ。同様にルーチグ情報発生回
路66はVCNからスイッチ内部のルーチング情報に変換す
る機能とその検索用テーブルを持つ。これら２つの検索
用テーブルは、制御回路67を介して、上位CPUに接続さ
れ、ソフトウェア制御により内容が検索、更新される。

仮想チャネル番号取替回路65およびルーチング情報発
生回路66から出力されたパケット情報およびルーチング
情報は、時分割多重されており、並直列変換回路70、71
により直列に変換され、各SRM対応のＮ本の中継線28、3
4に振り分け送出される。このとき、中継線の方路は、
並直列変換回路70、71への入力時間位相により一意的に
決定される。たま、中継線上のパケット情報とルーチン
グ情報の各タイムスロットは同位相である。

第８図は自己ルーチングモジュール（SRM）の実施例
ブロック図である。第２図で初段のSRM、例えば16に
は、回線インタフェース部22からのパケット中継線28お
よびルーチング情報中継線34によりパケット、ルーチン
グ情報が入力する。

各情報は、伝送距離等のために位相差が生じる場合に
備えて、位相調整回路450、460において、SRM内部位相
に同期化される。同期化された各情報は、直並列変換回
路45、46により並列化され、時分割多重された形でバッ
ファメモリ51、52に送られる。バッファメモリ51、52
は、出方路対応にその領域が分割使用される。各領域の
管理は、個別キューバッファ制御回路72が行う。

バッファメモリの書込み要求信号73は、並列ルーチン
グ情報入力48中の自段SRM用出方路番号と有効情報フラ
グより生成されるデコーダ730からの要求信号と個別キ
ューバッファ制御回路72内の後述する書込み禁止信号74
がない条件とが、書込み要求検出回路75内でともに検出
されとき発生する。書込み要求信号73は全部でＮ個のキ
ューバッファ制御回路72から出力されてオア回路76に入
力し、その出力が書込み許可信号77となる。同時に、書
込み要求信号73は、書込みアドレスカウンタ78のカウン
トアップの契機となる。カウンタ78の出力79は、バッフ
ァメモリ51、52への情報の書込みアドレス80となる。こ
のとき、全部でＮ個の書込みアドレスカウンタ78からの
出力のうちで、セレクタ81によりSRMの出方路番号のも
のが選ばれる。

書込み許可信号77とそのアドレス80がそろったところ
で、各情報47、50がバッファメモリ52、51に書き込まれ
る。このとき、バッファメモリ51に書き込まれるのは、
次段以降のSRM用ルーチング情報のみである。

一方、読出し要求信号82は、タイミング発生回路83か
ら周期的に送出される選択信号840のうちでデコーダ84
によりデコードされるキューバッファ制御回路72の番号
（１〜Ｎ）に対応するデコード信号と、後述する読出し
禁止信号85がない条件とがともに検出されたとき読出し
要求検出回路86から出力される。この要求信号82は、書
込み要求信号73と同様に、オア回路87を経由して読出し
許可信号88となる。また、要求信号82は、読出しアドレ
スカウンタ89のカウントアップの契機となる。カウンタ
89の出力90はセレクタ91を経由してバッファ51、52から
の情報の読出しアドレス92となる。この時、全部でＮ本
のカウンタ出力90のうちでタイミング発生回路83から出
る選択信号840に相当する番号のものが選ばれる。

以上の読出し許可信号88およびアドレス92がそろった
ところでバッファメモリ51、52から情報が読み出され
る。

バッファメモリ51、52のオーバーフロー、アンダーフ
ローを防ぐために、カウンタ78および89の出力値は、ア
ドレス比較回路93によって常に比較され、お互いの値が
相手の値を越える前に、書込みまたは読出し禁止信号7
4、85を発生する。

バッファメモリ52、51から読み出されたパケット情報
54とルーチング情報55は、並直列変換回路56、57により
直列化され、次段SRM対応の出方路に送出される。

なお、バッファメモリ51、52への書込みと読出しの時
間は、相互に重複せず、Ｎ個のキューバッファの書込み
および読出しに必要な時間は、タイムスロット１個の時
間すなわち固定パケット長に相当するものとする。

次段以降のSRMも同様の動作を行い、最終段SRMでは、
パケット情報のみが、所定の出力ハイウェイ８上に送出
され、交換が終了する。

〔発明の効果〕

以上のように、本発明によれば、パケット情報を記憶
するキューバッファに時分割多重アクセスを行なうため
に、情報のライト、リード時の競合が起らず、競合調停
回路を不要とすることができる。また、キューバッファ
の数も自己ルーチングモジュールあたり１個まで削減す
ることが可能となる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は通話路スイッチの全体構成例を示す図、 第３図は回線インタフェース部（LIF）の概略ブロック
図、 第４図は通話路スイッチの動作タイムチャート、 第５図は自己ルーチングモジュール（SRM）の概略ブロ
ック図、 第６図はルーチング情報の構成例を示す図、 第７図は回線インタフェース部（LIF）の実施例ブロッ
ク図、 第８図は自己ルーチングモジュール（SRM）の実施例ブ
ロック図、 第９図は自己ルーチングパケット交換機の従来例を示す
図である。 1,16〜21……自己ルーチングモジュール（SRM）、 ２……マルチステージ自己ルーチングネットワーク（MS
RN）、 ４……仮想チャネル番号変換器（VCC）、 ６……競合調停回路、 ７、51、52……キューバッファメモリ、 22、23……回線インタフェース部（LIF）、 450、460……位相調整回路、 45、46……直並列変換回路、 49……バッファ制御回路、 56、57……並直列変換回路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】パケット交換に用いられる自己ルーチング
   モジュールにおいて、 複数の入路から入力される固定長パケットを同期化する
   位相調整手段（11）と、 該位相調整手段（11）により同期化された、前記複数入
   路毎に各１個のパケットを並列信号に変換して、該並列
   信号を時分割多重する直並列変換手段（12）と、 該時分割多重されたパケット群を各パケットの出路対応
   領域に記憶する記憶手段（13）と、 該記憶手段（13）に記憶されたパケット群の各々に対応
   する並列信号を時分割多重方式で並列にリードし、該パ
   ケット群を並直列変換して直列信号として直列に出路に
   出力する並直列変換手段（14）と、 前記直並列変換手段（12）から前記記憶手段（13）のパ
   ケットのライト、および該記憶手段（13）から前記並直
   列変換手段（14）へのパケットのリードを制御する制御
   手段（15）を備えることを特徴とするパケット交換自己
   ルーチングモジュール。