JP2532716B2

JP2532716B2 - 位相ずれ判定装置

Info

Publication number: JP2532716B2
Application number: JP2100048A
Authority: JP
Inventors: 雅春池田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-04-16
Filing date: 1990-04-16
Publication date: 1996-09-11
Anticipated expiration: 2011-09-11
Also published as: JPH03297221A

Description

【発明の詳細な説明】産業上の利用分野本発明は、PLL（フェーズド、ロック、ループ）回路
等に利用する、位相ずれ判定装置に関する。

従来の技術従来、PLLの位相ずれの度合を判定するための位相ず
れ判定装置は、位相比較器の位相ずれパルス出力を抵抗
とコンデンサで積分し、わずかな位相ずれで、位相ずれ
判定をしないよう、しきい値を設定した電圧コンパレー
タにより構成されている。

第４図は従来の位相ずれ判定回路を持ったPLLシンセ
サイザである。第４図において、７はPLLを制御するコ
ントローラで、電圧制御発振器（以下VCO）１の発振出
力を分周する可変分周器２及び基準発振器３の発振出力
を分周する可変分周器４の分周数のデータの設定を行な
い、PLLがロックしたかどうかを位相ずれ判定装置９に
より判定する。５は位相比較器で、可変分周器2,4の各
出力の位相のずれを検出し、ループフィルタ６で高調波
成分を除き、VCO1の発振周波数を制御する。最終的に、
位相比較器５の各入力の位相が同一になるようにループ
は制御されてロック状態に落ち着く。

次に上記従来例の位相ずれ判定装置の動作について、
第４図の位相比較器５の回路図である第５図と、位相比
較器５と位相ずれ判定装置９の入出力のタイムチャート
である第６図とともに説明する。

第６図で（イ）は位相比較器５の入力51、（ロ）は位
相比較器５の入力52、（ハ）は位相比較器５の出力53、
（ニ）は位相比較器５の位相ずれ出力54、（ホ）は電圧
比較器95の入力94、（ヘ）は電圧比較器95の出力96であ
る。

第５図は一般的な位相比較器で、入力51の位相（イ）
が入力52（ロ）に対し進んでいる場合そのずれた時間分
だけ出力53（ハ）はＨでそれ以外の区間は高インピダン
スになり、入力52の位相が入力51に対し進んでいる場合
そのずれた時間分だけ出力53はＬで、それ以外の時間は
高インピダンスになる。そして入力51,52の位相が同一
の場合は、高インピダンスにある。入力51,52の位相が
異なり、出力53がＨ又はＬの場合、位相ずれ出力54
（ニ）はＨを出力する。位相ずれ判定装置９は位相ずれ
出力54の電圧を抵抗91とコンデンサ92で積分し、位相の
ずれ具合を、〔電圧×時間〕に関係した電圧にして、電
圧比較器95で、しきい値電圧93と比較し位相ずれを判定
する。一般に、VCO1の入力のリーク電流や、ループフィ
ルタ６に使用するコンデンサのリークなどによるVCO1の
位相ずれや、振動などのループ外の外乱による位相ずれ
があり、ループはこれを補正するように動くため、位相
ずれ出力54にはいつも幅の狭いパルスが出ている。この
ようなパルスに惑わされず、位相ずれの判定を正しく行
なえるような抵抗91とコンデンサ92による時定数、しき
い値電圧93、電圧比較器95のヒステリシスを、そのPLL
シンセサイザに合わせ最適化する必要がある。

発明が解決しようとする課題しかしながら、上記従来の位相ずれ判定装置では、位
相比較回路から得られる位相ずれ信号を積分し、アナロ
グの電圧比較回路で判定するため、デジタル回路の他に
アナログ回路である抵抗、コンデンサそして電圧比較回
路が必要で、PLLを小型・低消費電力で構成することに
問題があった。

本発明はこのような従来の問題を解決するものであ
り、位相ずれ判定回路の構成をすべてをデジタル回路に
置換えることによりLSIの中に集積し、PLLを小型・低消
費電力で構成することができる優れた位相ずれ判定装置
を提供することを目的とするものである。

課題を解決するための手段本発明は上記目的を達成するために、クロックと、入
力される２つの信号の位相差をパルス幅に変換する位相
比較手段と、この出力パルス幅をクロックの数に変換す
る計数手段と、この計数値がしきい値以上のときに状態
１を出力し、しきい値以下のときに状態２を出力する第
１の比較手段と、この出力が状態１のときは加算動作
に、状態２のときは減算動作になるように制御された加
減算計数手段と、この計数値が大なるしきい値以上のと
きに位相ずれ有りと判定し、小なるしきい値以下のとき
に位相ずれ無しと判定する第２の比較手段とを備えるよ
うに構成したものである。

作用従って本発明によれば、位相ずれ判定装置をデジタル
化出来るので、集積化が容易に行える。

実施例第１図，第２図は本発明の一実施例の構成を示すもの
である。

また、第３図は各部の波形の相互関係を示す図であ
る。

第２図において、8aは計数・判定手段で、加算計数器
8a1としきい値比較器8a2により構成されている。8bは加
算手段で、加減算計数器8b1と、計数上限比較器8b2と、
計数下限比較器8b3により構成されている。8cは比較手
段で、しきい値Ｈ比較器（第１の比較器）8c1、しきい
値Ｌ比較器（第２の比較器）8c2、RSラッチ8c3により構
成されている。

第３図は、各部の波形の関係を示す図であって、
（イ）は位相比較器５の片方の入力51、（ロ）は他方の
入力52、（ハ）はその出力53、（ニ）は位相ずれ出力5
4、（ホ）は基準発振器３の出力、（ハ）は加算計数器8
a1の計数値、（ト）は加減算計数器8b1の計数値、
（チ）位相ずれ判定装置８の出力84である。

次に上位実施例について説明する。上記実施例におい
て、加算計数器8a1は位相比較器５の位相ずれ出力54
（ニ）が位相ずれ状態であるＨのときだけ基準発振器３
の出力信号を計数し、位相ずれ出力54のパルス幅を測定
する。この測定結果である計数値をしきい値比較器8a2
が設定されたしきい値と比較して、しきい値より大きい
場合、加減算計数器8b1を加算状態に、小さい場合、減
算状態に切替える。なお、パルスは毎周期ごとに位相比
較器５から出力されるため、加算計数器8a1は次回のパ
ルス幅の計数以前に初期化されるように構成されてい
る。

加減算計数器8b1は、しきい値比較器8a2の出力により
加算、減算が選択され、位相比較の区切りである可変分
周器４の出力信号を計数する。すなわち、位相ずれが大
きく、しきい値比較器8a2に設定されたしきい値より大
きい場合だけ、加減算計数器8b1の計数値は増加し、小
さい場合は減少する。加減算計数器8b1の計数値は、オ
ーバーフローが発生しないよう計数上限比較器8b2が、
またボローが発生しないよう計数下限比較器8b3が設け
られていて、加減算計数器8b1の計数値は、計数上限比
較器8b2により設定された計数上限値と、計数下限比較
器8b3により設定された計数下限値の範囲で増減する。
しきい値Ｈ比較器8c1は、設定したしきい値以上でRSラ
ッチ8c3をセットし、位相ずれ有りの判定をする。また
しきい値Ｌ比較器8c2は、設定したしきい値以下でRSラ
ッチ8c3をリセットし、位相ずれ無しの判定をする。し
きい値Ｈ比較器8c1のしきい値は、しきい値Ｌ比較器8c2
のしきい値よりも大きく設定する。

このように上記実施例によれば、計数手段8aが位相ず
れが発生したと認識する位相ずれの水準を決定し、加減
算手段8bが認識した位相ずれの回数を積算することによ
り、〔電圧×時間〕に関係した量を計数値として得、比
較手段8cはこの計数値が設定された２つのしきい値の大
きい方を越えたとき位相ずれ有りの判定し（チ）、小さ
い方を下回ったときに位相ずれ無しの判定をすることに
よりヒステリシスを有する比較器のふるまいをさせるこ
とができ、位相ずれ判定装置全体をデジタル回路に置換
することができる。

なお、上記実施例では、計数手段8aを加算計数器8a1
としきい値比較器8a2で構成しているが、位相ずれが発
生したと認識する位相ずれの水準を、加算計数器8a1の
ある特定のビットの状態がはじめて変わる点に設定すれ
ば、そのビット出力をそのまま加減算計数器8b1に加え
ることができ、しきい値比較器8a2を省略することがで
きる。同様に計数手段8aをＮ段のシフトレジスタで構成
した場合も、シフトレジスタのある特定のビットの出力
を加減算計数器8b1に加えることにより、しきい値比較
器8a2を省略することができる。

発明の効果本発明は上記実施例より明らかなように、以下に示す
効果を有する。

（１）位相比較器の位相ずれ出力を実質的に積分し、ヒ
ステリシスを有する比較器で判定するため、従来のアナ
ログでの方法と同様の判定をデジタルで実現できるの
で、LSIの中に集積でき、PLLを小型・低消費電力で構成
することができる。

（２）位相ずれの判定材料を制御するパラメータが多
く、正しい判定を行なうための条件の最適化がしやす
い。

（３）PLLシンセサイザへ直接FM変調をかけるといったP
LLループへの外乱を積極的に用いる場合、位相ずれが発
生したと認識する位相ずれの水準が自由に設定できるた
め、正しい判定ができる。

【図面の簡単な説明】

第１図は本発明の一実施例における位相ずれ判定装置を
組み込んだPLLのブロック図、第２図は第１図の同装置
の内部ブロック図、第３図は第１図の動作タイムチャー
ト、第４図は従来の位相ずれ判定装置を組み込んだPLL
のブロック図、第５図は同装置の位相比較器の回路図、
第６図は第４図の動作タイムチャートである。５…位相比較器、８…位相ずれ判定回路、8a1…加算計
数器、8a2…しきい値比較器、8b1…加減算計数器、8c1
…しきい値Ｈ比較器、8c2…しきい値Ｌ比較器。

Claims

(57)【特許請求の範囲】

【請求項１】クロックと、入力される２つの信号の位相
差をパルス幅に変換する位相比較手段と、前記位相比較
手段の出力パルス幅を前記クロックの数に変換する計数
手段と、前記計数手段の計数値がしきい値以上のときに
状態１を出力し、前記計数手段の計数値がしきい値以下
のときに状態２を出力する第１の比較手段と、前記第１
の比較手段の出力が状態１のときは加算動作に、前記第
１の比較手段の出力が状態２のときは減算動作になるよ
うに制御され、前記位相比較手段の入力信号を計数する
加減算計数手段と、前記加減算計数手段の計数値が大な
るしきい値以上のときに位相ずれ有りと判定し、前記加
減算計数手段の計数値が小なるしきい値以下のときに位
相ずれ無しと判定する第２の比較手段から成る位相ずれ
判定装置。
【請求項２】加減算計数手段の計数値に上限と下限を設
けたことを特徴とする請求項１記載の位相ずれ判定装
置。