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JP2528619B2 - 集積回路チップの試験方法 - Google Patents

集積回路チップの試験方法

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JP2528619B2
JP2528619B2 JP6013281A JP1328194A JP2528619B2 JP 2528619 B2 JP2528619 B2 JP 2528619B2 JP 6013281 A JP6013281 A JP 6013281A JP 1328194 A JP1328194 A JP 1328194A JP 2528619 B2 JP2528619 B2 JP 2528619B2
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ジョージ・サクセンマイヤー・ジュニア
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、集積回路チップの試験
に関する。
【０００２】
【従来の技術】通常、集積回路チップは、チップ・キャ
リア、熱伝導モジュール・チップ・キャリア、回路カー
ドまたは回路ボードに、たとえばはんだボンディング、
圧壊制御型チップ・コネクタ（controled collapse chi
p connectors、以下Ｃ４と言う。）などによって取り付
けられる。
【０００３】熱伝導モジュール、セラミック基板および
ポリマー基板を含めて集積回路チップ・キャリアへの移
植の際には、欠陥のある集積回路チップを有するモジュ
ールの出荷を最小にすると同時に、試験と交換のコスト
を最小にすることが必要である。
【０００４】集積回路は、ダイシングの前のさまざまな
製造段階中に、さまざまなウェハ・レベルの試験にかけ
る。しかし、ダイシングの後の集積回路チップの試験
は、特に困難であり高価である。その理由の１つは、キ
ャリア、カード、ボードなどに移植する前に、集積回路
チップをその入出力とパッドを介して試験しなければな
らないことである。
【０００５】カード、ボードまたは他のパッケージへの
移植の際に、集積回路チップは、たとえばはんだボンデ
ィング、Ｃ４、ワイヤ・リード・ボンディングなどによ
って、回路カードまたは回路ボードに取り付ける。その
後、このチップを、アセンブリの一部として、たとえば
電気試験や論理試験などの試験にかける。一部の試験、
たとえば、能動パターン障害、受動パターン障害、「１
に固着」または「０に固着」障害などの試験は、微妙で
ある。障害が見つかった時、そのチップは、カードまた
はボードから取り除かれる。これは単なる「はんだ除
去」のステップではなく、そのチップを取り除き、チッ
プ・サイトを再調整し、新しいチップを取り付けて試験
しなければならない、入出力密度の高い集積回路チッ
プ、カプセル封じチップ接続技術および複数チップ・モ
ジュールの場合には特にそうである。ポリマー基板の場
合は、チップ・サイトの再調整にミリングが含まれるこ
ともある。
【０００６】デンドライト・チップ・テスタ "High Performance Test System", IBM Technical Disc
losure Bulletin, Volume 33, No. 1A（１９９０年６
月）, pp 124-125に、ＵＬＳＩ集積回路のメモリ・チッ
プおよび論理チップ用の試験システムが記載されてい
る。これに記載の方法では、第１のシリコン・ウェハ
「試験ボード」が、試験する第２のシリコン・ウェハの
メタライゼーションと相補的なメタライゼーションを有
する。第２のシリコン・ウェハは、接点上にＣ４ Ｐｂ
Ｓｎはんだボールを有する。第１および第２のシリコン
・ウェハは、実質上平坦で実質上平行な表面を有し、試
験に必要な圧縮力が最小であるといわれる。
【０００７】著者不明の論文"New Products Test Inter
poser" Research Disclosure, １９９０年１月, Number
309 (Kenneth Mason Publications Ltd., 英国)には、
構成要素組立の前にプリント回路カードおよびボードの
電気試験を行うためのインターポーザ型試験ヘッドの製
造方法が記載されている。この試験インターポーザは、
試験しようとする回路の鏡像回路として作られる。ただ
し、試験しようとする点だけが、ランドまたはパッドと
して存在し、回路線は存在しない。この試験インターポ
ーザのパッドをデンドライト材料で被覆して、試験する
プリント回路構成要素上の対応する点と電気接触させ
る。その後、回路ボードまたはカードとテスタを接触さ
せて試験を行う。
【０００８】テスタ 圧縮型のテスタは、一般に、米国特許第４７１６１２４
号明細書、米国特許第４８２０９７６号明細書および米
国特許第４１８９８２５号明細書に記載されている。
【０００９】米国特許第４１８９８２５号明細書には、
基板リード上の尖った点と半導体内のエッチングされた
円錐形の穴とを有する、ビーム・リード型のチップが記
載されている。半導体と円錐形の穴を、薄い同形の金属
薄膜でメタライズして、このメタライゼーション中に円
錐形の開口を残す。これらのアパーチャは、基板リード
上の尖った点に対応する。同明細書によれば、ボンディ
ングの前に、チップの組立と試験を行い、障害のあるチ
ップを取り除き、交換することができる。ボンディング
は、超音波溶接による。
【００１０】デンドライト接続 デンドライト接続が、本発明の出願人に譲渡された米国
特許第５１３７４６１号明細書に記載されている。同明
細書は、分離でき再接続できる、電気機器用の電気接続
を記載している。同明細書のコネクタは、細長い円筒形
の形態を特徴とするデンドライトを有する。これらの円
筒形デンドライトは、金属イオン濃度の低い電解液を使
用する、高周波、高電圧、大電流密度のパルスめっき法
によって作成される。同明細書は、５０ないし４５０Ｈ
ｚ、１ｃｍ2あたり２００ないし１１００ｍＡのパルス
めっき技法で１０ないし１５０ミリモルのクロロテトラ
アンミンＰｄと５モルの塩化アンモニウム溶液からのＰ
ｄのパルス電着を記載している。
【００１１】Ｐｄデンドライトの電着は、欧州特許第０
０５４６９５号明細書および米国特許第４３２８２８６
号明細書（欧州特許第００２００２０号明細書）にも記
載されている。
【００１２】米国特許第４３２８２８６号明細書（欧州
特許第２００２０号明細書）は、電気接点のための低有
孔率Ｐｄ被覆の製造を記載している。このＰｄ被覆は、
陽イオン錯体Ｐｄ（ＮＨ3）4 ++と、支持陰イオン（Ｃｌ
-、Ｂｒ-、ＮＨ2ＳＯ3 -、ＮＯ2 -およびＮＯ3 -）を伴う
遊離アンモニアとを含む水浴からＰｄの第１層を電着
し、その後、支持陽イオンを伴う陰イオン錯体Ｐｄ（Ｎ
Ｏ2）2 4-を含む水浴からＰｄの第２層を電着することに
よって作成される。
【００１３】本発明の出願人に譲渡された欧州特許第５
４６９５号明細書（米国特許第２１９６６０号明細書）
は、タンク内に置かれた溶液の表面の完全に外側でそれ
より上に置かれた陽極に散布される、比較的希薄な溶液
からの電着によってＰｄ電気接点を作成する方法を開示
している。この溶液は、陽極の下端から落ちてタンクに
戻る連続したカーテンを形成する。この電着処理では、
通常よりも多くの電流を使用する。これによって得られ
るデンドライトは、通常の処理で得られるものよりも大
きな横断面を有する。
【００１４】
【発明が解決しようとする課題】従来の技術は、チップ
が満足な場合にはボンディング、不満足な場合にはチッ
プの交換が可能な、集積回路チップ、特に「フリップ・
チップ」の実際の現場試験またはシミュレートされた現
場試験を行うための方法を提供していない。
【００１５】本発明の一目的は、集積回路チップのシミ
ュレートされた現場（in situ）試験および実際の現場
試験を提供することである。
【００１６】本発明のもう１つの目的は、満足なチップ
が簡単に永久的に取り付けでき、不満足なチップが簡単
に除去できる、集積回路チップを現場試験するための方
法および装置を提供することである。
【００１７】
【課題を解決するための手段】本発明の方法によれば、
半導体チップの試験方法が提供される。集積回路チップ
は、シミュレートされた現場条件または実際の現場条件
で試験する。好ましい例では、本発明の方法および装置
によって、満足なチップの永久的取り付けが簡単に行
え、不満足なチップが簡単に除去できるようになる。
【００１８】本発明の方法では、チップ・キャリアが提
供される。このチップ・キャリアは、基板でもよく、チ
ップを試験するだけのための治具でよい。このチップ・
キャリアは、半導体チップの接点に対応する接点を有す
る。キャリアの接点は、デンドライト表面を有する。
【００１９】チップの接点を、チップ・キャリア上の導
体パッドと導電接触させる。試験信号入力ベクトルを半
導体チップの入力に印加し、出力信号ベクトルを半導体
チップから取り出す。
【００２０】試験の後に、チップを基板から取り除くこ
とができる。また、試験に成功した後に、デンドライト
状導体パッドを介して基板にチップをボンディングする
こともできる。
【００２１】本明細書では、「デンドライト」とは、導
電材料の全般的に平面状の領域から外に延びる基本的に
垂直な部材から形成される、大表面積の導電性パッドま
たは接点である。これらのデンドライトは、柱状成長法
によって作成されるが、一般に、少なくとも約１．０の
縦横比（垂直寸法と水平寸法の比）と、導電材料の平面
から約１０ないし１００μｍの高さを有する。
【００２２】このデンドライトの形態は、柱状成長をも
たらす条件の下で下層に電気めっきすることによって得
られる。柱状成長をもたらす条件とは、電解液中の金属
陽イオン濃度が非常に低く、高電圧、大電流、大電流密
度で電気めっきを実行することである。電気めっき電流
は、パルス電流であることが好ましい。
【００２３】その結果として得られるデンドライトは、
約１０ないし１００μｍのピーク高さと、１ｍｍ2あた
り約２００ないし５００のデンドライト密度（単位面積
あたりのデンドライト数）を有する。
【００２４】これらのデンドライトは、約３ないし５ｍ
Ωの、チップ接続パッド／デンドライト・パッド間接触
抵抗を有する。
【００２５】チップの接点を、チップ・キャリア上のデ
ンドライトを担持する導体パッドと導電接触させる。こ
の導電接触には、集積回路チップを基板または治具に対
して横移動しないように固定した状態で、低インピーダ
ンスで低接触抵抗の接触が必要である。試験信号入力ベ
クトルを半導体チップの入力に印加し、出力信号ベクト
ルを半導体チップから取り戻す。
【００２６】基板が一時的な試験用治具である場合は、
チップを治具から取り除いた後に、破棄するか、または
適当な基板に取り付けることができる。あるいは、チッ
プを現場で試験した時には、試験に合格したチップは、
デンドライト導体パッドを介して基板にボンディング
し、試験に合格しなかったチップは、取り除いて破棄す
ることができ、別のチップを置く前にチップ・サイトを
修理または再調整する必要はない。
【００２７】
【実施例】本発明の方法によれば、半導体チップを試験
する方法が提供され、本発明の好ましい実施例では、さ
らに、半導体チップを取り付ける方法が提供される。個
々の半導体チップは、入出力接点、電源接点および接地
接点を有する。本発明の方法では、チップ・キャリアが
提供される。このチップ・キャリアは、基板でもよく、
チップを試験するだけのための治具でもよい。このチッ
プ・キャリアは、半導体チップの接点に対応する接点を
有する。キャリアの接点は、柱状のデンドライト表面や
ポリマー核の円錐コネクタ表面など、電気接触が改善さ
れた導電表面を有し、キャリア接点のアレイ全体にわた
ってある程度の信頼性を有する電気接触をもたらす。
【００２８】チップの接点を、チップ・キャリア上の導
体パッドと導電接触させる。試験信号入力ベクトルを半
導体チップの入力に印加し、出力信号ベクトルを半導体
チップから取り出す。
【００２９】試験の後に、チップを基板から取り除くこ
とができる。また、試験に成功した後に、デンドライト
導体パッドを介して基板にチップをボンディングするこ
ともできる。
【００３０】デンドライト デンドライトは、大表面積のコネクタである。これら
は、「パッド・オン・パッド」コネクタとして使用で
き、チップのバーンインに使用できる。デンドライト
は、図１に示した、（ａ）Ｃｕパッドなどの導電性のパ
ッドまたは基板と、（ｂ）滑らかなＰｄ下層などの「滑
らかな」下層と、（ｃ）柱状Ｐｄ層などの上層とを含む
構造を有する。導体パッドの下にある基板は、プリント
回路ボード、メタライゼーションされたセラミック、ま
たはフレキシブル回路上の金属パッドでよい。下層は、
Ｐｄ薄膜でよく、たとえば、比較的高濃度の電気めっき
槽から直流めっきされたＰｄ層でよい。外層は、通常は
金属陽イオン濃度の薄い電気めっき液から、高電圧、大
電流、大電流密度のパルス式電気めっきで付着する、柱
状Ｐｄ層である。任意選択で、ボンディングのために、
Ｐｄ層の上に金層を、あるいはＢｉ−Ｓｎ層またはＰｂ
−Ｓｎ層としてのはんだ層を設けることができる。
【００３１】デンドライト形態は、柱状成長をもたらす
条件の下で下層に電気めっきすることによって得られ
る。柱状成長をもたらす条件とは、電解液の金属陽イオ
ン濃度が非常に低く、高電圧、大電流、大電流密度で電
気めっきを実行することである。電気めっき電流は、パ
ルス電流であることが好ましい。本発明の特に好ましい
実施例の場合、めっき電流は、正負のパルスである。
【００３２】デンドライト表面を作成するには、まず、
Ｃｕパッド上に電気めっき法で光沢板または反射板と呼
ばれる滑らかなＰｄ被覆を電気めっきする。この滑らか
なＰｄ層は、約１００ミリモル以上のＰｄを含む比較的
高濃度のＰｄ電気めっき液から、１ｃｍ2あたり約５な
いし２０ｍＡ以下の低い電流密度で付着する。
【００３３】柱状Ｐｄ層は、Ｐｄ下層の上に付加する。
この柱状被覆は、１リットルあたり約１０ないし５０ミ
リモルのＰｄ濃度を有する（通常の電気めっきでは１リ
ットルあたり約１００ミリモルのＰｄ）比較的低濃度の
Ｐｄ電気めっき液から付加する。通常の電気めっき液
は、ｐＨ約９ないし１０の、クロロテトラアンミンパラ
ジウム／塩化アンモニウムを含む。通常のパルス電気め
っきプログラムでは、１０ないし２０％のデューティ・
サイクルと、約５００ないし１０００ｍＡ／ｃｍ2の電
流密度を用いる。
【００３４】図６に「従来技術」として示したような単
相のパルス電流を用いても満足な結果が得られるが、図
７に示す、２相電気めっきサイクルによる約２．５％な
いし約２５％の電圧反転を用いると、素晴らしい結果が
得られることがわかった。「単相」パルス電気めっきサ
イクルとは、０と正の値の間でパルス駆動される電気め
っき電流を意味する。「２相」パルス電気めっきサイク
ルとは、図７に示すような、０と正の値の間、および０
と負の値の間でパルス駆動される電気めっき電流を意味
する。
【００３５】特に重要であることがわかっているパルス
・パターンの１つは、下記の特性を有する。
【００３６】
【表１】
【００３７】これによって形成されるデンドライトの上
に、金、はんだ（Ｐｂ−ＳｎまたはＢｉ−Ｓｎ）さらに
はＰｄの薄いオーバーコートを付加することができる。
【００３８】その結果得られるデンドライトは、約１０
ないし１００μｍのピーク高さと、１ｍｍ2あたり約２
００ないし５００のデンドライト密度（単位面積あたり
のデンドライト数）を有する。これらのデンドライト
は、約３ないし５ｍΩの、チップ接続パッド／デンドラ
イト・パッド間接触抵抗を有する。
【００３９】本発明をデンドライトに関して説明してき
たが、もちろん、円錐形のコネクタを基板または治具上
で使用することもできることを理解されたい。円錐形の
コネクタは、本発明の出願人に譲渡され、その開示が参
照によって本明細書に組み込まれる、米国特許第５１１
８２９９号明細書に記載されている。円錐形のコネクタ
は、ポリイミドなどの結像可能なポリマー材料を付着
し、レーザ融除などによってポリマーの円錐を形成する
ことによって生成する。円錐形のコネクタを、その後、
たとえば厚さ約１５０Åのスパッタリングによるクロム
付着層で被覆し、その後、厚さ約１００００ないし１０
００００ÅのＣｕ層をスパッタリング被覆する。Ｃｕの
上に厚さ約０．００２５４ないし０．０２５４ｍｍのニ
ッケル被覆を付着し、その後、薄いＡｕ薄膜を付着す
る。
【００４０】集積回路チップ試験手順（試験治具） 集積回路チップは、実質上図２に示すようにして試験す
る。集積回路チップを、基板上のコネクタに面して、基
板または試験治具の上に置かれる。好ましい実施例で
は、チップ・ボンディング面上のチップ接点またはコネ
クタに、はんだコネクタが、基板にボンディングするた
めのはんだボールまたはＣ４として付着されている。
【００４１】基板または治具は、チップの接続面、接点
またはパッドの上に、実質的に上述のようなデンドライ
トを有する。チップと基板を接触させ、チップと基板に
圧縮力を加える。この圧縮力は、デンドライトを、チッ
プ上のはんだボールまたはＣ４コネクタ上の酸化物また
は腐食薄膜中を貫通させるのに十分な力である。これに
よって、１０ｍΩ未満、好ましくは６ｍΩ未満の接触抵
抗を特徴とする、金属と金属の間の直接接触がもたらさ
れる。
【００４２】集積回路チップに、たとえばＶDDまたはＶ
CCの入力とアースの間に電力を与え、さまざまな論理試
験とメモリ試験を行う。これらの試験に合格しないチッ
プは廃棄し、これらの試験に合格したチップは、システ
ムに取り付ける。本発明の特に好ましい例では、試験用
治具が基板でもあり、試験に合格したチップは、ボンデ
ィング・パッドとデンドライト状表面の間で基板にボン
ディングされる。ボンディングは、熱圧縮ボンディン
グ、過渡液相ボンディング、はんだリフロー、Ｃ４ボン
ディングなどによるものでよい。ポリマー基板の場合、
ボンディングは、約２００℃未満で行わなければならな
い。ボンディングの後に、ボンドまたは、ボンド、チッ
プおよび基板の隣接領域を、適当な有機カプセル封じ材
中にカプセル封じすることができる。すなわち、試験の
後に、デンドライト上のＡｕ、Ｂｉ−Ｓｎ、Ｐｂ−Ｓｎ
または他の低融点の薄膜、被覆または層を、集積回路チ
ップ上のはんだボールまたは低融点材料と溶融、ボンデ
ィングまたは合金化して、電気接合または電気金属接合
を形成することができる。
【００４３】集積回路試験手順（試験ベクトル） 集積回路チップを、デンドライト表面を有するパッドと
デンドライト接触させた状態で、さまざまな欠陥に関し
て試験することができる。本明細書の説明は、メモリ・
チップ、特にＣＭＯＳメモリ・チップに対して普通に使
用されるタイプの試験手順に関するものであるが、もち
ろん、論理集積回路チップにも、さらには電力処理チッ
プや増幅器チップなどのアナログ集積回路チップにも、
本発明の方法が同様に適用できることを理解されたい。
【００４４】メモリ・チップの場合、「セル固着」障害
に関してチップを試験することができる。「セル固着」
障害のとき、１つまたは複数のセルまたはゲートが、１
に固着または０に固着である。あるセルまたはゲートが
ｘに固着の時、そのセルまたはゲートは、そのセルや周
囲のセルまたはゲートに何が行われてもそれと無関係
に、ｘに固着のままになる。
【００４５】メモリ・チップは、デコーダを有する。デ
コーダとは、あるアドレスに対応する独自のメモリ・ワ
ードを選択する組合せ回路である。デコーダ論理に障害
があると、「無アクセス障害」または「多重アクセス障
害」がもたらされる。「無アクセス障害」の場合、デコ
ーダは、アドレスされたセルをアドレスしない。デコー
ダは、アドレスされていないセルをアドレスすることが
ある。「多重アクセス障害」の場合、デコーダは、恐ら
くはアドレスされたセルを含む、複数のセルをアドレス
する。
【００４６】「無アクセス」障害は、その障害がデコー
ダ内にあってメモリ・アレイにはない点を除いて、「ｘ
に固着」障害に類似しており、「多重アクセス」障害
は、やはりその障害がデコーダ内にあってメモリ・アレ
イにはない点を除いて、「結合」障害または「パターン
依存」誤りに類似している。
【００４７】集積回路は、パターン依存誤りの可能性も
ある。パターン依存誤りが発生するのは、セルが「結合
される」時である。セルが「結合される」のは、あるセ
ルでの書込み動作に起因するそのセルでの遷移によっ
て、第２のセルまたは他のセルの内容とは無関係に第２
のセルの内容が変化する時である。結合は、単一方向の
ことも両方向のこともある。単一方向の場合は、セルｉ
の状態が変化するとセルｊの状態が変化するが、セルｊ
の状態が変化してもセルｉの状態が変化しないが、両方
向の場合は、セルｉの状態が変化するとセルｊの状態が
変化し、セルｊの状態が変化するとセルｉの状態が変化
する。通常、パターン依存誤りは、容量性結合ともれ電
流によって識別される。
【００４８】集積回路チップ、特にメモリ・チップに生
じる可能性のあるもう１種類の障害は、アクセス回路の
障害である。アクセス障害が発生するのは、１回の読取
り動作または書込み動作の間に複数のメモリ・セルがア
クセスされる時である。あるアドレスでの読取り動作中
に、複数のセルｉ、ｊがアクセスされることがあり、そ
の出力は、両方のセルの内容の何らかの組み合わせ関数
になる。「結合された」アドレスの一方での書込み動作
中に、活動化されたセルまたはアクセスされたセルがす
べて同時に書き込まれる。他のタイプのアクセス障害が
発生するのは、センス・アンプ論理回路または書込みド
ライバ論理回路が「ｘに固着」の時である。これらの障
害は、容量性結合または短絡に起因する可能性がある。
【００４９】メモリ・アレイを、列デコーダおよび行デ
コーダと共に図３に示す。１行あたり４ワードの８つの
行からなる８×４のメモリ・アレイを有する単純なＲＡ
Ｍについて検討する。下記のルーチンは、４ｎ回の試験
（ただし、ｎはこのメモリ・アレイ内のメモリ・セルの
数）を必要とするが、デコーダの障害とセルの「固着」
障害を検出する。 Ｆｏｒ ｉ ＝ ０ ｔｏ ｉ ＝ ｎ−１ Ｗｒｉｔｅ （ｃi， ０） Ｆｏｒ ｉ ＝ ０ ｔｏ ｉ ＝ ｎ−１ Ｒｅａｄ （ｃi， ０） Ｗｒｉｔｅ （ｃi， １） Ｒｅａｄ （ｃi， １）
【００５０】ＣＭＯＳ集積メモリ回路の試験に使用され
るもう１つの試験が、マーチ・テストである。マーチ・
テストは、マーチ要素の有限のシーケンスである。マー
チ要素とは、メモリ・アレイ内のすべてのセルに適用さ
れる動作の有限のシーケンス（読取り、１の書込み、０
の書込み、補数の書込み）である。これらの動作は、ア
ドレス昇順（アドレス０から）でもアドレス降順（アド
レスｎ−１から）でも適用できる。同一の動作が、すべ
てのセルに適用される。
【００５１】マーチ・テストのパターンを生成するため
の手順にはさまざまなものがある。具体的に言うと、こ
のような手順の１つは、メモリの機能に影響する可能性
がある、あるいは発生する確率の高い、あり得る物理欠
陥（短絡、断線、薄すぎる酸化物など）を分類すること
から始まる。
【００５２】次に、ＳＰＩＣＥやＡＳＴＡＰなどの回路
シミュレータによって、回路をシミュレートする。この
シミュレーションの目的は、物理欠陥がメモリに及ぼす
影響の大きさを判定することである。欠陥は、メモリの
機能またはメモリの性能に影響を及ぼし得る。
【００５３】ＳＰＩＣＥまたはＡＳＴＡＰのシミュレー
ションによって決定された障害を、特定のメモリ障害モ
ード、すなわち「ｘに固着」または「アクセス」または
「結合」障害モードにマップする。
【００５４】その後、これらの障害モードから機能試験
パターンを導出する。これらの試験パターンは、そのメ
モリに関して識別されたすべての障害モードを包含する
ように導出される。
【００５５】その後、定義済みの障害モードがその試験
パターンで確実に検出されるように、これらの試験パタ
ーンをシミュレータに対して走らせる。
【００５６】ほとんどの欠陥が、当初は「ｘに固着」欠
陥として現れるメモリ・セル欠陥である。しかし、時に
は、欠陥セルが、１つの行全体の出力を駆動できたり、
パターン依存誤りに見えることもあり得る。
【００５７】マーチ・テストは、デコーダの試験に特に
好ましい。マーチ・テストでは、セルの「固着」障害に
関する検査を行い、結合障害に関する検査を行う。しか
し、マーチ・テストでは、パターン依存誤りに関する試
験は行われない。これは、マーチ・テストが１次元的な
順次試験であり、パターン依存誤りがマスクされる可能
性があるからである。
【００５８】マーチ・テストの信号パターンは、次のと
おりである。 Ｆｏｒ ｉ ＝ ０，１，．．．，ｎ−１ Ｗｒｉｔｅ （ｃi， ０） Ｆｏｒ ｉ ＝ ０，１，．．．，ｎ−１ Ｒｅａｄ （ｃi， ０） Ｗｒｉｔｅ （ｃi， １） Ｒｅａｄ （ｃi， １） Ｆｏｒ ｉ ＝ ｎ−１， ｎ−２，．．，０ Ｒｅａｄ （ｃi， １） Ｗｒｉｔｅ （ｃi， ０） Ｒｅａｄ （ｃi， ０） ０と１を入れ替えて、上記のステップを繰り返す。
【００５９】マーチ・テストでは、下記の障害が検出さ
れる。
【００６０】ａ．固着セル。１メモリ・セル内の「１に
固着」障害を検出するには、そのセルを０に初期設定し
なければならず、実際に値０が読み取られなければなら
ない。０が読み取られた場合、「１に固着」障害は存在
しない。同様に、１メモリ・セル内の「０に固着」障害
を検出するには、そのセルを１に初期設定しなければな
らず、実際に値１が読み取られなければならない。１が
読み取られた場合、「０に固着」障害は存在しない。
【００６１】ｂ．書込み時の無選択。書込み時無選択障
害は、書込みデコーダの障害である。ｆ0ｆ1ｆ2ｆ3ｆ4
ｆ5ｆ6ｆ7が、この障害の結果として選択されないメモ
リ・ワードであると定義する。書込み時無選択障害を検
出するための必要十分条件は、下記のとおりである。 i．ワードｆにパターンａを書き込む。 ii．ワードｆにパターンａの補数を書き込み、そこから
それを読み取る。
【００６２】ワードｆは、書込み動作のために選択でき
ないので、このワードはランダムなパターンを含んでい
る。この障害モードを検出するには、特定のパターンの
書込みと読取りが必要である。
【００６３】ｃ．読取り時の無選択。これは、読取りデ
コーダの障害モードである。
【００６４】ｄ．複数ワード書込み。ｉが、アドレスさ
れるワードであり、ｆが、複数ワード書込み障害の結果
として実際に書き込まれるワードであるとする。複数ワ
ード書込み障害を検出するための条件は、下記のとおり
である。
【００６５】i．ｆが、ｉに書き込まれるパターンの補
数を含まなければならない。これは、ｉにあるパターン
とｆのパターンを区別するために必要である。
【００６６】ii．各ワードｉごとの試験シーケンスが、
下記のことを含まなければならない。
【００６７】ａ．位置ｉのパターンａを読み取る。
【００６８】ｂ．位置ｉにパターンａの補数を書き込
む。これによって、ｆの値が破壊される前に、ｆにあっ
たデータの補数が読み取られるようになる。
【００６９】ｃ．メモリを通じて線形アドレッシングを
リップルする。
【００７０】ｆ＞ｉで条件iおよびiiが満たされる場
合、昇順にアドレスする時に障害が検出される。ｆ＜ｉ
の場合、降順にアドレスする時に障害が検出される。
【００７１】ｅ．複数ワード読取り。この障害は多重選
択とも呼ばれ、２つのワードが同時に読み取られる時に
発生する。この障害モードに関する試験では、２つのワ
ードｉとｆが、補数データを有しなければならない。セ
ンス・アンプは、同一の線上での０と１の同時読取り
と、通常の０と１の読取りとを区別できなければならな
い。
【００７２】ｆ．読取りポート間の短絡。これは、読取
りポートから書込みポートへの短絡、書込みポートから
読取りポートへの短絡または書込みポートから書込みポ
ートへの短絡をもたらす可能性のある電気的な障害であ
る。
【００７３】本発明の構造および方法と共に使用できる
改良されたマーチ・テスト・パターンは、下記のとおり
である。
【００７４】１．バックグラウンド・パターンを書き込
むための初期設定 ｉ＝１ないしｎ−１について、i番目の行にバックグラ
ウンド・パターンａiを書き込む。
【００７５】２．順方向リップル。０からｎまでアドレ
ス空間をリップルしながら、バックグラウンド・パター
ンを読み取り、その補数を書き込む。ｉ＝１ないしｎ−
１について、バックグラウンド・パターンを読み取り、
バックグラウンドの補数をその行に書き込み、その行を
読み取り、行デコーダを増分する。
【００７６】３．逆方向リップル。ｎ−１から０までア
ドレス空間をリップルしながら、新しいバックグラウン
ド・パターン（その行の前の内容の補数であることが望
ましい）を読み取り、その補数（その行の元のバックグ
ラウンド・パターンであることが望ましい）を書き込
む。ｉ＝ｎ−１ないし０について、行の内容を読み取
り、その行の補数をその行に書き込み、ｎ−１から０ま
でアドレス空間をリップルする。
【００７７】本発明の方法および構造を使用して、パタ
ーン依存誤りに関する試験を行うことができる。パター
ン依存誤りは、受動的なものも能動的なものもあり得
る。
【００７８】受動パターン依存誤りとは、あるパターン
のセル値が、あるセルへの値の書き込みを妨げるような
障害である。受動パターン依存誤りのパターンを、図４
に示す。図４では、セルＡ、Ｂ、Ｃ、Ｄの状態が、セル
Ｅの状態を決定する。すなわち、Ａ＝Ｂ＝Ｃ＝Ｄ＝０
＝＞ Ｅ＝０である。
【００７９】能動パターン依存誤りは、あるメモリ・セ
ルの値の変化が、別のセルに格納された値の変化を引き
起こす時に発生する。能動パターン依存誤りを、図５に
示す。図５では、セルＤの内容が、セルＥの内容を決定
する。すなわち、Ａ＝Ｂ＝Ｃ ≠＞ Ｄ、Ｅであるが、
Ｄ↑ ＝＞ Ｅ↑である。
【００８０】受動パターン依存誤りに関する試験は、隣
接するメモリ・セルＡ、Ｂ、Ｃ、Ｄの内容を｛０，１｝
からセットし、基礎セルＥをＥ＝↑およびＥ＝↓にセッ
トし、基礎セルＥを読み取ることによって行われる。受
動パターン依存誤りの場合、セルＥの内容の測定値が、
周囲のセルの内容の関数になり、必ずしも試験プログラ
ムがセットした値にはならないと予想される。
【００８１】能動パターン依存誤りに関する試験を行う
際には、４つの隣接セルのうちの３つ（すなわち、４つ
のセルＡ、Ｂ、Ｃ、Ｄのうちの３つ）と基礎セルに固定
値を置く。その後、残りの隣接セルを遷移させ、それに
よって基礎セルＥの内容が変化するかどうかを調べる。
【００８２】受動パターン依存誤りの試験では、６５ｎ
回（ただし、ｎはセルの個数）の試験が必要である。能
動パターン依存誤りの試験では、最高１００ｎ回（ただ
し、ｎはセルの個数）の試験が必要である。
【００８３】
【発明の効果】本発明による試験および試験手順は、実
際のファンアウトおよび遅延効果と共に、集積回路チッ
プが実際に機能する環境の現場で、そのチップに適用で
きる。これは、既存の試験手順に比べて特に優れた利点
である。
【図面の簡単な説明】
【図１】デンドライト・コネクタの断面図である。
【図２】本発明の方法の概略流れ図である。
【図３】試験ベクトルを示すのに使用されるＲＡＭおよ
びデコーダの回路図である。
【図４】ランダム・アクセス・メモリ（ＲＡＭ）内の受
動障害を表す図である。
【図５】ランダム・アクセス・メモリ（ＲＡＭ）内の能
動障害を表す図である。
【図６】従来技術の「オン／オフ」電気めっき方法の電
圧と時間の関係をプロットした図である。
【図７】本発明の好ましい実施例の反転方法の電圧と時
間の関係をプロットした図である。
フロントページの続き (72)発明者 レオ・レイモンド・ブダ アメリカ合衆国13850 ニューヨーク州 ヴェスタル ミーカー・ロード152 (72)発明者 ロバート・ダグラス・エドワーズ アメリカ合衆国13905 ニューヨーク州 ビンガムトン ウィルソン・ヒル・ロー ド176 (72)発明者 ポール・ジョーゼフ・ハート アメリカ合衆国13760 ニューヨーク州 エンディコット アーヴィング・アベニ ュー849 (72)発明者 アンソニー・ポール・イングラハム アメリカ合衆国13760 ニューヨーク州 エンディコット チューダー・ドライブ 20 (72)発明者 ヴォヤ・リスタ・マルコヴィチ アメリカ合衆国13760 ニューヨーク州 エンドウェル ジョエル・ドライブ3611 (72)発明者 ジャイナル・アーベディーン・モッラ アメリカ合衆国13760 ニューヨーク州 エンディコット グリーン・メドウ・レ ーン1177 (72)発明者 リチャード・ジェラルド・マーフィー アメリカ合衆国13905 ニューヨーク州 ビンガムトン ボランド・ロード14 (72)発明者 ジョージ・サクセンマイヤー・ジュニア アメリカ合衆国13732 ニューヨーク州 アパラチン バートン・ロード アー ル・ディー・ナンバー１ ボックス1376 (72)発明者 ジョージ・フレデリック・ウォーカー アメリカ合衆国10028 ニューヨーク州 ヨーク・アベニュー1540 アパートメン ト・ナンバー11ケイ（番地なし) (72)発明者 ベット・ジェイ・ホウェーレン アメリカ合衆国13850 ニューヨーク州 ヴェスタル セコイア・レーン 593 (72)発明者 リチャード・スチュアート・ザル アメリカ合衆国13732 ニューヨーク州 アパラチン ボーエン・レーン３ (56)参考文献 特開 平５−211218（ＪＰ，Ａ)

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】第１の複数の入出力接点、電源接点および
    接地接点を有する半導体チップの試験方法であって、 ａ．前記第１の複数の接点に対応し、大表面積の導体表
    面を有する、第２の複数の接点を有するチップ・キャリ
    アを設けるステップと、 ｂ．半導体チップの前記第１の複数の接点を、チップ・
    キャリア上の第２の複数の接点と導電接触させるステッ
    プと、 ｃ．半導体チップに試験信号入力ベクトルを印加し、半
    導体チップから試験信号出力ベクトルを受け取るステッ
    プと を備えたことを特徴とする集積回路チップの試験方法。
  2. 【請求項２】チップ・キャリアがテスト治具であり、 さらに、テスト治具から集積回路チップを取り外すステ
    ップと、合格したチップを不合格のチップから分離する
    ステップとを含むことを特徴とする、請求項１に記載の
    集積回路チップの試験方法。
  3. 【請求項３】チップ・キャリアが電子回路パッケージで
    あり、 さらに、不合格のチップをパッケージから取り外すステ
    ップと、合格したチップをパッケージにボンディングす
    るステップとを含むことを特徴とする、請求項１に記載
    の集積回路チップの試験方法。
  4. 【請求項４】半導体チップの第１の複数の接点が、はん
    だ、融点が２００℃未満の低融点合金、はんだボール、
    およびＣ４コネクタ・ボールからなる群から選ばれるこ
    とを特徴とする、請求項１に記載の集積回路チップの試
    験方法。
  5. 【請求項５】大表面積の第２の複数の接点が、柱状デン
    ドライトとポリマー核円錐コネクタからなる群から選ば
    れることを特徴とする、請求項１に記載の集積回路チッ
    プの試験方法。
  6. 【請求項６】大表面積の第２の複数の接点が、平滑なＰ
    ｄ膜の上に柱状のＰｄを備える柱状デンドライトである
    ことを特徴とする、請求項５に記載の集積回路チップの
    試験方法。
  7. 【請求項７】柱状Ｐｄデンドライトの高さが約１０〜１
    ００ミクロン、密度が１ｍｍ2当りデンドライト約２０
    ０〜５００個であることを特徴とする、請求項６に記載
    の集積回路チップの試験方法。
  8. 【請求項８】前記柱状Ｐｄが２段階パルス式電着によっ
    て付着されることを特徴とする、請求項６に記載の集積
    回路チップの試験方法。
  9. 【請求項９】はんだ、融点が２００℃未満の低融点合
    金、はんだボールおよびＣ４からなる群から選択された
    第１の複数の入出力接点、電源接点および接地接点を有
    する半導体チップの試験方法であって、 ａ．（i）柱状デンドライトと（ii）ポリマー核円錐形
    円錐導体とからなる群から選択された、前記第１の複数
    の接点に対応する、第２の複数の接点を有するチップ・
    キャリアを設けるステップと、 ｂ．半導体チップの前記第１の複数の接点を、チップ・
    キャリア上の第２の複数の接点と導電接触させるステッ
    プと、 ｃ．半導体チップに試験信号入力ベクトルを印加し、半
    導体チップから試験信号出力ベクトルを受け取るステッ
    プと、 ｄ．不合格の半導体チップをチップ・キャリアから取り
    除くステップと、 ｅ．合格した半導体チップをチップ・キャリアにボンデ
    ィングするステップと を備えたことを特徴とする集積回路チップの試験方法。
  10. 【請求項１０】はんだ、融点が２００℃未満の低融点合
    金、はんだボールおよびＣ４からなる群から選択された
    第１の複数の入出力接点、電源接点および接地接点を有
    する半導体チップの試験方法であって、 ａ．前記第１の複数の接点に対応する柱状Ｐｄデンドラ
    イトを含む、第２の複数の接点を有するチップ・キャリ
    アを設けるステップと、 ｂ．半導体チップの前記第１の複数の接点を、チップ・
    キャリア上の第２の複数の接点と導電接触させるステッ
    プと、 ｃ．半導体チップに試験信号入力ベクトルを印加し、半
    導体チップから試験信号出力ベクトルを受け取るステッ
    プと、 ｄ．不合格の半導体チップをチップ・キャリアから取り
    除くステップと、 ｅ．合格した半導体チップをチップ・キャリアにボンデ
    ィングするステップと を備えたことを特徴とする集積回路チップの試験方法。
  11. 【請求項１１】柱状デンドライトが、平滑なＰｄ膜の上
    に柱状のＰｄを備えることを特徴とする、請求項１０に
    記載の集積回路チップの試験方法。
  12. 【請求項１２】柱状Ｐｄデンドライトの高さが約１０〜
    １００ミクロン、密度が１ｍｍ2当りデンドライト約２
    ００〜５００個であることを特徴とする、請求項１１に
    記載の集積回路チップの試験方法。
  13. 【請求項１３】前記柱状Ｐｄが２段階パルス式電着によ
    って付着されることを特徴とする、請求項１１に記載の
    集積回路チップの試験方法。
  14. 【請求項１４】はんだ、融点が２００℃未満の低融点合
    金、はんだボールおよびＣ４からなる群から選択された
    第１の複数の入出力接点、電源接点および接地接点を有
    する半導体チップの試験方法であって、 ａ．前記第１の複数の接点に対応する柱状Ｐｄデンドラ
    イトを含み、滑らかなＰｄ薄膜の上の柱状Ｐｄを含み、
    前記柱状Ｐｄデンドライトが、約１０ないし１００μｍ
    の高さと、１平方ｍｍあたり約２００ないし５００のデ
    ンドライト密度を有し、柱状Ｐｄが、２相パルス電着に
    よって付着される、第２の複数の接点を有するチップ・
    キャリアを設けるステップと、 ｂ．半導体チップの前記第１の複数の接点を、チップ・
    キャリア上の第２の複数の接点と導電接触させるステッ
    プと、 ｃ．半導体チップに試験信号入力ベクトルを印加し、半
    導体チップから試験信号出力ベクトルを受け取るステッ
    プと、 ｄ．不合格の半導体チップをチップ・キャリアから取り
    除くステップと、 ｅ．合格した半導体チップをチップ・キャリアにボンデ
    ィングするステップと を備えたことを特徴とする集積回路チップの試験方法。
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