JP2504504B2

JP2504504B2 - 光電変換装置

Info

Publication number: JP2504504B2
Application number: JP63017295A
Authority: JP
Inventors: 潤一西澤; 尚茂玉蟲; 秀雄前田
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 1988-01-29
Filing date: 1988-01-29
Publication date: 1996-06-05
Anticipated expiration: 2011-06-05
Also published as: US5065206A; JPH01194353A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、静電誘導トランジスタ又はパンチングスル
ーバイポーラトランジスタからなるゲート蓄積方式の光
電変換装置に関するもので、特に表面ゲート型横接合静
電誘導トランジスタ又はパンチングスルーバイポーラト
ランジスタからなる光電変換装置に関する。この種の装
置は固体撮像装置に有用である。

〔従来の技術〕

従来、静電誘導トランジスタ（以下、SITと略す）か
らなる光電変換装置をXYマトリクス状に配置してなる固
体撮像装置は、特開昭55−15229号やJun−ichi Nis
hizawa et al“SIT Image converter"JARECT Vol.8 Sem
iconductor Technologies′83）J.Nishizawa（ed.）OHM
SHA P.219などに報告されている。

報告された光電変換装置は、言わば縦形構造で、その
構造を第２図に示す。同図（ａ）は概略平面図で、同図
（ｂ）はＡ−Ａ′矢視概略断面図である。

n⁺基板21はドレイン領域であり、その上にn^-チャンネ
ル領域22が形成され、チャンネル領域22の表面層にn⁺ソ
ース領域23とこれを取り囲むようにほぼ逆Ｕの字形のp⁺
蓄積ゲート領域24が形成されている。

p⁺蓄積ゲート領域24は光電変換された蓄積電荷を蓄積
する。蓄積ゲート領域24上には、ゲートキャパシタ25が
形成されており、ゲート読み出しパルスΦ_Ｇが印加され
ると、蓄積電荷量に応じてn⁺チャンネル22のポテンシャ
ルが低下し、SITのI_DS−V_GS特性に従ってドレイン電流
が増幅されて流れる。

画素分離領域26は、誘電体、p⁺分離拡散などにより構
成されている。

第２図は、画素としてSITを用いた固体撮像装置の画
素に相当し、SIT 1個にて光電変換装置を構成する場合
は、ゲートキャパシタC_G25及び分離領域26は不要であ
る。

〔発明が解決しようとする問題点〕

従来の光電変換装置（SIT）は、次のような問題点を
有していた。

（１）ドレイン電流を制御するポテンシャル障壁のピン
チオフ点（これはn^-チャンネル22中のポテンシャルが深
さ方向に最大で、表面と平行方向に最小になる点で第２
図（ａ）中G^*で示す）の位置及びポテンシャルΦ_Ｇ ^＊は
p⁺ゲート間隔lg、p⁺蓄積ゲート領域24の拡散深さXj^p、n
^-チャンネル濃度、n^-チャンネル深さなどに依存し、特
にp⁺ゲート間隔lgはp⁺蓄積ゲートの横方向拡散によって
決定される量のため、工程のばらつきなどによりlgが変
化し、その結果、ピンチオフ点G^*の位置やポテンシャル
Φ_Ｇ ^＊が変化を受け易い。そのため、SITの素子特性が
個々にばらついて安定しない。

（２）p⁺蓄積ゲート領域24の拡散深さXj^pによりSIT素子
特性が決定されるため、拡散深さXj^pを簡単には浅くで
きない。従って、蓄積ゲート領域24で光の吸収が起こ
り、青感度が低下する。

（３）高画素数の固体撮像素子を得たい場合、蓄積ゲー
ト領域24の拡散深さXj^pを浅くできないため、SIT画素の
微細化が困難で、目的のものが得られない。

本発明は、これらの問題点を解決し、（１）ピンチオ
フ点G^*の位置及びポテンシャルΦ_Ｇ ^＊が「工程のばらつ
き」による変化を受け難く、（２）青感度が高く、
（３）微細化が容易な光電変換装置を提供することを目
的とする。

〔問題点を解決するための手段〕

本発明は、「低濃度の不純物を含有する半導体基板
と、該基板上に形成された基板と反対又は同一導電型の
低不純物濃度のチャンネル領域と、該チャンネル領域に
それぞれ設けられた基板と反対導電型の高不純物濃度の
ドレイン領域及びソース領域と、該ソース領域とドレイ
ン領域との間に設けられた、基板と同一導電型の蓄積ゲ
ート領域であって、一部にゲート長が狭くなった部分を
有する蓄積ゲート領域とからなる表面ゲート型の横接合
SIT又はパンチングスルーバイポーラトランジスタから
なる光電変換装置」を提供する。

〔作用〕

本発明の光電変換装置（SIT又はパンチングスルーバ
イポーラトランジスタ）は、蓄積ゲートを表面ゲートと
する表面ゲート型横接合SIT又はパンチングスルーバイ
ポーラトランジスタであり、光電変換された光電荷が蓄
積デート領域に蓄積され、ソース又はドレイン電流は、
前記ゲート長が狭くなった部分の下に位置するチャンネ
ル領域を、基板平面とほぼ平行に流れる。そして、この
電流は、蓄積ゲートのゲート長の狭い部分と基板との間
のチャンネル領域中に形成されたピンチオフ点G^*の電位
によって制御される。

なお、チャンネル領域が基板と反対導電型の低不純物
濃度となっているものをSITと称し、同一導電型の低不
純物濃度となっているものをパンチングスルーバイポー
ラトランジスタと称す。

パンチングスルーバイポーラトランジスタは、チャン
ネルのポテンシャルが容量結合的にゲート電圧により制
御され、SITと同様の特性を有す。

そこで、これ以下の説明では、SITとパンチングスルー
バイポーラトランジスタを合わせてSITと呼ぶことにす
る。

従来例の第２図（ｂ）におけるゲート間隔lgは、本発
明のSITでは、深さ方向に基板とゲート拡散領域の間隔
に相当する。以後、これをチャンネル幅lgと呼ぶ。

本発明では、縦方向の拡散により、チャンネル幅lgが
決定されるため、従来の横方向拡散に較べ工程のばらつ
きが少ないので、チャンネル幅lgの制御が容易となる。
また、ゲート領域の一部の狭いゲート長は、フォト・マ
スクの寸法によって再現性よく決定される。

従って、従来の縦型SITで問題となった「工程のばら
つきにより、ピンチオフ点G^*の位置やポテンシャルΦ_Ｇ
^＊が変化しやすい」という問題点が改善される。

〔実施例１〕第１図（ａ）は、固体撮像装置に使用した本実施例の
にかかる１個の光電変換装置の概略平面図で、同図
（ｂ）はＡ−Ａ′矢視概略断面図である。

ｐ基板11上に形成されたチャンネル領域12の表面層に
n⁺ソース領域13とn⁺ドレイン領域14とその間にp⁺蓄積ゲ
ート領域15が配置されている。

ゲートキャパシタC_G17は、蓄積ゲーチ領域15上の一部
に酸化膜を介して設けられている。

蓄積ゲート領域15は、ソース又はドレイン電流I_DSが
チャンネル領域12の表面層を流れてしまわないように、
ソース領域13とドレイン領域14との間に狭いゲート長＝
Ｌとして設けられている。

蓄積ゲート領域15は、更に、ソース又はドレイン電流
が、ゲート長＝Ｌの狭い部分を迂回して、ソースからド
レインへ又はドレインからソースへと、表面層を流れな
いように、ソース領域13とドレイン領域14をそれぞれ取
り囲むようにＨ形をしている。

分離領域16は、本発明の光電変換装置を各画素として
固体撮像装置に使用したとき各画素を分離するために必
要なもので、誘電体分離やpn接合分離などで形成され
る。

ここでは、n⁺ソース領域13とn⁺ドレイン領域14との間
にp⁺蓄積ゲート領域15が設けられ、n^-チャンネル幅lgと
した。

ソース又はドレイン電流は基板平面とほぼ平行にp⁺蓄
積ゲート蓄積15の狭いゲート長Ｌの部分とｐ基板11の間
を図中の矢印のように流れる。

ピンチオフ点G^*18の位置及びポテンシャルΦ_Ｇ ^＊は、
n^-又はp^-チャンネル幅lg、p⁺蓄積ゲート長Ｌなどのパラ
メータで決定される。

n^-又はp^-チャンネル領域12の厚さは、通常エピタキシ
ャル成長により、またp⁺蓄積ゲート領域15の拡散深さXj
^pは、縦方向拡散によりそれぞれ制御よく決定でき、ま
た蓄積ゲート領域15のゲート長Ｌは、p⁺蓄積ゲート15の
拡散深さXj^pが十分浅いので、フォト・マスクの寸法に
よりほぼ決定され、そのため、ピンチオフ点G^*18の位置
及びポテンシャルΦ_Ｇ ^＊の値は、工程によるばらつきに
影響されにくく、従って、量産した場合に、素子特性
が、個々にばらつくことがなく安定的に得られる。

チャンネル領域12の厚さ、ソース領域13、ドレイン領
域14の接合深さXjⁿ及び蓄積ゲート領域15の接合深さXj^p
が、それぞれ浅いのので、光電変換装置（SIT）を微細
化できる。

第１図（ｃ）は、この固体撮像装置全体の回路の一例
であり、101−11〜mnは、各SIT画素である。SIT画素101
のソースは、列ライン102に接続され、列ライン102は読
み出し選択回路107を経て、ビデオライン111に接続され
ている。読出し選択回路107は、水平走査回路106により
走査される。列ライン102の他端には、列ラインリセッ
ト回路108が接続されている。

一方、SIT画素101のドレインは、第１の行ライン104
に接続され、行選択回路112を経て電源電圧V_DD端子に続
く。第１の行ライン104の他端には行ラインリセット回
路110が接続される。行ライン選択回路112とSIT101のゲ
ートに接続された第２の行ライン103は、垂直走査回路1
09により走査される。

第１図（ｃ）は、本発明のSITを二次元マトリクス状
に並べた例の一つにすぎず、例えば、SIT 101のソース
とドレインを逆に接続してもよい。また、ビデオライン
111に負荷抵抗R_Lを介し、電源電圧V_DDを印加し、第１の
行ライン104を行選択回路を介して接地することによ
り、列リセット回路108・行リセット回路110をそれぞれ
列・行のセット回路とする回路構成でもよい。また、一
次元的に配列してもよい。

〔実施例１の２……実施例１の変形例〕 SITの平面構造は、第１図（ａ）に示したものにとど
まらず、第３図（ａ）、（ｂ）に示す平面構造でもよ
い。断面図は第１図（ｂ）とほぼ同様となるので省略し
てある。

第３図（ａ）では、同一平面上にn⁺ソース領域303を
取り囲むようにp⁺蓄積ゲート領域305を設ける。この場
合、蓄積ゲート領域305がソース領域303を完全に取り囲
んでいるため表面層にドレイン電流は流れない。

n⁺ドレイン領域304は、蓄積ゲート領域305のゲート長
Ｌのゲート長の挟部305−１をはさんで、n⁺ソース領域3
03と対応した設置されている。

p⁺蓄積ゲート305のゲート長は、ゲート長Ｌの305−１
以外ではドレイン電流を防止するため幅広く形成されて
いる。ゲートキャパシタC_G307は、蓄積ゲート領域305上
の一部に酸化幕を介して電極を設けることにより形成さ
れている。

ドレイン電流は、ドレイン領域304からゲート長Ｌの
部分305−１とｐ基板（図示せず）との間を通り、n⁺ソ
ース領域303に流れる。

本実施例では、p⁺蓄積ゲート305と分離領域306の間に
n^-又はp^-チャンネル領域302を介しているのでリーク電
流が小さい。また、チャンネル領域302が広く、光感度
が高いので開口率が高いものとなる。

第３図（ｂ）では、同一平面でn⁺ソース領域313を取
り囲むようにp⁺蓄積ゲート領域315が形成され、更にn⁺
ドレイン領域314を取り囲むようにp⁺蓄積ゲート領域316
が形成されている。p⁺蓄積ゲートの挟部315−１は、ゲ
ート長Ｌに形成され、ドレイン電流はp⁺蓄積ゲートのう
ち、ゲート長Ｌの挟部315−１とｐ基板（図示せず）の
間を流れる。

ゲートキャパシタC_G317は、リセットその他の場合に
必要なもので、p⁺蓄積ゲート315上に形成される。本例
ではp⁺蓄積ゲート領域315はn⁺ドレイン領域314で囲まれ
ているので、蓄積ゲート領域315への暗電流を防止する
ことができる。

〔実施例２〕第４図（ａ）は、固体撮像装置に使用した本実施例に
かかる１個の光電変換装置（SIT）の概略平面図であ
る。

表面層にn⁺ソース領域43と各SIT画素に共通に分離領
域を兼ねたn⁺ドレイン領域44が配置され、その間にp⁺蓄
積ゲート領域45がn⁺ソース領域43を囲むように形成され
ている。

p⁺蓄積ゲート領域45の一部はゲート長Ｌに狭められた狭
部45−１を有し、またp⁺蓄積ゲート領域45の一部の上部
にゲートキャパシタC_G47が形成されている。

第４図（ｂ）は同図（ａ）のＡ−Ａ′矢視断面図であ
る。

ドレイン電流（図中矢印で示す）は、n⁺ドレイン領域44
からp⁺蓄積ゲートの狭部45−１とｐ基板41の間n^-チャン
ネル幅lgを通り、n⁺ソース領域43に向かって図の矢印の
ように流れる。

第４図（ｃ）は、SITを１画素としてXYマトリックス
状に配置してなる固体撮像装置の回路図の一例である。

同図において、SIT画素401のソースには列ライン402
が接続され、列ライン402は読出し選択回路407を介しビ
デオライン411に共通に接続され、ビデオライン411は分
岐して一部は負荷抵抗を介して接地し、残りはビデオ出
力V_out端子へ向かう。

読出し選択回路407は水平走査回路406により順次選択
される。列ライン402の他端にはリセット回路408が接続
されている。

一方、SIT画素401のドレインは共通に電源電圧V_DD端
子に接続されており、SIT画素401のゲートは行ライン40
3を経てそれぞれ垂直走査回路に接続される。

本実施例の第４図（ａ）では、n⁺ソース43をSIT画素
ごとに独立としたが、ソースとドレインを逆にして接続
してもよい。その場合、第４図（ｃ）の接続は、SIT画
素401のソースを共通に接地し、SIT画素401のドレイン
を列ライン402に接続する。

また、SIT画素の配列は第４図（ｃ）のように二次元
的配置ばかりでなく、一次元的配置でもよい。実施例２
においては、深い画素分離領域が不要となり、第４図
（ａ）のn⁺ドレイン44が画素分離領域を兼ねてえいるた
め、画素の微細化がより一層可能となる。

〔実施例３〕第５図に、本実施例にかかる光電変換装置の断面を示
す。

これは、実施例１のもの（第１図（ｂ）参照）におい
てR⁺蓄積ゲート領域55の下に相当する位置にn^-又はp^-チ
ャンネル領域52とｐ基板51で挟んでp⁺埋込領域57を設け
た点に特徴がある。

チャンネル領域52の幅lgが、深さ方向に上部のp⁺蓄積
ゲート領域55とp⁺埋込領域57によって決定されるので、
チャンネル領域52中のピンチオフ点G^*に位置及びポテン
シャルΦ_Ｇ ^＊は、制御良く決定される。しかも、チャン
ネル領域52のチャンネル幅以外の厚さは、チャンネル幅
に依存せずに形成できるので、SITの分光感度を長波長
側に大きくできる。

p⁺埋込領域57以外は、実施例１と同じであるので説明
を省く。尚、これはSIT1個の光電変換装置であるので、
第５図には分離領域がない。

実施例３の平面構造は、例えば、第１図（ａ）、第３
図（ａ）、（ｂ）あるいは第４図（ａ）に示す平面構造
又はその変形例のいずれでもよい。

〔実施例４〕第６図（ａ）は、本実施例にかかる光電変換装置の概
略平面図である。

これは、実施例１の光電変換装置とほぼ同一であり、
ただp⁺蓄積ゲート領域65上の一部に形成するゲートキャ
パシタC_G67を、特にゲート長Ｌの狭部の上に形成したも
のである。

第６図（ｂ）に同図（ａ）のＡ−Ａ′矢視概略断面を
示す。ｐ基板61上にn^-チャンネル62が形成され、表面層
にn⁺ソース領域63、n⁺ドレイン領域64と、それらの間に
p⁺蓄積ゲート65のゲート長Ｌの狭部と、その上に酸化膜
を介し、ゲートキャパシタC_G67が形成されている。

本実施例は、第６図の構造にとどまらず、第３図
（ａ）、（ｂ）、第４図（ａ）などの平面構造におい
て、p⁺蓄積ゲートのゲート長Ｌの狭部上に、酸化膜を介
してゲートキャパシタC_Gを形成する構造とすることもで
き、また断面構造は、第５図に示すようなp⁺埋込領域57
を持つものでもよい。

実施例４においては、ゲートキャパシタC_G67がp⁺蓄積
デート65のゲート長Ｌの狭部上に形成されているため、
例えばソース領域63、ドレイン領域64及びゲートキャパ
シタC_G67をセルフアライン工程によって形成することも
でき、そうすれば、工程の簡単化やソース領域63、ドレ
イン領域64の浅い接合形成に有利となる。

本発明は、以上の実施例にとどまらず幾多の変形が考
えられる。また、説明の都合上、ｎ型SITを例に説明し
たが、ｐ型SITにおいても同様に実施できることは言う
までもない。また、実施例では、第１図（ａ）、第３図
（ａ）、（ｂ）、第４図（ａ）などに示すように、光電
変換装置（SIT）の平面形状は矩形であるが、これに限
らず多角形、円形、その他任意の形状でもよい。

更に、p⁺蓄積ゲート領域の不純物濃度は、高濃度p⁺で
説明したが、低濃度p^-でも中程度の不純物濃度ｐでもよ
く、また、全体が均一ではなく蓄積ゲート領域内に濃度
の異なる領域を設けてもよい。例えば、ゲート長Ｌの狭
部の一部又は全部を低濃度p^-とし、その他の部分を高濃
度p⁺としてもよい。但し、パンチングスルーバイポーラ
トランジスタの場合は、蓄積ゲート領域の不純物濃度を
チャンネル領域のそれより濃くする。

本発明は、１個又は複数個のSIT（画素）を持つ光電
変換装置として実施することができることは、もちろん
可能である。その場合、SIT画素の蓄積ゲート領域に光
電変換された光電荷を蓄積し、ゲートキャパシタC_Gを介
して読出しパルスを印加して、信号出力を得ることもで
きるし、また、ゲートキャパシタC_Gを設けずに、蓄積ゲ
ート領域をフローティング状態（電位が浮遊している状
態）として、ドレイン電流を直流的に出力してもよい
し、蓄積ゲート領域に電極を形成し、抵抗を介してゲー
トバイアス電圧を与え、そのゲートバイアス電圧条件で
光電荷に比例した「増幅されたドレイン電流」を出力し
てもよい。

SIT画素の構造としては上記実施例のそれぞれの構造
全てが適用できる。１個のSITを持つ光電変換装置に第
１図（ａ）（ｂ）及び第３図（ａ），（ｂ）のものを適
用する場合には、分離領域は不要となる。ゲートキャパ
シタC_Gも同様に不要である。

〔発明の効果〕

以上、本発明によれば、ｐ基板を用いた場合を例にと
ると、（１）n^-又はp^-チャンネル領域のチャンネル幅lg
がp⁺蓄積ゲート領域の拡散深さXj^pとn^-又はp^-チャンネ
ル領域の厚さ（又はp⁺埋込拡散幅）によて決定するた
め、チャンネル幅lgの「工程によるばらつき」が抑えら
れ、従って、チャンネル領域中のピンチオフ点G^*の位置
及びポテンシャルΦ_Ｇ ^＊は、工程のばらつきの影響を受
けにくく、従って、個々の光電変換装置の間でばらつき
のない、均一な制御された素子特性が得られる。

また、（２）p⁺蓄積ゲート領域の拡散深さXj^pを浅く
形成できるため、微細化が容易である。

更に、（３）n⁺ソース領域、ドレイン領域も浅く形成
でき、しかもp⁺蓄積ゲート領域上の一部にゲートキャパ
シタを形成すればよいため、n⁺ソース・ドレイン領域、
p⁺蓄積ゲート領域、ゲートキャパシタC_G領域での光吸収
を抑えられるため、開口率の高い、青感度の良好な素子
を得ることができる。また、（４）n^-又はp^-チャンネル
領域の厚さを薄くできるので、赤外光カットの分光特性
を得ることもできる。

本発明においてｐ基板は、バックゲートとなっている
ため、ｐ基板の電位の印加方法により、飽和光量時のオ
ーバーフロードレインとしてp⁺蓄積ゲート領域−n^-チャ
ンネル−ｐ基板のPNP寄生トランジスタを動作させるこ
ともできる。

本発明のSITの製造工程は、周辺に形成される走査回
路や読出し選択回路の形成に使用されるMOS工程と類似
点が多く、工程の共用化がはかれるという利点がある。

なお、実施例１のものは、光感度が高く微弱光を受光
できる。

実施例２のものは、n⁺ドレイン領域が分離領域と兼用
されているので、工程が簡素化され、微細化がより可能
になる。

実施例３のものは、ｐ基板上のn^-又はp^-チャンネル領
域の厚さは、p⁺埋込層により決定されるチャンネル幅lg
に独立に形成できるので、長波長感度を高くすることが
できる。

【図面の簡単な説明】

第１図（ａ）は、固体撮像装置に使用した本発明の実施
例１にかかる光電変換装置１個の概略平面図であり、同
図（ｂ）は、そのＡ−Ａ′矢視概略断面図であり、同図
（ｃ）は、その固体撮像装置全体の概略回路構成図であ
る。第２図（ａ）は、固体撮像装置に使用した従来の光電変
換装置１個の概略平面図であり、同図（ｂ）は、そのＡ
−Ａ′矢視概略断面図である。第３図（ａ）、（ｂ）は、実施例１の変形例である実施
例１の２にかかる光電変換装置１個の概略平面図であ
る。第４図（ａ）は、固体撮像装置に使用した本発明の実施
例２にかかる光電変換装置１個の概略平面図であり、同
図（ｂ）は、そのＡ−Ａ′矢視概略断面図であり、同図
（ｃ）は、その固体撮像装置全体の概略回路構成図であ
る。第５図は、本発明の実施例３にかかる光電変換装置の概
略断面図である。第６図（ａ）は、固体撮像装置に使用した本発明の実施
例４にかかる光電変換装置１個の概略平面図であり、同
図（ｂ）は、そのＡ−Ａ′矢視概略断面図である。〔主要部分の符号の説明〕 11、41……ｐ基板 12、302、312、42……n^-又はp^-チャンネル領域 13、303、313、43……n⁺ソース領域 14、304、314、44……n⁺ドレイン領域 15、305、315、45……p⁺蓄積ゲート領域 17、47、67……ゲートキャパシタC_G 57……p⁺埋込領域 101、401……横接合型SIT（画素）

Claims

(57)【特許請求の範囲】

【請求項１】低濃度の不純物を含有する半導体基板と、
該基板上に形成された基板と反対又は同一導電型の低不
純物濃度のチャンネル領域と、該チャンネル領域にそれ
ぞれ設けられた基板と反対導電型の高不純物濃度のドレ
イン領域及びソース領域と、該ソース領域とドレイン領
域との間に設けられた、基板と同一導電型の蓄積ゲート
領域であって、一部にゲート長が狭くなった部分を有す
る蓄積ゲート領域とからなり、光電変換された光電荷が蓄積ゲート領域に蓄積され、ソ
ース又はドレイン電流が前記ゲート長が狭くなった部分
の下に位置するチャンネル領域を、基板平面とほぼ平行
に流れることを特徴とする光電変換装置。