JPH0582746B2 - - Google Patents
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- JPH0582746B2 JPH0582746B2 JP59085904A JP8590484A JPH0582746B2 JP H0582746 B2 JPH0582746 B2 JP H0582746B2 JP 59085904 A JP59085904 A JP 59085904A JP 8590484 A JP8590484 A JP 8590484A JP H0582746 B2 JPH0582746 B2 JP H0582746B2
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- Japan
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- gate
- source
- voltage
- region
- drain
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/196—Junction field effect transistor [JFET] image sensors; Static induction transistor [SIT] image sensors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/202—FETs having static field-induced regions, e.g. static-induction transistors [SIT] or permeable base transistors [PBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
- H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
- H10F30/21—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation
- H10F30/28—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices being characterised by field-effect operation, e.g. junction field-effect phototransistors
- H10F30/282—Insulated-gate field-effect transistors [IGFET], e.g. MISFET [metal-insulator-semiconductor field-effect transistor] phototransistors
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は、撮像素子として静電誘導トランジス
タを用いる固体撮像装置に関するものである。
タを用いる固体撮像装置に関するものである。
（従来技術）
従来、ビデオカメラ、フアクシミリ等に用いら
れる固体撮像装置としては、BBD，CCD等の電
荷転送素子或いはMOSトランジスタ等を用いる
ものがある。しかし、これらの固体撮像装置は、
信号電荷転送時に電荷の洩れがあること、光検出
感度が低いこと等の種々の問題点がある。
れる固体撮像装置としては、BBD，CCD等の電
荷転送素子或いはMOSトランジスタ等を用いる
ものがある。しかし、これらの固体撮像装置は、
信号電荷転送時に電荷の洩れがあること、光検出
感度が低いこと等の種々の問題点がある。
このような問題点を一挙に解決するものとし
て、静電誘導トランジスタ（Static Induction
Transistorの頭文字をとつてSITと呼ばれてい
る）を用いた固体撮像装置が既に提案されてい
る。このSITは光電変換作用および光電荷蓄積作
用を有するフオトトランジスタの一種であり、電
界効果トランジスタや接合形トランジスタに比較
して、高入力インピーダンス、高速性、非飽和
性、低雑音、低消費電力等の特長を備えているも
のである。
て、静電誘導トランジスタ（Static Induction
Transistorの頭文字をとつてSITと呼ばれてい
る）を用いた固体撮像装置が既に提案されてい
る。このSITは光電変換作用および光電荷蓄積作
用を有するフオトトランジスタの一種であり、電
界効果トランジスタや接合形トランジスタに比較
して、高入力インピーダンス、高速性、非飽和
性、低雑音、低消費電力等の特長を備えているも
のである。
したがつて、このSITを固体撮像素子として用
いれば、高感度、高速応答性および広いダイナミ
ツクレンジを有する固体撮像装置を得ることがで
きるものであり、かかる装置は特開昭55−15229
号公報に開示されている。
いれば、高感度、高速応答性および広いダイナミ
ツクレンジを有する固体撮像装置を得ることがで
きるものであり、かかる装置は特開昭55−15229
号公報に開示されている。
第１図はこの既知の固体撮像装置の各画素を構
成するSITの断面図を示すものである。このSIT
１は縦形構造で、ドレイン領域はn+形の基板２
から成り、ソース領域は基板２上に堆積されたチ
ヤネル領域を構成するn-形エピタキシヤル層３
の表面に形成されたn+形領域４から成る。エピ
タキシヤル層３の表面には、さらにソース領域４
を囲むようにp+形の信号蓄積ゲート領域５が形
成されており、このゲート領域５上に絶縁膜６を
介して電極７が設けられ、これにより電極／絶縁
膜／ゲート領域から成るいわゆるMIS構造のゲー
ト電極が形成されている。なお、チヤネル領域を
構成するn-形エピタキシヤル層３の不純物濃度
は、ゲート電極７の印加バイアスがOVでもチヤ
ネル領域が空乏化され、高い電位障壁が生じてピ
ンチオフするような低濃度に選択されている。
成するSITの断面図を示すものである。このSIT
１は縦形構造で、ドレイン領域はn+形の基板２
から成り、ソース領域は基板２上に堆積されたチ
ヤネル領域を構成するn-形エピタキシヤル層３
の表面に形成されたn+形領域４から成る。エピ
タキシヤル層３の表面には、さらにソース領域４
を囲むようにp+形の信号蓄積ゲート領域５が形
成されており、このゲート領域５上に絶縁膜６を
介して電極７が設けられ、これにより電極／絶縁
膜／ゲート領域から成るいわゆるMIS構造のゲー
ト電極が形成されている。なお、チヤネル領域を
構成するn-形エピタキシヤル層３の不純物濃度
は、ゲート電極７の印加バイアスがOVでもチヤ
ネル領域が空乏化され、高い電位障壁が生じてピ
ンチオフするような低濃度に選択されている。
かかるSIT１の動作原理を以下に説明する。ド
ンイン・ソース間にバイアスが印加されていない
状態において、光がチヤネル領域３およびゲート
領域５に入射すると、ここで生成した電子−正孔
対のうち正孔はゲート領域５に蓄積され、電子は
ドレイン領域４を経てアースに流れ去る。光入力
に対応してゲート領域５に蓄積された正孔は、ゲ
ート領域５の電位を上げ、チヤネル領域３の電位
障壁を光入力に応じて下げる。ドレイン・ソース
間にバイアスが印加し、かつゲート電極７に順方
向電圧を印加すると、ゲート領域５の正孔蓄積量
に応じてドレイン・ソース間に電流が流れ、光入
力に対し増幅された出力が得られる。その光増幅
率Ｓは、 Ｓ∝11×12／a2 で表され、その値は通常103以上であり、従来の
バイポーラトランジスタより１桁以上も高感度で
ある。なお、上式においては２ａはゲート領域
５，５間の距離、１1はゲート領域５の深さ、１2
はゲート・ドレイン領域間の距離を表す。上式か
ら明らかなように、一層高い光増幅率を得るに
は、２ａを小さくする一方、エピタキシヤル層３
の厚さとゲート領域５の深さとを大きくする必要
がある。例えば、103〜104のＳを得るには、通常
11＝２〜3μm、12＝５〜6μmが必要とされる。
ンイン・ソース間にバイアスが印加されていない
状態において、光がチヤネル領域３およびゲート
領域５に入射すると、ここで生成した電子−正孔
対のうち正孔はゲート領域５に蓄積され、電子は
ドレイン領域４を経てアースに流れ去る。光入力
に対応してゲート領域５に蓄積された正孔は、ゲ
ート領域５の電位を上げ、チヤネル領域３の電位
障壁を光入力に応じて下げる。ドレイン・ソース
間にバイアスが印加し、かつゲート電極７に順方
向電圧を印加すると、ゲート領域５の正孔蓄積量
に応じてドレイン・ソース間に電流が流れ、光入
力に対し増幅された出力が得られる。その光増幅
率Ｓは、 Ｓ∝11×12／a2 で表され、その値は通常103以上であり、従来の
バイポーラトランジスタより１桁以上も高感度で
ある。なお、上式においては２ａはゲート領域
５，５間の距離、１1はゲート領域５の深さ、１2
はゲート・ドレイン領域間の距離を表す。上式か
ら明らかなように、一層高い光増幅率を得るに
は、２ａを小さくする一方、エピタキシヤル層３
の厚さとゲート領域５の深さとを大きくする必要
がある。例えば、103〜104のＳを得るには、通常
11＝２〜3μm、12＝５〜6μmが必要とされる。
ところで、このように構成される固体撮像装置
における各SIT間には、図示のように、分離領域
８を設けて、各SITの信号電荷を分離する必要が
あるが、この分離には酸化膜分離、拡散分離、Ｖ
字溝分離等の方法が一般に使用されている。この
場合、分離領域８はエピタキシヤル層３の表面か
ら基板２に到るまで設けられるが、エピタキシヤ
ル層３が厚いと、それだけその領域の形成が困難
になる。一方、光増幅率Ｓを上げるためにゲート
領域５を深く形成することは、拡散法等では限界
がある。また、ゲート領域５を深くすると、ゲー
ト領域５で光の吸収が起り分光感度が悪化する。
これらの理由により、縦形構造のSITから成る固
体撮像装置においては、感度向上にはおのずから
限界があり、これはその構造上避けられない欠点
である。
における各SIT間には、図示のように、分離領域
８を設けて、各SITの信号電荷を分離する必要が
あるが、この分離には酸化膜分離、拡散分離、Ｖ
字溝分離等の方法が一般に使用されている。この
場合、分離領域８はエピタキシヤル層３の表面か
ら基板２に到るまで設けられるが、エピタキシヤ
ル層３が厚いと、それだけその領域の形成が困難
になる。一方、光増幅率Ｓを上げるためにゲート
領域５を深く形成することは、拡散法等では限界
がある。また、ゲート領域５を深くすると、ゲー
ト領域５で光の吸収が起り分光感度が悪化する。
これらの理由により、縦形構造のSITから成る固
体撮像装置においては、感度向上にはおのずから
限界があり、これはその構造上避けられない欠点
である。
また、ソース・ゲート構造を微細化するに必要
な自己整合（self−alignment）プロセスを行う
場合には、ゲート領域５を形成する際にソース領
域４の上部を覆う工程が必要となるため、プロセ
スが複雑になつて高価になると共に、またこのよ
うに微細化するとソース・ゲート拡散耐圧が低く
なつてリーク電流が増加するという欠点もある。
な自己整合（self−alignment）プロセスを行う
場合には、ゲート領域５を形成する際にソース領
域４の上部を覆う工程が必要となるため、プロセ
スが複雑になつて高価になると共に、またこのよ
うに微細化するとソース・ゲート拡散耐圧が低く
なつてリーク電流が増加するという欠点もある。
（発明の目的）
本発明の目的は、上述した欠点を除去し、高感
度でかつ容易に微細化でき、しかも安価にできる
よう適切に構成した固体撮像装置を提供しようと
するものである。
度でかつ容易に微細化でき、しかも安価にできる
よう適切に構成した固体撮像装置を提供しようと
するものである。
（発明の概要）
本発明の固体撮像装置は、第一導電型を有する
ドレインとなる低抵抗半導体と、この低抵抗半導
体の表面に堆積した第一導電型を有する高抵抗半
導体または真性半導体もしくは第二導電型を有す
る高抵抗半導体よりなるチヤネル層と、このチヤ
ネル層の表面に形成した第一導電型を有する低抵
抗拡散層よりなるソース領域と、このソース領域
を囲むように前記チヤネル層の表面に形成され、
光励起により発生したキヤリアを蓄積するMOS
ゲート領域とを有し、前記ソース領域の中心部下
に、ソース電流を制御する電位障壁を存在させる
ようにした静電誘導トランジスタをもつて、画素
を構成したことを特徴とするものである。
ドレインとなる低抵抗半導体と、この低抵抗半導
体の表面に堆積した第一導電型を有する高抵抗半
導体または真性半導体もしくは第二導電型を有す
る高抵抗半導体よりなるチヤネル層と、このチヤ
ネル層の表面に形成した第一導電型を有する低抵
抗拡散層よりなるソース領域と、このソース領域
を囲むように前記チヤネル層の表面に形成され、
光励起により発生したキヤリアを蓄積するMOS
ゲート領域とを有し、前記ソース領域の中心部下
に、ソース電流を制御する電位障壁を存在させる
ようにした静電誘導トランジスタをもつて、画素
を構成したことを特徴とするものである。
（実施例）
第２図ＡおよびＢは本発明の固体撮像装置の一
画素を構成するSITの一例の構成を示す平面図お
よび断面図である。このSIT１１は、基体となる
n-または真性半導体基板１２をチヤネル層とし、
その表面に円状に形成した。n+ソース拡散層１
３と、このソース拡散層１３に接合して設けたソ
ース電極１４と、ソース拡散層１３を囲むように
基板１２の表面にゲート絶縁膜１５を介してポリ
シリコン、SnO2、ITO等より成るリング状のゲ
ート電極１６を設けて成るMOSゲート構造と、
基板１２の裏面に設けたn+ドレイン拡散層１７
とを具える。ゲート電極１６はその表面を絶縁膜
１８で覆う。また、ゲート絶縁膜１５は各SIT１
１のソース拡散層１３に対応する部分を除いて基
板１２の表面に一様に設け、このゲート絶縁膜下
で、隣接するSIT１１間の基板１２の表面にはn+
アイソレーシヨン用拡散層１９を設けて、各SIT
１１間を電気的、光学的に分離する。
画素を構成するSITの一例の構成を示す平面図お
よび断面図である。このSIT１１は、基体となる
n-または真性半導体基板１２をチヤネル層とし、
その表面に円状に形成した。n+ソース拡散層１
３と、このソース拡散層１３に接合して設けたソ
ース電極１４と、ソース拡散層１３を囲むように
基板１２の表面にゲート絶縁膜１５を介してポリ
シリコン、SnO2、ITO等より成るリング状のゲ
ート電極１６を設けて成るMOSゲート構造と、
基板１２の裏面に設けたn+ドレイン拡散層１７
とを具える。ゲート電極１６はその表面を絶縁膜
１８で覆う。また、ゲート絶縁膜１５は各SIT１
１のソース拡散層１３に対応する部分を除いて基
板１２の表面に一様に設け、このゲート絶縁膜下
で、隣接するSIT１１間の基板１２の表面にはn+
アイソレーシヨン用拡散層１９を設けて、各SIT
１１間を電気的、光学的に分離する。
第２図ＡおよびＢに示すMOSゲート構造の
SIT（以下MOSSITと略記する）１１において、
基板１２をn-半導体とする場合の濃度は好適に
は１×1013cm-3以下とし、ソース拡散層１３およ
びアイソレーシヨン用拡散層１９の深さxjはほぼ
同じで好適には0.2μm以下とする。また、ソース
拡散層１３の直径φ1およびゲート電極１６の外
径φ2は、好適にはφ1が1.0μm以下、φ2が2.0〜
6.0μmとすると共に、ゲート絶縁膜１５の厚さは
200〜1000Åとする。
SIT（以下MOSSITと略記する）１１において、
基板１２をn-半導体とする場合の濃度は好適に
は１×1013cm-3以下とし、ソース拡散層１３およ
びアイソレーシヨン用拡散層１９の深さxjはほぼ
同じで好適には0.2μm以下とする。また、ソース
拡散層１３の直径φ1およびゲート電極１６の外
径φ2は、好適にはφ1が1.0μm以下、φ2が2.0〜
6.0μmとすると共に、ゲート絶縁膜１５の厚さは
200〜1000Åとする。
第２図ＣはMOSSIT１１の等価回路を示すも
ので、ゲート電極１６にはゲート端子２１を介し
てゲート電圧VGを、ソース電極１４にはソース
端子２２を介してソース電圧VSを、ドレイン拡
散層１７に接続されるドレイン端子２３にはドレ
イン電圧VDを、またアイソレーシヨン用拡散層
１９に接続されるアイソレーシヨン端子２４には
アイソレーシヨン電圧VISOをそれぞれ印加する。
ので、ゲート電極１６にはゲート端子２１を介し
てゲート電圧VGを、ソース電極１４にはソース
端子２２を介してソース電圧VSを、ドレイン拡
散層１７に接続されるドレイン端子２３にはドレ
イン電圧VDを、またアイソレーシヨン用拡散層
１９に接続されるアイソレーシヨン端子２４には
アイソレーシヨン電圧VISOをそれぞれ印加する。
次に、上記MOSSIT１１の動作を、第３図お
よび第４図Ａ〜Ｄを参照して説明する。第３図
は、アイソレーシヨン電圧VISO、ゲート電圧VG、
ドレイン電圧VDおよびソース電圧VSの波形図を
示し、横軸は時間ｔを、縦軸は電圧値を表す。
MOSSIT１１の受光一周期Ｔは、蓄積時間T1と、
読出し時間T2と、リセツト時間T3との和であり、
この周期Ｔにおいてアイソレーシヨン電圧VISOお
よびドレイン電圧VDが一定の等しい電圧VD2（＞
０）を印加する。また、ゲート電圧VGおよびソ
ース電圧VSについては、蓄積時間T1中はゲート
電圧VGを蓄積ゲート電圧VG1（＜０）に、ソース
電圧VSをドレイン電圧VDと等しい電圧VS2（＝
VD2）とし、読出し時間T2中はゲート電圧VGを読
出しゲート電圧VG2（VG1＜VG2＜０）に、ソース
電圧VSをグランド電圧VS1（＜VS2）とし、リセツ
ト時間T3中はゲート電圧VGのみをリセツトゲー
ト電圧VG3（＞０）としてソース電圧VSはグラン
ド電圧VS1のままとする。
よび第４図Ａ〜Ｄを参照して説明する。第３図
は、アイソレーシヨン電圧VISO、ゲート電圧VG、
ドレイン電圧VDおよびソース電圧VSの波形図を
示し、横軸は時間ｔを、縦軸は電圧値を表す。
MOSSIT１１の受光一周期Ｔは、蓄積時間T1と、
読出し時間T2と、リセツト時間T3との和であり、
この周期Ｔにおいてアイソレーシヨン電圧VISOお
よびドレイン電圧VDが一定の等しい電圧VD2（＞
０）を印加する。また、ゲート電圧VGおよびソ
ース電圧VSについては、蓄積時間T1中はゲート
電圧VGを蓄積ゲート電圧VG1（＜０）に、ソース
電圧VSをドレイン電圧VDと等しい電圧VS2（＝
VD2）とし、読出し時間T2中はゲート電圧VGを読
出しゲート電圧VG2（VG1＜VG2＜０）に、ソース
電圧VSをグランド電圧VS1（＜VS2）とし、リセツ
ト時間T3中はゲート電圧VGのみをリセツトゲー
ト電圧VG3（＞０）としてソース電圧VSはグラン
ド電圧VS1のままとする。
リセツト直後においては、第４図Ａに示すよう
に、ゲート絶縁膜１５と基板１２との界面から空
乏層３１が基板方向に大きくのびる。この状態
は、ゲート電極１６に光が入射しない場合には読
出し時間まで続くが、光が入射すると空乏層３１
およびその周辺で電子−正孔対が生成され、その
うち正孔３２が第４図Ｂに示すようにゲート絶縁
膜１５直下の基板１２の表面に蓄積され、その結
果空乏層３１の広がりが小さくなつて、第４図Ａ
に比べて縦方向での電子に対するポテンシヤル障
壁が低くなる。
に、ゲート絶縁膜１５と基板１２との界面から空
乏層３１が基板方向に大きくのびる。この状態
は、ゲート電極１６に光が入射しない場合には読
出し時間まで続くが、光が入射すると空乏層３１
およびその周辺で電子−正孔対が生成され、その
うち正孔３２が第４図Ｂに示すようにゲート絶縁
膜１５直下の基板１２の表面に蓄積され、その結
果空乏層３１の広がりが小さくなつて、第４図Ａ
に比べて縦方向での電子に対するポテンシヤル障
壁が低くなる。
以上の蓄積時間T1が経過して、ゲート電圧VG
がVG1からVG2に上昇すると、第４図Ｃに示すよ
うに、そのゲート電圧VGの上昇分だけ電子に対
応するポテンシヤル障壁が更に低くなり、その結
果ソース−ドレイン間に増幅された信号電流が流
れる。この出力電流は、蓄積時間T1における入
射積分光量に近似的に比例することが実験により
確かめられている。
がVG1からVG2に上昇すると、第４図Ｃに示すよ
うに、そのゲート電圧VGの上昇分だけ電子に対
応するポテンシヤル障壁が更に低くなり、その結
果ソース−ドレイン間に増幅された信号電流が流
れる。この出力電流は、蓄積時間T1における入
射積分光量に近似的に比例することが実験により
確かめられている。
この読出し時間T2が経過して、ゲート電圧VG
がVG2からVG3（＞VS1）に更に上昇すると、ゲー
ト絶縁膜１５直下の基板１２の表面に蓄積されて
いた正孔３２は、第４図Ｄに示すように、ソース
拡散層１３およびソース電極１４を経てはき出さ
れる。その後、このリセツト時間T3が終了して
ゲート電圧VGがVG1に、ソース電圧VSがVS2とな
ることにより、次の受光周期が開始される。
がVG2からVG3（＞VS1）に更に上昇すると、ゲー
ト絶縁膜１５直下の基板１２の表面に蓄積されて
いた正孔３２は、第４図Ｄに示すように、ソース
拡散層１３およびソース電極１４を経てはき出さ
れる。その後、このリセツト時間T3が終了して
ゲート電圧VGがVG1に、ソース電圧VSがVS2とな
ることにより、次の受光周期が開始される。
なお、ゲート絶縁膜１５の直下に蓄積された正
孔３２の隣接する画素への移動は、アイソレーシ
ヨン電圧VISO（＝VD2）が印加されたアイソレーシ
ヨン用拡散層１９が高い正孔に対しての横方向の
障壁を形成することによつて防止される。
孔３２の隣接する画素への移動は、アイソレーシ
ヨン電圧VISO（＝VD2）が印加されたアイソレーシ
ヨン用拡散層１９が高い正孔に対しての横方向の
障壁を形成することによつて防止される。
第５図Ａは第２図Ａ〜Ｃに示したMOSSITを
用いる本発明の固体撮像装置の一例の全体の回路
構成を示し、第５図Ｂはその部分平面図を示す。
本例では、ｍ×ｎ個のMOSSIT１１−１１〜１
１−mnをマトリツクス状に配列し、ソース・ゲ
ート選択方式によるXYアドレス方式により順次
画素信号を読出す。Ｘ方向に配列された各行の
MOSSIT群１１−１１〜１１−１ｎ，……，１
１−ｍ１〜１１−mnのゲート端子には各行ライ
ン４１−１，……，４１−ｍを接続し、これらの
行ラインに垂直走査回路４２から垂直走査信号
φG1，……，φGnを印加する。また、Ｙ方向に配列
された各列のMOSSIT群１１−１１〜１１−ｍ
１，……，１１−１ｎ〜１１−mnのソース端子
には各列ライン４３−１，……，４３−ｎを接続
し、これら列ラインをそれぞれ列選択トランジス
タ４４−１，……，４４−ｎおよび反選択トラン
ジスタ４５−１，……，４５−ｎを経てグランド
ライン４７およびビデオライン４６にそれぞれ接
続して、列選択トランジスタ４４−１，……，４
４−ｎのゲート端子に水平走査回路４８から水平
走査信号φS1，……，φSoを、反選択トランジスタ
４５−１，……，４５−ｎのゲート端子にその
各々の反転信号をそれぞれ印加する。更に、ビデ
オライン４６に各画素を構成するMOSSIT１１
−１１〜１１−mnのドレインを共通に接続して、
負荷抵抗４９を経てビデオ電源VDDを印加する。
なお、隣接する画素間のアイソレーシヨン用拡散
層には、ビデオ電源VDDと同じ電圧を印加する。
用いる本発明の固体撮像装置の一例の全体の回路
構成を示し、第５図Ｂはその部分平面図を示す。
本例では、ｍ×ｎ個のMOSSIT１１−１１〜１
１−mnをマトリツクス状に配列し、ソース・ゲ
ート選択方式によるXYアドレス方式により順次
画素信号を読出す。Ｘ方向に配列された各行の
MOSSIT群１１−１１〜１１−１ｎ，……，１
１−ｍ１〜１１−mnのゲート端子には各行ライ
ン４１−１，……，４１−ｍを接続し、これらの
行ラインに垂直走査回路４２から垂直走査信号
φG1，……，φGnを印加する。また、Ｙ方向に配列
された各列のMOSSIT群１１−１１〜１１−ｍ
１，……，１１−１ｎ〜１１−mnのソース端子
には各列ライン４３−１，……，４３−ｎを接続
し、これら列ラインをそれぞれ列選択トランジス
タ４４−１，……，４４−ｎおよび反選択トラン
ジスタ４５−１，……，４５−ｎを経てグランド
ライン４７およびビデオライン４６にそれぞれ接
続して、列選択トランジスタ４４−１，……，４
４−ｎのゲート端子に水平走査回路４８から水平
走査信号φS1，……，φSoを、反選択トランジスタ
４５−１，……，４５−ｎのゲート端子にその
各々の反転信号をそれぞれ印加する。更に、ビデ
オライン４６に各画素を構成するMOSSIT１１
−１１〜１１−mnのドレインを共通に接続して、
負荷抵抗４９を経てビデオ電源VDDを印加する。
なお、隣接する画素間のアイソレーシヨン用拡散
層には、ビデオ電源VDDと同じ電圧を印加する。
第５図Ｃは、行ライン４１−１，４１−２……
に印加する垂直走査信号φG1，φG2……および列選
択トランジスタ４４−１，４４−２……のゲート
端子に印加する水平走査信号φS1，φS2……の波形
図を示すものである。垂直走査信号φG1，φG2……
は、小さい振幅の読出しゲート電圧VφGと、それ
より大きい振幅のリセツト電圧VφRとを有し、一
つの行ラインの走査期間THの間はVφG、次の行
ラインの水平走査に移るまでのブランキング期間
tBLにはVφRの値になるように設定する。また、
水平走査信号φS1，φS2……は、列ラインを選択す
るための信号で、低レベルは列選択トランジスタ
４４−１，４４−２……をオフ、反選択トランジ
スタ４５−１，４５−２……をオン、高レベルは
列選択トランジスタ４４−１，４４−２……をオ
ン、反選択トランジスタ４５−１，４５−２……
をオフする電圧値に設定する。
に印加する垂直走査信号φG1，φG2……および列選
択トランジスタ４４−１，４４−２……のゲート
端子に印加する水平走査信号φS1，φS2……の波形
図を示すものである。垂直走査信号φG1，φG2……
は、小さい振幅の読出しゲート電圧VφGと、それ
より大きい振幅のリセツト電圧VφRとを有し、一
つの行ラインの走査期間THの間はVφG、次の行
ラインの水平走査に移るまでのブランキング期間
tBLにはVφRの値になるように設定する。また、
水平走査信号φS1，φS2……は、列ラインを選択す
るための信号で、低レベルは列選択トランジスタ
４４−１，４４−２……をオフ、反選択トランジ
スタ４５−１，４５−２……をオン、高レベルは
列選択トランジスタ４４−１，４４−２……をオ
ン、反選択トランジスタ４５−１，４５−２……
をオフする電圧値に設定する。
次に、第５図Ａに示した固体撮像装置の動作を
第５図Ｃに示す信号波形図を参照しながら説明す
る。垂直走査回路４２の作動により、信号φG1が
読出しレベルVφGになると、行ライン４１−１に
接続されたMOSSIT群１１−１１〜１１−１ｎ
が選択され、水平走査回路４８から出力される信
号φS1〜φSoにより、列選択トランジスタ４４−１
〜４４−ｎが順次オンすることにより、順次の
MOSSIT１１−１１，１１−１２，……，１１
−１ｎの画素信号がビデオライン４６から出力さ
れる。続いて、このMOSSIT群１１−１１〜１
１−１ｎは、信号φG1が高レベルVφRになると同
時に、信号φS1〜φSoが高レベルとなることにより
リセツトされる。次いで、信号φG2が読出しレベ
ルVφGになると、行ライン４１−２に接続された
MOSSIT群１１−２１〜１１−２ｎが選択され、
水平走査信号φS1〜φSoにより、MOSSIT１１−２
１，１１−２２，……，１１−２ｎの画素信号が
順次読出され、続いて一斉にリセツトされる。以
下同様にして順次の画素信号が読出されて一フイ
ールドのビデオ信号が得られる。
第５図Ｃに示す信号波形図を参照しながら説明す
る。垂直走査回路４２の作動により、信号φG1が
読出しレベルVφGになると、行ライン４１−１に
接続されたMOSSIT群１１−１１〜１１−１ｎ
が選択され、水平走査回路４８から出力される信
号φS1〜φSoにより、列選択トランジスタ４４−１
〜４４−ｎが順次オンすることにより、順次の
MOSSIT１１−１１，１１−１２，……，１１
−１ｎの画素信号がビデオライン４６から出力さ
れる。続いて、このMOSSIT群１１−１１〜１
１−１ｎは、信号φG1が高レベルVφRになると同
時に、信号φS1〜φSoが高レベルとなることにより
リセツトされる。次いで、信号φG2が読出しレベ
ルVφGになると、行ライン４１−２に接続された
MOSSIT群１１−２１〜１１−２ｎが選択され、
水平走査信号φS1〜φSoにより、MOSSIT１１−２
１，１１−２２，……，１１−２ｎの画素信号が
順次読出され、続いて一斉にリセツトされる。以
下同様にして順次の画素信号が読出されて一フイ
ールドのビデオ信号が得られる。
本実施例によれば、反選択トランジスタ４５−
１〜４５−ｎにより非選択SITのソース・ドレイ
ンを相互接続するようにしたから、非選択
MOSSITからは信号（非選択信号）が全く出力
されない特長がある。
１〜４５−ｎにより非選択SITのソース・ドレイ
ンを相互接続するようにしたから、非選択
MOSSITからは信号（非選択信号）が全く出力
されない特長がある。
第５図Ａに示す固体撮像装置は、各画素を構成
するMOSSIT１１−１１〜１１−mnを有する受
光デバイスと、これを駆動するための垂直走査回
路４２、列選択トランジスタ４４−１〜４４−
ｎ、反選択トランジスタ４５−１〜４５−ｎ、水
平走査回路４８等の周辺回路デバイスとを同一基
体に形成する。
するMOSSIT１１−１１〜１１−mnを有する受
光デバイスと、これを駆動するための垂直走査回
路４２、列選択トランジスタ４４−１〜４４−
ｎ、反選択トランジスタ４５−１〜４５−ｎ、水
平走査回路４８等の周辺回路デバイスとを同一基
体に形成する。
以下、これら受光デバイスと周辺回路デバイス
とを形成するプロセスを第６図Ａ〜Ｈを参照して
説明する。
とを形成するプロセスを第６図Ａ〜Ｈを参照して
説明する。
先ず、第６図Ａに示すように、基体となるウエ
ハー１２の表面に熱酸化等によりフイールド絶縁
膜５１を厚さ、7000Å程度まで一様に形成し、そ
の後ホトリソグラフイにより受光デバイス部分５
２上にレジスト膜５３を形成してから、周辺回路
デバイス部分５４のウエルを形成すべき領域の絶
縁膜をエツチングして、この領域にボロン等のウ
エル用アクセプタ不純物を濃度１×1013cm-2程度
にデポジシヨンすよる。次に、基板１２の裏面に
受光デバイスのn+ドレイン拡散層１７を形成し
た後、ウエル形成用のレジスト膜５３を除去する
と共に、第６図Ｂに示すように、ウエルドライブ
インを行つて深さ5μm程度のウエル５５を形成
し、その後ゲート絶縁膜を形成すべき領域上の絶
縁膜を、それ以外の領域上にホトリソグラフイに
よりレジスト膜５６を形成してエツチングにより
除去してから、第６図Ｃに示すように、厚さ200
〜1000Åのゲート絶縁膜１５を形成する。
ハー１２の表面に熱酸化等によりフイールド絶縁
膜５１を厚さ、7000Å程度まで一様に形成し、そ
の後ホトリソグラフイにより受光デバイス部分５
２上にレジスト膜５３を形成してから、周辺回路
デバイス部分５４のウエルを形成すべき領域の絶
縁膜をエツチングして、この領域にボロン等のウ
エル用アクセプタ不純物を濃度１×1013cm-2程度
にデポジシヨンすよる。次に、基板１２の裏面に
受光デバイスのn+ドレイン拡散層１７を形成し
た後、ウエル形成用のレジスト膜５３を除去する
と共に、第６図Ｂに示すように、ウエルドライブ
インを行つて深さ5μm程度のウエル５５を形成
し、その後ゲート絶縁膜を形成すべき領域上の絶
縁膜を、それ以外の領域上にホトリソグラフイに
よりレジスト膜５６を形成してエツチングにより
除去してから、第６図Ｃに示すように、厚さ200
〜1000Åのゲート絶縁膜１５を形成する。
次に、第６図Ｄに示すように、厚さ500〜3000
Åのゲート電極となる電極膜５７を形成した後、
この電極膜５７上にホトリソグラフイにより、受
光デバイスのMOSSITおよび周辺回路デバイス
のNMOSFETのそれぞれのゲート電極を形成す
るためのレジスト膜５８を形成する。その後、第
６図Ｅに示すように、エツチングにより電極膜５
７を除去して、MOSSITおよびNMOSFETのそ
れぞれのゲート電極１６を形成してから、これら
ゲート電極１６をマスクとしてMOSSITのn+ソ
ース拡散層１３およびn+アイソレーシヨン用拡
散層１９と、NMOSFETのn+ソース拡散層５９
およびn+ドレイン拡散層６０とを、それぞれイ
オン注入法等でヒ素、リン等を濃度１〜10×1015
cm-2にデポジシヨンして形成する。
Åのゲート電極となる電極膜５７を形成した後、
この電極膜５７上にホトリソグラフイにより、受
光デバイスのMOSSITおよび周辺回路デバイス
のNMOSFETのそれぞれのゲート電極を形成す
るためのレジスト膜５８を形成する。その後、第
６図Ｅに示すように、エツチングにより電極膜５
７を除去して、MOSSITおよびNMOSFETのそ
れぞれのゲート電極１６を形成してから、これら
ゲート電極１６をマスクとしてMOSSITのn+ソ
ース拡散層１３およびn+アイソレーシヨン用拡
散層１９と、NMOSFETのn+ソース拡散層５９
およびn+ドレイン拡散層６０とを、それぞれイ
オン注入法等でヒ素、リン等を濃度１〜10×1015
cm-2にデポジシヨンして形成する。
その後、ゲート電極形成に用いたレジスト膜５
８を除去して、ゲート電極１６の表面に絶縁膜１
８を被着した後、第６図Ｆに示すように、ホトリ
ソグラフイによりレジスト膜６１を形成して、受
光デバイスのソース電極およびアイソレーシヨン
用電極と、周辺回路デバイスのNMOSFETのソ
ース電極およびドレイン電極とをそれぞれ形成す
るためのコンタクト穴６２を形成する。次に、こ
のコンタクト穴形成に用いたレジスト膜６１を除
去してから、受光デバイスのソース電極およびア
イソレーシヨン用電極と、周辺回路デバイスの
NMOSFETのソース電極およびドレイン電極と
をそれぞれ形成するための電極膜を形成する。そ
の後、第６図Ｇに示すように、ホトリソグラフイ
によりレジスト膜６３を形成し、エツチングによ
り余分な電極膜を除去して受光デバイスのソース
電極１４およびアイソレーシヨン用電極（図示せ
ず）と、周辺回路デバイスのNMOSFETのソー
ス電極６４およびドレイン電極６５とをそれぞれ
形成してから、これら電極上のレジスト膜６３を
除去して第６図Ｈに示すように、同一基板１２上
にMOSSITを有する受光デバイスと、
NMOSFETを有する周辺回路デバイスとを形成
する。
８を除去して、ゲート電極１６の表面に絶縁膜１
８を被着した後、第６図Ｆに示すように、ホトリ
ソグラフイによりレジスト膜６１を形成して、受
光デバイスのソース電極およびアイソレーシヨン
用電極と、周辺回路デバイスのNMOSFETのソ
ース電極およびドレイン電極とをそれぞれ形成す
るためのコンタクト穴６２を形成する。次に、こ
のコンタクト穴形成に用いたレジスト膜６１を除
去してから、受光デバイスのソース電極およびア
イソレーシヨン用電極と、周辺回路デバイスの
NMOSFETのソース電極およびドレイン電極と
をそれぞれ形成するための電極膜を形成する。そ
の後、第６図Ｇに示すように、ホトリソグラフイ
によりレジスト膜６３を形成し、エツチングによ
り余分な電極膜を除去して受光デバイスのソース
電極１４およびアイソレーシヨン用電極（図示せ
ず）と、周辺回路デバイスのNMOSFETのソー
ス電極６４およびドレイン電極６５とをそれぞれ
形成してから、これら電極上のレジスト膜６３を
除去して第６図Ｈに示すように、同一基板１２上
にMOSSITを有する受光デバイスと、
NMOSFETを有する周辺回路デバイスとを形成
する。
このように、本実施例によれば、５〜６枚とい
う少ないマスクで、同一基板上に受光デバイスと
周辺回路デバイスとを形成することができるから
簡単かつ安価にできる。
う少ないマスクで、同一基板上に受光デバイスと
周辺回路デバイスとを形成することができるから
簡単かつ安価にできる。
なお、本発明は上述した例にのみ限定されるも
のではなく、幾多の変形または変更が可能であ
る。例えば、第２図Ａ〜Ｃに示したMOSSIT１
１においては、半導体基板をn-または真性半導
体をもつて構成したが、n-／n+、真性半導体／
n+またはp-／n+の複層構造をもつて構成するこ
ともできる。この場合のプロセスは、第６図Ａ〜
Ｈに示す工程にn+基板上にn-、真性半導体また
はp-の半導体層を堆積するエピタキシヤル工程
が加わるのみで、マスク枚数は５〜６枚と変わら
ず、少なくて済む。また、このように半導体を複
層構造とした場合には、第２図Ａ〜Ｃに示した
MOSSIT１１に比べて寄生ドレイン抵抗を小さ
くできると共に、正孔に対する画素間のアイソレ
ーシヨンもより確実にできる等の効果がある他、
エピタキシヤル層の厚さでポテンシヤルバリヤ長
を決定できる特長を利用したプロセス、デバイス
設計ができる利点もある。更に、かかる変形例お
よび第２図〜第６図に示す実施例において、画素
間のアイソレーシヨンはn+拡散層に限らず、絶
縁溝を形成して分離することもできる。更にま
た、本発明の固体撮像装置は、ｎチヤネルに限ら
ずｐチヤネルをもつて構成することもできる。こ
の場合には、上述した実施例および変形例におい
て、印加する電圧の極性を反対にすればよい。更
に、第５図Ａに示したソース・ゲート選択方式に
おいては、第５図Ｃに示した読出し時のゲート電
圧VφGを蓄積時のレベルと同レベルにすることも
できるし、反選択トランジスタ４５−１〜４５−
ｎが無くても光電荷を蓄積することができるか
ら、これらを除くこともできる。また、本発明の
固体撮像装置においては、上述したソース・ゲー
ト選択方式に限らず、ドレイン・ゲート選択方式
あるいはソース・ドレイン選択方式によりラスタ
走査してビデオ信号を取出すよう構成することも
できる。
のではなく、幾多の変形または変更が可能であ
る。例えば、第２図Ａ〜Ｃに示したMOSSIT１
１においては、半導体基板をn-または真性半導
体をもつて構成したが、n-／n+、真性半導体／
n+またはp-／n+の複層構造をもつて構成するこ
ともできる。この場合のプロセスは、第６図Ａ〜
Ｈに示す工程にn+基板上にn-、真性半導体また
はp-の半導体層を堆積するエピタキシヤル工程
が加わるのみで、マスク枚数は５〜６枚と変わら
ず、少なくて済む。また、このように半導体を複
層構造とした場合には、第２図Ａ〜Ｃに示した
MOSSIT１１に比べて寄生ドレイン抵抗を小さ
くできると共に、正孔に対する画素間のアイソレ
ーシヨンもより確実にできる等の効果がある他、
エピタキシヤル層の厚さでポテンシヤルバリヤ長
を決定できる特長を利用したプロセス、デバイス
設計ができる利点もある。更に、かかる変形例お
よび第２図〜第６図に示す実施例において、画素
間のアイソレーシヨンはn+拡散層に限らず、絶
縁溝を形成して分離することもできる。更にま
た、本発明の固体撮像装置は、ｎチヤネルに限ら
ずｐチヤネルをもつて構成することもできる。こ
の場合には、上述した実施例および変形例におい
て、印加する電圧の極性を反対にすればよい。更
に、第５図Ａに示したソース・ゲート選択方式に
おいては、第５図Ｃに示した読出し時のゲート電
圧VφGを蓄積時のレベルと同レベルにすることも
できるし、反選択トランジスタ４５−１〜４５−
ｎが無くても光電荷を蓄積することができるか
ら、これらを除くこともできる。また、本発明の
固体撮像装置においては、上述したソース・ゲー
ト選択方式に限らず、ドレイン・ゲート選択方式
あるいはソース・ドレイン選択方式によりラスタ
走査してビデオ信号を取出すよう構成することも
できる。
（発明の効果）
以上述べたところから明らかなように、本発明
によれば、各画素を構成するSITのゲート構造
を、ゲート拡散層を有しないMOS形としたから
少ないマスク枚数でソース・ゲート構造を微細化
するに必要な自己整合プロセスを使用でき、しか
も周辺回路デバイスとのプロセスの融合性も高く
できるから高密度の固体撮像装置を安価に得るこ
とができると共に、ゲート電極を薄くできるか
ら、これにより長波長から単波長に亘つて高感度
の固体撮像装置を得ることができる。また、光蓄
積電荷のリセツトもゲート拡散層を有するものと
比べ容易かつ確実にできると共にゲート・ソース
耐圧も高くでき、しかもデバイス特性のばらつき
も小さくできる。
によれば、各画素を構成するSITのゲート構造
を、ゲート拡散層を有しないMOS形としたから
少ないマスク枚数でソース・ゲート構造を微細化
するに必要な自己整合プロセスを使用でき、しか
も周辺回路デバイスとのプロセスの融合性も高く
できるから高密度の固体撮像装置を安価に得るこ
とができると共に、ゲート電極を薄くできるか
ら、これにより長波長から単波長に亘つて高感度
の固体撮像装置を得ることができる。また、光蓄
積電荷のリセツトもゲート拡散層を有するものと
比べ容易かつ確実にできると共にゲート・ソース
耐圧も高くでき、しかもデバイス特性のばらつき
も小さくできる。
第１図は従来のSITの構成を示す断面図、第２
図Ａ〜Ｃは本発明の固体撮像装置を構成するSIT
の一実施例を示す図、第３図および第４図Ａ〜Ｄ
は第２図Ａ〜Ｃに示すSITの動作を説明するため
の図、第５図Ａ〜Ｃは本発明の固体撮像装置の全
体の一例の回路構成および動作を説明するための
図、第６図Ａ〜Ｈは第５図Ａに示す固体撮像装置
の製造プロセスを示す図である。 １１，１１−１１〜１１−mn……MOSSIT、
１２……基板、１３……ソース拡散層、１４……
ソース電極、１５……ゲート絶縁膜、１６……ゲ
ート電極、１７……ドレイン拡散層、１８……絶
縁膜、１９……アイソレーシヨン用拡散層、４１
−１〜４１−ｍ……行ライン、４２……垂直走査
回路、４３−１〜４３−ｎ……列ライン、４４−
１〜４４−ｎ……列選択トランジスタ、４５−１
〜４５−ｎ……反選択トランジスタ、４６……ビ
デオライン、４７……グランドライン、４８……
水平走査回路、４９……負荷抵抗、５１……フイ
ールド絶縁膜、５２……受光デバイス部分、５
３，５６，５８，６１，６３……レジスト膜、５
４……周辺回路デバイス部分、５５……ｐウエ
ル、５７……電極膜、５９……ソース拡散層、６
０……ドレイン拡散層、６２……コンタクト穴、
６４……ソース電極、６５……ドレイン電極。
図Ａ〜Ｃは本発明の固体撮像装置を構成するSIT
の一実施例を示す図、第３図および第４図Ａ〜Ｄ
は第２図Ａ〜Ｃに示すSITの動作を説明するため
の図、第５図Ａ〜Ｃは本発明の固体撮像装置の全
体の一例の回路構成および動作を説明するための
図、第６図Ａ〜Ｈは第５図Ａに示す固体撮像装置
の製造プロセスを示す図である。 １１，１１−１１〜１１−mn……MOSSIT、
１２……基板、１３……ソース拡散層、１４……
ソース電極、１５……ゲート絶縁膜、１６……ゲ
ート電極、１７……ドレイン拡散層、１８……絶
縁膜、１９……アイソレーシヨン用拡散層、４１
−１〜４１−ｍ……行ライン、４２……垂直走査
回路、４３−１〜４３−ｎ……列ライン、４４−
１〜４４−ｎ……列選択トランジスタ、４５−１
〜４５−ｎ……反選択トランジスタ、４６……ビ
デオライン、４７……グランドライン、４８……
水平走査回路、４９……負荷抵抗、５１……フイ
ールド絶縁膜、５２……受光デバイス部分、５
３，５６，５８，６１，６３……レジスト膜、５
４……周辺回路デバイス部分、５５……ｐウエ
ル、５７……電極膜、５９……ソース拡散層、６
０……ドレイン拡散層、６２……コンタクト穴、
６４……ソース電極、６５……ドレイン電極。
Claims (1)
- １ 第一導電型を有するドレインとなる低抵抗半
導体と、この低抵抗半導体の表面に堆積した第一
導電型を有する高抵抗半導体または真性半導体も
しくは第二導電型を有する高抵抗半導体よりなる
チヤネル層と、このチヤネル層の表面に形成した
第一導電型を有する低抵抗拡散層よりなるソース
領域と、このソース領域を囲むように前記チヤネ
ル層の表面に形成され、光励起により発生したキ
ヤリアを蓄積するMOSゲート領域とを有し、前
記ソース領域の中心部下に、ソース電流を制御す
る電位障壁を存在させるようにした静電誘導トラ
ンジスタをもつて、画素を構成したことを特徴と
する固体撮像装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59085904A JPS60229368A (ja) | 1984-04-27 | 1984-04-27 | 固体撮像装置 |
| US06/709,804 US4677453A (en) | 1984-04-27 | 1985-03-08 | Solid state image sensor |
| DE19853515013 DE3515013A1 (de) | 1984-04-27 | 1985-04-25 | Festkoerper-bildsensor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59085904A JPS60229368A (ja) | 1984-04-27 | 1984-04-27 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60229368A JPS60229368A (ja) | 1985-11-14 |
| JPH0582746B2 true JPH0582746B2 (ja) | 1993-11-22 |
Family
ID=13871830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59085904A Granted JPS60229368A (ja) | 1984-04-27 | 1984-04-27 | 固体撮像装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4677453A (ja) |
| JP (1) | JPS60229368A (ja) |
| DE (1) | DE3515013A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6312161A (ja) * | 1986-07-03 | 1988-01-19 | Olympus Optical Co Ltd | 半導体撮像装置 |
| JPS6442992A (en) * | 1987-08-08 | 1989-02-15 | Olympus Optical Co | Solid-state image pickup device |
| KR910006705B1 (ko) * | 1988-11-17 | 1991-08-31 | 삼성전자 주식회사 | 발광다이오드 어레이 및 그 제조방법 |
| EP0444696B1 (en) * | 1990-03-02 | 1996-05-22 | Sony Corporation | Solid state image sensor |
| KR100223826B1 (ko) * | 1997-06-04 | 1999-10-15 | 구본준 | 씨씨디(ccd) 영상소자의 제조방법 |
| JP3403062B2 (ja) * | 1998-03-31 | 2003-05-06 | 株式会社東芝 | 固体撮像装置 |
| US6091093A (en) | 1999-06-01 | 2000-07-18 | Intel Corporation | Photodiode having transparent insulating film around gate islands above p-n junction |
| US6580106B2 (en) * | 2001-01-12 | 2003-06-17 | Isetex. Inc | CMOS image sensor with complete pixel reset without kTC noise generation |
| US6965102B1 (en) * | 2002-04-05 | 2005-11-15 | Foveon, Inc. | Large dynamic range, low-leakage vertical color pixel sensor |
| DE102013110695A1 (de) | 2012-10-02 | 2014-04-03 | Samsung Electronics Co., Ltd. | Bildsensor, Verfahren zum Betreiben desselben und Bildverarbeitungssystem mit demselben |
| KR102484157B1 (ko) | 2017-03-19 | 2023-01-03 | 코빌타 오와이 | 변조된 이미지 캡처를 위한 시스템 및 방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4427990A (en) * | 1978-07-14 | 1984-01-24 | Zaidan Hojin Handotai Kenkyu Shinkokai | Semiconductor photo-electric converter with insulated gate over p-n charge storage region |
| JPS55124259A (en) * | 1979-03-19 | 1980-09-25 | Semiconductor Res Found | Semiconductor device |
| US4364167A (en) * | 1979-11-28 | 1982-12-21 | General Motors Corporation | Programming an IGFET read-only-memory |
| JPS5688363A (en) * | 1979-12-20 | 1981-07-17 | Nec Corp | Field effect transistor |
| JPS5754361A (en) * | 1980-09-19 | 1982-03-31 | Nec Corp | Cmos logic circuit device |
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| JPH0666446B2 (ja) * | 1984-03-29 | 1994-08-24 | オリンパス光学工業株式会社 | 固体撮像素子 |
-
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| JPS60229368A (ja) | 1985-11-14 |
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