JP2023006250A - 集積回路、及びパワーモジュール - Google Patents

Abstract

【課題】ノイズの影響の低減を図り、適切な駆動能力で動作可能となる集積回路を提供する。【解決手段】パワーモジュール１は、第１スイッチング素子５Ｘの第１タイミングと第２スイッチング素子５Ｙの第２タイミングを出力する信号出力回路１０と、第１スイッチング素子の温度に応じた第１電圧ＴｏＸを出力する第１保持回路３０Ｘと、第２スイッチング素子の温度に応じた第２電圧ＴｏＹを出力する第２保持回路３０Ｙと、第１保持回路から出力される第１電圧と第１駆動信号ＩｎＸとに基づいて、第１スイッチング素子の温度に応じた第１駆動能力で、第１スイッチング素子のスイッチングを制御する第１制御回路４０Ｘと、第２保持回路から出力される第２電圧と、第２スイッチング素子を駆動するための第２駆動信号に基づいて、第２スイッチング素子の温度に応じた第２駆動能力で、第２スイッチング素子のスイッチングを制御する第２制御回路４０Ｙと、を含む。【選択図】図２

Description

本発明は、集積回路、及びパワーモジュールに関する。

ＩＧＢＴ等のスイッチング素子、及び温度検出用のダイオードを形成した半導体チップと、ダイオードの検出結果に応じてスイッチング素子を駆動する集積回路（ＩＣ）とを搭載した電力変換装置用のＩＰＭ（Intelligent Power Module）が知られている。（例えば、特許文献１～３参照）。

特開２０１９－１１０６７７号公報 特開２０１３－２１９６３３号公報 特開２０１８－１５７６７０号公報

特許文献１～３に記載のＩＰＭでは、ダイオードの電圧（換言するとスイッチング素子の温度）に応じてスイッチング素子の駆動能力を調整している。さらに、スイッチング素子を駆動する際に発生するノイズが、同一チップのダイオードの電圧に影響することを抑制している

しかしながら、負荷に対して上記のような半導体チップが複数設けられている場合（スイッチング素子とダイオードの組み合わせが複数存在する場合）、或る半導体チップのスイッチング素子を駆動する際に発生するノイズが、別の半導体チップのダイオードの電圧に影響する（電圧にノイズが発生する）ことがある。

本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、ノイズの影響の低減を図ることができ、適切な駆動能力で動作可能となる集積回路、及びパワーモジュールを提供することにある。

前述した課題を解決する主たる本発明の集積回路は、第１スイッチング素子がスイッチングされる第１タイミングを示すとともに、第２スイッチング素子がスイッチングされる第２タイミングを示すタイミング信号を出力する信号出力回路と、前記第１スイッチング素子の温度に応じた第１電圧と、前記タイミング信号と、が入力され、前記第１電圧を前記タイミング信号が入力されてから第１期間保持し、前記第１期間経過すると入力される前記第１電圧を出力する第１保持回路と、前記第２スイッチング素子の温度に応じた第２電圧と、前記タイミング信号と、が入力され、前記第２電圧を前記タイミング信号が入力されてから第２期間保持し、前記第２期間経過すると入力される前記第２電圧を出力する第２保持回路と、前記第１保持回路から出力される前記第１電圧と、前記第１スイッチング素子を駆動するための第１駆動信号とに基づいて、前記第１スイッチング素子の温度に応じた第１駆動能力で、前記第１スイッチング素子のスイッチングを制御する第１制御回路と、前記第２保持回路から出力される前記第２電圧と、前記第２スイッチング素子を駆動するための第２駆動信号に基づいて、前記第２スイッチング素子の温度に応じた第２駆動能力で、前記第２スイッチング素子のスイッチングを制御する第２制御回路と、を備える。

本発明によれば、ノイズの影響の低減を図ることができ、適切な駆動能力で動作可能となる集積回路、及びパワーモジュールを提供することができる。

パワーモジュール１の全体構成を示すブロック図である。 下アーム側の構成の一例を示すブロック図である。 エッジ検出回路１０の構成の一例を示す回路図である。 エッジ検出回路１０における各信号の波形の一例を示す波形図である。 制御回路４０Ｘの構成の一例を示す回路図である。 駆動能力調整回路５０Ｘにおける動作の関係を示す図である。 パワーモジュール１の下アーム側の動作波形の一例を示す波形図である。 上アーム側の構成の一例を示すブロック図である。 上アーム側の構成の変形例を示すブロック図である。

本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
＝＝＝＝＝本実施形態＝＝＝＝＝
＜＜＜パワーモジュール１の全体構成について＞＞＞
図１は、本実施形態におけるパワーモジュール１の全体構成を示すブロック図である。

本実施形態のパワーモジュール１は、マイコン２からの指示に基づいて、負荷である３相モータ７を駆動するＩＰＭ（Intelligent Power Module）である。パワーモジュール１は、半導体チップ４Ｕ，４Ｖ，４Ｗ，４Ｘ，４Ｙ，４Ｚ、ＬＶＩＣ３、ＨＶＩＣ３Ｕ，３Ｖ，３Ｗを含んで構成される。

半導体チップ４Ｕは、Ｕ相のスイッチング素子５Ｕと、スイッチング素子５Ｕの温度検出用のダイオード６Ｕを備えている。半導体チップ４Ｖ，４Ｗ，４Ｘ，４Ｙ，４Ｚについても同様に、それぞれ、各相（Ｖ相，Ｗ相，Ｘ相，Ｙ相，Ｗ相）のスイッチング素子５Ｖ，５Ｗ，５Ｘ，５Ｙ，５Ｚと、温度検出用のダイオード６Ｖ，６Ｗ，６Ｘ，６Ｙ，６Ｚを備えている。

なお、本実施形態ではスイッチング素子５Ｕ，５Ｖ，５Ｗ，５Ｘ，５Ｙ，５Ｚとして、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）を用いている。ただし、ＩＧＢＴには限られず、例えば、バイポーラトランジスタやＭＯＳトランジスタであってもよい。

ＨＶＩＣ３Ｕ，３Ｖ，３Ｗの各々は、マイコン２から入力される駆動信号ＩｎＵ，ＩｎＶ，ＩｎＷにより、ブリッジ回路の上アーム側のスイッチング素子５Ｕ，５Ｖ，５Ｗをスイッチングするための集積回路（ＩＣ）である。

ＬＶＩＣ３は、マイコン２から入力される駆動信号ＩｎＸ，ＩｎＹ，ＩｎＺにより、ブリッジ回路の下アーム側のスイッチング素子５Ｘ，５Ｙ，５Ｚをスイッチングするための集積回路（ＩＣ）である。

＜＜下アーム側の構成例について＞＞
図２は、下アーム側の構成の一例を示すブロック図である。
図２に示すように、パワーモジュール１の下アーム側には、半導体チップ４Ｘ，４Ｙ，４Ｚと、ＬＶＩＣ３が設けられている。

＜半導体チップの構成＞
半導体チップ４Ｘは、前述したように、同一チップ内にスイッチング素子５Ｘとダイオード６Ｘを含んでいる。

スイッチング素子５Ｘは、３相モータ７を駆動するための素子である。スイッチング素子５Ｘは、ＬＶＩＣ３からゲートに印加される信号ＯｕｔＸに応じてオンオフし、オンした場合、コレクタからエミッタ（接地）に電流を流す。

ダイオード６Ｘは、チップ温度（より具体的には、スイッチング素子５Ｘの動作温度）を検出するための温度検出用のダイオードである。半導体チップ４Ｘにおいて、ダイオード６Ｘは、スイッチング素子５Ｘと対応して（温度検出に好適な領域に）設けられており、カソードが接地され、アノードがＬＶＩＣ３の定電流源２０Ｘに接続されている。ＬＶＩＣ３の定電流源２０Ｘからダイオード６Ｘに定電流が供給されることで、ダイオード６Ｘには温度に応じた電圧（順方向電圧）が発生する。よってダイオード６Ｘに発生する電圧に基づき、ダイオード６Ｘの温度依存性を利用してスイッチング素子５Ｘの動作温度を検出できることになる。図２では、簡略化のため、半導体チップ４Ｘに設けられているダイオード６Ｘを一つとしているが、これには限られず、例えば複数のダイオード６Ｘを直列に接続していてもよい。

半導体チップ４Ｙ，４Ｚについても半導体チップ４Ｘと同様の構成であるので説明を省略する。

なお、半導体チップ４Ｘ，４Ｙ，４Ｚの何れか１つ（ここでは半導体チップ４Ｘとする）が、「第１半導体チップ」に相当する。また、半導体チップ４Ｘに設けられたスイッチング素子５Ｘが「第１スイッチング素子」に相当し、ダイオード６Ｘが「第１ダイオード」に相当する。また、ダイオード６Ｘの出力（電圧ＴｉＸ）が「第１電圧」に相当する。

また、第１半導体チップ以外のうち何れか１つ（ここでは半導体チップ４Ｙとする）が、「第２半導体チップ」に相当する。また、半導体チップ４Ｙに設けられたスイッチング素子５Ｙが「第２スイッチング素子」に相当し、ダイオード６Ｙが「第２ダイオード」に相当する。また、ダイオード６Ｙの出力（電圧ＴｉＹ）が「第２電圧」に相当する。

＜ＬＶＩＣ３の構成＞
ＬＶＩＣ３は、各スイッチング素子５Ｘ，５Ｙ，５Ｚの動作温度（ダイオード６Ｘ，６Ｙ，６Ｚの電圧）に応じて、スイッチング素子５Ｘ，５Ｙ，５Ｚの駆動能力を調整する機能を有している。図２に示すように、ＬＶＩＣ３は、エッジ検出回路１０、定電流源２０Ｘ，２０Ｙ，２０Ｚ、サンプルホールド回路３０Ｘ，３０Ｙ，３０Ｚ、制御回路４０Ｘ，４０Ｙ，４０Ｚを備えている。なお、上記の回路のうち、エッジ検出回路１０以外の回路は、半導体チップ４Ｘ，４Ｙ，４Ｚ（Ｘ相，Ｙ相，Ｚ相）にそれぞれ対応して設けられている。これらの各回路（エッジ検出回路１０以外の回路）の構成については各相について同じであるので、以下では、主に、Ｘ相(半導体チップ４Ｘ：第１半導体チップ）に対応する部分について説明し、他の説明を省略する。

エッジ検出回路１０は、マイコン２からＬＶＩＣ３に入力される駆動信号ＩｎＸ，ＩｎＹ，ＩｎＺのそれぞれの立ち下がりエッジおよび立ち上がりエッジを検出し、検出結果に応じて所定のパルス幅のパルスが含まれる信号Ｈｏｌｄを出力する。本実施形態において、エッジ検出回路１０は、「信号出力回路」に相当し、信号Ｈｏｌｄは、スイッチング素子５Ｘ，５Ｙ，５Ｚがスイッチングされるタイミングを示す「タイミング信号」に相当する。なお、エッジ検出回路１０の詳細については後述する。

定電流源２０Ｘは、電源電圧ＶＣＣから所定の定電流を発生し、ダイオード６Ｘのアノードに供給する。

サンプルホールド回路３０Ｘは、ダイオード６Ｘの出力（電圧ＴｉＸ）を信号Ｈｏｌｄに基づいて一定期間保持する機能を有している。具体的には、サンプルホールド回路３０Ｘには、ダイオード６Ｘの出力（電圧ＴｉＸ）と信号Ｈｏｌｄが入力される。そして、サンプルホールド回路３０Ｘは、電圧ＴｉＸを信号Ｈｏｌｄのパルス（後述）が入力されてからパルス幅に相当する一定期間（第１期間）保持し、一定期間経過すると、入力される電圧ＴｉＸをそのまま出力する。すなわち、サンプルホールド回路３０Ｘの出力（電圧ＴｏＸ）は、信号Ｈｏｌｄのパルスの発生している期間は一定で、それ以外の期間はダイオード６Ｘの出力（電圧ＴｉＸ）と同じになる（図６参照）。なお、図２では図示していないが、図５に示すように、サンプルホールド回路３０Ｘとダイオード６Ｘのアノードとの間には、ノイズを除去するフィルタを構成する抵抗２１及びコンデンサ２２が設けられている。

制御回路４０Ｘは、サンプルホールド回路３０Ｘから出力される電圧ＴｏＸと、スイッチング素子５Ｘを駆動するための駆動信号ＩｎＸとに基づいて、スイッチング素子５Ｘの温度に適した駆動能力で、スイッチング素子５Ｘのスイッチングを制御する回路である。本実施形態の制御回路４０Ｘは、駆動能力調整回路５０Ｘと駆動回路６０Ｘを備えている。

駆動能力調整回路５０Ｘは、ダイオード６Ｘの出力（本実施形態ではサンプルホールド回路３０Ｘの出力）に応じて、駆動回路６０Ｘによるスイッチング素子５Ｘの駆動能力（具体的には、駆動回路６０Ｘからスイッチング素子５Ｘに供給する駆動電流の大きさ）を調整する。

駆動回路６０Ｘは、駆動能力調整回路５０Ｘの出力に応じた駆動能力で、駆動信号ＩｎＸに基づいてスイッチング素子５Ｘを駆動する。なお、制御回路４０Ｘ（駆動能力調整回路５０Ｘ、駆動回路６０Ｘ）の構成例については後述する。

なお、本実施形態においてＸ相の制御回路４０Ｘは「第１制御回路」に相当し、サンプルホールド回路３０Ｘは、「第１保持回路」に相当し、電圧ＴｏＸは「第１電圧」に相当する。また、駆動信号ＩｎＸは「第１駆動信号」に相当する。また、Ｙ相の制御回路４０Ｙは「第２制御回路」に相当し、サンプルホールド回路３０Ｙは、「第２保持回路」に相当し、電圧ＴｏＹは「第２電圧」に相当する。また、駆動信号ＩｎＹは「第２駆動信号」に相当する。

本実施形態のパワーモジュール１は、例えば、半導体チップ４Ｘのスイッチング素子５Ｘの温度をダイオード６Ｘで検出し、その結果に応じてスイッチング素子５Ｘの駆動能力を調整する。この場合、スイッチング素子５Ｘの温度を精度よく検出するには、ダイオード６Ｘの電圧を精度よく検出することが必要であるが、スイッチング素子５Ｘをスイッチングする際に流れる電流によりノイズが発生し、ダイオード６ＸとＬＶＩＣ３を接続する信号にノイズがのる（ダイオード６Ｘの電圧ＴiＸにノイズが発生する）ことがある。そして、この際、別のチップのダイオード６Ｙ，６Ｚの電圧（電圧ＴｉＹ，ＴｉＺ）にもノイズが発生するおそれがある。同様に、他のチップのスイッチング素子（例えばスイッチング素子５Ｙ，５Ｚ）をスイッチングする際にもダイオード６Ｘの出力にノイズが発生することがある（図６参照）。このように負荷に対してスイッチング素子が複数設けられている場合、駆動するスイッチング素子と同一チップのダイオードには限られず、他のチップのダイオードにもノイズの影響が発生するおそれがある。そして、このようなノイズにより、スイッチング素子を適切な駆動能力で動作できなくなるおそれがある。

そこで、本実施形態では、エッジ検出回路１０及びサンプルホールド回路３０Ｘ，３０Ｙ，３０Ｚを設けることにより、各スイッチング素子が駆動する際の、同一チップ及び他のチップにおけるノイズの影響の低減を図り、適切な駆動能力で動作できるようにしている。

＜＜エッジ検出回路１０＞＞
図３は、エッジ検出回路１０の構成の一例を示す回路図である。また、図４は、エッジ検出回路１０における各信号の波形の一例を示す波形図である。

図３に示すように、エッジ検出回路１０は、パルス発生回路１１Ｘ，１１Ｙ，１１Ｚと、ＯＲ回路１２を含んで構成される。

パルス発生回路１１Ｘには、駆動信号ＩｎＸが入力される。そして、パルス発生回路１１Ｘは、駆動信号ＩｎＸの変化（論理レベルの切り替わり）に応じて、所定のパルス幅のパルスが含まれるパルス信号Ｏ１を出力する。例えば、図４の時刻Ｔ１において、駆動信号ＩｎＸがハイレベル（以下Ｈレベル）からローレベル（以下Ｌレベル）に立ち下がっている。パルス発生回路１１Ｘは、この駆動信号ＩｎＸの立下りエッジを検出し、時刻Ｔ２から時刻Ｔ３までのパルス幅のパルスが含まれるパルス信号Ｏ１を出力する。換言すると、パルス発生回路１１Ｘは、パルス信号Ｏ１のパルスの開始タイミングを、駆動信号ＩｎＸの論理レベルの切り替わりタイミングに対して遅延させる。なお、パルス信号Ｏ１のパルスの開始タイミングやパルス幅（期間）は、ノイズの発生状況（図６参照）に応じて予め定められている。

同様に、パルス発生回路１１Ｙには、駆動信号ＩｎＹが入力される。そして、パルス発生回路１１Ｙは、駆動信号ＩｎＹの変化（論理レベルの切り替わり）に応じて、所定のパルス幅のパルスが含まれるパルス信号Ｏ２を出力する。例えば、図４の時刻Ｔ４において、駆動信号ＩｎＹがＨレベルからＬレベルに立ち下がっている。パルス発生回路１１Ｙは、駆動信号ＩｎＹの立下りエッジを検出し、時刻Ｔ５から時刻Ｔ６までのパルス幅のパルスが含まれるパルス信号Ｏ２を出力する。換言すると、パルス発生回路１１Ｙは、パルス信号Ｏ２のパルスの開始タイミングを、駆動信号ＩｎＹの論理レベルの切り替わりタイミングに対して遅延させる。

また、同様に、パルス発生回路１１Ｚには、駆動信号ＩｎＺが入力される。そして、パルス発生回路１１Ｚは、駆動信号ＩｎＺの変化（論理レベルの切り替わり）に応じて、所定のパルス幅のパルスが含まれるパルス信号Ｏ３を出力する。なお、パルス発生回路１１Ｙは、パルス信号Ｏ３のパルスの開始タイミング（図４において時刻Ｔ８）を、駆動信号ＩｎＺの論理レベルの切り替わりタイミング（図４において時刻Ｔ７）に対して遅延させる。

なお、本実施形態において、パルス発生回路１１Ｘは「第１パルス発生回路」に相当し、パルス信号Ｏ１は、「第１パルス信号」に相当する。また、パルス信号Ｏ１のパルスの発生している期間（時刻Ｔ２からＴ３）は、「第１期間」に相当する。

また、本実施形態において、パルス発生回路１１Ｙは「第２パルス発生回路」に相当し、パルス信号Ｏ２は、「第２パルス信号」に相当する。また、パルス信号Ｏ２のパルスの発生している期間（時刻Ｔ５からＴ６）は、「第２期間」に相当する。

ＯＲ回路１２は、パルス信号Ｏ１と、パルス信号Ｏ２と、パルス信号Ｏ３との論理和を演算し、信号Ｈｏｌｄとして出力する回路であり、「出力回路」に相当する。ＯＲ回路１２から出力される信号Ｈｏｌｄは、図４に示すように、パルス信号Ｏ１，Ｏ２，Ｏ３の各パルスが重ね合わされた信号となる。換言すると、信号Ｈｏｌｄは、スイッチング素子５Ｘ，５Ｙ，５Ｚがスイッチングされるタイミングを示す信号になる。例えば、図４の信号Ｈｏｌｄにおいて時刻Ｔ２からＴ３のパルスは、時刻Ｔ１の駆動信号ＩｎＸの変化によってスイッチング素子５Ｘがスイッチングされるタイミングを示しており、このタイミングは「第１タイミング」に相当する。また、時刻Ｔ５からＴ６のパルスは、時刻Ｔ４の駆動信号ＩｎＹの変化によってスイッチング素子５Ｙがスイッチングされるタイミングを示しており、このタイミングは「第２タイミング」に相当する。本実施形態（図４）では、駆動信号ＩｎＸ，ＩｎＹ，ＩｎＺがそれぞれＨレベルからＬレベルに変化する場合（各スイッチング素子がオンする場合）にパルスが発生しているが、ＬレベルからＨレベルに変化する場合（各スイッチング素子がオフする場合）にもパルスが発生する。なお、ＨレベルからＬレベルに変化する場合（各スイッチング素子がオンする場合）のみにパルスが発生するようにしてもよい。

このように、本実施形態では、パルス発生回路１１Ｘ，１１Ｙ，１１Ｚが、パルスの開始タイミングを駆動信号ＩｎＸ，ＩｎＹ，ＩｎＺの論理レベルの切り替わりタイミングに対して遅延させている。これにより、ノイズの発生しやすい期間にパルスを生成することで、ノイズの影響を効率的に低減させることができる。

また、信号Ｈｏｌｄ（パルス信号Ｏ１～Ｏ３）のパルスのパルス幅は、スイッチング素子５Ｘ，５Ｙ，５Ｚがそれぞれオンする期間よりも短い。これにより、ダイオード６Ｘ，６Ｙ，６Ｚの検出結果が駆動能力の調整に反映されない時間（後述）を短縮できる。

なお、パルス発生回路１１Ｘ,１１Ｙ，１１Ｚに遅延の機能を持たせず、ＯＲ回路１２の後段に、ＯＲ回路１２から出力される信号Ｈｏｌｄを遅延させる遅延回路を設けてもよい。この場合も同様に、ノイズの影響を効率的に低減させることができる。

＜＜制御回路４０Ｘ＞＞
図５は、制御回路４０Ｘの構成の一例を示す回路図である。制御回路４０Ｘは、前述したように、サンプルホールド回路３０Ｘから出力される電圧ＴｏＸと、駆動信号ＩｎＸとに基づいて、スイッチング素子５Ｘの温度に適した駆動能力で、スイッチング素子５Ｘのスイッチングを制御する回路であり、駆動能力調整回路５０Ｘと駆動回路６０Ｘを備えている。

＜駆動能力調整回路５０Ｘ＞
駆動能力調整回路５０Ｘは、ダイオード６Ｘの検出結果に応じて、スイッチング素子５Ｘの駆動能力を調整するための回路である。具体的には、ダイオード６Ｘの電圧が低い場合（温度が高い場合）、スイッチング素子５Ｘの駆動能力が高くなるように駆動回路６０Ｘを制御し、逆に、ダイオード６Ｘの電圧が高い場合（温度が低い場合）、スイッチング素子５Ｘの駆動能力が低くなるように駆動回路６０Ｘを制御する。本実施形態の駆動能力調整回路５０Ｘは、コンパレータ５１，５２、選択回路５４、抵抗Ｒ１～Ｒ４、スイッチＳＷ１～ＳＷ３を備えている。

コンパレータ５１の反転入力端子（－端子）には、サンプルホールド回路３０Ｘから出力される電圧ＴｏＸが印加されており、コンパレータ５１の反転入力端子（＋端子）には、基準電圧Ｖｒｅｆ１が印加されている。なお、基準電圧Ｖｒｅｆ１は、温度が高温と中温との境の温度（例えば１１０度）におけるダイオード６Ｘの順方向電圧の基準となる電圧である。そして、コンパレータ５１は、－端子の電圧（電圧ＴｏＸ）が＋端子の電圧（基準電圧Ｖｒｅｆ１）よりも高い場合、Ｌレベルの信号を出力し、－端子の電圧（電圧ＴｏＸ）が＋端子の電圧（基準電圧Ｖｒｅｆ１）よりも低い場合、Ｈレベルの信号を出力する。

コンパレータ５２の反転入力端子（－端子）には、サンプルホールド回路３０Ｘから出力される電圧ＴｏＸが印加されており、コンパレータ５３の反転入力端子（＋端子）には、基準電圧Ｖｒｅｆ２が印加されている。なお、基準電圧Ｖｒｅｆ２は、中温と低温との境の温度（例えば９０度）におけるダイオード６Ｘの順方向電圧の基準となる電圧（＜基準電圧Ｖｒｅｆ１）である。そして、コンパレータ５２は、－端子の電圧（電圧ＴｏＸ）が＋端子の電圧（基準電圧Ｖｒｅｆ２）よりも高い場合、Ｌレベルの信号を出力し、－端子の電圧（電圧ＴｏＸ）が＋端子の電圧（基準電圧Ｖｒｅｆ２）よりも低い場合、Ｈレベルの信号を出力する。

選択回路５４は、コンパレータ５１の出力とコンパレータ５２の出力とに応じて、スイッチＳＷ１～ＳＷ３の何れか一つをオンする。なお、この選択回路４４の選択方法については後述する。この選択により、駆動回路６０Ｘによるスイッチング素子５Ｘの駆動能力が調整されることになる。

抵抗Ｒ１～Ｒ４は、電源電圧ＶＣＣ２（例えば５Ｖ）と接地との間に直列接続されている。

スイッチＳＷ１の一端は、抵抗Ｒ１と抵抗Ｒ２との接続点に接続されている。また、スイッチＳＷ２の一端は、抵抗Ｒ２と抵抗Ｒ３との接続点に接続されている。また、スイッチＳＷ３の一端は、抵抗Ｒ３と抵抗Ｒ４との接続点に接続されている。また、スイッチＳＷ１，ＳＷ２，ＳＷ３の他端は、後述する駆動回路６０Ｘのオペアンプ６１の非反転入力端子（＋端子）に接続されている。

＜駆動回路６０Ｘ＞
駆動回路６０Ｘは、駆動信号ＩｎＸに基づいてスイッチング素子５Ｘをスイッチング（オンオフ）する回路である。また、駆動回路６０Ｘは、駆動能力調整回路５０Ｘの出力に応じた駆動能力でスイッチング素子を駆動する。

駆動回路６０Ｘは、オペアンプ６１と、ＮＭＯＳトランジスタ６２～６４と、ＰＭＯＳトランジスタ６５，６６と、抵抗６７とを含んで構成されている。

オペアンプ６１の非反転入力端子（＋端子）には駆動能力調整回路５０Ｘの出力が印加される。オペアンプ６１の反転入力端子（－端子）は、抵抗６７の一端と、ＮＭＯＳトランジスタ６２のソースに接続されている。そして、オペアンプ６１は、－端子の電圧が、＋端子の電圧（駆動能力調整回路５０Ｘの出力電圧）となるように、ＮＭＯＳトランジスタ６２を制御する。

ＮＭＯＳトランジスタ６２のドレインは、ＰＭＯＳトランジスタ６５のドレインに接続され、ＮＭＯＳトランジスタ６２のゲートは、ＮＭＯＳトランジスタ６４のドレインに接続されている。

ＮＭＯＳトランジスタ６３のドレインは、ＰＭＯＳトランジスタ６６のドレインに接続されている。また、ＮＭＯＳトランジスタ６３，６４のゲートには、駆動信号ＩｎＸが印加されている。さらに、ＮＭＯＳトランジスタ６３，６４のソース、及び、抵抗６７の他端は接地されている。

ＰＭＯＳトランジスタ６５とＰＭＯＳトランジスタ６６は、カレントミラー回路を構成している。また、ＰＭＯＳトランジスタ６６のドレインは、スイッチング素子５Ｘのゲートに接続されている。このため、ＰＭＯＳトランジスタ６６には、ＰＭＯＳトランジスタ６５及びＮＭＯＳトランジスタ６２に流れる電流に応じた大きさの電流が流れる。

次に駆動回路６０Ｘの動作について説明する。

ＮＭＯＳトランジスタ６３及びＮＭＯＳトランジスタ６４のゲートに印加される駆動信号ＩｎＸがＨレベルの場合、ＮＭＯＳトランジスタ６３及びＮＭＯＳトランジスタ６４がオンする。これにより、ＮＭＯＳトランジスタ６２はオフとなり、カレントミラー回路を構成するＰＭＯＳトランジスタ６５，６６もオフとなる。また、ＮＭＯＳトランジスタ６３がオンすることにより、スイッチング素子５Ｘのゲートから電荷を引き抜くのでスイッチング素子５Ｘはオフとなる。

一方、ＮＭＯＳトランジスタ６３及びＮＭＯＳトランジスタ６４のゲートに印加される駆動信号ＩｎＸがＬレベルの場合、ＮＭＯＳトランジスタ６３及びＮＭＯＳトランジスタ６４がオフとなる。これにより、ＮＭＯＳトランジスタ６２がオンし、カレントミラー回路を構成するＰＭＯＳトランジスタ６５，６６もオンする。また、ＮＭＯＳトランジスタ６３がオフ、ＰＭＯＳトランジスタ６６がオンすることにより、スイッチング素子５Ｘのゲートに電荷が供給されスイッチング素子５Ｘがオンする。

なお、前述したように、ＰＭＯＳトランジスタ６６からスイッチング素子５Ｘには、ＮＭＯＳトランジスタ６２に流れる電流に応じた電流が流れる。また、オペアンプ６１は、－端子の電圧（ＮＭＯＳトランジスタ６２のソース電圧）が、＋端子の電圧（駆動能力調整回路５０Ｘの出力電圧）となるように、ＮＭＯＳトランジスタ６２を制御する。より具体的には、オペアンプ６１の－端子には、ＮＭＯＳトランジスタ６２に流れる電流の値に応じて抵抗６７に発生する電圧が印加されており、オペアンプ６１は、＋端子と－端子の電圧の差がゼロとなるようにＮＭＯＳトランジスタ６２に流れる電流の値を制御する。この結果、ＮＭＯＳトランジスタ６２には、＋端子電圧と、抵抗Ｒ６７の抵抗値とで定まる電流が流れることになり、＋端子電圧が大きくなるとその大きさに比例してＮＭＯＳトランジスタ６２に流れる電流が大きくなる（電圧電流変換）。すなわち、オペアンプ６１の＋端子に印加される電圧に応じて、ＰＭＯＳトランジスタ６６からスイッチング素子５Ｘに供給される電流が定められることになる。本実施形態では、後述するように、温度が高くなると、オペアンプ６１の＋端子の電圧が大きくなり、ＮＭＯＳトランジスタ６２（及びＰＭＯＳトランジスタ６６）に流れる電流が大きくなる。

＜＜駆動能力の調整について＞＞
各スイッチング素子（例えばスイッチング素子５Ｘ）のオン抵抗には温度特性があり、温度が高いほどオン抵抗が大きくなる。

仮に、温度に関わらずＬＶＩＣ３からスイッチング素子５Ｘのゲートに供給される電流量が一定であるとすると、高温時にはスイッチング素子５Ｘを駆動させるための駆動能力（電流供給能力）が不足し、低温時には駆動能力（電流供給能力）が過剰となってしまう。つまり、高温時にはターンオン時間（スイッチング時間）が長くなり、低温時にはターンオン時間が短くなる（温度が高いほど、スイッチング素子５Ｘのターンオン時間が延びる）。

このため、本実施形態の駆動能力調整回路５０Ｘは、ダイオード６Ｘの検出結果に応じて、駆動回路６０Ｘのスイッチング素子５Ｘの駆動能力を調整している。

具体的には、温度が低い場合は、スイッチング素子５Ｘの駆動能力（電流供給能力）を低くし、温度が高い場合はスイッチング素子５Ｘの駆動能力（電流供給能力）を高くしている。こうすることにより、スイッチング素子５Ｘに供給する電流の大きさを温度に応じて調整している。駆動能力調整回路５０Ｙ，５０Ｚについても同様である。

なお、本実施形態において、基準電圧Ｖｒｅｆ１は、スイッチング素子５Ｘの温度が９０度におけるダイオード６Ｘの出力電圧（順方向電圧）に対応するように設定されている。また、基準電圧Ｖｒｅｆ２は、スイッチング素子５Ｘの温度が１１０度におけるダイオード６Ｘの電圧（順方向電圧）に対応するように設定されている。また、前述したように、ダイオード６Ｘは、負の温度特性を有しており、温度が上がると電圧は低くなり、温度が下がると電圧は高くなる。以下では、コンパレータ５１，５２の－端子に印加されるサンプルホールド回路３０Ｘの電圧ＴｏＸが、ダイオード６Ｘの電圧ＴｉＸと同じであることして説明する。

図６は、駆動能力調整回路５０Ｘにおける動作の関係を示す図である。
スイッチング素子５Ｘの動作温度が低い場合（９０度以下の場合）、図６に示すように、電圧ＴｏＸ（電圧ＴｉＸ）は、基準電圧Ｖｒｅｆ１及び基準電圧Ｖｒｅｆ２よりも高くなる。よって、コンパレータ５１とコンパレータ５２の出力はともにＬレベルになる。この場合（コンパレータ５１，５２の出力がともにＬレベルの場合）、選択回路５４は、スイッチＳＷ１を導通させる。これにより、オペアンプ６１の＋端子には電源電圧ＶＣＣ２を、抵抗Ｒ１～Ｒ３と、抵抗Ｒ４で分圧した電圧（低電圧）が印加される。
よって、ＮＭＯＳトランジスタ６２に流れる電流が小さくなり、ＰＭＯＳトランジスタ５６からスイッチング素子５Ｘに供給される電流も小さくなる（駆動能力小）。

また、スイッチング素子５Ｘの動作温度が９０～１１０度の場合、図６に示すように、電圧ＴｏＸ（電圧ＴｉＸ）は、基準電圧Ｖｒｅｆ１よりも低く、基準電圧Ｖｒｅｆ２よりも高くなる。よって、コンパレータ５１の出力はＨレベルになり、コンパレータ５２の出力はＬレベルになる。この場合（コンパレータ５１の出力がＨレベル、コンパレータ５２の出力がＬレベルの場合）、選択回路５４は、スイッチＳＷ２を導通させる。これにより、オペアンプ６１の＋端子には電源電圧ＶＣＣ２を抵抗Ｒ１，Ｒ２と、抵抗Ｒ３，Ｒ４で分圧した電圧（中電圧）が印加される。
よって、ＮＭＯＳトランジスタ６２に流れる電流が中程度になり、ＰＭＯＳトランジスタ５６からスイッチング素子５Ｘに供給される電流も中程度になる（駆動能力中）。

また、スイッチング素子５Ｘの温度が高い場合（１１０度以上の場合）、図６に示すように、電圧ＴｏＸ（電圧ＴｉＸ）は、基準電圧Ｖｒｅｆ１及び基準電圧Ｖｒｅｆ２よりも低くなる。よって、コンパレータ５１とコンパレータ５２の出力はともにＨレベルになる。この場合（コンパレータ５１とコンパレータ５２の出力がともにＨレベルの場合）、選択回路５４は、スイッチＳＷ３を導通させる。これにより、オペアンプ６１の＋端子には電源電圧ＶＣＣ２を抵抗Ｒ１と、抵抗Ｒ２～Ｒ４で分圧した電圧（高電圧）が印加される。
よって、ＮＭＯＳトランジスタ６２に流れる電流が大きくなり、ＰＭＯＳトランジスタ５６からスイッチング素子５Ｘに供給される電流も大きくなる（駆動能力大）

このように本実施形態のパワーモジュール１の制御回路４０Ｘは、スイッチング素子５Ｘの温度に応じて、スイッチング素子５Ｘの駆動能力の調整を行なう。このスイッチング素子５Ｘの温度に応じた駆動能力は、「第１駆動能力」に相当する。同様に、制御回路４０Ｙは、スイッチング素子５Ｙの温度に応じて、スイッチング素子５Ｙの駆動能力の調整を行なう。このスイッチング素子５Ｙの温度に応じた駆動能力は、「第２駆動能力」に相当する。また、制御回路４０Ｚは、スイッチング素子５Ｚの温度に応じて、スイッチング素子５Ｚの駆動能力の調整を行なう。

なお、駆動能力の調整の方法は、上記のものには限られず、どのような方法でもよい。

＜＜パワーモジュール１の動作波形＞＞
図７は、パワーモジュール１の下アーム側の動作波形の一例を示す波形図である。

図７では、駆動信号ＩｎＸ（スイッチング素子５Ｘの駆動信号）と駆動信号ＩｎＹ（スイッチング素子５Ｙの駆動信号）が変化するときの一例が示されている。

例えば、時刻Ｔ１で駆動信号ＩｎＸがＨレベルからＬレベルに切り替わって（立ち下がって）いる。これに呼応して、駆動回路６０Ｘから出力される信号ＯｕｔＸがＬレベルからＨレベルになり、スイッチング素子５Ｘがオンする。このスイッチング素子５Ｘが駆動する際、時刻Ｔ２から時刻Ｔ３において、同一チップのダイオード６Ｘの電圧ＴｉＸにノイズが発生している。また、この期間（時刻Ｔ２から時刻Ｔ３）において、同一チップイ以外のチップ（図では半導体チップ４Ｙ）のダイオード６Ｙの電圧ＴｉＹにもノイズが発生している。また、図示していないが、同様に、ダイオード６Ｚの電圧ＴｉＺにもノイズが発生する。このように電圧ＴｉＸ，ＴｉＹ,ＴｉＺのそれぞれにノイズが含まれると、駆動能力調整回路５０Ｘ，５０Ｙ，５０Ｚの駆動能力調整の精度が低下する。例えば、コンパレータ５１、５２の出力がノイズによって切り替わってしまい、スイッチＳＷ１～ＳＷ３のうち適切なものが選択回路５４によって選択されない（導通しない）おそれがある。

そこで、本実施形態では、エッジ検出回路１０と、サンプルホールド回路３０Ｘ～３０Ｚを設けている。サンプルホールド回路３０Ｘは、エッジ検出回路１０からの信号Ｈｏｌｄのパルスの発生している期間（時刻Ｔ２～Ｔ３）、その直前の電圧ＴｉＸを保持（ホールド）し、それ以外の期間（パルスの発生していない期間）は入力される電圧ＴｉＸを出力している。これにより、サンプルホールド回路３０Ｘから出力される電圧ＴｏＸには、ダイオード６Ｘのアノード電位の揺れの影響（ノイズ）が反映されない（ノイズが除去される）。

また、サンプルホールド回路３０Ｙとサンプルホールド回路３０Ｚも信号Ｈｏｌｄに基づいて同様の処理を行うことで、電圧ＴｏＹ，ＴｏＺにはダイオード６Ｙ，６Ｚに発生するノイズが反映されない。このように、スイッチング素子５Ｘがオンする際に、ダイオード６Ｘ，６Ｙ，６Ｚにノイズが発生しても各サンプルホールド回路３０Ｘ，３０Ｙ，３０Ｚの出力（電圧ＴｏＸ，ＴｏＹ，ＴｏＺ）には、ノイズが反映されない。

また、時刻Ｔ４で駆動信号ＩｎＹがＨレベルからＬレベルに切り替わって（立ち下がって）いる。これに呼応して、駆動回路６０Ｙから出力される信号ＯｕｔＹがＬレベルからＨレベルになり、スイッチング素子５Ｙがオンする。この際、時刻Ｔ５から時刻Ｔ６において、ダイオード６Ｙの電圧ＴｉＹやダイオード６Ｘの電圧ＴｉＸ（及びダイオード６Ｚの電圧ＴｉＺ）にもノイズが発生する。この場合においても、時刻Ｔ５から時刻Ｔ６の期間の信号Ｈｏｌｄのパルスにより、時刻Ｔ２～Ｔ３と同様の処理が行われるので、各サンプルホールド回路３０Ｘ，３０Ｙ，３０Ｚの出力（電圧ＴｏＸ，ＴｏＹ，ＴｏＺ）には、ノイズが反映されない。なお、図示していないが駆動信号ＩｎＺのレベルが変化する場合（スイッチング素子５Ｚが駆動する場合）も同様である。

このように、スイッチング素子５Ｘ，５Ｙ，５Ｚの何れかの駆動により、ダイオード６Ｘ，６Ｙ，６Ｚの各出力にノイズが発生しても、エッジ検出回路１０とサンプルホールド回路３０Ｘ，３０Ｙ，３０Ｚとによるホールド動作により、ノイズの影響を全て反映させなくすることができる。
これにより、ノイズの影響の低減を図り、適切な駆動能力で動作させることができる。

また、この例では、駆動信号ＩｎＸ等が、ＨレベルからＬレベルに切り替わる際（各スイッチング素子がオンする際）にノイズを抑制する場合について説明したが、駆動信号ＩｎＸ等がＬレベルからＨレベルに切り替わる際（各スイッチング素子がオフする際）にも同様の処理を行ってノイズを反映させなくする。なお、駆動信号ＩｎＸ等が、ＨレベルからＬレベルに切り替わる際（各スイッチング素子がオンする際）のみにノイズを抑制するようにしてもよい。

＜＜＜上アーム側の構成例について＞＞＞
前述の実施形態では、下アーム側の構成について説明したが、本発明は、上アーム側にも同様に適用することができる。以下、下アーム側は上述の実施形態の形状となっているため説明を省略し、上アーム側において必要な箇所を説明する。

図８は、上アーム側の構成の一例を示すブロック図である。
図８に示すように、上アーム側では３相（Ｕ相，Ｖ相，Ｗ相）について、それぞれ、ＨＶＩＣ３Ｕ，３Ｖ，３Ｗと半導体チップ４Ｕ，４Ｖ，４Ｗが設けられている。また、ＨＶＩＣ３Ｕ，３Ｖ，３Ｚには、それぞれ、レベルシフト回路１００Ｕ，１００Ｖ，１００Ｗが設けられている。

半導体チップ４Ｕ，４Ｖ，４Ｗは、それぞれ、スイッチング素子５Ｕ，５Ｖ，５Ｗと、ダイオード６Ｕ,６Ｖ,６Ｗを有している。これらの構成については、下アーム側（半導体チップ４Ｘ、４Ｙ，４Ｚ）と同様であるので説明を省略する。ただし、半導体チップ４Ｕ，４Ｖ，４Ｗにそれぞれ含まれるスイッチング素子５Ｕ，５Ｖ，５Ｚは、それぞれ、コレクタに高圧の電源電圧（例えば６００Ｖ）が印加されており、オンした場合、エミッタ側の３相モータ７に電力を供給する。

なお、半導体チップ４Ｕ，４Ｖ，４Ｗの何れか１つ（ここでは半導体チップ４Ｕとする）は、「第１半導体チップ」に相当し、他の何れか1つ（ここでは半導体チップ４Ｖとする）は、「第２半導体チップ」に相当する。

また、半導体チップ４Ｕに設けられたスイッチング素子５Ｕは「第１スイッチング素子」に相当し、ダイオード６Ｕは、「第１ダイオード」に相当する。また、ダイオード６Ｕの出力（電圧ＴｉＸ）は、「第１電圧」に相当する。

また、スイッチング素子５Ｖは、「第２スイッチング素子」に相当し、ダイオード６Ｖは、「第１ダイオード」に相当する。また、ダイオード６Ｖの出力（電圧ＴｉＸ）は、「第２電圧」に相当する。

ＨＶＩＣ３Ｕは、レベルシフト回路１００Ｕ、エッジ検出回路１０Ｕ、定電流源２０Ｕ、サンプルホールド回路３０Ｕ、制御回路４０Ｕ（駆動能力調整回路５０Ｕ、駆動回路６０Ｕ）を備えている。ＨＶＩＣ３Ｖ，３Ｗについても同様の構成である。なお、ＨＶＩＣ３Ｕは、「第１集積回路」に相当し、ＨＶＩＣ３Ｖは、「第２集積回路」に相当する。

レベルシフト回路１００Ｕは、マイコン２から出力される駆動信号ＩｎＵの電圧レベルを、スイッチング素子５Ｕが駆動可能な電圧レベルに変換（シフト）し、駆動信号ＩｎＵ１を出力する。同様に、レベルシフト回路１００Ｖ，１００Ｗは、マイコン２から出力される駆動信号ＩｎＶ，ＩｎＷのレベルを変換しそれぞれ駆動信号ＩｎＶ１，ＩｎＷ１を出力する。なお、レベルシフト回路１００Ｕは、「第１レベルシフト回路」に相当し、駆動信号ＩｎＵは、「第１駆動信号」に相当し、駆動信号ＩｎＵ１は、「レベルシフトされた第１駆動信号」に相当する。また、レベルシフト回路１００Ｖは、「第２レベルシフト回路」に相当し、駆動信号ＩｎＶは、「第２駆動信号」に相当し、駆動信号ＩｎＶ１は、「レベルシフトされた第２駆動信号」に相当する。

エッジ検出回路１０Ｕ，１０Ｖ，１０Ｗは、エッジ検出回路１０と同様の構成であり、駆動信号ＩｎＵ１，ＩｎＶ１，ＩｎＷ１から各信号のエッジを検出して信号Ｈｏｌｄを出力する。図８に示すように、上アーム側ではＨＶＩＣ３Ｕ，３Ｖ，３Ｗに、それぞれ、エッジ検出回路１０Ｕ，１０Ｖ、１０Ｗが設けられている。なお、エッジ検出回路１０Ｕは、「第１信号出力回路」に相当し、エッジ検出回路１０Ｖは、「第２信号出力回路」に相当する。また信号Ｈｏｌｄは、「タイミング信号」に相当する。

サンプルホールド回路３０Ｕ、制御回路４０Ｕ（駆動能力調整回路５０Ｕ、駆動回路６０Ｕ）については、下アーム側の構成と同じであるので説明を省略する。また、ＨＶＩＣ３Ｖ，３Ｗの構成についてもＨＶＩＣ３Ｕと同様であるので説明を省略する。なお、サンプルホールド回路３０Ｕは、「第１保持回路」に相当し、制御回路４０Ｕは、「第１制御回路」に相当する。また、サンプルホールド回路３０Ｖは、「第２保持回路」に相当し、制御回路４０Ｖは、「第２制御回路」に相当する。

このような構成とすることで、上アーム側においても、ノイズの影響の低減を図ることができ、適切な駆動能力で動作させることができる。

＜＜上アーム側の変形例＞＞
図９は、上アーム側の構成の変形例を示すブロック図である。図９において、図８と同一構成の部分には同一符号を付し、説明を省略する。図９に示すパワーモジュール２００は、ＨＶＩＣ３００Ｕ，３００Ｖ，３００Ｗを備えている。ＨＶＩＣ３００Ｕ，３００Ｖ，３００Ｗは、それぞれ、レベルシフト回路１００Ｕ，１００Ｖ，１００Ｗが設けられていない点が、ＨＶＩＣ３Ｕ，３Ｖ，３Ｗと異なっている。

この変形例の場合、レベルシフト回路１００Ｕ，１００Ｖ，１００Ｗが、パワーモジュール２００の外部に設けられている。このように、レベルシフト回路１００Ｕ，１００Ｖ，１００Ｗを、パワーモジュール２００（ＨＶＩＣ３００Ｕ，３００Ｖ，３００Ｗ）の外部に設けてもよい。

＝＝＝＝＝まとめ＝＝＝＝＝
以上、本発明の一実施形態であるパワーモジュール１について説明した。下アーム側のＬＶＩＣ３は、エッジ検出回路１０とサンプルホールド回路３０Ｘ，３０Ｙ、３０Ｚと、制御回路４０Ｘ，４０Ｙ，４０Ｚを備える。エッジ検出回路１０は、スイッチング素子５Ｘ，５Ｙ，５Ｚがスイッチングされるタイミングを示す信号Ｈｏｌｄを出力する。サンプルホールド回路３０Ｘには、スイッチング素子５Ｘの温度に応じたダイオード６Ｘの電圧ＴｉＸと、信号Ｈｏｌｄが入力される。サンプルホールド回路３０Ｘは、電圧ＴｉＸを信号Ｈｏｌｄのパルスが入力されてから所定期間保持し、所定期間経過すると入力される電圧ＴｉＸを出力する（サンプルホールド回路３０Ｙ，３０Ｚについても同様）。制御回路４０Ｘは、サンプルホールド回路３０Ｘから出力される電圧ＴｏＸと、スイッチング素子５Ｘを駆動するための駆動信号ＩｎＸとに基づいて、スイッチング素子５Ｘの温度に応じた駆動能力で、スイッチング素子５Ｘのスイッチンングを制御する（制御回路４０Ｙ，４０Ｚについても同様）。これにより、各相においてノイズの影響の低減を図ることができ、適切な駆動能力で動作するようにできる。

また、エッジ検出回路１０は、スイッチング素子５Ｘ，５Ｙ，５Ｚがそれぞれオン及びオフするタイミングを示す信号Ｈｏｌｄを出力する。これにより、スイッチング素子５Ｘ，５Ｙ，５Ｚが、オンするタイミング及びオフするタイミングにおいて、ダイオード６Ｘ，６Ｙ,６Ｚの出力に発生するノイズの影響を抑制できる。

また、エッジ検出回路１０は、駆動信号ＩｎＸに基づいて、一定期間のパルス幅のパルスが含まれるパルス信号Ｏ１を出力するパルス発生回路１１Ｘと、駆動信号ＩｎＹに基づいて、一定期間のパルス幅のパルスが含まれるパルス信号Ｏ２を出力するパルス発生回路１１Ｙと、駆動信号ＩｎＺに基づいて、一定期間のパルス幅のパルスが含まれるパルス信号Ｏ３を出力するパルス発生回路１１Ｚと、パルス信号Ｏ１とパルス信号Ｏ２とパルス信号Ｏ３の論理和を信号Ｈｏｌｄとして出力するＯＲ回路１２を有している。これにより、スイッチング素子５Ｘ，５Ｙ，５Ｚがスイッチングされるタイミングを示す信号Ｈｏｌｄを生成できる。

また、パルス発生回路１１Ｘは、パルス信号Ｏ１のパルスの開始タイミング（時刻Ｔ２）を、駆動信号ＩｎＸの論理レベルの切り替わりタイミング（時刻Ｔ１）に対して遅延させている。パルス発生回路１１Ｙは、パルス信号Ｏ２のパルスの開始タイミング（時刻Ｔ５）を、駆動信号ＩｎＹの論理レベルの切り替わりタイミング（時刻Ｔ４）に対して遅延させている。パルス発生回路１１Ｚは、パルス信号Ｏ３のパルスの開始タイミング（時刻Ｔ８）を、駆動信号ＩｎＺの論理レベルの切り替わりタイミング（時刻Ｔ７）に対して遅延させている。これにより、ノイズの発生しやすい期間にパルスを生成でき、ノイズの影響を効率的に低減させることができる。

また、パルス発生回路１１Ｘ,１１Ｙ，１１Ｚに遅延の機能を持たせず、ＯＲ回路１２の後段に、ＯＲ回路１２から出力される信号Ｈｏｌｄを遅延させる遅延回路を設けてもよい。この場合も同様に、ノイズの発生しやすい期間にパルスを生成でき、ノイズの影響を効率的に低減させることができる。

また、信号Ｈｏｌｄ（パルス信号Ｏ１～Ｏ３）のパルスのパルス幅は、スイッチング素子５Ｘ，５Ｙ，５Ｚがそれぞれオンする期間よりも短い。これにより、ダイオード６Ｘ，６Ｙ，６Ｚの検出結果が駆動能力の調整に反映されない時間を低減できる。

また、パワーモジュール１は、下アーム側の構成として、スイッチング素子５Ｘと、スイッチング素子５Ｘの温度に応じた電圧ＴｉＸを出力するダイオード６Ｘとを有する半導体チップ４Ｘと、スイッチング素子５Ｙと、スイッチング素子５Ｙの温度に応じた電圧ＴｉＹを出力するダイオード６Ｙとを有する半導体チップ４Ｙと、スイッチング素子５Ｚと、スイッチング素子５Ｚの温度に応じた電圧ＴｉＺを出力するダイオード６Ｚとを有する半導体チップ４Ｚと、スイッチング素子５Ｘ，５Ｙ，５Ｚを駆動する上記のＬＶＩＣ３を備えている。これにより、各相においてノイズの影響の低減を図ることができ、適切な駆動能力で動作するようにできる。

また、パワーモジュール１は、上アーム側の構成として、スイッチング素子５Ｕと、スイッチング素子５Ｕの温度に応じた電圧ＴｉＵを出力するダイオード６Ｕとを有する半導体チップ４Ｕと、スイッチング素子５Ｕを駆動するための駆動信号ＩｎＵのレベルをシフトするレベルシフト回路１００Ｕを含み、スイッチング素子５Ｕを駆動するＨＶＩＣ３Ｕを備えている。また、Ｖ相、Ｗ相についても同様に、半導体チップ４ＶとＨＶＩＣ３Ｖ、半導体チップ４ＷとＨＶＩＣ３Ｗを備えている。そして、ＨＶＩＣ３Ｕ，３Ｖ，３Ｗには、それぞれ、エッジ検出回路１０Ｕ，１０Ｖ，１０Ｗと、サンプルホールド回路３０Ｕ，３０Ｖ，３０Ｗと、制御回路４０Ｕ，４０Ｖ，４０Ｗが設けられている。これにより、上アーム側においてノイズの影響の低減を図ることができ、適切な駆動能力で動作するようにできる。

上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。

１ パワーモジュール
２ マイコン
３ ＬＶＩＣ
３Ｕ，３Ｖ，３Ｗ ＨＶＩＣ
４Ｘ，４Ｙ，４Ｚ，４Ｕ，４Ｖ，４Ｗ 半導体チップ
５Ｘ，５Ｙ，５Ｚ，５Ｕ，５Ｖ，５Ｗ スイッチング素子
６Ｘ，６Ｙ，６Ｚ，６Ｕ，６Ｖ，６Ｗ ダイオード
７ ３相モータ
１０，１０Ｕ，１０Ｖ，１０Ｗ エッジ検出回路
１１Ｘ，１１Ｙ，１１Ｚ パルス発生回路
１２ ＯＲ回路
２０Ｘ，２０Ｙ，２０Ｚ，２０Ｕ，２０Ｖ，２０Ｗ 定電流源
２１ 抵抗
２２ コンデンサ
３０Ｘ，３０Ｙ，３０Ｚ，３０Ｕ，３０Ｖ，３０Ｗ サンプルホールド回路
４０Ｘ，４０Ｙ，４０Ｚ，４０Ｕ，４０Ｖ，４０Ｗ 制御回路
５０Ｘ，５０Ｙ，５０Ｚ，５０Ｕ，５０Ｖ，５０Ｗ 駆動能力調整回路
５１，５２ コンパレータ
５４ 選択回路
６０Ｘ，６０Ｙ，６０Ｚ，６０Ｕ，６０Ｖ，６０Ｗ 駆動回路
６１ オペアンプ
６２，６３，６４ ＮＭＯＳトランジスタ
６５，６６ ＰＭＯＳトランジスタ
６７ 抵抗
１００Ｕ，１００Ｖ，１００Ｗ レベルシフト回路
２００ パワーモジュール
３００Ｕ，３００Ｖ，３００Ｗ ＨＶＩＣ
Ｒ１～Ｒ４ 抵抗
ＳＷ１～ＳＷ３ スイッチ
ＩｎＸ，ＩｎＹ，ＩｎＺ，ＩｎＵ，ＩｎＶ，ＩｎＷ 駆動信号
ＩｎＵ１，ＩｎＶ１，ＩｎＷ１ 駆動信号
Ｏ１，Ｏ２，Ｏ３ パルス信号

Claims (8)

1. 第１スイッチング素子がスイッチングされる第１タイミングを示すとともに、第２スイッチング素子がスイッチングされる第２タイミングを示すタイミング信号を出力する信号出力回路と、
   前記第１スイッチング素子の温度に応じた第１電圧と、前記タイミング信号と、が入力され、前記第１電圧を前記タイミング信号が入力されてから第１期間保持し、前記第１期間経過すると入力される前記第１電圧を出力する第１保持回路と、
   前記第２スイッチング素子の温度に応じた第２電圧と、前記タイミング信号と、が入力され、前記第２電圧を前記タイミング信号が入力されてから第２期間保持し、前記第２期間経過すると入力される前記第２電圧を出力する第２保持回路と、
   前記第１保持回路から出力される前記第１電圧と、前記第１スイッチング素子を駆動するための第１駆動信号とに基づいて、前記第１スイッチング素子の温度に応じた第１駆動能力で、前記第１スイッチング素子のスイッチングを制御する第１制御回路と、
   前記第２保持回路から出力される前記第２電圧と、前記第２スイッチング素子を駆動するための第２駆動信号に基づいて、前記第２スイッチング素子の温度に応じた第２駆動能力で、前記第２スイッチング素子のスイッチングを制御する第２制御回路と、
   を備える集積回路。
2. 請求項１に記載の集積回路であって、
   前記信号出力回路は、前記第１及び第２スイッチング素子がそれぞれオン及びオフするタイミングを示す前記タイミング信号を出力する、
   集積回路。
3. 請求項１又は２に記載の集積回路であって、
   前記信号出力回路は、
   前記第１駆動信号に基づいて、前記第１期間のパルス幅のパルスが含まれる第１パルス信号を発生する第１パルス発生回路と、
   前記第２駆動信号に基づいて、前記第２期間のパルス幅のパルスが含まれる第２パルス信号を発生する第２パルス発生回路と、
   前記第１及び第２パルス信号を、前記タイミング信号として出力する出力回路と、
   を有する集積回路。
4. 請求項３に記載の集積回路であって、
   前記第１パルス発生回路は、
   前記第１パルス信号の前記第１期間の開始タイミングを、前記第１駆動信号の論理レベルの切り替わりタイミングに対して遅延させ、
   前記第２パルス発生回路は、
   前記第２パルス信号の前記第２期間の開始タイミングを、前記第２駆動信号の論理レベルの切り替わりタイミングに対して遅延させる、
   集積回路。
5. 請求項３に記載の集積回路であって、
   前記出力回路から出力される前記タイミング信号を遅延させる遅延回路を備える、
   集積回路。
6. 請求項１～５の何れか一項に記載の集積回路であって、
   前記第１及び第２期間は、前記第１及び第２スイッチング素子がそれぞれオンする期間よりも短い、
   集積回路。
7. 第１スイッチング素子と、前記第１スイッチング素子の温度に応じた第１電圧を出力する第１ダイオードと、を有する第１半導体チップと、
   第２スイッチング素子と、前記第２スイッチング素子の温度に応じた第２電圧を出力する第２ダイオードと、を有する第２半導体チップと、
   前記第１及び第２スイッチング素子を駆動する集積回路と、
   を備えるパワーモジュールであって、
   前記集積回路は、
   前記第１スイッチング素子がスイッチングされる第１タイミングを示すとともに、第２スイッチング素子がスイッチングされる第２タイミングを示すタイミング信号を出力する信号出力回路と、
   前記第１電圧と、前記タイミング信号と、が入力され、前記第１電圧を前記タイミング信号が入力されから第１期間保持し、前記第１期間経過すると入力される前記第１電圧を出力する第１保持回路と、
   前記第２電圧と、前記タイミング信号と、が入力され、前記第２電圧を前記タイミング信号が入力されから第２期間保持し、前記第２期間経過すると入力される前記第２電圧を出力する第２保持回路と、
   前記第１保持回路から出力される前記第１電圧と、前記第１スイッチング素子を駆動するための第１駆動信号とに基づいて、前記第１スイッチング素子の温度に応じた第１駆動能力で、前記第１スイッチング素子を駆動する第１制御回路と、
   前記第２保持回路から出力される前記第２電圧と、前記第２スイッチング素子を駆動するための第２駆動信号とに基づいて、前記第２スイッチング素子の温度に応じた第２駆動能力で、前記第２スイッチング素子を駆動する第２制御回路と、
   を備えるパワーモジュール。
8. 第１スイッチング素子と、前記第１スイッチング素子の温度に応じた第１電圧を出力する第１ダイオードと、を有する第１半導体チップと、
   前記第１スイッチング素子を駆動するための第１駆動信号のレベルをシフトする第１レベルシフト回路を含み、前記第１スイッチング素子を駆動する第１集積回路と、
   第２スイッチング素子と、前記第２スイッチング素子の温度に応じた第２電圧を出力する第２ダイオードと、を有する第２半導体チップと、
   前記第２スイッチング素子を駆動するための第２駆動信号のレベルをシフトする第２レベルシフト回路を含み、前記第２スイッチング素子を駆動する第２集積回路と、
   を備えるパワーモジュールであって、
   前記第１集積回路は、
   前記第１スイッチング素子がスイッチングされる第１タイミングを示すとともに、第２スイッチング素子がスイッチングされる第２タイミングを示すタイミング信号を出力する第１信号出力回路と、
   前記第１電圧と、前記タイミング信号と、が入力され、前記第１電圧を前記タイミング信号が入力されから第１期間保持し、前記第１期間経過すると入力される前記第１電圧を出力する第１保持回路と、
   前記第１保持回路から出力される前記第１電圧と、レベルシフトされた前記第１駆動信号と、に基づいて、前記第１スイッチング素子の温度に応じた第１駆動能力で、前記第１スイッチング素子のスイッチングを制御する第１制御回路と、
   を備え、
   前記第２集積回路は、
   前記タイミング信号を出力する第２信号出力回路と、
   前記第２電圧と、前記タイミング信号と、が入力され、前記第２電圧を前記タイミング信号が入力されから第２期間保持し、前記第２期間経過すると入力される前記第２電圧を出力する第２保持回路と、
   前記第２保持回路から出力される前記第２電圧と、レベルシフトされた前記第２駆動信号と、に基づいて、前記第２スイッチング素子の温度に応じた第２駆動能力で、前記第２スイッチング素子のスイッチングを制御する第２制御回路と、
   を備えるパワーモジュール。
   

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