JP2022057869A - 制御装置及び情報処理システム - Google Patents

Abstract

【課題】１度の処理で複数のコマンドの処理を纏めて行う制御装置において、リビルド処理の処理速度の向上と中断アクションへの対応との両立を図った制御装置及び情報処理システムを提供する。【解決手段】制御手段は、所定の条件を満たすことによって、第１保持手段に保持させる複数の読み出し要求の数及び第２保持手段に保持させる複数の書き込み要求の数を、第１の数から記第１の数よりも多い第２の数にする。【選択図】図１２

Description

本発明は、制御装置および情報処理システムに関する。

近年、パソコンなどの情報処理装置では、不揮発性メモリを利用したソリッドステートドライブ（ＳＳＤ）がハードディスクドライブ（ＨＤＤ）に取って代わってきており、より高速なデータ転送が可能となってきている。一方で、これら記憶装置に用いられるインターフェイスであるＳｅｒｉａｌ ＡＴＡ（ＳＡＴＡ）は、転送時のデータ・エンコーディングに要する物理的なオーバヘッドが大きくレイテンシが大きいため、ＳＳＤ本来の転送パフォーマンスを発揮できていなかった。

そこで、さらに近年では汎用バスのＰＣＩ－Ｅｘｐｒｅｓｓ（ＰＣＩｅ）に直接接続でき、ＳＳＤの高速性を活かす新たなプロトコルであるＮｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）プロトコルに対応したＳＳＤが登場し始めている。

また、ＨＤＤやＳＳＤなどの記憶装置の故障に対するデータ保護の仕組みとして、２つの記憶装置を用いてデータを二重化して保存するミラーリング技術が存在する。ミラーリングはブリッジ装置を用いて、ホストからのデータを同時に２つの記憶装置に記録するため、データや記憶装置自体が破損しても他方からのデータコピーで復旧が可能である（以降、この復旧処理をリビルド処理と称する）。ここで、情報処理システムにおいて、接続されている片方の記憶装置が故障する場合がある。この場合、故障した記憶装置を新しい記憶装置に置き換えて、正常な記憶装置から新しい記憶装置にデータのコピーを実行する。記憶装置全体をリビルド処理で修復している最中に、正常な記憶装置も故障してしまうと、正常なデータを読み取ることが出来なくなってしまう。

このような事態を避けるために、正常な記憶装置の全領域のデータを新しい記憶装置にコピーする全領域リビルドの処理は一刻も早く完了させる必要がある。そのために、ホストから記憶装置へのアクセスであるメイン処理と全領域リビルドの処理の優先付けを行う制御が必要となってくる。

特許文献１は、ＨＤＤコントローラ（ブリッジ装置）を用いた情報処理システムにおいて、ＰＣから要求される記憶装置へのメイン処理の効率が、リビルド処理によって劣化しないように制御する方法について記載されている。特許文献１に記載のブリッジ装置はメイン処理が要求されないまま一定時間が経過すると、リビルド処理を開始する。このときリビルド処理では、コマンド１単位ごとにリビルド処理を実行する。リビルド処理の実行中にメイン処理が要求されると、コマンド１単位の処理が終了することで、リビルド処理を中断してメイン処理を実行する。一方、メイン処理が要求されないままリビルド処理が一定数継続された場合、リビルドの処理におけるコマンド１単位当たりのデータ処理量を大きくするといった細かな制御を実施することで、リビルド処理を高速化することが出来る。

特開２０１４－０８９７５７号公報

ＮＶＭｅのような１度の処理で複数コマンドを扱うようなプロトコルでリビルド処理を行う場合には、１度の処理で複数のコマンドの処理を纏めて実行し、それを繰り返すことでリビルド処理を行う。そのため、リビルド処理において１度に処理する複数のコマンドのコマンド数が多いほど、繰り返す回数が減りリビルド処理が早く終わる。しかし、初めから１度に処理する複数のコマンドのコマンド数を多くすると、１度の処理を完了した際にリビルド処理を中断するアクションが発生しても、１度の処理の完了に時間がかかり、リビルド処理を中断するまで時間がかかった。

本発明は、１度の処理で複数のコマンドの処理を纏めて行う制御装置において、リビルド処理の処理速度の向上と中断アクションへの対応との両立を図った情報処理システムを提供することを目的としている。

本発明は、不揮発性の第１記憶手段および不揮発性の第２記憶手段と通信する制御装置であって、複数の読み出し要求を保持する第１保持手段と、前記複数の読み出し要求に対応する複数の書き込み要求を保持する第２保持手段と、前記第１保持手段に保持した複数の読み出し要求を前記第１記憶手段に送信する第１送信手段と、前記複数の読み出し要求に対応するデータを前記第１記憶手段から受信する第１受信手段と、前記第２保持手段に保持した複数の書き込み要求を前記第２記憶手段に送信し、前記複数の読み出し要求に対応するデータを前記第２記憶手段に送信する第２送信手段と、前記第１記憶手段に記憶された全てのデータを前記第２記憶手段に記憶させるまで、前記第１保持手段に前記複数の読み出し要求を保持させ且つ前記第２保持手段に前記複数の書き込み要求を保持させる制御を繰り返す制御手段と、を有し、前記制御手段は、所定の条件を満たすことによって、前記第１保持手段に保持させる前記複数の読み出し要求の数及び前記第２保持手段に保持させる前記複数の書き込み要求の数を、第１の数から前記第１の数よりも多い第２の数にすることを特徴とする。

本発明によって、１度の処理で複数のコマンドの処理を纏めて行う制御装置において、リビルド処理の処理速度の向上と中断アクションへの対応との両立を図った情報処理システムを提供することが可能である。

情報処理装置のシステム構成を示すブロック図である。 情報処理装置のホストコントローラの構成図である。 情報処理装置のブリッジ装置の構成図である。 情報処理装置の記憶装置の構成図である。 ホストコントローラ及びブリッジ装置のメモリマップの模式図である。 ブリッジ装置がホストコントローラからコマンド群を引き出す流れを示したフローチャートである。 コマンドのフォーマット図である。 ブリッジ装置が記憶装置への通知から、記憶装置からの完了通知をホストコントローラに通知する流れを示したフローチャートである。 リビルド管理テーブルである。 ブリッジ装置で実行されるリビルド処理の流れを示したフローチャートである。 リビルド制御テーブルである。 メイン処理とリビルド処理の制御を示したフローチャートである。

添付図面を参照して本発明の各実施例を詳しく説明する。なお、以下の実施例は特許請求の範囲に係る発明を限定するものではなく、また各実施例で説明されている特徴の組み合わせのすべてが本発明の解決手段に必須のものとは限らない。本実施形態では、情報処理装置の一例として画像処理装置を用いて説明する。

（実施例）
図１は、本実施形態に関わる情報処理システム（ミラーリングシステム）の構成を示すブロック図である。

情報処理システム１は、ホストコントローラ１０１と、ブリッジ装置（制御装置）１０２と、第１記憶装置１０３と第２記憶装置１０４を有する。

ホストコントローラ（以下、ＨＣと称する）１０１は、ブリッジ装置１０２と接続されており、装置全体を制御するメインコントローラとして機能する。本実施例では、例えば、印刷機能やスキャン機能などの画像形成機能の制御を行うことが可能である。

ブリッジ装置１０２は、ＨＣ１０１と第１記憶装置１０３及び第２記憶装置１０４と接続されており、ＨＣ１０１から第１記憶装置１０３に記憶されるデータを二重化して、第２記憶装置１０４に記憶するミラーリングの機能を有する。

第１記憶装置１０３は、ブリッジ装置１０２と接続されており、ＳＳＤであり、ＨＣ１０１で扱うシステムソフトウェアやユーザデータ及びアプリケーションデータ等を格納する。さらに、後述するスキャナ２０７から読み取った画像データやネットワークを介して不図示の情報処理装置から受け付けた画像データ等を格納する。第２記憶装置１０４は、ブリッジ装置１０２と接続されており、ＳＳＤであり、第１記憶装置１０３のデータを二重化したバックアップデータを格納する。

＜ＨＣ１０１のブロック構成の説明＞
図２は、ＨＣ１０１の詳細ブロック図である。

ＨＣ１０１は、ＣＰＵ２０１と、ＰＣＩｅ－ＩＦ２０２とＲＯＭ２０３と、ＲＡＭ２０４を有し、ＰＣＩｅ－ＩＦ２０２を介してブリッジ装置１０２と接続される。

ＣＰＵ２０１は、ＲＯＭ２０３に記憶された制御プログラム等に基づいて接続される各種デバイスとのアクセスを制御するとともに、ＨＣ１０１で実行される各種処理についても制御する。

ＰＣＩｅ－ＩＦ２０２は、ＰＣＩ－Ｅｘｐｒｅｓｓ規格のインターフェイスであり、ブリッジ装置１０２をＥｎｄｐｏｉｎｔとして、ブリッジ装置１０２との送信／受信するデータの通信と行う。

スキャナＩ／Ｆ２０５は、スキャナ２０７と通信するためのインターフェイスである。プリンタＩ／Ｆ２０６は、プリンタ２０８と通信するためのインターフェイスである。なお、スキャナ２０７は、原稿から光学的に画像を読み取り画像データを生成する。プリンタ部２０８は、電子写真方式に従って記録媒体（用紙）に画像を形成する。

ＲＯＭ２０３は、不揮発性メモリであり、ブリッジ装置１０２のブートプログラムや制御プログラム等が格納される。

ＲＡＭ２０４は、ＤＲＡＭ等のメモリであり、一時的にデータが格納され、ワークメモリとして働く。ＲＡＭ２０４のメモリマップの一例を図５（Ａ）に示す。ＲＡＭ２０４のメモリ空間には、ＮＶＭｅプロトコルで使用するＳｕｂｍｉｓｓｉｏｎ Ｑｕｅｕｅ（ＳＱと称する）５０１及びＣｏｍｐｌｅｔｉｏｎ Ｑｕｅｕｅ（ＣＱと称する）５０２が構成される。

ＳＱ５０１は、ＲＡＭ２０４上に生成されるリングバッファのキューであり、ＮＶＭｅのコマンドを通信するためにＣＰＵ２０１で生成したＮＶＭｅコマンドが順々に格納される。ＳＱ５０１に格納されるコマンドの先頭要素はＨｅａｄポインタ５０７（５０３）、ＳＱ５０１に格納されるコマンドの末尾要素はＴａｉｌポインタ５０８（５０４）で管理される。コマンドのフォーマットについては後述する。

ＣＱ５０２は、ＲＡＭ２０４上に生成されるリングバッファのキューであり、Ｅｎｄｐｏｉｎｔであるブリッジ装置１０２からのコマンド処理完了通知が順々に格納される。ＣＱ５０２に格納される完了通知の先頭要素はＨｅａｄポインタ５０９（５０５）、ＣＱ５０２に格納される完了通知の末尾要素はＴａｉｌポインタ５１０（５０６）で管理される。

ＳＱ５０１及びＣＱ５０２は、Ｈｅａｄポインタ５０７及び５０９、Ｔａｉｌポインタ５０８及び５１０に各々挟まれたキューの位置にコマンドまたはコマンド処理完了通知が格納されている。ＨｅａｄポインタとＴａｉｌポインタが同じ位置にある場合、キューは空であることを示している。図５（Ａ）の例では、斜線部にコマンドまたはコマンド処理完了通知が格納されていることを示している。

これらのＳＱ及びＣＱに割り当てるメモリ空間は静的に定まっているものとする。システム起動時にＣＰＵ２０１は、ＳＱ及びＣＱのメモリ空間を確保し、ＳＱ及びＣＱのメモリ空間の情報をアドミン・コマンドによりブリッジ装置１０２と共有する。ただし、これに限定するものではない。

＜ブリッジ装置１０２のブロック構成の説明＞
図３は、ブリッジ装置１０２の詳細ブロック図である。

ブリッジ装置１０２は、サブＣＰＵ３０１、ＰＣＩｅ－ＩＦ３０２、ＰＣＩｅ－ＩＦ３０３、ＰＣＩｅ－ＩＦ３０４、ＲＯＭ３０５及びＲＡＭ３０６を有する。また、ブリッジ装置１０２は、ＰＣＩｅ－ＩＦ３０２を介してＨＣ１０１と接続され、ＰＣＩｅ－ＩＦ３０３及び３０４を介して第１記憶装置１０３及び第２記憶装置１０４に接続される。

サブＣＰＵ３０１は、ＲＯＭ３０５に記憶された制御プログラム等に基づいて接続されるＨＣ１０１と第１記憶装置１０３及び第２記憶装置１０４とのアクセスを制御する。さらにサブＣＰＵ３０１は、ＨＣ１０１から受信したコマンド群を元に各記憶装置用のコマンド群を生成する。

ＰＣＩｅ－ＩＦ３０２は、ＨＣ１０１をＲｏｏｔＣｏｍｐｌｅｘとして、ＨＣ１０１との送信／受信するデータの通信を行う。ＰＣＩｅ－ＩＦ３０２は内部にＳｕｂｍｉｓｓｉｏｎ Ｑｕｅｕｅ Ｔａｉｌ Ｄｏｏｒｂｅｌｌ（ＳＱテイルドアベル）３０７と、Ｃｏｍｐｌｅｔｉｏｎ Ｑｕｅｕｅ Ｈｅａｄ Ｄｏｏｒｂｅｌｌ（ＣＱヘッドドアベル）３０８のレジスタを備える。これらのレジスタは、ＨＣ１０１のＳＱ５０１のＴａｉｌポインタ５０４の情報及びＣＱ５０２のＨｅａｄポインタ５０５の情報を格納するためのレジスタである。

ＰＣＩｅ－ＩＦ３０３及びＰＣＩｅ－ＩＦ３０４は、第１記憶装置１０３及び第２記憶装置１０４を各々Ｅｎｄｐｏｉｎｔとして、各々記憶装置との送信／受信するデータの通信を行う。

ＲＯＭ３０５は、不揮発性メモリであり、ブリッジ装置１０２のブートプログラムや制御プログラム等が格納される。

ＲＡＭ３０６は、ＤＲＡＭ等のメモリであり、一時的にデータが格納され、ワークメモリとして働く。ＲＡＭ３０６のメモリマップの一例を図５（Ｂ）に示す。ＲＡＭ３０６のメモリ空間には、ＮＶＭｅプロトコルで使用するＳＱとＣＱが２組ずつ構成される（ＳＱ５１１、ＳＱ５１３、ＣＱ５１２、ＣＱ５１４）。ＳＱ５１１とＣＱ５１２は、第１記憶装置１０３に対するＮＶＭｅ転送用に用いられる。ＳＱ５１３とＣＱ５１４は、第２記憶装置１０４に対するＮＶＭｅ転送用に用いられる。

ＳＱ５１１は、ＲＡＭ３０６上に生成されるリングバッファのキューであり、ＮＶＭｅのコマンドを通信するために、サブＣＰＵ３０１によりＳＱ５０１のコマンドの内容に基づいてコマンドを順々に格納される。ＳＱ５１１に格納されるコマンドの先頭要素はＨｅａｄポインタ５２３（５１５）、ＳＱ５１１に格納されるコマンドの末尾要素はＴａｉｌポインタ５２４（５１６）で管理される。

ＣＱ５１２は、ＲＡＭ３０６上に生成されるリングバッファのキューであり、Ｅｎｄｐｏｉｎｔである第１記憶装置１０３からのコマンド処理完了通知が順々に格納される。ＣＱ５１２に格納される完了通知の先頭要素はＨｅａｄポインタ５２５（５１７）、ＣＱ５１２に格納される完了通知の末尾要素はＴａｉｌポインタ５２６（５１８）で管理される。

ＳＱ５１３のＨｅａｄポインタ５２７（５１９）、ＳＱ５１３のＴａｉｌポインタ５２８（５２０）、ＣＱ５１４のＨｅａｄポインタ５２９（５２１）及びＣＱ５１４のＴａｉｌポインタ５３０（５２２）は、第２記憶装置に対するＮＶＭｅ転送の用途である。その点を除いて、第１記憶装置１０３用のキューとポインタと同様の役割を持つため説明を省略する。

図５（Ｂ）の例では、斜線部にコマンドまたはコマンド処理完了通知が格納されていることを示している。

これらのＳＱ及びＣＱに割り当てるメモリ空間は静的に定まっているものとする。システム起動時にサブＣＰＵ３０１はＳＱ及びＣＱのメモリ空間を確保し、ＳＱ及びＣＱのメモリ空間の情報をアドミン・コマンドにより第１記憶装置１０３及び第２記憶装置１０４と共有する。ただし、これに限定するものではない。

＜第１記憶装置１０３及び第２記憶装置１０４のブロック構成の説明＞
図４は、第１記憶装置１０３及び第２記憶装置１０４の詳細ブロック図である。ここでは例として第１記憶装置１０３の構成について説明する。

第１記憶装置１０３は、ＳＳＤコントローラ４０１と、ＰＣＩｅ－ＩＦ４０２と、ＤＲＡＭ４０３と、ＮＡＮＤ ＦLＡＳＨ（登録商標）４０４を有する。また、第１記憶装置１０３は、ＰＣＩｅ－ＩＦ４０２を介して、ブリッジ装置１０２に接続される。

ＳＳＤコントローラ４０１は、記憶装置内で実行されるファームウェアを処理するプロセッサや、ＤＲＡＭ４０３を制御するＤＲＡＭコントローラ、ＮＡＮＤ ＦＬＡＳＨ４０４を制御するＮＡＮＤ ＦＬＡＳＨコントローラが搭載されている。

ＰＣＩｅ－ＩＦ４０２は、ブリッジ装置１０２をＲｏｏｔＣｏｍｐｌｅｘとして、ブリッジ装置１０２との送信／受信するデータの通信を行う。ＰＣＩｅ－ＩＦ４０２は内部にＳＱテイルドアベル４０５とＣＱヘッドドアベル４０６のレジスタを備える。これらのレジスタは、ブリッジ装置１０２のＳＱ５１１のＴａｉｌポインタ５１６の情報及びＣＱ５１２のＨｅａｄポインタ５１７の情報を格納するためのレジスタである。

ＤＲＡＭ４０３は、キャッシュ用のメモリであり、ＮＡＮＤ ＦＬＡＳＨ４０４に対してデータを書き込む前に、そのデータを一時的に保持する。

ＮＡＮＤ ＦＬＡＳＨ４０４は、実際にデータを記録するデバイスであり、データの読み書きが行われる。ここで言うデータとは、例えばシステムソフトウェアプログラム、履歴データ、画像データ、テーブルなどである。

第２記憶装置１０４は、第１記憶装置１０３と同等の構成であるため、第２記憶装置１０４の構成要件である４０７～４１２の説明を省略する。

＜ＮＶＭｅコマンドのフォーマットの説明＞
ここで、ＮＶＭｅコマンドのフォーマットの説明をする。

図７に示すＮＶＭｅコマンド７００は、Ｃｏｍｍａｎｄ Ｉｎｄｅｎｔｉｆｅｒ（以下、ＣＩＤと称する）７０１と、Ｏｐｃｏｄｅ７０２（以下、ＯＰＣと称する）とＰＲＰ Ｅｎｔｒｙ７０３のフィールドを有する。

ＣＩＤ７０１は、コマンドに付加されるユニークな番号である。ＯＰＣＯＤＥ７０２は、コマンドの種類を示す識別子であり、ＷｒｉｔｅやＲｅａｄなどの識別子である。ＲＰＲ Ｅｎｔｒｙ７０３は、転送元のアドレス又は転送先のアドレスを示す情報が格納される。

以下、実施形態の情報処理システムでのコマンドの授受について説明する。

＜ＨＣ１０１のＮＶＭｅ転送に関する概要処理動作の説明＞
ＣＰＵ２０１は、第１記憶装置１０３に対してＮＶＭｅプロトコルによるＩＯアクセスを行うために、ＮＶＭｅコマンドを生成する。ＣＰＵ２０１はＮＶＭｅコマンドを生成すると、ＲＡＭ２０４上のＳＱ５０１に生成したコマンドを順々に格納する。

ＣＰＵ２０１は、ＮＶＭｅコマンドを格納する度にＳＱ５０１のＴａｉｌポインタ５０８を更新することで、ＳＱ５０１内に格納されているＮＶＭｅコマンドのＴＡＩＬポインタ５０４を更新する。Ｔａｉｌポインタ５０８が更新されると、ＣＰＵ２０１は新たにＮＶＭｅコマンドが格納されたことをブリッジ装置１０２に通知するために、ブリッジ装置１０２のＳＱテイルドアベル３０７にＳＱ５０１のＴａｉｌポインタ５０８の値を書き込む。これにより、ブリッジ装置１０２のサブＣＰＵ３０１は、ＳＱ５０１に格納されたＮＶＭｅコマンドを実行するための動作を開始する。ブリッジ装置１０２の動作について後述する。

ＣＰＵ２０１は、ブリッジ装置１０２がコマンド実行をすべて完了したことを示す完了割り込みを受けると、ＣＱ５０２に格納されているコマンド実行結果を参照して、正しくコマンドが実行されたかを知ることが出来る。以上のようなフローにより、記憶装置へのライト／リードの制御が行われる。

＜ブリッジ装置１０２のＮＶＭｅコマンド授受に関する処理フローの説明＞
サブＣＰＵ３０１がブリッジ装置１０２内のＳＱ５１１及びＳＱ５１３にＮＶＭｅコマンドを格納する処理を図６のフォローチャートを用いて詳細に説明する。

本実施例では、サブＣＰＵ３０１で２つのスレッドを同時に実行する実装構成として説明を行う。１つ目のスレッドは、図６のフローチャートの処理を担う。２つ目のスレッドは、図８のフローチャートの処理を担う。ただし、この実装に限定されるものではない。

Ｓ６０１において、サブＣＰＵ３０１はＳＱテイルドアベル３０７の値の更新により、ＨＣ１０１のＳＱ５０１に新たなＮＶＭｅコマンドが格納されたかどうかを確認する。上述したように、ＳＱテイルドアベル３０７の値に更新があると、サブＣＰＵ３０１へ割り込み通知されるものとする。ＳＱテイルドアベル３０７の値が更新されていればＳ６０２に進み、更新がなければＳ６０１にとどまる。ここで言う新たなＮＶＭｅコマンドとは、例えば、リードコマンドまたはライトコマンドである。ＨＣ１０１のＳＱ５０１に格納されるリードコマンドは、例えば、プリンタ２０８を用いて印刷する際に、記憶装置に記憶した画像データを読み出すための要求である。また、ＨＣ１０１のＳＱ５０１に格納されるライトコマンドは、例えば、スキャナ２０７で生成した画像データを記憶装置に記憶するための要求である。

Ｓ６０２において、サブＣＰＵ３０１はＨＣ１０１上に準備されたＮＶＭｅコマンドをＳＱ５０１からリードして１コマンドずつ引き出す。サブＣＰＵ３０１は、ＳＱ５０１のＨｅａｄポインタの指すメモリ空間からコマンドをリードする。ＳＱ５０１のＨｅａｄポインタの初期値は、上述したようにシステム起動時にＨＣ１０１から通知されており、一連のＮＶＭｅ転送が完了すると、ＨｅａｄポインタはＴａｉｌポインタの値に更新される仕組みにより管理されるものである。

Ｓ６０３において、サブＣＰＵ３０１は引き出したコマンドを第１記憶装置１０３用のキューであるＳＱ５１１に書き込む。これはメモリコピーの処理である。サブＣＰＵ３０１は、ＳＱ５１１のＴａｉｌポインタの指すメモリ空間にコマンドを書き込む。ＳＱ５１１のＴａｉｌポインタの初期値はＳＱ５１１のＨｅａｄポインタの値となっている。コマンドを１つ書き込むことにより、Ｔａｉｌポインタの値をインクリメントされていくものである。同時にＣＱ５１２のＴａｉｌポインタの値も合わせてインクリメントされる。

Ｓ６０４において、サブＣＰＵ３０１は引き出したコマンドを第２記憶装置１０４用のキューであるＳＱ５１３に書き込む。これはメモリコピーの処理である。サブＣＰＵ３０１は、ＳＱ５１３のＴａｉｌポインタの指すメモリ空間にコマンドを書き込む。ＳＱ５１３のＴａｉｌポインタの初期値はＳＱ５１３のＨｅａｄポインタの値となっている。コマンドを１つ書き込むことにより、Ｔａｉｌポインタの値をインクリメントされていくものである。同時にＣＱ５１４のＴａｉｌポインタの値も合わせてインクリメントされる。

また、サブＣＰＵ３０１はＳＱ５１３に書き込むコマンドをコマンド種により選定しても構わない。具体的には、コマンドのＯＰＣを確認してリードコマンドであれば第２記憶装置１０４用のＳＱ５１３に該当コマンドを書き込まず、第２記憶装置１０４では実行しないといった制御が可能である。

Ｓ６０５において、サブＣＰＵ３０１はＨＣ１０１上のＳＱ５０１に準備されたＮＶＭｅコマンドをすべて引き出し切ったかを判断する。コマンドを引き出した際に参照したＳＱ５０１のポインタとＳＱテイルドアベル３０７の値を確認し、同一値であればＳＱ５０１に格納された最終コマンドを引き出したと判断できる。すべてのコマンドを引き出した場合はＳ６０６へ進み、まだコマンドが残っている場合Ｓ６０２に戻り、再度コマンドの引き出しを行う。

Ｓ６０６において、サブＣＰＵ３０１は、ＳＱ５１１及びＳＱ５１３のＴａｉｌポインタ５２４及び５２８の更新を通知する。これはサブＣＰＵ３０１で動作している別のスレッドに通知を行うものである。最も簡単な仕組みとしては、所定の変数によりスレッド間の同期をとる方法である。ただし、これに限定するものではない。

＜ブリッジ装置１０２のＮＶＭｅコマンドの応答処理に関する処理フローの説明＞
ブリッジ装置１０２のＳＱ５１１及びＳＱ５１３にＮＶＭｅコマンドが格納された後の処理フローについて図８を用いて説明する。

Ｓ８０１において、サブＣＰＵ３０１はＴａｉｌポインタの更新の通知があったかを判定する。通知制御に関しては、Ｓ６０６に上述した通りである。サブＣＰＵ３０１が更新の通知を検知した場合、Ｓ８０２へ遷移する。

Ｓ８０２において、サブＣＰＵ３０１は第１記憶装置１０３が処理すべきＮＶＭｅコマンドがあるかを判定する。この判定方法の一例について説明する。サブＣＰＵ３０１は、ＳＱ５１１のＨｅａｄポインタ５２３とＴａｉｌポインタ５２４の差を確認し、ポインタ間での値に差があれば新たなＮＶＭｅコマンドを格納されたと判定を行う。新たなＮＶＭｅコマンドが格納されていればＳ８０３に進み、新たなＮＶＭｅコマンドが格納されていなければＳ８０４に進む。ただし、この方法に限定されるものではない。

Ｓ８０３において、サブＣＰＵ３０１はＳＱ５１１に新たなＮＶＭｅコマンドが格納されたことを第１記憶装置１０３に通知する。これは、サブＣＰＵ３０１がＳＱ５１１のＴａｉｌポインタ５２４の値を第１記憶装置１０３のＳＱテイルドアベル４０５に書き込むＤｏｏｒｂｅｌｌ通知により実現される。Ｄｏｏｒｂｅｌｌ通知によって、第１記憶装置１０３のＳＳＤコントローラ４０１主体でのＮＶＭｅコマンド引き出しが行われる。そして、引き出されたコマンドの内容に則って処理が行われる。第１記憶装置１０３で行う全コマンドの処理が完了すると、ブリッジ装置１０２に完了割り込みによって通知を行う。

Ｓ８０４において、サブＣＰＵ３０１は第２記憶装置が処理すべきＮＶＭｅコマンドがあるかを判定する。この判定方法の一例について説明する。サブＣＰＵ３０１は、ＳＱ５１３のＨｅａｄポインタ５２７とＴａｉｌポインタ５２８の差を確認し、ポインタ間での値に差があれば新たなＮＶＭｅコマンドを格納されたと判定を行う。新たなＮＶＭｅコマンドが格納されていればＳ８０５に進み、新たなＮＶＭｅコマンドが格納されていなければＳ８０６に進む。ただし、この方法に限定されるものではない。

Ｓ８０５において、サブＣＰＵ３０１はＳＱ５１３に新たなＮＶＭｅコマンドが格納されたことを第２記憶装置１０４に通知する。これは、サブＣＰＵ３０１がＳＱ５１３のＴａｉｌポインタ５２８の値を第２記憶装置１０４のＳＱテイルドアベルに４１１書き込むＤｏｏｒｂｅｌｌ通知により実現される。Ｄｏｏｒｂｅｌｌ通知によって、第２記憶装置１０４のＳＳＤコントローラ４０７主体でのＮＶＭｅコマンド引き出しが行われる。そして、引き出されたコマンドの内容に則って処理が行われる。そして、第２記憶装置１０４で行う全コマンドの処理が完了すると、ブリッジ装置１０２に完了割り込みによって通知を行う。

Ｓ８０６において、サブＣＰＵ３０１は第１記憶装置１０３に処理要求を行ったＮＶＭｅコマンドがあるかを判定する。本判定はＳ８０２と同じ方法によって判定可能であり、Ｓ８０２と同じ判定結果となる。Ｓ８０２のステップと重複しているが、必要に応じて第１記憶装置の処理完了を待つステップを組むために、ここに組み込んでいる。第１記憶装置１０３に処理要求を行ったコマンドがあれば、Ｓ８０７へ進む。そうでなければ、Ｓ８０８へ遷移する。

Ｓ８０７において、サブＣＰＵ３０１は第１記憶装置１０３からの完了割り込みが発行されているかどうかを確認する。完了割り込みが発行されていればＳ８０８に進む。完了割り込みが発行されていなければＳ８０７にとどまり、第１記憶装置１０３からの完了割り込みを待つ。

Ｓ８０８において、サブＣＰＵ３０１は第２記憶装置１０４に処理要求を行ったＮＶＭｅコマンドがあるかを判定する。本判定はＳ８０４と同じ方法によって判定可能であり、Ｓ８０４と同じ判定結果となる。Ｓ８０４のステップと重複しているが、必要に応じて第２記憶装置の処理完了を待つステップを組むために、ここに組み込んでいる。第２記憶装置１０４に処理要求を行ったコマンドがあれば、Ｓ８０９へ進む。そうでなければ、Ｓ８１０へ遷移する。

Ｓ８０９において、サブＣＰＵ３０１は第２記憶装置１０４からの完了割り込みが発行されているかどうかを確認する。完了割り込みが発行されていればＳ８１０に進む。完了割り込みが発行されていなければＳ８０９にとどまり、第２記憶装置１０４からの完了割り込みを待つ。

Ｓ８１０において、サブＣＰＵ３０１はＣＱ５１２およびＣＱ５１４に格納された各記憶装置からのコマンド処理完了通知に基づいて、ＨＣ１０１のＣＱ５０２にコマンド処理完了通知を格納する。この処理の一例について説明する。サブＣＰＵ３０１は、ＣＱ５１２およびＣＱ５１４に格納されたコマンド処理完了通知を参照し、両記憶装置ともにコマンド処理が正常に終了している場合は、第１記憶装置のコマンド処理完了通知をＨＣ１０１のＣＱ５０２に格納する。一方で、ＣＱ５１２もしくはＣＱ５１４に格納されたコマンド処理通知から、コマンド処理が異常終了していると判断した場合は、異常終了しているコマンド処理完了通知をＨＣ１０１のＣＱ５０２に格納する。この動作をコマンド処理完了通知単位で行う。ただし、この方法に限定されるものではない。

Ｓ８１１において、サブＣＰＵ３０１はコマンド処理が完了したことをＨＣ１０１へ通知する。この通知により、サブＣＰＵ３０１がＣＱ５０２への全てのコマンド処理完了通知の書き込みが完了したことをＨＣ１０１に対して保証する。サブＣＰＵ３０１はコマンド処理完了割り込みを使用して通知を行うものである。

Ｓ８１２において、サブＣＰＵ３０１はＮＶＭｅコマンド処理の終了処理を行う。終了処理として行うのは、次回のＮＶＭｅ転送のための各種ポインタの値の更新である。更新は、ブリッジ装置１０２、第１記憶装置１０３及び第２記憶装置の各Ｈｅａｄポインタ（５２３、５２５、５２７、５２９、４０６、４１２）の値を各々のＴａｉｌポインタの値に書き換えることである。

以上、説明したようにブリッジ装置１０２を介して接続される各記憶装置に対して、ＮＶＭｅプロトコルで情報処理システムを構築することが出来る。以降、ここまでで説明したＨＣ１０１でＮＶＭｅコマンドを生成して、ブリッジ装置１０２を介して各記憶装置にＮＶＭｅコマンドを伝達するフローを本実施形態の“メイン処理”とする。

以下、実施形態の情報処理システムでのリビルド処理について説明する。

まず、図９を用いてリビルド管理テーブルの説明をする。リビルド管理テーブル９００は、リビルド実行状態を管理するテーブルであり、リビルド領域のスタートアドレス、エンドアドレス、カレントアドレス、実行コマンド数Ｎを備えている。

リビルド処理は、サブＣＰＵ３０１が新たに記憶装置の接続を検知したことをトリガーとして実施される処理である。第１記憶装置１０３の全領域または指定した領域のみのデータを第２記憶装置１０４へコピーを行う。サブＣＰＵ３０１は第１記憶装置１０３へリードコマンドを複数個発行し、読み出したデータに基づいて第２記憶装置１０４へライトコマンドをリードコマンドと同数発行する。リビルド処理を実施してデータをコピーする領域のスタートアドレスとエンドアドレス、カレントアドレス、実行コマンド数Ｎについては図９に示すリビルド管理テーブル９００で管理されているものとする。

図９に示された例では、スタートアドレスとなるＬＢＡ（Ｌｏｇｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ）値は０ｘ００００であり、エンドアドレスとなるＬＢＡ値は０ｘＡ０００である。カレントアドレスとなるＬＢＡ値は０ｘ０００８となっており、現在リビルドを実行しているアドレスを示している。また、カレントアドレスはスタートアドレスからエンドアドレスの間の領域内のアドレスを取り得る。実行コマンド数Ｎは５であり、リビルド処理を実行する際に生成するリードコマンドとライトコマンドのコマンド数が５個であることを示している。実行コマンド数Ｎが大きな値になるほど、一度のリビルド処理でリード又はライトするデータ量が増加することとなる。なお、実行コマンド数Ｎの値は、サブＣＰＵ３０１により、後述する第１リビルドコマンド数１１０３または第２リビルドコマンド数１１０４の値が設定される。システム起動時には、第１リビルドコマンド数１１０３の値が設定される。

＜ブリッジ装置１０２のリビルド処理のＮＶＭｅコマンドの処理フローの説明＞
サブＣＰＵ３０１がブリッジ装置１０２のＳＱ５１１及びＳＱ５１３にＮＶＭｅコマンドを格納して行うリビルド処理について、図１０を用いて説明する。ここでは、第１記憶装置１０３からデータを読み出して、第２記憶装置にデータを書き込むリビルド処理を例に説明する。

Ｓ１００１において、サブＣＰＵ３０１はリビルド処理を行うためのリードコマンドを生成し、第１記憶装置１０３用のキューであるＳＱ５１１に書き込む。リビルド処理は、メイン処理のバックグラウンドで行う必要があり、メイン処理が行われていない時に実行される。メイン処理が行われていないことの確認方法の一例として、サブＣＰＵ３０１はＳＱテイルドアベル３０７の確認を行い、ＨＣ１０１上に新しい準備されているコマンド群がないことを確認する方法である。

この時の初回リードコマンドのＬＢＡは、リビルド管理テーブル９００のスタートアドレスのＬＢＡに設定される（カレントアドレスもスタートアドレスとＬＢＡである）。また、リードコマンドは、リビルド管理テーブル９００の実行コマンド数Ｎに格納された数値の個数分生成され、生成された各リードコマンドのＬＢＡはカレントアドレスのＬＢＡが設定される。このとき、カレントアドレスは１コマンドで処理するセクタ分ずつ順次インクリメントされる。例えば、１コマンドのリードで１０セクタ分のデータ処理を行う場合、カレントアドレスのＬＢＡの値は１０セクタ分ずつインクリメントされる。

また、ＬＢＡの値のインクリメントはリビルド管理テーブル９００のエンドアドレスのＬＢＡの値まで実行され、エンドアドレスのＬＢＡまで実行されるとリビルド領域指定した領域すべてのリビルド処理が完了したこととなる。また、リビルド処理時にデータの格納先となるバッファ領域を示すＤａｔａポインタには、リビルドバッファ５３１の先頭アドレスが設定される。

Ｓ１００２において、サブＣＰＵ３０１はリビルド処理を行うためのＳ１００１のリードコマンドに対応するライトコマンドを生成し、第２記憶装置１０４用のキューであるＳＱ５１３に書き込む。この時設定するＬＢＡ（カレントアドレス）、コマンドの個数、Ｄａｔａポインタは、Ｓ１００１で設定した値が使用される。

Ｓ１００３において、Ｓ８０３と同様のフローで、ブリッジ装置１０２内のＳＱ５１１に新たなＮＶＭｅコマンドが格納されたことを第１記憶装置１０３に通知する。これにより、第１記憶装置１０３のＳＳＤコントローラ４０１は、Ｓ１００１で準備されたリードコマンドの引き出しを行う。そして、引き出されたコマンドの内容に伴い、ＳＳＤコントローラ４０１は、ＮＡＮＤ ＦＬＡＳＨ４０４上のデータを受け付けてリビルドバッファ５３１に格納する。ＳＳＤコントローラ４０１がリードコマンド処理を完了することによってブリッジ装置１０２は、ＳＳＤコントローラ４０１からリードコマンド処理を完了した旨を示す完了割り込みを受け付ける。

Ｓ１００４において、Ｓ８０７と同様のフローで、第１記憶装置１０３からの完了割り込みが発行されているかどうかを確認する。完了割り込みが発行されていなければＳ１００４にとどまり、第１記憶装置１０３からの完了割り込みを待つ。

Ｓ１００５において、Ｓ８０５と同様のフローで、ブリッジ装置１０２内のＳＱ５１３に新たなＮＶＭｅコマンドが格納されたことを第２記憶装置１０４に通知する。これにより、第２記憶装置１０４のＳＳＤコントローラ４０７は、Ｓ１００２で準備されたライトコマンドの引き出しを行う。そして、引き出されたコマンドの内容に伴い、ＳＳＤコントローラ４０７は、リビルドバッファ５３１のデータをＮＡＮＤ ＦＬＡＳＨ４０４に転送する。ＳＳＤコントローラ４０７がライトコマンド処理を完了することによってブリッジ装置１０２は、ＳＳＤコントローラ４０７からライトコマンド処理を完了した旨を示す完了割り込みを受け付ける。

Ｓ１００６において、Ｓ８０９と同様のフローで、第２記憶装置１０４からの完了割り込みを受け付けているかどうかを確認する。完了割り込みを受け付けていなければＳ１００６にとどまり、第２記憶装置１０４からの完了割り込みを待つ。

Ｓ１００７において、サブＣＰＵ３０１はＮＶＭｅコマンド処理の終了処理を行う。終了処理として行うのは、次回のＮＶＭｅ転送のための各種ポインタの値の更新である。更新は、ブリッジ装置１０２、第１記憶装置１０３及び第２記憶装置の各Ｈｅａｄポインタ（５２３、５２５、５２７、５２９、４０６、４１２）の値を各々のＴａｉｌポインタの値に書き換えることである。

以上、説明したようにブリッジ装置を介して接続される記憶装置に対して、ＮＶＭｅプロトコルで情報処理システムにおけるリビルド処理の説明をした。このブリッジ装置１０２による各記憶装置にＮＶＭｅコマンドを伝達してリビルドを行うフローを本実施形態の“リビルド処理”とする。

＜ブリッジ装置１０２のメイン処理とリビルド処理の処理順序制御フローの説明＞
本実施形態における、サブＣＰＵ３０１がブリッジ装置１０２でのメイン処理とリビルド処理の切り替え制御を実施する際のＳＱ５１１及びＳＱ５１３にＮＶＭｅコマンドを格納する方法について、図１１及び図１２を用いて説明する。

本制御方法は、“リビルド処理”が“メイン処理”を阻害しないように制御する情報処理システムを提供するための制御方法である。本制御方法は、メイン処理を優先的に実行し、メイン処理がしばらく実行されていない場合にはリビルド処理を行うといった制御である。また、リビルド処理がメイン処理を挟まずに所定回数連続実行されると、リビルド用に生成されるコマンド数を増やし、リビルド処理をより高速に行うように制御される。

リビルド処理に切り替える閾値時間である閾値１１０２は、図９に示すリビルド制御テーブル１１００で管理されていて、メイン処理実行後の経過時間を計測するハードタイマー（不図示）の値の比較対象となる。ハードタイマーは、ハードウェアクロックの値を数える機構を持ち、サブＣＰＵ３０１は時間を計時する際にはこの数値を基に実時間に変換する。また、サブＣＰＵ３０１は初期化時にこのカウント数を０に再設定する。コマンド数切り替え閾値１１０２は、同様にリビルド制御テーブル１１００で管理されていて、リビルド処理が連続実行された回数を示すカウンタ１１０５と比較し、第１リビルドコマンド数１１０３と第２リビルドコマンド数１１０４を切り替える。カウンタ１１０５の値は、ＲＡＭ３０６に保管され、リビルド処理が実行されるごとにサブＣＰＵ３０１によりインクリメントされ、値をリセットする際には０に戻される。

（“メイン処理”と“リビルド処理”切り替え判定）
Ｓ１２０１において、サブＣＰＵ３０１はＳＱテイルドアベル３０７の値に更新があるかを確認し、ホスト処理が要求されているか否かを判断する。ＳＱテイルドアベル３０７の値が更新されていれば、ホスト処理の要求が来ていることを示すため、ホスト処理要求を実行するためにＳ１２０２に進み、更新がなければリビルド処理に移行するためにＳ１２０５に進む。

（“メイン処理”実行フロー）
Ｓ１２０２において、サブＣＰＵ３０１はカウンタ１１０５を初期値０に戻す。カウンタ１１０５は、ホスト処理を挟まずに実行されたリビルド処理の継続回数を示している。

Ｓ１２０３では、サブＣＰＵ３０１は“メイン処理”を実行する。具体的には、図８に示した“メイン処理”のフローで述べたＨＣ１０１で準備されたＮＶＭｅコマンドを引き出す処理に始まり、各記憶装置から受けたコマンド処理完了通知をＨＣ１０１に返答する処理を実行する。

Ｓ１２０４において、サブＣＰＵ３０１はハードタイマーの値を初期値０に戻しタイマカウント開始する。ハードタイマーは最後に実行されたメイン処理から経過した時間を示している。

ここまでで、メイン処理が１回終了し、再度メイン処理かリビルド処理を実行するかを判断するためにＳ１２０１に進む。

（“リビルド処理”実行フロー）
Ｓ１２０５において、サブＣＰＵ３０１は“リビルド処理”を実行する必要があるかを判断し、必要であればＳ１２０６に進み、必要なければ本フローチャートを終了する。判断の一例として、リビルド管理テーブル９００のカレントアドレスがエンドアドレスに到達しているかを確認し、到達していればリビルド指定している全領域に対してリビルド処理が実施済みであると判断される。

Ｓ１２０６において、サブＣＰＵ３０１はホスト処理要求がどれくらいの時間発生していないかを確認する。サブＣＰＵ３０１は、ハードタイマーの値を確認し、リビルド制御テーブル１１００のリビルド開始閾値１１０１の値と比較して超えている場合、Ｓ１２０７に進み、超えていない場合はＳ１２０１に戻る。ここで、Ｓ１２０７に進むことは、ホスト処理要求がしばらく来ない可能性が高い。

Ｓ１２０７において、サブＣＰＵ３０１はホスト処理を挟まず連続実行されたリビルド処理の回数をカウンタ１１０５の値より確認し、リビルド制御テーブル１１００のコマンド数切り替え閾値１１０２の回数と比較する。比較の結果、カウンタ１１０５の値がコマンド数切り替え閾値１１０２の値を超えていない場合（閾値以下の場合）にはＳ１２０８に進み、超えている場合にはＳ１２０９に進む。

Ｓ１２０８において、サブＣＰＵ３０１はリビルド管理テーブル９００の実行コマンド数Ｎに第１リビルドコマンド数１１０３の値を設定する。一方、Ｓ１２０９において、サブＣＰＵ３０１はリビルド管理テーブル９００の実行コマンド数Ｎに第２リビルドコマンド数１１０４の値を設定する。なお、第２リビルドコマンド数１１０４は、第１リビルドコマンド数１１０３よりも大きい値となる。なお、第２リビルドコマンド数１１０４は、第１リビルドコマンド数１１０３よりもコマンド数を大きい値とし、且つ、第１リビルドコマンド数１１０３よりも１つのコマンドにおけるデータ処理量を増やしてもよい。

Ｓ１２１０では、サブＣＰＵ３０１は“リビルド処理”を実行する。具体的には、図１０に示した“リビルド処理”のフローで述べたブリッジ装置１０２が準備したリビルド処理用のリード及びライトの処理を実行する。

Ｓ１２１１では、サブＣＰＵ３０１はカウンタ１１０５を加算して、リビルド処理の実行回数を更新する。なお、Ｓ１２１１の後、Ｓ１２０１において、ＳＱテイルドアベル３０７が更新された場合には、ホストコントローラから要求を受信しているため、リビルド処理を中断し、中断箇所を記憶する。そして、ホストコントローラの要求に対応した後は、再びリビルド処理を中断した箇所からやり直す。なお、この時、リビルド処理をはじめからやり直してもよい。

上記フローで説明したような制御を行うことで、“メイン処理”を優先できるようにリビルド処理を実行し、条件を満たす場合には、“リビルド処理”を優先的に実行することが可能である。これにより、ホスト処理要求を阻害せずにブリッジ装置１０２でリビルド処理を実行することが可能となる。

このリビルド処理実行中に、メイン処理のコマンド群がＨＣ１０１上に準備されると、ＳＱテイルドアベル３０７に通知が発生するため、その通知を以って現在実行中のリビルド処理が終了後メイン処理の実行に移る制御が可能である。このような制御を行うことで、ＳＱ５１１及びＳＱ５１３には、メイン処理のコマンド群またはリビルド処理のコマンド群のみしか入らず、メイン処理とリビルド処理が混同したコマンド群になることはない。また、“リビルド処理”に移行後、連続して処理が継続された際には、キューに格納するコマンドの個数を増やすことによりリビルド処理で扱うデータ量を増やすことが出来、リビルド指定領域の処理完了を早めることが可能となる。

（その他の実施形態）
以上、本発明の様々な例と実施形態を示して説明したが、本発明の趣旨と範囲は、本明細書内の特定の説明に限定されるものではない。

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶装置を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

１０２ ブリッジ回路
１０３ 第１記憶装置
１０４ 第２記憶装置
３０１ サブＣＰＵ
３０３ ＰＣＩｅＩＦ
３０４ ＰＣＩｅＩＦ

Claims (14)

1. 不揮発性の第１記憶手段および不揮発性の第２記憶手段と通信する制御装置であって、
   複数の読み出し要求を保持する第１保持手段と、
   前記複数の読み出し要求に対応する複数の書き込み要求を保持する第２保持手段と、
   前記第１保持手段に保持した複数の読み出し要求を前記第１記憶手段に送信する第１送信手段と、
   前記複数の読み出し要求に対応するデータを前記第１記憶手段から受信する第１受信手段と、
   前記第２保持手段に保持した複数の書き込み要求を前記第２記憶手段に送信し、前記複数の読み出し要求に対応するデータを前記第２記憶手段に送信する第２送信手段と、
   前記第１記憶手段に記憶された全てのデータを前記第２記憶手段に記憶させるまで、前記第１保持手段に前記複数の読み出し要求を保持させ且つ前記第２保持手段に前記複数の書き込み要求を保持させる制御を繰り返す制御手段と、を有し、
   前記制御手段は、所定の条件を満たすことによって、前記第１保持手段に保持させる前記複数の読み出し要求の数及び前記第２保持手段に保持させる前記複数の書き込み要求の数を、第１の数から前記第１の数よりも多い第２の数にすることを特徴とする制御装置。
2. ホストコントローラから要求を受け付ける第３受信手段を有し、
   前記所定の条件は、前記第３受信手段が前記ホストコントローラから要求を受け付けていない状態で、前記第１送信手段が複数の読み出し要求を前記第１記憶手段に送信し、且つ、前記第２送信手段が複数の書き込み要求を前記第２記憶手段に送信する動作の実行回数が閾値よりも多いことを含むことを特徴とする請求項１に記載の制御装置。
3. 前記動作の実行回数が閾値以下であることによって、前記制御手段は、前記第１の数の読み出し要求を前記第１保持手段に保持させ、前記第１の数の書き込み要求を前記第２保持手段に保持させることを特徴とする請求項２に記載の制御装置。
4. 前記制御手段は、前記第２送信手段が、前記複数の読み出し要求に対応するデータを前記第２記憶手段に送信することによって、前記動作の実行回数を加算することを特徴とする請求項２または３に記載の制御装置。
5. 前記所定の条件は、前記ホストコントローラから要求を受け付けていない状態で、前記ホストコントローラから最後に要求を受け付けてから所定の時間が経過することを含むことを特徴とする請求項２乃至４のいずれか１項に記載の制御装置。
6. 前記制御手段は、前記第１記憶手段に記憶した全てのデータを読み出して前記第２記憶手段に記憶させる前に前記受信手段が前記ホストコントローラから要求を受け付けることによって、前記第１保持手段に前記複数の読み出し要求を保持させ且つ前記第２保持手段に前記複数の書き込み要求を保持させる制御を中断することを特徴とする請求項２乃至５のいずれか１項に記載の制御装置。
7. 前記制御手段は、前記受信手段が前記ホストコントローラから要求を受け付けると、前記要求を前記第１保持手段および前記第２保持手段に保持させる制御を実行することを特徴とする請求項６に記載の制御装置。
8. 前記制御手段は、前記第１記憶手段に記憶した全てのデータを読み出して前記第２記憶手段に記憶させることによって、前記第１保持手段に前記複数の読み出し要求を保持させ且つ前記第２保持手段に前記複数の書き込み要求を保持させる制御を終了することを特徴とする請求項１乃至７のいずれか１項に記載の制御装置。
9. 前記制御手段は、前記第１記憶手段に記憶された全てのデータを前記第２記憶手段に記憶させるまで、リビルド制御を実行することを特徴とする請求項１乃至８のいずれか１項に記載の制御装置。
10. 不揮発性の第１記憶装置と不揮発性の第２記憶装置と、前記第１記憶装置および前記第２記憶装置と通信する制御装置とを有する情報処理システムであって、
    前記制御装置は、
    複数の読み出し要求を保持する第１保持手段と、
    前記複数の読み出し要求に対応する複数の書き込み要求を保持する第２保持手段と、
    前記第１保持手段に保持した複数の読み出し要求を前記第１記憶装置に送信する第１送信手段と、
    前記複数の読み出し要求に対応するデータを前記第１記憶装置から受信する第１受信手段と、
    前記第２保持手段に保持した複数の書き込み要求を前記第２記憶装置に送信し、前記複数の読み出し要求に対応するデータを前記第２記憶装置に送信する第２送信手段と、
    前記第１記憶装置に記憶された全てのデータを前記第２記憶装置に記憶させるまで、前記第１保持手段に前記複数の読み出し要求を保持させ且つ前記第２保持手段に前記複数の書き込み要求を保持させる制御を繰り返す制御手段と、を有し、
    前記制御手段は、所定の条件を満たすことによって、前記第１保持手段に保持させる前記複数の読み出し要求の数及び前記第２保持手段に保持させる前記複数の書き込み要求の数を、第１の数から前記第１の数よりも多い第２の数にすることを特徴とする情報処理システム。
11. 前記制御装置は、ホストコントローラから要求を受け付ける第３受信手段を有し、
    前記所定の条件は、前記第３受信手段が前記ホストコントローラから要求を受け付けていない状態で、前記第１送信手段が複数の読み出し要求を前記第１記憶装置に送信し、且つ、前記第２送信手段が複数の書き込み要求を前記第２記憶装置に送信する動作の実行回数が閾値よりも多いことを含むことを特徴とする請求項１０に記載の情報処理システム。
12. 前記動作の実行回数が閾値以下であることによって、前記制御手段は、前記第１の数の読み出し要求を前記第１保持手段に保持させ、前記第１の数の書き込み要求を前記第２保持手段に保持させることを特徴とする請求項１１に記載の情報処理システム。
13. 前記制御手段は、前記第２送信手段が、前記複数の読み出し要求に対応するデータを前記第２記憶装置に送信することによって、前記動作の実行回数を加算することを特徴とする請求項１１または１２に記載の情報処理システム。
14. 前記所定の条件は、前記ホストコントローラから要求を受け付けていない状態で、前記ホストコントローラから最後に要求を受け付けてから所定の時間が経過することを含むことを特徴とする請求項１１乃至１３のいずれか１項に記載の情報処理システム。

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