JP2022047632A - 配線基板、半導体装置及びその製造方法半導体装置及びその製造方法半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 配線基板の貫通穴における絶縁樹脂の気泡に起因したクラック問題を解消し、熱応力に対する耐性を向上した信頼性の高い配線基板、半導体装置及びその製造方法を提供する。【解決手段】 半導体装置１は、配線基板１０の第一面１０１に設けられた半導体素子搭載領域１０１ａを有し、半導体素子搭載領域１０１aに設けられ、配線基板１０を貫通する第一群の貫通穴１０３と、半導体素子搭載領域１０１a以外の領域に設けられ、配線基板１０を貫通する第二群の貫通穴１０４とを備える。第一群の貫通穴１０３は配線基板１０において露出されている。【選択図】 図２

Description

本発明は、配線基板、これを用いた半導体装置及びその製造方法に関する。

近年、電子機器の小型化に対応するために、半導体部品の高密度実装が要求され、それに伴って半導体装置の小型、薄型化が進んでいる。このような要求に対して、ＢＧＡ(Ball Grid Array)と呼ばれる１つの配線基板の上に半導体素子を高密度実装する技術が開発されている。

ＢＧＡタイプの半導体装置の製造工程としては、配線基板の上面に半導体素子を搭載した後、配線基板の上面及び半導体素子を封止樹脂によって被覆する。また、配線基板の下面に外部接続端子として複数の半田ボールが配置されている。

従来の配線基板は、上面と下面の配線を電気的に接続するために、貫通穴が設けられている。また、貫通穴の側壁に導電シートが設けられ、貫通穴の内部に絶縁樹脂が充填されるのが一般的な作法である。

しかし、貫通穴の内部に絶縁樹脂を充填する際に、空気の混入により気泡を発生する場合がある。気泡が残留したまま絶縁樹脂を硬化すると、その後の加熱工程において、熱膨張による半導体装置の内部でクラックが発生しやすく、半導体素子と配線基板の配線との接続部分が剥離して電気的接続不良を引き起こす原因となる。その結果、半導体製品の信頼性を確保することが困難となる。

本発明は、上記問題に鑑みなされたものであり、配線基板の貫通穴における絶縁樹脂の気泡に起因したクラック問題を解消し、熱応力に対する耐性を向上した信頼性の高い配線基板、半導体装置及びその製造方法を提供することを目的とする。チップ搭載用基板１０の絶縁ベース基板３を構成する材料としては、ガラスエポキシ樹脂，ポリイミド樹脂などの耐熱性、電気特性に優れた樹脂材料が好ましい。

本発明の一態様は、互いに対向する第一面及び第二面を有する配線基板と、前記配線基板の前記第一面に設けられた半導体素子搭載領域と、前記半導体素子搭載領域に搭載された半導体素子と、前記半導体素子及び前記配線基板の前記第一面を被覆する封止樹脂とを備える半導体装置であって、前記配線基板は、前記配線基板の前記第一面及び前記第二面に形成され、前記半導体素子と電気的に接続された配線パターンと、前記半導体素子搭載領域に設けられ、前記配線基板を貫通する第一群の貫通穴と、前記半導体素子搭載領域以外の領域に設けられ、前記配線基板を貫通する第二群の貫通穴と、を備え、前記第一群の貫通穴の側壁、及び前記第二群の貫通穴の側壁に接続配線が形成られ、前記接続配線は、前記配線パターンと電気的に接続され、前記配線基板の前記第一面及び前記第二面は、絶縁部材により被覆され、前記第一群の貫通穴は前記配線基板において露出されている、半導体装置である。

本発明の別の一態様は、互いに対向する第一面及び第二面を有する配線基板であって、前記配線基板の前記第一面に設けられた半導体素子搭載領域と、前記配線基板の前記第一面及び前記第二面に形成された配線パターンと、前記半導体素子搭載領域に設けられ、前記配線基板を貫通する第一群の貫通穴と、前記半導体素子搭載領域以外の領域に設けられ、前記配線基板を貫通する第二群の貫通穴とを備え、前記第一群の貫通穴の側壁、及び前記第二群の貫通穴の側壁に接続配線が形成られ、前記接続配線は、前記配線パターンと電気的に接続され、前記配線基板の前記第一面及び前記第二面は、絶縁部材により被覆され、前記第一群の貫通穴は前記配線基板において露出されている、配線基板である。

本発明の別の一態様は、互いに対向する第一面及び第二面を有する配線基板であって、前記配線基板の前記第一面における半導体素子搭載領域を設ける工程と、前記半導体素子搭載領域に設けられ、前記配線基板を貫通する第一群の貫通穴、及び前記半導体素子搭載領域以外の領域に設けられ、前記配線基板を貫通する第二群の貫通穴を形成する工程と、前記第一面及び前記第二面に配線パターン、前記第一群の貫通穴の側壁、及び前記第二群の貫通穴の側壁に接続配線を形成する工程と、前記配線基板の前記第一面、前記第二面、前記第一群の貫通穴、及び前記第二群の貫通穴に絶縁部材により被覆する工程と、所定領域でのマスキング、露光及び現像プロセスにより、前記配線基板において前記第一群の貫通穴を露出する工程と、を含む半導体装置の製造方法である。

本発明によれば、絶縁基板の貫通穴における絶縁樹脂の気泡に起因したクラック問題を解消し、熱応力に対する耐性を向上した信頼性の高い配線基板、半導体装置及びその製造方法を提供することができる。

本発明の実施形態１に係る半導体装置の上面図である。 図１のＡ－Ａ’断面図である。 本発明の実施形態１に係る半導体装置の底面図である。 本発明の実施形態２に係る配線基板の製造工程を示す断面図である。 本発明の実施形態２に係る配線基板の製造工程を示す断面図である。 本発明の実施形態２に係る配線基板の製造工程を示す断面図である。 本発明の実施形態２に係る配線基板の製造工程を示す断面図である。 本発明の実施形態２に係る配線基板の製造工程を示す断面図である。 本発明の実施形態３に係る半導体装置の製造工程を示す断面図である。 本発明の実施形態３に係る半導体装置の製造工程を示す断面図である。 本発明の実施形態３に係る半導体装置の製造工程を示す断面図である。

以下、本発明を実施するための形態につき、図面を参照しながら詳細に説明する。各実施形態は本発明の単なる一例を示したものであって、本発明をこれに限定するものではない。また、各実施形態には種々の変更又は改良を加えることが可能であり、そのような変更又は改良を加えた形態も本発明に含まれ得る。なお、各図面における構成要素の大きさは概念的なものであり、要素間の寸法の相対関係はこれに限定されない。

（実施形態１）
図１～３は、それぞれ本発明の実施形態１に係る半導体装置１を示した上面図と断面図、底面図である。図１～３を併せて参照しながら説明する。半導体装置１は、互いに対向する第一面１０１及び第二面１０２を有する配線基板１０と、配線基板１０の第一面１０１に設けられた半導体素子搭載領域１０１ａと、前記半導体素子搭載領域１０１aに搭載された半導体素子２０と、前記半導体素子２０及び前記配線基板１０の前記第一面１０１を被覆する封止樹脂３０とを備える。前記配線基板１０は、前記第一面１０１及び前記第二面１０２に形成され、前記半導体素子２０と電気的に接続された配線パターン４０と、前記半導体素子搭載領域１０１aに設けられ、前記配線基板１０を貫通する第一群の貫通穴１０３と、前記半導体素子搭載領域１０１a以外の領域に設けられ、前記配線基板１０を貫通する第二群の貫通穴１０４とを備える。前記配線基板１０の前記第一面１０１及び前記第二面１０２は絶縁部材５０により被覆される。前記第一群の貫通穴１０３及び前記第二群の貫通穴１０４の側壁に接続配線４２が形成られる。前記接続配線４２は、前記配線パターン４０と前記半導体素子２０と電気的に接続される。前記第一群の貫通穴１０３は前記配線基板１０において露出されている。
以下、各部の構成について順次詳述する。

配線基板１０の第一面１０１に少なくとも１つ以上の半導体素子搭載領域１０１a及び半導体素子搭載領域１０１a以外の領域が設けられている。半導体素子搭載領域１０１aは半導体素子２０の直下方に位置されている。半導体素子２０は、接着部材６０を介して配線基板１０の第一面１０１の半導体素子搭載領域１０１aに搭載されている。半導体素子搭載領域１０１aの面積は、半導体素子２０の寸法と同一でも良く、同一でなくても良い。具体的には、半導体素子搭載領域１０１aの面積は、半導体素子２０の寸法に比して、７０％以上１３０％以下であり、好ましくは８０％以上１２０％以下であり、さらに好ましくは、９０％以上１１０％以下である。また、半導体素子搭載領域１０１aの形状は、矩形、台形、円形、楕円形等であっても良い。

配線基板１０の第一面１０１には、導電性を有する材料からなる配線パターン４０が形成されており、その配線パターン４０の一部は、複数の第一接続パッド４０１が形成されている。その複数の第一接続パッド４０１は、配線基板１０の第一面１０１において露出されており、ワイヤ２０１を介して半導体素子２０の電極パッド２０２と接続される。

配線基板１０の第二面１０２には、導電性を有する材料からなる配線パターン４０が形成されており、その配線パターン４０の一部は、複数の第二接続パッド４０２が形成されている。その複数の第二接続パッド４０２は、配線基板１０の第二面１０２において露出されており、外部端子７０を介してマザーボード等の電子装置（未図示）と接続される。

また、配線基板１０は、配線基板１０を貫通する第一群の貫通穴１０３を備える。第一群の貫通穴１０３は、半導体素子搭載領域１０１aに設けられ、配線基板１０の第一面及び第二面において露出されている。

配線基板１０は、配線基板１０を貫通する第二群の貫通穴１０４を備える。第二群の貫通穴１０４は、半導体素子搭載領域１０１a以外の領域に設けられる。第二群の貫通穴１０４は、配線基板１０の第一面及び第二面において露出されても良いが、露出されなくても良い。

また、第一群の貫通穴１０３及び第二群の貫通穴１０４の側壁に接続配線４２が形成される。接続配線４２は、配線パターン４０と前記半導体素子２０と電気的に接続されている。

配線基板１０の第一面１０１は、少なくとも第一群の貫通穴１０３、配線パターン４０の一部及び複数の第一接続パッド４０１を除いて、絶縁部材５０より被覆されている。また、配線基板１０の第二面１０２は、少なくとも第一群の貫通穴１０３、配線パターン４０の一部及び第二接続パッド４０２を除いて、絶縁部材５０より被覆されている。

第一群の貫通穴１０３は、絶縁部材５０により充填されていない。第二群の貫通穴１０４は、絶縁部材５０により充填されていても良いが、充填されていなくても良い。本実施形態では、第一群の貫通穴１０３は絶縁部材５０により充填されていなく、第二群の貫通穴１０４は絶縁部材５０により充填されていることを例示するが、第一群の貫通穴１０３及び第二群の貫通穴１０４両方とも絶縁部材５０により充填されていないことも可能である。

なお、図１で示された第一群の貫通穴１０３、第二群の貫通穴１０４は、それぞれ半導体素子２０、絶縁部材５０の下にあるため、実際は上方からは見えないが、説明するために、点線で表している。

また、半導体素子２０、前記配線基板１０の前記第一面１０１及び配線パターン４０は、封止樹脂３０によって封止される。封止樹脂３０は、例えば、エポキシ系樹脂、フェノール系樹脂等の各種樹脂材料で構成されている。

配線基板１０は、ガラスエポキシ、ポリイミド、ポリエステル、セラミック、エポキシ、ビスマレイミドトリアジン等耐熱性、電気特性に優れた樹脂材料が含んで構成されたコア基板１２を備える。この実施形態では、コア基板１２の主要構成材料としてガラスエポキシが用いられるが、これに限定されない。また、配線基板１０については、この実施形態で示すように、単層基板構造のものを使用してもよいし、多層基板構造のものを使用してもよい。

半導体素子２０と配線基板1０の配線パターン４０との接続方式は、ゴールドワイヤなどの金属細線を介するワイヤーボンディング、またはバンプなどの導電性突起を介するフリップチップ接続方式等が挙げられる。なお、フリップチップ接続方式が利用される場合、バンプのピッチが広め（例えば、３００mｍ以上）のほうが好ましい。この実施例では、半導体素子２０はワイヤ２０１を介して配線パターン４０と電気的に接続されることを例示するが、これに限定されない。

半導体素子２０の個数は特に限定されていない。この実施形態で示すように、1つの半導体素子２０が搭載されてもよいが、複数の半導体素子２０が搭載されてもよい。また、複数の半導体素子２０の場合について、半導体素子２０は、Ｘ方向及びＹ方向の少なくとも一方向に沿って配線基板１０の第一面１０１に搭載される。

半導体素子２０の主要構成材料としては、例えばシリコン、炭化ケイ素、化合物半導体等の単結晶材料、多結晶材料、アモルファス材料等が挙げられる。本実施形態では、半導体素子２０の主要構成材料としてシリコンが用いられるが、これに限定されない。

配線パターン４０、第一接続パッド４０１、第二接続パッド４０２及び接続配線４２の主要構成材料としては、金、銀、銅、スズ、ニッケル、鉛又はこれらの合金を含有していることが挙げられるが、これらに限定されない。また、配線パターン４０、第一接続パッド４０１、第二接続パッド４０２及び接続配線４２の主要構成材料は同一でも良く、同一でなくても良い。

絶縁部材５０は、エポキシ系樹脂を主要成分からなるソルダーレジストを用いることが好ましい。また、ソルダーレジストの中では、室温で液状、ペースト状またはフィルム状であって、熱硬化性又は光硬化性のものが挙げられる。この実施形態では、絶縁部材５０は、室温は液状で光硬化性のソルダーレジストを用いることを例示するが、これに限定されない。

（実施形態２）
次に、本発明の実施形態２に係る配線基板１０の製造方法の一例について説明する。図４（ａ）～（ｅ）は、本実施形態１における半導体装置１を搭載するための配線基板１０の製造工程を示す断面図である。

図４（ａ）は、互いに対向する第一面１０１及び第二面１０２を有する配線基板１０を準備し、第一面１０１において半導体素子搭載領域１０１ａを設ける工程を示す。半導体素子搭載領域１０１ａは、半導体素子（未図示）の直下方に位置するように設けられている。半導体素子搭載領域１０１aの面積は、半導体素子２０の寸法と同一でも良く、同一でなくても良い。具体的には、半導体素子搭載領域１０１aの面積は、半導体素子２０の寸法に比して、７０％以上１３０％以下であり、好ましくは８０％以上１２０％以下であり、さらに好ましくは、９０％以上１１０％以下である。また、半導体素子搭載領域１０１aの形状は、矩形、台形、円形、楕円形等であっても良い。

図４（ｂ）は、半導体素子搭載領域１０１ａに設けられ、配線基板１０を貫通する第一群の貫通穴１０３、及び半導体素子搭載領域１０１ａ以外の領域に設けられ、配線基板１０を貫通する第二群の貫通穴１０４を形成する工程を示す。貫通穴を形成する工程としては、例えば、ドリル、パンチング、エッチング、サンドブラスト、レーザ等の手段を用いることが挙げられるが、これらに限定されない。

図４（ｃ）は、配線基板１０の第一面１０１及び第二面１０２に配線パターン４０、及び第一群の貫通穴１０３の側壁及び第二群の貫通穴１０４の側壁に接続配線４２を形成する工程を示す。具体的には、配線基板１０の第一面１０１及び第二面１０２に配線パターン４０、第一群の貫通穴１０３の側壁及び第二群の貫通穴１０４の側壁に無電解銅めっき（未図示）を形成し、その次に電解銅めっき（未図示）を形成する。続いて、ドライフィルム（未図示）によって配線基板１０にラミネートしてからマスク露光、現像、エッチング等の工程を経て、所望の配線パターン４０及び接続配線４２を形成する。

さらに、配線基板１０の第一面１０１の配線パターン４０の一部には、複数の第一接続パッド４０１を形成し、配線基板１０の第二面１０２の配線パターン４０の一部には、複数の第二接続パッド４０２を形成する。その後、ドライフィルムを剥がして、次の工程に入る。

配線パターン４０、第一接続パッド４０１、第二接続パッド４０２及び接続配線４２の主要構成材料としては、金、銀、銅、スズ、ニッケル、鉛又はこれらの合金を含有していることが挙げられるが、これらに限定されない。また、配線パターン４０、第一接続パッド４０１、第二接続パッド４０２及び接続配線４２の主要構成材料は同一でも良く、同一でなくても良い。

図４（ｄ）は、配線基板１０の第一面１０１、第二面１０２、第一群の貫通穴１０３、及び第二群の貫通穴１０４に絶縁部材５０により被覆する工程を示す。具体的には、ソルダーレジストによって、配線基板１０の第一面１０１、第二面１０２に塗布する。また、第一群の貫通穴１０３及び第二群の貫通穴１０４は、ソルダーレジストによって充填される。塗布方法としては、スクリーン印刷法、ロールコート法、又はスピンコート法等が挙げられるが、これらに限定されない。

また、絶縁部材５０は、温度、湿度などの環境条件、延び性、粘度、利用の容易性等を考慮して適宜選択できるが、エポキシ系樹脂を主要成分からなるソルダーレジストを用いることが好ましい。また、ソルダーレジストの中では、室温で液状、ペースト状またはフィルム状であって、熱硬化性又は光硬化性のものが挙げられる。この実施形態では、絶縁部材５０は、液状で光硬化性のソルダーレジストを用いることを例示するが、これに限定されない。

図４（ｅ）は、所定領域でのマスキング、露光及び現像プロセスにより、絶縁部材５０を除去して第一群の貫通穴１０３を露出する工程を示す。所定領域としては、配線基板１０の第一面１０１には、少なくとも第一群の貫通穴１０３、配線パターン４０の一部及び複数の第一接続パッド４０１が含まれ、配線基板１０の第二面１０２には、少なくとも第一群の貫通穴１０３、配線パターン４０の一部及び複数の第二接続パッド４０２が含まれる。また、必要によって、さらに第一面１０１及び第二面１０２の他の部分が所定領域に含まれることも可能である。この実施形態では、第一群の貫通穴１０３は、配線基板１０において露出されており、第一群の貫通穴１０３の中に充填されていた絶縁部材５０は除去される。また、第二群の貫通穴１０４は、所定領域以外の領域に位置されているため、絶縁部材５０によって被覆、充填され、配線基板１０において露出されていない。

なお、別の実施形態（未図示）では、第一群の貫通穴１０３及び第二群の貫通穴１０４両方とも配線基板１０において露出されており、また、第一群の貫通穴１０３及び第二群の貫通穴１０４の中に充填されていた絶縁部材５０も除去される。

また、配線基板１０については、この実施形態で示す単層基板構造のものでも良く、多層基板構造のものでも良い。多層基板構造の場合について、ビルドアップ層形成してから前述した工程を続いてゆくので、ここでは適宜、説明を省略する。

（実施形態３）
次に、本発明の実施形態３は、実施形態１における半導体装置１の製造方法の一例について説明する。図５（ａ）～（ｂ）は、本実施形態２において製造された配線基板１０を利用し、実施形態１の半導体装置１を製造する工程を示す断面図である。

図５（ａ）は、半導体素子２０を配線基板１０の半導体素子搭載領域（未図示）に搭載する工程、及び半導体素子２０と配線パターン４０とを電気的に接続する工程を示す。具体的には、半導体素子２０は、半導体素子搭載領域の直上方に位置されるように、接着部材６０を介して配線基板１０の第一面１０１の半導体素子搭載領域に搭載される。そして、半導体素子２０の電極パッド２０２は、ワイヤ２０１を介して第一接続パッド４０１と接続される。

半導体素子２０の個数は特に限定されていない。この実施形態で示すように、1つの半導体素子２０を搭載してもよいが、複数の半導体素子２０を搭載してもよい。複数の半導体素子２０の場合について、半導体素子２０は、Ｘ方向及びＹ方向の少なくとも一方向に沿って、配線基板１０の第一面１０１に搭載される。また、複数の半導体素子２０の場合は、少なくとも１つの半導体素子２０が半導体素子搭載領域１０１aの直上方に搭載されれば良い。

図５（ｂ）は、半導体素子２０、配線基板１０の第一面１０１及び配線パターン４０を封止樹脂３０によって被覆して封止体８０を形成し、配線基板１０の第二面１０２に露出されている複数の第二接続パッド４０２に外部端子７０を形成する工程を示す。具体的には、樹脂成形プロセスによる樹脂封止を行い、半導体素子２０、配線基板１０の第一面１０１及び配線パターン４０を封止樹脂３０によって封止する。封止樹脂３０は、例えば、エポキシ系樹脂、フェノール系樹脂等の各種樹脂材料で構成されている。また、外部端子７０は、配線基板１０の第二面１０２の外周に、アレイ状に配置される（図３を参照する）。その外部端子７０を介してマザーボード等の電子装置（未図示）と接続される。

図５（ｃ）は封止体８０を個片化にして、半導体装置１を形成する工程を示す。個片化する手段としては、例えば、ダイシングブレードにより封止体８０を所望の形状に切断する。

以上説明した実施形態によれば、配線基板の貫通穴における絶縁樹脂の気泡に起因したクラック問題を解消し、熱応力に対する耐性を向上した信頼性の高い配線基板、半導体装置及びその製造方法を提供することができる。

本発明の幾つかの実施形態を説明したが、上記実施形態は、例示であり、本発明を上記形態に限定することを意図するものではない。上記実施形態は、その他の様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。

１ 半導体装置
１０ 配線基板
１２ コア基板
２０ 半導体素子
３０ 封止樹脂
４０ 配線パターン
４２ 接続配線
５０ 絶縁部材
６０ 接着部材
７０ 外部端子
８０ 封止体
１０１ 第一面
１０１ａ 半導体素子搭載領域
１０２ 第二面
１０３ 第一群の貫通穴
１０４ 第二群の貫通穴
２０１ ワイヤ
２０２ 電極パッド
４０１ 第一接続パッド
４０２ 第二接続パッド

Claims (10)

1. 互いに対向する第一面及び第二面を有する配線基板と、
   前記配線基板の前記第一面に設けられた半導体素子搭載領域と、
   前記半導体素子搭載領域に搭載された半導体素子と、
   前記半導体素子及び前記配線基板の前記第一面を被覆する封止樹脂と、
   を備える半導体装置であって、
   前記配線基板は、
   前記配線基板の前記第一面及び前記第二面に形成され、前記半導体素子と電気的に接続された配線パターンと、
   前記半導体素子搭載領域に設けられ、前記配線基板を貫通する第一群の貫通穴と、
   前記半導体素子搭載領域以外の領域に設けられ、前記配線基板を貫通する第二群の貫通穴と、を備え、
   前記第一群の貫通穴の側壁、及び前記第二群の貫通穴の側壁に接続配線が形成られ、前記接続配線は、前記配線パターンと電気的に接続され、
   前記配線基板の前記第一面及び前記第二面は、絶縁部材により被覆され、
   前記第一群の貫通穴は、前記配線基板において露出されている、半導体装置。
2. 前記第一群の貫通穴は、前記絶縁部材により充填されていない、請求項１に記載の半導体装置。
3. 前記第二群の貫通穴は、前記絶縁部材により充填されている、請求項１に記載の半導体装置。
4. 互いに対向する第一面及び第二面を有する配線基板であって、
   前記配線基板の前記第一面に設けられた半導体素子搭載領域と、
   前記配線基板の前記第一面及び前記第二面に形成された配線パターンと、
   前記半導体素子搭載領域に設けられ、前記配線基板を貫通する第一群の貫通穴と、
   前記半導体素子搭載領域以外の領域に設けられ、前記配線基板を貫通する第二群の貫通穴と、
   を備え、
   前記第一群の貫通穴の側壁、及び前記第二群の貫通穴の側壁に接続配線が形成られ、前記接続配線は、前記配線パターンと電気的に接続され、
   前記配線基板の前記第一面及び前記第二面は、絶縁部材により被覆され、
   前記第一群の貫通穴は、前記配線基板において露出されている、配線基板。
5. 前記第一群の貫通穴は、前記絶縁部材により充填されていない、請求項4に記載の配線基板。
6. 前記第二群の貫通穴は、前記絶縁部材により充填されている、請求項4に記載の配線基板。
7. 互いに対向する第一面及び第二面を有する配線基板であって、前記配線基板の前記第一面における半導体素子搭載領域を設ける工程と、
   前記半導体素子搭載領域に設けられ、前記配線基板を貫通する第一群の貫通穴、及び前記半導体素子搭載領域以外の領域に設けられ、前記配線基板を貫通する第二群の貫通穴を形成する工程と、
   前記第一面及び前記第二面に配線パターン、前記第一群の貫通穴の側壁、及び前記第二群の貫通穴の側壁に接続配線を形成する工程と、
   前記配線基板の前記第一面、前記第二面、前記第一群の貫通穴、及び前記第二群の貫通穴に絶縁部材により被覆する工程と、
   所定領域でのマスキング、露光及び現像プロセスにより、前記配線基板において前記第一群の貫通穴を露出する工程と、を含む半導体装置の製造方法。
8. 前記第一群の貫通穴は、前記絶縁部材により充填されていない、請求項７に記載の半導体装置の製造方法。
9. 前記第二群の貫通穴は、前記絶縁部材により充填されている、請求項7に記載の半導体装置の製造方法。
10. 半導体素子を前記配線基板の前記半導体素子搭載領域に搭載する工程と、
    前記半導体素子と前記配線パターンとを電気的に接続する工程と、
    前記半導体素子、前記配線基板の前記第一面、及び前記配線パターンを封止樹脂によって被覆し、封止体を形成する工程と、
    前記封止体を個片化する工程と、
    をさらに含む、請求項7に記載の半導体装置の製造方法。

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