[go: up one dir, main page]

JP2021192396A - 集積回路装置及び集積回路装置の製造方法 - Google Patents

集積回路装置及び集積回路装置の製造方法 Download PDF

Info

Publication number
JP2021192396A
JP2021192396A JP2018172830A JP2018172830A JP2021192396A JP 2021192396 A JP2021192396 A JP 2021192396A JP 2018172830 A JP2018172830 A JP 2018172830A JP 2018172830 A JP2018172830 A JP 2018172830A JP 2021192396 A JP2021192396 A JP 2021192396A
Authority
JP
Japan
Prior art keywords
substrate
contact
region
integrated circuit
single crystal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018172830A
Other languages
English (en)
Inventor
友哉 位田
Tomoya Ida
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2018172830A priority Critical patent/JP2021192396A/ja
Priority to TW108108005A priority patent/TWI709228B/zh
Priority to CN201980001614.2A priority patent/CN111213238B/zh
Priority to SG11201908298YA priority patent/SG11201908298YA/en
Priority to PCT/JP2019/009924 priority patent/WO2020054109A1/ja
Priority to US16/492,342 priority patent/US11201219B2/en
Publication of JP2021192396A publication Critical patent/JP2021192396A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes)
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes) consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/60—Peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/60—Peripheral circuit regions
    • H10B20/65—Peripheral circuit regions of memory structures of the ROM only type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】動作速度の向上を図ることができる集積回路装置を提供することである。
【解決手段】実施形態の集積回路装置は、基板と、第１トランジスタと、絶縁層と、第１コンタクトと、第２コンタクトと、第１単結晶部とをもつ。前記第１トランジスタは、第１ゲート電極と、前記基板に設けられた第１ソース領域及び第１ドレイン領域とを有する。前記第１コンタクトは、前記第１ゲート電極に面する。前記第２コンタクトは、前記第１ソース領域と前記第１ドレイン領域とのうち一方である第１領域に面する。前記第１単結晶部は、前記第１領域上に設けられて前記第１領域の表面に対する凸部を形成し、前記第１領域と前記第２コンタクトとの間に位置する。
【選択図】図１

Description

本発明の実施形態は、集積回路装置及び集積回路装置の製造方法に関する。
メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
特開２０１８−４９９６８号公報
本発明が解決しようとする課題は、動作速度の向上を図ることができる集積回路装置を提供することである。
実施形態の集積回路装置は、基板と、第１トランジスタと、絶縁層と、第１コンタクトと、第２コンタクトと、第１単結晶部とをもつ。前記第１トランジスタは、第１ゲート電極と、前記基板に設けられた第１ソース領域及び第１ドレイン領域とを有する。前記絶縁層は、前記基板上に配置される。前記第１コンタクトは、前記絶縁層内に設けられ、前記第１ゲート電極に面する。前記第２コンタクトは、前記絶縁層内に設けられ、前記第１ソース領域と前記第１ドレイン領域とのうち一方である第１領域に面する。前記第１単結晶部は、前記第１領域上に設けられて前記第１領域の表面に対する凸部を形成し、前記第１領域と前記第２コンタクトとの間に位置する。
第１実施形態の集積回路装置を示す断面図。 第１実施形態の柱状体の周囲を示す断面図。 第１実施形態の集積回路装置の周辺回路領域を示す断面図。 第１実施形態の集積回路装置の製造方法を示す断面図。 第１実施形態の集積回路装置の製造方法を示す断面図。 第１実施形態の集積回路装置の製造方法を示す断面図。 第１実施形態の集積回路装置の製造方法を示す断面図。 第１実施形態の集積回路装置の製造方法を示す断面図。 第１実施形態の集積回路装置の製造方法を示す断面図。 第１実施形態の集積回路装置の製造方法を示す断面図。 第１実施形態の集積回路装置の製造方法を示す断面図。 第１実施形態の集積回路装置の製造方法を示す断面図。 第１実施形態の集積回路装置の製造方法を示す断面図。 第１実施形態の集積回路装置の製造方法を示す断面図。 第１実施形態の集積回路装置の要部を拡大して示す断面図。 第１実施形態の第１変形例の集積回路装置を示す断面図。 第１実施形態の第２変形例の集積回路装置を示す断面図。 第２実施形態の第１トランジスタを示す断面図。
以下、実施形態の集積回路装置を、図面を参照して説明する。図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率等は、必ずしも現実のものと同一とは限らない。以下の説明では、同一又は類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。
先に、＋Ｘ方向、−Ｘ方向、Ｙ方向、＋Ｚ方向、及び−Ｚ方向について定義する。＋Ｘ方向、−Ｘ方向及びＹ方向は、後述する半導体基板１０（図１参照）の表面１５ａと略平行な方向である。＋Ｘ方向は、後述する周辺回路領域Ｒｃからメモリ領域Ｒｍに向かう方向である。−Ｘ方向は、＋Ｘ方向とは反対方向である。＋Ｘ方向と−Ｘ方向とを区別しない場合は、単に「Ｘ方向」と称する。Ｙ方向は、Ｘ方向とは交差する（例えば略直交する）方向である。＋Ｚ方向および−Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば略直交する）方向である。＋Ｚ方向は、半導体基板１０から積層体２０に向かう方向である。−Ｚ方向は、＋Ｚ方向とは反対方向である。＋Ｚ方向と−Ｚ方向とを区別しない場合は、単に「Ｚ方向」と称する。本明細書では、「＋Ｚ方向」を「上」、「−Ｚ方向」を「下」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。本実施形態では、＋Ｚ方向は、「第１方向」の一例である。＋Ｘ方向は、「第２方向」の一例である。
本明細書で「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本明細書で「面する」とは、２つの部材が互いに接する場合に限定されず、２つの部材の間に別の部材が存在する場合も含む。本明細書で「基板（または基板部）に設けられる」とは、基板の内部に対象物の少なくとも一部が形成される場合や、基板上に対象物の少なくとも一部が形成される場合を含む。
（第１実施形態）
第１実施形態の集積回路装置１について説明する。図１は、本実施形態の集積回路装置１を示す断面図である。集積回路装置１は、例えば、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。
集積回路装置１は、例えば、半導体基板１０、積層体２０、複数の柱状体２５、複数の単結晶部２６、絶縁層３０、複数のコンタクト４１、複数のコンタクト４２、複数のトランジスタ５０，７０、複数の単結晶部６１，６２、及び複数のコンタクト８０，９０を備えている。なお図１では、柱状体２５、単結晶部２６、及びコンタクト４１は１つずつのみ図示されている。
半導体基板１０は、単結晶シリコンを含むシリコン基板である。半導体基板１０の上層部の一部には、例えばシリコン酸化物からなる複数の素子分離絶縁領域１１（STI：Shallow Trench Isolation、以下「素子分離部１１」と称する）が設けられている。複数の素子分離部１１は、第１素子分離部１１Ａ、第２素子分離部１１Ｂ、及び第３素子分離部１１Ｃを含む。第１素子分離部１１Ａは、後述するメモリ領域Ｒｍと周辺回路領域Ｒｃとの境界に設けられている。第２素子分離部１１Ｂは、第１トランジスタ５０と第２トランジスタ７０との間に設けられている。第３素子分離部１１Ｃは、第２トランジスタ７０に対して第２素子分離部１１Ｂとは反対側に位置する。
半導体基板１０は、第１基板部１５と、第２基板部１６と、第３基板部１７と、を有する。第２基板部１６及び第３基板部１７は、Ｚ方向における厚さが第１基板部１５と比べて厚い。第１基板部１５、第３基板部１７と第２基板部１６との間には、Ｚ方向における厚さの違いに基づく段差ＳＴ１、ＳＴ２が設けられている。第１基板部１５の表面（上面）１５ａは、第２基板部１６の表面（上面）１６ａ及び第３基板部１７の表面（上面）１７ａよりも下方に位置する。これにより、例えば、後述する第１トランジスタ５０の第１ゲート絶縁膜５４と、第２トランジスタ７０の第２ゲート絶縁膜７４との厚さの違いが吸収される（図３参照）。ただし、段差ＳＴ１、ＳＴ２が設けられる理由は、上記例に限定されない。
メモリ領域Ｒｍは、複数のメモリセルトランジスタＭＴが設けられる領域である。メモリ領域Ｒｍは、半導体基板１０のなかで第３基板部１７に設けられている。メモリセル領域Ｒｍは、例えば、積層体２０、複数の柱状体２５、複数の単結晶部２６、絶縁層３０の第１部分３０ａ、複数のコンタクト４１、及び複数のコンタクト４２を含む。
積層体２０は、複数の導電膜２１と複数の絶縁膜２２とを含む。導電膜２１と絶縁膜２２は、Ｚ方向に交互に積層されている。絶縁膜２２は、例えばシリコン酸化物により形成されている。導電膜２１は、例えばタングステンにより形成されている。例えば、積層体２０の−Ｘ方向側の端部は、＋Ｚ方向側に位置する導電膜２１ほど−Ｘ方向側への長さが短くなる階段状に形成されている。これにより、導電膜２１の各々の上面は、絶縁膜２２に覆われない領域であるテラス２１ａを有する。
本実施形態では、複数の導電膜２１のなかで半導体基板１０から最も離れた導電膜２１Ａと第１基板部１５との間のＺ方向の距離（例えば最短距離）を、「第１距離Ｌ１」と定義する。第１距離Ｌ１は、導電膜２１Ａの下面と、第３基板部１７の表面（上面）１７ａとの間の距離である。
柱状体２５は、積層体２０内に設けられている。柱状体２５は、Ｚ方向に延びて積層体２０を貫通している。柱状体２５の下端は、半導体基板１０上に設けられた単結晶部２６（後述）を介して半導体基板１０に電気的に接続されている。なお、柱状体２５の詳しい構成は、図２を参照して後述する。
単結晶部２６は、半導体基板１０の第３基板部１７の表面１７ａのなかで、Ｚ方向で柱状体２５に面する領域に設けられている。単結晶部２６は、第３基板部１７の表面１７ａ上に設けられて第３基板部１７の表面１７ａに対する凸部を形成している。すなわち、単結晶部２６は、第３基板部１７の表面１７ａから＋Ｚ方向に突出している。単結晶部２６は、第３基板部１７の表面１７ａと柱状体２５との間に位置し、第３基板部１７と柱状体２５とにそれぞれ接している。単結晶部２６は、第３基板部１７の表面１７ａ上にシリコンをエピタキシャル成長させることで形成されたエピタキシャルシリコン層である。
絶縁層３０の第１部分３０ａは、積層体２０に対して半導体基板１０とは反対側に位置し、積層体２０を覆っている。絶縁層３０は、例えばシリコン酸化物により形成されている。
コンタクト４１は、柱状体２５の上方に設けられている。本明細書で「コンタクト」とは、例えばタングステンのような導電材料で形成された、柱状、円錐台形状、逆円錐台形状、又は樽状の接続部材である。コンタクト４１は、絶縁層３０の第１部分３０ａ内に設けられ、Ｚ方向に延びている。コンタクト４１は、柱状体２５に電気的に接続されている。コンタクト４１は、柱状体２５を不図示の導電線に電気的に接続している。
複数のコンタクト４２は、複数の導電膜２１のテラス２１ａの上方に設けられている。コンタクト４２は、絶縁層３０の第１部分３０ａ内に設けられ、Ｚ方向に延びている。コンタクト４２は、導電膜２１のテラス２１ａに接しており、導電膜２１に電気的に接続されている。複数のコンタクト４２は、複数の導電膜２１を不図示の導電線にそれぞれ電気的に接続している。
周辺回路領域Ｒｃは、メモリ領域Ｒｍを駆動するための周辺回路が設けられる領域である。周辺回路領域Ｒｃは、半導体基板１０のなかで第１基板部１５と第２基板部１６とに亘って設けられている。周辺回路領域Ｒｃは、例えば、複数のトランジスタ（第１トランジスタ５０、第２トランジスタ７０）、複数の単結晶部６１，６２、絶縁層３０の第２部分３０ｂ、及び複数のコンタクト８０，９０を含む。なお、周辺回路領域Ｒｃの詳しい構成は、図３を参照して後述する。
図２は、柱状体２５の周囲を示す断面図である。柱状体２５は、ブロック絶縁膜２５ａ、電荷蓄積膜２５ｂ、トンネル酸化膜２５ｃ、及び半導体ボディ２５ｄを含む。ブロック絶縁膜２５ａは、積層体２０をＺ方向に貫通したホールであるメモリーホールＭＨの内壁に設けられている。電荷蓄積膜２５ｂは、ブロック絶縁膜２５ａの内壁に設けられている。トンネル酸化膜２５ｃは、電荷蓄積膜２５ｂの内壁に設けられている。半導体ボディ２５ｄは、トンネル酸化膜２５ｃの内壁に設けられている。ブロック絶縁膜２５ａ、電荷蓄積膜２５ｂ、トンネル酸化膜２５ｃ、及び半導体ボディ２５ｄの各々は、柱状体２５の外側面に沿って延びている。なお、柱状体２５は、半導体ボディ２５ｄの内側に異なる材料を含んでもよい。柱状体２５と複数の導電膜２１との交差部分は、それぞれトランジスタ（例えばメモリセルトランジスタＭＴ）として機能する。メモリセルトランジスタＭＴは、導電膜２１に印加された電圧に応じて、電荷蓄積膜２５ｂに電荷を不揮発に保持する。
次に、周辺回路領域Ｒｃの構成について詳しく説明する。図３は、周辺回路領域Ｒｃを示す断面図である。
まず、第１トランジスタ５０について説明する。第１トランジスタ５０は、第１基板部１５に設けられている。第１トランジスタ５０は、電界効果型のトランジスタであり、周辺回路の一部を形成している。第１トランジスタ５０は、例えばメモリセルトランジスタＭＴの記憶状態を変化させるための比較的高い電圧をメモリセルトランジスタＭＴに印加するトランジスタである。
第１トランジスタ５０は、Ｘ方向において、第１素子分離部１１Ａと第２素子分離部１１Ｂとの間に設けられている。第１トランジスタ５０は、例えば、第１ゲート電極５１、第１ソース領域５２、第１ドレイン領域５３、第１ゲート絶縁膜５４、絶縁膜５５、及び絶縁側壁５６を有する。
第１ゲート電極５１は、第１基板部１５の表面１５ａよりも上方に位置する。第１ゲート電極５１は、Ｘ方向において、第１ソース領域５２と第１ドレイン領域５３との間に位置する。第１ゲート電極５１は、例えばポリシリコンにより形成されている。
第１ソース領域５２及び第１ドレイン領域５３は、第１基板部１５の上層部の一部として形成されている。第１ソース領域５２及び第１ドレイン領域５３は、Ｘ方向で互いに離れている。本実施形態では、第１ソース領域５２及び第１ドレイン領域５３の各々は、ｎ−型半導体を含む。本明細書において「ｎ−型半導体」とは、不純物濃度が１０１５ａｔｏｍｓ／ｃｍ２よりも小さいｎ型半導体を意味する。第１ソース領域５２及び第１ドレイン領域５３の不純物濃度の一例は、１０１２ａｔｏｍｓ／ｃｍ２である。
第１ゲート絶縁膜５４は、第１基板部１５の表面１５ａ上に形成されている。第１ゲート絶縁膜５４の少なくとも一部は、第１ゲート電極５１と第１基板部１５との間に位置する。第１ゲート絶縁膜５４は、例えばシリコン酸化膜により形成されている。本実施形態では、Ｚ方向における第１ゲート絶縁膜５４の厚さｔ１は、Ｚ方向における第２ゲート絶縁膜７４の厚さｔ２よりも厚い。
絶縁膜５５は、第１ゲート電極５１の上方に設けられ、第１ゲート絶縁膜５４とは反対側から第１ゲート電極５１を覆う。絶縁側壁５６は、第１ゲート電極５１の側面を覆う。絶縁膜５５及び絶縁側壁５６は、例えばシリコン窒化膜により形成されている。保護膜５７は、第１基板部１５とは反対側から第１ゲート電極５１、絶縁膜５５及び絶縁側壁５６を覆う。保護膜５７は、例えば、シリコン窒化膜、シリコン酸化膜、又はこれらの積層体により形成されている。
次に、単結晶部６１，６２について説明する。以下では、説明の便宜上、単結晶部６１を「第１単結晶部６１」と称し、単結晶部６２を「第２単結晶部６２」と称する。
第１単結晶部６１は、半導体基板１０の第１基板部１５の表面１５ａのなかで、Ｚ方向で後述するコンタクト８０Ｂに面する領域に設けられている。第１単結晶部６１は、第１ソース領域５２上に設けられ、第１ソース領域５２の表面（第１基板部１５の表面１５ａ）に対する凸部を形成している。すなわち、第１単結晶部６１は、第１基板部１５の表面１５ａから＋Ｚ方向に突出している。第１単結晶部６１は、第１基板部１５の表面１５ａとコンタクト８０Ｂとの間に位置し、第１基板部１５とコンタクト８０Ｂとにそれぞれ接している。第１単結晶部６１は、第１基板部１５とコンタクト８０Ｂとを電気的に接続している。
第２単結晶部６２は、半導体基板１０の第１基板部１５の表面１５ａのなかで、Ｚ方向で後述するコンタクト８０Ｃに面する領域に設けられている。第２単結晶部６２は、第１単結晶部６１から離れて（独立して）設けられている。第２単結晶部６２は、第１ドレイン領域５３上に設けられ、第１ドレイン領域５３の表面（第１基板部１５の表面１５ａ）に対する凸部を形成している。すなわち、第２単結晶部６２は、第１基板部１５の表面１５ａから＋Ｚ方向に突出している。第２単結晶部６２は、第１基板部１５の表面１５ａとコンタクト８０Ｃとの間に位置し、第１基板部１５とコンタクト８０Ｃとにそれぞれ接している。第２単結晶部６２は、第１基板部１５とコンタクト８０Ｃとを電気的に接続している。
第１及び第２の単結晶部６１，６２は、例えば、第１基板部１５の表面１５ａ上にシリコンをエピタキシャル成長させることで形成されたエピタキシャルシリコン層である。第１及び第２の単結晶部６１，６２の各々は、例えば、ドナー又はアクセプタとなる不純物を含む。本実施形態では、第１及び第２の単結晶部６１，６２は、ドナーとなる不純物を含み、例えばｎ−型半導体を有する。本実施形態では、Ｚ方向における第１及び第２の単結晶部６１，６２の高さｈ１は、第１基板部１５と第２基板部１６との境界に形成された段差ＳＴ１のＺ方向の高さｈ２以下である。ただし、Ｚ方向における第１及び第２の単結晶部６１，６２の高さｈ１は、段差ＳＴ１のＺ方向の高さｈ２よりも大きくてもよい。
次に、第２トランジスタ７０について説明する。第２トランジスタ７０は、第２基板部１６に設けられている。第２トランジスタ７０は、電界効果型のトランジスタであり、周辺回路の一部を形成している。第２トランジスタ７０を流れる電流の最大電圧は、第１トランジスタ５０を流れる電流の最大電圧よりも小さい。
第２トランジスタ７０は、Ｘ方向において、第２素子分離部１１Ｂと第３素子分離部１１Ｃとの間に設けられている。第２トランジスタ７０は、例えば、第２ゲート電極７１、第２ソース領域７２、第２ドレイン領域７３、第２ゲート絶縁膜７４、絶縁膜７５、及び絶縁側壁７６を有する。
第２ゲート電極７１は、第２基板部１６の表面１６ａよりも上方に位置する。第２ゲート電極７１は、Ｘ方向において、第２ソース領域７２と第２ドレイン領域７３との間に位置する。第２ゲート電極７１は、例えばポリシリコンにより形成されている。
第２ソース領域７２及び第２ドレイン領域７３は、第２基板部１６の上層部の一部として形成されている。第２ソース領域７２及び第２ドレイン領域７３は、Ｘ方向で互いに離れている。本実施形態では、第２ソース領域７２及び第２ドレイン領域７３の各々は、ｎ＋型半導体又はｐ型半導体（例えばｐ＋型半導体）を含む。本明細書において「ｎ＋型半導体」とは、不純物濃度が１０１５ａｔｏｍｓ／ｃｍ２以上のｎ型半導体である。
第２ゲート絶縁膜７４は、第２基板部１６の表面１６ａ上に形成されている。第２ゲート絶縁膜７４の少なくとも一部は、第２ゲート電極７１と第２基板部１６との間に位置する。第２ゲート絶縁膜７４は、例えばシリコン酸化膜により形成されている。
絶縁膜７５は、第２ゲート電極７１の上方に設けられ、第２ゲート絶縁膜７４とは反対側から第２ゲート電極７１を覆う。絶縁側壁７６は、第２ゲート電極７１の側面を覆う。絶縁膜７５及び絶縁側壁７６は、例えばシリコン酸化物により形成されている。上述した保護膜５７は、第２基板部１６とは反対側から第２ゲート電極７１、絶縁膜７５及び絶縁側壁７６を覆う。
絶縁層３０の第２部分３０ｂは、第１及び第２のトランジスタ５０，７０の上方に位置し、第１及び第２のトランジスタ５０，７０を覆っている。
次に、複数のコンタクト８０について説明する。複数のコンタクト８０は、絶縁層３０内に設けられている。複数のコンタクト８０は、例えばタングステンにより形成されている。複数のコンタクト８０は、コンタクト８０Ａ、コンタクト８０Ｂ、及びコンタクト８０Ｃを含む。コンタクト８０Ａ、コンタクト８０Ｂ、及びコンタクト８０Ｃは、「第１コンタクト」、「第２コンタクト」、及び「第３コンタクト」のそれぞれ一例である。
コンタクト８０Ａは、第１ゲート電極５１の上方に位置する。コンタクト８０Ａは、Ｚ方向に延びており、第１ゲート電極５１に面する。コンタクト８０Ａは、保護膜５７及び絶縁膜５５を貫通して第１ゲート電極５１に直接に接しており、第１ゲート電極５１に電気的に接続されている。
コンタクト８０Ａは、Ｚ方向において、第１基板部１５の表面１５ａから上記第１距離Ｌ１に亘ってＸ方向及びＹ方向の幅が連続的に変化する。本明細書で「連続的に変化する」とは、コンタクトの幅が不連続に変化する段差を有さないことを意味する。例えば、ＸＺ平面において、コンタクトの側面を、連続する直線又は曲線で描ける場合は、連続的に変化しているとみなせる。
コンタクト８０Ｂは、第１ソース領域５２の上方に位置する。コンタクト８０Ｂは、Ｚ方向に延びており、第１ソース領域５２に設けられた第１単結晶部６１に面する。コンタクト８０Ｂは、保護膜５７を途中まで貫通して第１単結晶部６１に接しており、第１単結晶部６１を介して第１ソース領域５２に電気的に接続されている。
コンタクト８０Ｃは、第１ドレイン領域５３の上方に位置する。コンタクト８０Ｃは、Ｚ方向に延びており、第１ドレイン領域５３に設けられた第２単結晶部６２に面する。コンタクト８０Ｃは、保護膜５７を途中まで貫通して第２単結晶部６２に接しており、第２単結晶部６２を介して第１ドレイン領域５３に電気的に接続されている。
コンタクト８０Ｂ，８０Ｃの各々は、第１柱状体Ｐ１と、接合部ＪＴ、第２柱状体Ｐ２とを含む。第１柱状体Ｐ１、接合部ＪＴ、及び第２柱状体Ｐ２は、この順に＋Ｚ方向に並ぶ。第１柱状体Ｐ１及び第２柱状体Ｐ２の各々は、柱状、円錐台形状、逆円錐台形状、又は樽状に形成されている。第１柱状体Ｐ１は、接合部ＪＴに接する上端Ｐ１ａを有する。接合部ＪＴは、第１柱状体Ｐ１に接する下端ＪＴａを有する。Ｘ方向及びＹ方向における接合部ＪＴの下端ＪＴａの幅は、それぞれＸ方向及びＹ方向における第１柱状体Ｐ１の上端Ｐ１ａの幅よりも大きい。このため、第１柱状体Ｐ１と接合部ＪＴとの境界には、段差ＳＴ３が形成されている。
一方で、接合部ＪＴは、第２柱状体Ｐ２に接する上端ＪＴｂを有する。第２柱状体Ｐ２は、接合部ＪＴに接する下端Ｐ２ａを有する。Ｘ方向及びＹ方向における第２柱状体Ｐ２の下端Ｐ２ａの幅は、それぞれＸ方向及びＹ方向における接合部ＪＴの上端ＪＴｂの幅よりも小さい。このため、接合部ＪＴと第２柱状体Ｐ２との境界には、段差ＳＴ４が形成されている。段差ＳＴ３，ＳＴ４は、Ｚ方向において、第１基板部１５の表面１５ａから第１距離Ｌ１の範囲内に位置する。段差ＳＴ３，ＳＴ４では、コンタクト８０Ｂ，８０ＣのＸ方向及びＹ方向の幅が不連続に変化する。接合部ＪＴの上端ＪＴｂは、「第１端」の一例である。第２柱状体Ｐ２の下端Ｐ２ａは、「第２端」の一例である。
次に、複数のコンタクト９０について説明する。複数のコンタクト９０は、絶縁層３０内に設けられている。複数のコンタクト９０は、例えばタングステンにより形成されている。複数のコンタクト９０は、コンタクト９０Ａ、コンタクト９０Ｂ、及びコンタクト９０Ｃを含む。コンタクト９０Ａ、コンタクト９０Ｂ、及びコンタクト９０Ｃは、「第４コンタクト」、「第５コンタクト」、及び「第６コンタクト」のそれぞれ一例である。
コンタクト９０Ａは、第２ゲート電極７１の上方に位置する。コンタクト９０Ａは、Ｚ方向に延びており、第２ゲート電極７１に面する。コンタクト９０Ａは、保護膜５７及び絶縁膜７５を貫通して第２ゲート電極７１に直接に接しており、第２ゲート電極７１に電気的に接続されている。コンタクト９０Ａは、Ｚ方向において第２基板部１６の表面１６ａから上記第１距離Ｌ１に亘ってＸ方向及びＹ方向の幅が連続的に変化する。
コンタクト９０Ｂは、第２ソース領域７２の上方に位置する。コンタクト９０Ｂは、Ｚ方向に延びており、第２ソース領域７２に面する。コンタクト９０Ｂは、保護膜５７を貫通して第２ソース領域７２に直接に接しており、第２ソース領域７２に電気的に接続されている。
コンタクト９０Ｃは、第２ドレイン領域７３の上方に位置する。コンタクト９０Ｃは、Ｚ方向に延びており、第２ドレイン領域７３に面する。コンタクト９０Ｃは、保護膜５７を貫通して第２ドレイン領域７３に直接に接しており、第２ドレイン領域７３に電気的に接続されている。
コンタクト９０Ｂ，９０Ｃは、コンタクト８０Ｂ，８０Ｃと同様に、第１柱状体Ｐ１と、接合部ＪＴ、第２柱状体Ｐ２とを含む。コンタクト９０Ｂ，９０Ｃは、第１柱状体Ｐ１と接合部ＪＴとの境界、及び接合部ＪＴと第２柱状体Ｐ２との境界にそれぞれ段差ＳＴ３，ＳＴ４を有する。段差ＳＴ３，ＳＴ４は、Ｚ方向において、第２基板部１６の表面１６ａから第１距離Ｌ１の範囲内に位置する。段差ＳＴ３，ＳＴ４では、コンタクト９０Ｂ，９０ＣのＸ方向及びＹ方向の幅が不連続に変化する。
本実施形態では、コンタクト９０Ｂ（またはコンタクト９０Ｃ）とコンタクト９０Ａとの間のＸ方向の最短距離Ｌ３は、コンタクト８０Ｂ（またはコンタクト８０Ｃ）とコンタクト８０Ａとの間のＸ方向の最短距離Ｌ２よりも短い。
次に、第１実施形態の集積回路装置１の製造方法について説明する。図４〜図１２は、集積回路装置１の製造方法の一例を示す断面図である。
図４に示すように、まず、半導体基板１０のなかで第１基板部１５に対応する領域をエッチングなどで削ることで薄くされる。これにより、第２基板部１６及び第３基板部１７に対して第１基板部１５が一段低くなる。次に、複数の素子離絶縁膜１１、第１トランジスタ５０、第２トランジスタ７０、及び保護膜５７が例えば既知の方法で形成される。例えば、ソース領域５２，７２及びドレイン領域５３，７３は、半導体基板１０にドナー又はアクセプトなる不純物のイオンが注入されることで形成される。
次に、図５に示すように、半導体基板１０のなかでメモリ領域Ｒｍに対応する領域に、絶縁膜２２と置換材１０１とが交互に積層された第１積層体２０Ａが形成される。置換材１０１は、例えば窒化シリコン等の窒化膜である。次に、第１積層体２０Ａ、第１トランジスタ５０及び第２トランジスタ７０を覆うように、第１絶縁層３１が形成される。第１絶縁層３１は、例えば、化学気相成長法を用いて成膜され、化学機械研磨（CMP : Chemical Mechanical Polishing）により平坦化される。
次に、第１絶縁層３１に、第１ホールＨ１が形成される。第１ホールＨ１は、第１絶縁層３１の上面から第１ソース領域５２、第１ドレイン領域５３、第２ソース領域７２、第２ドレイン領域７３の表面に向かって形成され、これらの表面に至る。また、第１積層体２０Ａに、第２ホールＨ２が形成される。第１及び第２のホールＨ１，Ｈ２は、例えばリソグラフィー法、反応性イオンエッチング（RIE : Reactive Ion Etching）法により加工される。第１及び第２のホールＨ１，Ｈ２は、互いに略同時に形成される。
次に、第１及び第２のホールＨ１，Ｈ２内に、シリコン単結晶をエピタキシャル成長させる。これにより、第１及び第２のホールＨ１，Ｈ２の下端部には、単結晶部１１１が形成される。第１ホールＨ１内の単結晶部１１１と、第２ホールＨ２内の単結晶部１１１とは、互いに略同時に形成される。
次に、図６に示すように、第１及び第２のホールＨ１，Ｈ２の内部及び上面に犠牲材１０２が設けられる。犠牲材１０２は、例えばアモルファスシリコンである。
次に、図７に示すように、犠牲材１０２がＲＩＥ法でエッチバックされる。これにより、絶縁層３０上に形成された犠牲材１０２が除去される。また、第１及び第２のホールＨ１，Ｈ２内に形成された犠牲材１０２は、最上層の置換材１０１が露出しない範囲で除去される。
次に、図８に示すように、ウェットエッチングにより第１及び第２のホールＨ１，Ｈ２の上端部がＸ方向及びＹ方向に拡張される。エッチングにより拡張された第１及び第２のホールＨ１，Ｈ２の上端部には、犠牲材１０２が再度埋め込まれる（図９参照）。
次に、図９に示すように、第１積層体２０Ａ上に、さらに絶縁膜２２と置換材１０１とが交互に積層されることで、第２積層体２０Ｂが形成される。次に、第２積層体２０Ｂ及び第１絶縁層３１上に、例えば第１絶縁層３１と同様の方法で、第２絶縁層３２が形成される。第１絶縁層３１と第２絶縁層３２とで、上述の絶縁層３０が形成される。
次に、図１０に示すように、メモリ領域Ｒｍには第３ホールＨ３が形成される。第３ホールＨ３は、第２のホールＨ２に埋められた犠牲材１０２に向かって形成され、犠牲材１０２の上面に至る。
次に、図１１に示すように、第３ホールＨ３を介して、犠牲材１０２が除去され、内部に柱状体２５が形成される。犠牲材１０２は、例えばウェットエッチングを用いて除去される。これにより、第２及び第３のホールＨ２，Ｈ３が連続する１つのメモリーホールＭＨとなる。犠牲材１０２が除去される際に、メモリ領域Ｒｍに設けられた単結晶部１１１は、一部が除去されることで単結晶部２６となる。柱状体２５は、メモリーホールＭＨ内に形成される。
次に、周辺回路領域Ｒｃには第４ホールＨ４が形成される。第４ホールＨ４は、第２絶縁層３２の上面から第１ホールＨ１内に埋められた犠牲材１０２に向かって形成され、犠牲材１０２の上面に至る。犠牲材１０２は、第４ホールＨ４を介して除去される。犠牲材１０２は、例えばウェットエッチングを用いて除去される。これにより、図１２に示すように、第１及び第４のホールＨ１，Ｈ４が連続する１つのコンタクトホールＣＨ１となる。犠牲材１０２が除去される際に、第２トランジスタ７０に設けられた単結晶部１１１も除去される。一方で、第１トランジスタ５０に設けられた単結晶部１１１は、一部が除去されることで単結晶部１１２となる。
次に、コンタクトホールＣＨ１を犠牲材で再度埋め戻した後に、第５及び第６のホールＨ５，Ｈ６が形成される。埋め戻した犠牲材は、図１３に示すように、第５及び第６のホールＨ５，Ｈ６を形成後に除去される。第５ホールＨ５は、周辺回路領域Ｒｃに形成される。第６ホールＨ６は、メモリ領域Ｒｍに形成される。第５ホールＨ５は、第２絶縁層３２の上面から第１ゲート電極５１又は第２ゲート電極７１に向かって形成され、第１絶縁層３１及び保護膜５７を貫通し、第１ゲート電極５１又は第２ゲート電極７１の上面に至る。第６ホールＨ６は、第２絶縁層３２の上面からテラス２１ａに対応する置換材１０１の上面に至る。第５及び第６のホールＨ５，Ｈ６は、それぞれ単独でコンタクトホールＣＨ２となる。第３から第６のホールＨ３，Ｈ４，Ｈ５，Ｈ６は、リソグラフィー法及び反応性イオンエッチング（ＲＩＥ）法により加工される。
第１トランジスタ５０に設けられた単結晶部１１２には、第１ソース領域５２及び第１ドレイン領域５３にドープされたイオンが拡散する。また、集積回路装置１が作製された後に基板加熱が行われることで、イオンの拡散が促進されてもよい。これにより、単結晶部１１２は、ｎ−型半導体を含む単結晶部６１，６２となる。単結晶部６１，６２中の不純物が不足する場合は、コンタクトホールＣＨ１を介して単結晶部６１，６２にイオンがさらに注入されてもよい。また、コンタクトホールＣＨ１を介してイオンを注入することに代えてまたは加えて、コンタクト８０Ｂ，８０Ｃが形成された後に、コンタクト８０Ｂ，８０Ｃを通して単結晶部６１，６２にイオンが注入されてもよい。
次に、図１４に示すように、コンタクトホールＣＨ１、ＣＨ２に、導電部材を埋め込む。これにより、コンタクト４２，８０，９０が形成される。次に、ウェットエッチングにより、置換材１０１が除去される。次に、置換材１０１が除去された空間に導電材料が充填され、導電膜２１が形成される。
以上の工程により、図１に示す集積回路装置１が作製される。ここで示した製造工程は一例であり、各工程の間に別の工程が挿入されてもよい。
以上で説明した第１実施形態に係る集積回路装置１によれば、集積回路装置１の動作速度の向上を図ることができる。以下、その理由について説明する。
図１５は、集積回路装置１の第１トランジスタ５０の周囲を示す断面図である。第１トランジスタ５０の耐圧性は、例えば、第２コンタクト８０Ｂと第１ゲート電極５１との間の電流経路の抵抗に影響される。耐圧性は、第１トランジスタ５０に電圧を印加した際の耐電圧性であり、第１トランジスタ５０のリークの生じやすさの指標である。
単結晶部６１がない場合、第２コンタクト８０Ｂと第１ゲート電極５１との間の電流経路の最短距離は、第２コンタクト８０Ｂと第１ゲート電極５１とのＸ方向の幅ｄとなる。このため、第２コンタクト８０Ｂと第１ゲート電極５１との間の距離が近くなる場合は、第１ソース領域５２の電気抵抗値を高めることで、耐電圧性が高められる。ただしこの場合、第１ソース領域５２の電気抵抗値が高くなるため、集積回路装置１の動作速度の向上を図りにくい。
一方で、単結晶部６１がある場合、第２コンタクト８０Ｂと第１ゲート電極５１との間の電流経路の最短距離は、第２コンタクト８０Ｂと第１ゲート電極５１とのＸ方向の幅ｄと、単結晶部６１のＺ方向の高さｈ１との和となる。このため、第２コンタクト８０Ｂと第１ゲート電極５１との間に必要な電気的距離を確保しやすくなる。その結果、第１ソース領域５２の電気抵抗値を低く設定しても、必要な耐圧性を確保することができる。このため、集積回路装置１の動作速度の向上を図りやすくなる。また別の観点から見ると、単結晶部６１が設けられることで、第２コンタクト８０Ｂと第１ゲート電極５１とのＸ方向の幅ｄを小さくすることもできる。この場合、集積回路装置１の小型化を図ることができる。
本実施形態では、コンタクト８０Ｂ，８０Ｃ，９０Ｂ，９０Ｃは、２段階に分けて形成されている。一方で、コンタクト８０Ａ，９０Ａは、１段階で形成されている。このため、コンタクト８０Ｂ，８０Ｃ，９０Ｂ，９０Ｃの各々が最大幅を持つ高さ位置と、コンタクト８０Ａ，９０Ａの各々が最大幅を持つ高さ位置とがＺ方向で比較的大きくずれやすい。その結果、コンタクト８０，９０の一部がＸ方向又はＹ方向によれた場合でも、コンタクト８０Ｂ，８０Ｃ，９０Ｂ，９０Ｃと、コンタクト８０Ａ，９０Ａとの間の距離を大きく確保しやすくなる。このため、コンタクト８０Ｂ，８０Ｃ，９０Ｂ，９０Ｃと、コンタクト８０Ａ，９０Ａの間のショートの可能性を低減しつつ、集積回路装置１の小型化を図ることができる。
（第１変形例）
次に、実施形態の第１変形例について説明する。
図１６は、第１実施形態の第１変形例に係る集積回路装置２の断面模式図である。第１変形例に係る集積回路装置２は、コンタクト８０Ｂ，８０Ｃ，９０Ｂ，９０Ｃ及び柱状体２５の構造が、図１に示す集積回路装置１と異なる。以下に説明する以外の構成は第１実施形態の集積回路装置１と同様である。
例えば、集積回路装置２のコンタクト８０Ｂ，８０Ｃ，９０Ｂ，９０Ｃは、接合部ＪＴを有しない２段形状を持つ。すなわち、８０Ｂ，８０Ｃ，９０Ｂ，９０Ｃの各々は、第１柱状体Ｐ１と第２柱状体Ｐ２とが直接に繋がっている。
第１柱状体Ｐ１は、第２柱状体Ｐ２に接する上端Ｐ１ａを有する。第２柱状体Ｐ２は、第１柱状体Ｐ１に接する下端Ｐ２ａを有する。Ｘ方向及びＹ方向における第１柱状体Ｐ１の上端Ｐ１ａの幅は、それぞれＸ方向及びＹ方向における第２柱状体Ｐ２の下端Ｐ２ａの幅よりも大きい。このため、第１柱状体Ｐ１と第２柱状体Ｐ２との境界には、段差ＳＴ５が形成されている。段差ＳＴ５は、Ｚ方向において、第１基板部１５の表面１５ａ又は第２基板部１６の表面１６ａから第１距離Ｌ１の範囲内に位置する。段差ＳＴ５では、コンタクト８０Ｂ，８０Ｃ，９０Ｂ，９０ＣのＸ方向及びＹ方向の幅が不連続に変化する。
一方で、コンタクト８０Ａ，９０Ａは、第１基板部１５の表面１５ａ又は第２基板部１６の表面１６ａから第１距離Ｌ１に亘ってＸ方向及びＹ方向の幅が連続的に変化する。
このような構成によっても、第１実施形態と同様に、動作速度の向上及び小型化を図ることができる。
（第２変形例）
次に、実施形態の第２変形例について説明する。
図１７は、第１実施形態の第２変形例に係る集積回路装置３の断面模式図である。第１実施形態の第２変形例に係る集積回路装置３は、コンタクト８０，９０の構造が、図１に示す集積回路装置１と異なる。以下に説明する以外の構成は第１実施形態と同様である。
本変形例では、コンタクト８０Ａは、コンタクト８０Ａの上端及び下端とは異なる部分に、Ｘ方向及びＹ方向の幅がコンタクト８０Ａのなかで最大となる幅広部ＬＷ１を有する。同様に、コンタクト９０Ａは、コンタクト９０Ａの上端及び下端とは異なる部分に、Ｘ方向及びＹ方向の幅がコンタクト９０Ａのなかで最大となる幅広部ＬＷ１を有する。
コンタクト８０Ｂ，８０Ｃ，９０Ｂ，９０Ｃの各々の第１柱状体Ｐ１は、第１柱状体Ｐ１の上端及び下端とは異なる部分に、Ｘ方向及びＹ方向の幅が第１柱状体Ｐ１のなかで最大となる幅広部ＬＷ２を有する。コンタクト８０Ｂ，８０Ｃ，９０Ｂ，９０Ｃの各々の第２柱状体Ｐ２は、第２柱状体Ｐ２の上端及び下端とは異なる部分に、Ｘ方向及びＹ方向の幅が第２柱状体Ｐ２のなかで最大となる幅広部ＬＷ３を有する。
このような構成によっても、第１実施形態と同様に、動作速度の向上及び小型化を図ることができる。本実施形態では、コンタクト８０Ａ，９０Ａが１段構成で形成されており、コンタクト８０Ｂ，８０Ｃ，９０Ｂ，９０Ｃが２段構成で形成されているため、幅広部ＬＷ２，ＬＷ３のＺ方向の位置と、幅広部ＬＷ１のＺ方向の位置とが大きく異なりやすい。このため、コンタクト８０Ｂ，８０Ｃ，９０Ｂ，９０Ｃと、コンタクト８０Ａ，９０Ａとの間の距離を大きく確保しやすくなる。
（第２実施形態）
次に、第２実施形態の集積回路装置４について説明する。本実施形態の集積回路装置４は、第１及び第２の単結晶部６１，６２の一部がＮ＋型半導体である点で、第１実施形態とは異なる。なお以下に説明する以外の構成は、第１実施形態と同様である。
図１８は、第２実施形態の集積回路装置４を示す断面図である。本実施形態では、第１単結晶部６１は、第１部分６１ａと、第２部分６１ｂとを含む。第１部分６１ａは、Ｎ−型半導体で形成されており、第１ソース領域５２に接している。第１部分６１ａは、例えば第１ソース領域５２に含まれる不純物が拡散されることで形成される。一方で、第２部分６１ｂは、Ｎ＋型半導体で形成されており、Ｚ方向で第１部分６１ａとコンタクト８０Ｂの間に位置する。第２部分６１ｂは、コンタクトホールＣＨ１又はコンタクト８０Ｂを通してイオンが注入されることで形成される。
同様に、第２単結晶部６２は、第１部分６２ａと、第２部分６２ｂとを含む。第１部分６２ａは、Ｎ−型半導体で形成されており、第１ドレイン領域５３に接している。第１部分６２ａは、例えば第２ドレイン領域７３に含まれる不純物が拡散されることで形成される。一方で、第２部分６２ｂは、Ｎ＋型半導体で形成されており、Ｚ方向で第２部分６２ａとコンタクト８０Ｃの間に位置する。第２部分６２ｂは、コンタクトホールＣＨ１又はコンタクト８０Ｃを通してイオンが注入されることで形成される。
このような構成によっても、第１実施形態と同様に、動作速度の向上及び小型化を図ることができる。本実施形態では、第１及び第２の単結晶部６１，６２がコンタクト８０との接触部分にＮ＋半導体を有するため、第１及び第２の単結晶部６１，６２とコンタクト８０との間の電気接続性を向上させることができる。
以上、実施形態及びいくつかの変形例について説明したが、実施形態は、上記例に限定されない。例えば、置換材１０１が設けられることに代えて、最初から導電膜２１と絶縁膜２２とが積層されてもよい。コンタクト８０Ｂ，８０Ｃ，９０Ｂ，９０Ｃは、コンタクト８０Ａ，９０Ａと同様に、２つの柱状体Ｐ１，Ｐ２を有さずに、１段で形成されてもよい。また本明細書で用いられている「第１…」、「第２…」という名称は、説明の便宜のため付されたものであり、別の名称で称されてもよい。
以下、いくつかの集積回路装置について付記する。
［１］．基板と、
第１ゲート電極と、前記基板に設けられた第１ソース領域及び第１ドレイン領域とを有した第１トランジスタと、
前記基板上に配置された絶縁層と、
前記絶縁層内に設けられ、前記第１ゲート電極に面した第１コンタクトと、
前記絶縁層内に設けられ、前記第１ソース領域と前記第１ドレイン領域とのうち一方である第１領域に面した第２コンタクトと、
前記第１領域上に設けられて前記第１領域の表面に対する凸部を形成し、前記第１領域と前記第２コンタクトとの間に位置した第１単結晶部と、
を備えた集積回路装置。
［２］．［１］に記載の集積回路装置において、
前記第２コンタクトは、前記第１単結晶部に接している。
［３］．［１］に記載の集積回路装置において、
前記第１コンタクトは、前記第１ゲート電極に直接に接している。
［４］．［１］に記載の集積回路装置において、
前記絶縁層内に設けられ、前記第１ソース領域と前記第１ドレイン領域とのうち他方である第２領域に面した第３コンタクトと、
前記第１単結晶部から離れて前記第２領域上に設けられ、前記第２領域の表面に対する凸部を形成し、前記第２領域と前記第３コンタクトとの間に位置した第２単結晶部と、
をさらに備えている。
［５］．［１］に記載の集積回路装置において、
前記第１単結晶部は、ドナー又はアクセプタとなる不純物を含む。
［６］．［１］に記載の集積回路装置において、
前記第１単結晶部は、ｎ−型半導体を含む。
［７］．［１］に記載の集積回路装置において、
前記基板は、前記第１トランジスタが設けられた第１基板部と、前記第１基板部との境界に段差を有して前記第１基板部よりも厚い第２基板部とを有し、
前記第１単結晶部の高さは、前記段差の高さ以下である。
［８］．［７］に記載の集積回路装置において、
第２ゲート電極と、前記基板に設けられた第２ソース領域及び第２ドレイン領域とを有し、前記第２基板部に設けられた第２トランジスタと、
前記絶縁層内に設けられ、前記第２ゲート電極に面した第４コンタクトと、
前記絶縁層内に設けられ、前記第２ソース領域と前記第２ドレイン領域とのうち一方である第３領域に面するとともに、前記第３領域に直接に接した第５コンタクトと、
をさらに備えている。
［９］．［８］に記載の集積回路装置において、
前記第１ソース領域及び前記第１ドレイン領域は、ｎ−型半導体を含み、
前記第２ソース領域及び前記第２ドレイン領域は、ｎ＋型半導体又はｐ型半導体を含む。
［１０］．［８］に記載の集積回路装置において、
前記第１トランジスタは、少なくとも一部が前記第１ゲート電極と前記基板との間に位置した第１ゲート絶縁膜を含み、
前記第２トランジスタは、少なくとも一部が前記第２ゲート電極と前記基板との間に位置した第２ゲート絶縁膜を含み、
前記第２ゲート絶縁膜の厚さは、前記第１ゲート絶縁膜の厚さよりも薄い。
［１１］．［８］に記載の集積回路装置において、
前記第４コンタクトと前記第５コンタクトとの間の最短距離は、前記第１コンタクトと前記第２コンタクトとの間の最短距離よりも短い。

［１２］．［８］に記載の集積回路装置において、
複数の導電膜と複数の絶縁膜とが積層された積層体と、
前記積層体内に設けられ、半導体ボディと、電化蓄積膜とを含み、前記複数の導電膜との交差部分がそれぞれトランジスタとして機能する柱状体と、
をさらに備え、
前記基板から前記積層体に向かう第１方向において、前記複数の導電膜のなかで前記基板から最も離れた導電膜と前記基板との間の距離を第１距離とする場合、
前記第５コンタクトは、前記第１方向において、前記基板の表面から前記第１距離の範囲内に前記第１方向とは異なる第２方向の幅が不連続に変化する段差を有し、
前記第４コンタクトは、前記第１方向において、少なくとも前記基板の表面から前記第１距離に亘って前記第２方向の幅が連続的に変化する。
［１３］．［１２］に記載の集積回路装置において、
前記第５コンタクトは、第１柱状体と第２柱状体とを有し、
前記第１柱状体は、前記第１方向で前記基板と前記第２柱状体との間に位置するとともに、前記第２柱状体に接した第１端を有し、
前記第２柱状体は、前記第１柱状体に接した第２端を有し、
前記第２方向における前記第１柱状体の第１端の幅が前記第２方向における第２柱状体の第２端の幅よりも大きい。
［１４］．［１２］に記載の集積回路装置において、
前記第５コンタクトは、第１柱状体と第２柱状体と接合部とを有し、
前記第１柱状体、前記接合部、及び前記第２柱状体は、この順に前記第１方向に並び、
前記接合部は、前記第２柱状体に接した第１端を有し、
前記第２柱状体は、前記接合部に接した第２端を有し、
前記第２方向における前記接合部の第１端の幅が前記第２方向における第２柱状体の第２端の幅よりも大きい。
［１５］．［１］に記載の集積回路装置において、
複数の導電膜と複数の絶縁膜とが積層された積層体と、
前記積層体内に設けられ、半導体ボディと、電化蓄積膜とを含み、前記複数の導電膜との交差部分がそれぞれトランジスタとして機能する柱状体と、
をさらに備え、
前記基板から前記積層体に向かう第１方向において、前記複数の導電膜のなかで前記基板から最も離れた導電膜と前記基板との間の距離を第１距離とする場合、
前記第２コンタクトは、前記第１方向において、前記基板の表面から前記第１距離の範囲内に前記第１方向とは異なる第２方向の幅が不連続に変化する段差を有し、
前記第１コンタクトは、前記第１方向において、少なくとも前記基板の表面から前記第１距離に亘って前記第２方向の幅が連続的に変化する。
［１６］．基板の表面に対して絶縁膜を間に挟んでゲート電極を形成し、
前記基板にイオンを注入することでソース領域及びドレイン領域を形成し、
前記ゲート電極、前記ソース領域及び前記ドレイン領域を覆う第１絶縁層を形成し、
前記第１絶縁層に、前記ソース領域又は前記ドレイン領域に至る第１ホールを形成し、
前記第１ホール内に、エピタキシャル成長させた単結晶部を形成し、
前記第１ホール内に、コンタクトを形成する、
ことを含む集積回路装置の製造方法。
［１７］．［１６］に記載の集積回路装置の製造方法において、
前記単結晶部を形成した後に前記基板を加熱することで、前記ソース領域又は前記ドレイン領域から前記単結晶部にイオンを拡散させることをさらに含む。
［１８］．［１６］に記載の集積回路装置の製造方法において、
前記単結晶部を形成した後に、前記単結晶部にイオンを注入することをさらに含む。
［１９］．［１８］に記載の集積回路装置の製造方法において、
前記単結晶部にイオンを注入することは、前記コンタクトを形成した後に、前記コンタクトを通して前記単結晶部にイオンを注入することを含む。
［２０］．［１６］に記載の集積回路装置の製造方法において、
複数の導電膜又は複数の置換材と複数の絶縁膜とを積層して第１積層体を形成し、
前記第１積層体内に、第２ホールを前記第１ホールと略同時に形成し、
前記第２ホール内に、エピタキシャル成長させた単結晶部を、前記第１ホール内の前記単結晶部と略同時に形成し、
前記第２ホール内に、半導体ボディと電化蓄積膜とを含む柱状体を形成する、
ことをさらに含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１，２，３，４…集積回路装置、１０…基板、１５…第１基板部、１６…第２基板部、ＳＴ１…半導体基板の段差、２０…積層体、２１…導電膜、２２…絶縁膜、３０…絶縁層、５０…第１トランジスタ、５１…第１ゲート電極、５２…第１ソース領域、５３…第１ドレイン領域、５４…第１ゲート絶縁膜、６１…第１単結晶部、６２…第２単結晶部、７０…第２トランジスタ、７１…第２ゲート電極、７２…第２ソース領域、７３…第２ドレイン領域、７４…第２ゲート絶縁膜、８０，８０Ａ，８０Ｂ，８０Ｃ，９０，９０Ａ，９０Ｂ，９０Ｃ…コンタクト。

Claims (9)

  1. 基板と、
    第１ゲート電極と、前記基板に設けられた第１ソース領域及び第１ドレイン領域とを有した第１トランジスタと、
    前記基板上に配置された絶縁層と、
    前記絶縁層内に設けられ、前記第１ゲート電極に面した第１コンタクトと、
    前記絶縁層内に設けられ、前記第１ソース領域と前記第１ドレイン領域とのうち一方である第１領域に面した第２コンタクトと、
    前記第１領域上に設けられて前記第１領域の表面に対する凸部を形成し、前記第１領域と前記第２コンタクトとの間に位置した第１単結晶部と、
    を備えた集積回路装置。
  2. 前記絶縁層内に設けられ、前記第１ソース領域と前記第１ドレイン領域とのうち他方である第２領域に面した第３コンタクトと、
    前記第１単結晶部から離れて前記第２領域上に設けられ、前記第２領域の表面に対する凸部を形成し、前記第２領域と前記第３コンタクトとの間に位置した第２単結晶部と、
    をさらに備えた請求項１に記載の集積回路装置。
  3. 前記第１単結晶部は、ドナー又はアクセプタとなる不純物を含む、
    請求項１又は２に記載の集積回路装置。
  4. 前記第１単結晶部は、ｎ−型半導体を含む、
    請求項１〜３のいずれか一項に記載の集積回路装置。
  5. 前記基板は、前記第１トランジスタが設けられた第１基板部と、前記第１基板部との境界に段差を有して前記第１基板部よりも厚い第２基板部とを有し、
    前記第１単結晶部の高さは、前記段差の高さ以下である、
    請求項１〜４のいずれか一項に記載の集積回路装置。
  6. 第２ゲート電極と、前記基板に設けられた第２ソース領域及び第２ドレイン領域とを有し、前記第２基板部に設けられた第２トランジスタと、
    前記絶縁層内に設けられ、前記第２ゲート電極に面した第４コンタクトと、
    前記絶縁層内に設けられ、前記第２ソース領域と前記第２ドレイン領域とのうち一方である第３領域に面するとともに、前記第３領域に直接に接した第５コンタクトと、
    をさらに備えた請求項５に記載の集積回路装置。
  7. 複数の導電膜と複数の絶縁膜とが積層された積層体と、
    前記積層体内に設けられ、半導体ボディと、電化蓄積膜とを含み、前記複数の導電膜との交差部分がそれぞれトランジスタとして機能する柱状体と、
    をさらに備え、
    前記基板から前記積層体に向かう第１方向において、前記複数の導電膜のなかで前記基板から最も離れた導電膜と前記基板との間の距離を第１距離とする場合、
    前記第５コンタクトは、前記第１方向において、前記基板の表面から前記第１距離の範囲内に前記第１方向とは異なる第２方向の幅が不連続に変化する段差を有し、
    前記第４コンタクトは、前記第１方向において、少なくとも前記基板の表面から前記第１距離に亘って前記第２方向の幅が連続的に変化する、
    請求項６に記載の集積回路装置。
  8. 複数の導電膜と複数の絶縁膜とが積層された積層体と、
    前記積層体内に設けられ、半導体ボディと、電化蓄積膜とを含み、前記複数の導電膜との交差部分がそれぞれトランジスタとして機能する柱状体と、
    をさらに備え、
    前記基板から前記積層体に向かう第１方向において、前記複数の導電膜のなかで前記基板から最も離れた導電膜と前記基板との間の距離を第１距離とする場合、
    前記第２コンタクトは、前記第１方向において、前記基板の表面から前記第１距離の範囲内に前記第１方向とは異なる第２方向の幅が不連続に変化する段差を有し、
    前記第１コンタクトは、前記第１方向において、少なくとも前記基板の表面から前記第１距離に亘って前記第２方向の幅が連続的に変化する、
    請求項１〜７のいずれか一項に記載の集積回路装置。
  9. 基板の表面に対して絶縁膜を間に挟んでゲート電極を形成し、
    前記基板にイオンを注入することでソース領域及びドレイン領域を形成し、
    前記ゲート電極、前記ソース領域及び前記ドレイン領域を覆う第１絶縁層を形成し、
    前記第１絶縁層に、前記ソース領域又は前記ドレイン領域に至る第１ホールを形成し、
    前記第１ホール内に、エピタキシャル成長させた単結晶部を形成し、
    前記第１ホール内に、コンタクトを形成する、
    ことを含む集積回路装置の製造方法。
JP2018172830A 2018-09-14 2018-09-14 集積回路装置及び集積回路装置の製造方法 Pending JP2021192396A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2018172830A JP2021192396A (ja) 2018-09-14 2018-09-14 集積回路装置及び集積回路装置の製造方法
TW108108005A TWI709228B (zh) 2018-09-14 2019-03-11 積體電路裝置及積體電路裝置之製造方法
CN201980001614.2A CN111213238B (zh) 2018-09-14 2019-03-12 集成电路装置及集成电路装置的制造方法
SG11201908298YA SG11201908298YA (en) 2018-09-14 2019-03-12 Integrated circuit device and method of manufacturing integrated circuit device
PCT/JP2019/009924 WO2020054109A1 (ja) 2018-09-14 2019-03-12 集積回路装置及び集積回路装置の製造方法
US16/492,342 US11201219B2 (en) 2018-09-14 2019-03-12 Integrated circuit device and method of manufacturing integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018172830A JP2021192396A (ja) 2018-09-14 2018-09-14 集積回路装置及び集積回路装置の製造方法

Publications (1)

Publication Number Publication Date
JP2021192396A true JP2021192396A (ja) 2021-12-16

Family

ID=69777087

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018172830A Pending JP2021192396A (ja) 2018-09-14 2018-09-14 集積回路装置及び集積回路装置の製造方法

Country Status (6)

Country Link
US (1) US11201219B2 (ja)
JP (1) JP2021192396A (ja)
CN (1) CN111213238B (ja)
SG (1) SG11201908298YA (ja)
TW (1) TWI709228B (ja)
WO (1) WO2020054109A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021141276A (ja) * 2020-03-09 2021-09-16 キオクシア株式会社 半導体記憶装置
WO2022151338A1 (en) 2021-01-15 2022-07-21 Yangtze Memory Technologies Co., Ltd. Vertical memory devices
TW202236453A (zh) * 2021-03-10 2022-09-16 新加坡商發明與合作實驗室有限公司 內連線結構及其製造方法
US20220293743A1 (en) * 2021-03-10 2022-09-15 Invention And Collaboration Laboratory Pte. Ltd. Manufacture method for interconnection structure
JP2022190984A (ja) 2021-06-15 2022-12-27 キオクシア株式会社 半導体装置およびその製造方法
KR102767915B1 (ko) * 2021-08-23 2025-02-12 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스 및 이를 형성하기 위한 방법

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100519948B1 (ko) * 2003-05-20 2005-10-10 엘지.필립스 엘시디 주식회사 비정질 실리콘의 결정화 공정 및 이를 이용한 스위칭 소자
JP2005024087A (ja) 2003-06-13 2005-01-27 Calsonic Kansei Corp 自動変速機のセレクトアシスト装置
US6906360B2 (en) * 2003-09-10 2005-06-14 International Business Machines Corporation Structure and method of making strained channel CMOS transistors having lattice-mismatched epitaxial extension and source and drain regions
JP4837902B2 (ja) * 2004-06-24 2011-12-14 富士通セミコンダクター株式会社 半導体装置
US7332439B2 (en) * 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US7851859B2 (en) * 2006-11-01 2010-12-14 Samsung Electronics Co., Ltd. Single transistor memory device having source and drain insulating regions and method of fabricating the same
JP4552926B2 (ja) 2006-11-20 2010-09-29 エルピーダメモリ株式会社 半導体装置及び半導体装置の製造方法
JP2009043897A (ja) * 2007-08-08 2009-02-26 Toshiba Corp 半導体装置およびその製造方法
JP2009295694A (ja) * 2008-06-03 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8212336B2 (en) * 2008-09-15 2012-07-03 Acorn Technologies, Inc. Field effect transistor source or drain with a multi-facet surface
JP2011253857A (ja) * 2010-05-31 2011-12-15 Elpida Memory Inc 半導体装置およびその製造方法
TW201312757A (zh) * 2011-09-14 2013-03-16 Hon Hai Prec Ind Co Ltd 薄膜電晶體結構及其製造方法
US9230987B2 (en) * 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
KR102066925B1 (ko) * 2013-08-30 2020-01-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9748364B2 (en) * 2015-04-21 2017-08-29 Varian Semiconductor Equipment Associates, Inc. Method for fabricating three dimensional device
EP3298628A4 (en) * 2015-05-19 2019-05-22 INTEL Corporation SEMICONDUCTOR COMPONENTS WITH INCREASED DOTED CRYSTALLINE STRUCTURES
US9859422B2 (en) * 2015-05-28 2018-01-02 Sandisk Technologies Llc Field effect transistor with elevated active regions and methods of manufacturing the same
US9691781B1 (en) * 2015-12-04 2017-06-27 Sandisk Technologies Llc Vertical resistor in 3D memory device with two-tier stack
JP2017107938A (ja) * 2015-12-08 2017-06-15 株式会社東芝 半導体装置およびその製造方法
TWI622131B (zh) * 2016-03-18 2018-04-21 Toshiba Memory Corp Semiconductor memory device and method of manufacturing same
JP6629159B2 (ja) * 2016-09-16 2020-01-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2018049968A (ja) 2016-09-23 2018-03-29 東芝メモリ株式会社 集積回路装置及びその製造方法
US10115735B2 (en) * 2017-02-24 2018-10-30 Sandisk Technologies Llc Semiconductor device containing multilayer titanium nitride diffusion barrier and method of making thereof

Also Published As

Publication number Publication date
CN111213238B (zh) 2023-12-22
TW202011573A (zh) 2020-03-16
SG11201908298YA (en) 2020-04-29
US11201219B2 (en) 2021-12-14
CN111213238A (zh) 2020-05-29
WO2020054109A1 (ja) 2020-03-19
US20210167176A1 (en) 2021-06-03
TWI709228B (zh) 2020-11-01

Similar Documents

Publication Publication Date Title
JP2021192396A (ja) 集積回路装置及び集積回路装置の製造方法
KR102671462B1 (ko) 후면 소스 콘택트를 가지는 3차원 메모리 디바이스
CN111566816B (zh) 用于形成具有背面源极触点的三维存储器件的方法
US8994087B2 (en) Semiconductor device and method for manufacturing the same
TW202207375A (zh) 用於形成具有用於階梯區域的支撐結構的三維記憶體元件的方法
CN107195632A (zh) 半导体装置及其制造方法
TWI698004B (zh) 半導體記憶體裝置
CN112272868B (zh) 具有用于阶梯区域的支持结构的三维存储器件
US20160064041A1 (en) Semiconductor memory device and method for manufacturing same
TW201830668A (zh) 半導體記憶裝置及其製造方法
US11127640B2 (en) Semiconductor device and method of manufacturing the same
CN112530957B (zh) 半导体存储装置
JP6110081B2 (ja) 半導体装置
TWI789789B (zh) 半導體裝置及其製造方法
US20210202524A1 (en) Semiconductor memory device
TWI779318B (zh) 三維記憶體元件及其製作方法
TW202230689A (zh) 半導體裝置
US9006812B2 (en) Nonvolatile semiconductor memory device and method for manufacturing the same
TWI764029B (zh) 半導體裝置
CN108630702A (zh) 半导体存储装置及其制造方法
CN105552032B (zh) 存储元件的制造方法
JP6343052B2 (ja) 半導体装置
US20130248978A1 (en) Semiconductor device and method of manufacturing the same