JP2021190779A - Ｐｌｌ回路 - Google Patents

Abstract

【課題】固体撮像装置へのコンパクトな搭載が可能なＰＬＬ回路を提供する。【解決手段】ＰＬＬ回路は、固体撮像装置を構成する半導体チップの電源を用いて動作する発振回路と、パラメータによって制御されるＰＬＬと、モニタ対象に少なくとも電源の電圧を含むモニタ部と、モニタ部のモニタ結果に基づいてパラメータを補正する補正部と、を備え、ＰＬＬは、発振回路の発振クロック信号から得られる基準クロック信号と補正部によって補正されたパラメータとに基づいて定められるＰＬＬクロック信号を生成する。【選択図】図２

Description

本開示は、ＰＬＬ回路に関する。

非特許文献１は、ＭＥＭＳ発振回路の温度変動による周波数ずれを補正する手法を提案する。

Samira Zaliasl他著、「A 3 ppm 1.5 × 0.8 mm2 1.0 μA 32.768 kHz MEMS-Based Oscillator」、IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 50, NO. 1, JANUARY 2015 Robert Bogdan Staszewski他著、「Phase-Domain All-Digital Phase-Locked Loop」、IEEE Transactions on CIRCUITS AND SYSTEMS-II, EXPRESS BRIEF, VOL.52, No.3, MARCH 2005 Robert Bogdan Staszewski他著、「1.3V 20ps Time-to-Digital Converter for Frequency Synthesis in 90-nm CMOS」、IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-II, EXPRESS BRIEFS, VOL.53, No.3, MARCH 2006 Robert Bogdan Staszewski他著、「A First Multigigahertz Digitally Controlled Oscillator for Wireless Applications」、IEEE TRANSACTIONS ON MICROWAVE THEORY AND TECHNIQUES, VOL.51, No.11, NOVEMBER 2003

発振回路は、例えば、固体撮像装置（イメージセンサ）等の電子機器に搭載される。発振回路の電源として、固体撮像装置を構成する半導体チップの電源を用いれば、コンパクトな搭載が可能になると考えられる。しかしながら、電源電圧の変動により、発振回路に周波数ずれが生じる。この問題について、非特許文献１では検討は行われていない。

本開示の一側面は、固体撮像装置へのコンパクトな搭載が可能なＰＬＬ回路を提供することを目的とする。

本開示の一側面に係るＰＬＬ回路は、固体撮像装置を構成する半導体チップの電源を用いて動作する発振回路と、パラメータによって制御されるＰＬＬと、モニタ対象に少なくとも電源の電圧を含むモニタ部と、モニタ部のモニタ結果に基づいてパラメータを補正する補正部と、を備え、ＰＬＬは、発振回路の発振クロック信号から得られる基準クロック信号と補正部によって補正されたパラメータとに基づいて定められるＰＬＬクロック信号を生成する。

実施形態に係るＰＬＬ回路が搭載される固体撮像装置の概略構成の例を示す図である。 ＰＬＬ回路の概略構成の例を示す図である。 発振回路の概略構成の例を示す図である。 発振回路の概略構成の例を示す図である。 発振回路の概略構成の例を示す図である。 発振回路の概略構成の例を示す図である。 発振回路の概略構成の例を示す図である。 ディジタルＰＬＬの概略構成の例を示す図である。 電源の電圧変動による周波数への影響を模式的に示す図である。 発振回路の温度変動による周波数への影響を模式的に示す図である。 時分割モニタの例を示す図である。 時分割モニタの例を示す図である。 時分割モニタの例を示す図である。 時分割モニタの例を示す図である。 周波数ずれの補正を模式的に示す図である。 周波数ずれの補正を模式的に示す図である。 周波数ずれの補正を模式的に示す図である。 補正係数の取得方法の例を示すフローチャートである。 ＰＬＬ回路の概略構成の例を示す図である。 イメージセンサシステムの概略構成の例を示す図である。 イメージセンサシステムの概略構成の例を示す図である。 イメージセンサシステムの概略構成の例を示す図である。 イメージセンサシステムの概略構成の例を示す図である。 イメージセンサシステムの概略構成の例を示す図である。 イメージセンサシステムの概略構成の例を示す図である。 発振回路の概略構成の例を示す図である。 補正部の概略構成の例を示す図である。

以下に、本開示の実施形態について図面に基づいて詳細に説明する。同一の部位には同一の符号を付することにより重複する説明を省略する。

以下に示す項目順序に従って本開示を説明する。
１． はじめに
２． 実施形態
３． 効果

１． はじめに
例えば固体撮像装置のようなモバイル電子機器を構成するＬＳＩ等の半導体チップにおいては、基準クロックが必須である。一般に、基準クロックは、主に水晶発振回路（水晶発振器）を用いて生成される。水晶発振回路の周波数精度は高いが、サイズ（物理的な大きさ）が大きくなる。したがって、水晶発振回路よりも小型化された発振回路を用いて基準クロックを生成することへの要望が存在する。小型化された発振回路においては、先に述べたように、半導体チップの電源を発振回路の電源としても用いることが考えられる。ただし、電源電圧の変動により、発振回路の周波数にずれが生じる。

以上のことから、水晶発振回路よりも小型化された（例えばオンチップ構成の）発振回路において、電源電圧の変動による発振回路の周波数ずれを改善する技術が望まれる。

２． 実施形態
図１は、実施形態に係るＰＬＬ回路が搭載される固体撮像装置の概略構成の例を示す図である。ＰＬＬ回路が生成するクロック信号は、固体撮像装置のさまざまな箇所で用いられる。

図１に例示される固体撮像装置３は、ＣＭＯＳイメージセンサである。固体撮像装置３は、半導体チップ１及び半導体チップ２は、固体撮像装置３を構成するように積層される。

半導体チップ１は、画素チップである。半導体チップ１には、画素アレイ部１ａ（画素部）が形成される。画素アレイ部１ａは、２次元配置された複数の画素１ｂを含む。各画素１ｂは、図示しない光電変換素子を含んで構成される。半導体チップ１の周縁部には、パッド部１ｃ及びビア部１ｄが設けられる。パッド部１ｃは、半導体チップ１と半導体チップ１の外部との間の電気的接続に用いられる。ビア部１ｄは、半導体チップ１と半導体チップ２との間の電気的接続に用いられる。例えば、各画素１ｂから読み出される画素信号（ここではアナログ信号）が、ビア部１ｄを介して半導体チップ２に伝送される。図１に示される例では、パッド部１ｃは、画素アレイ部１ａを挟んで両側に設けられる一対のパッド部である。ビア部１ｄは、画素アレイ部１ａを挟んで両側に設けられる一対のビア部である。なお、半導体チップ２にパッド部を設けて半導体チップ１を開口し、半導体チップ２側のパッドへボンディングする構成、半導体チップ２からＴＳＶ(Through Silicon Via)により基板実装する構成等が採用されてもよい。

半導体チップ２は、回路チップであってよい。半導体チップ２には、各画素１ｂを駆動する図示しない駆動部の他に、信号処理部２ａ、メモリ部２ｂ、データ処理部２ｃ、インタフェース部２ｄ及び制御部２ｅ等の周辺回路部が形成される。各回路には、図１には図示しない電源からの電力が供給され、この電源は、後述の図２等において電源ＶＤＤとして図示される。

信号処理部２ａは、各画素１ｂの画素信号を処理する。処理には、ＡＤ変換等が含まれる。メモリ部２ｂは、信号処理部２ａによって処理された画素信号（画素データ）を格納する。データ処理部２ｃは、データ処理部２ｃに格納された画素データを順に読出し、インタフェース部２ｄに送る。インタフェース部２ｄは、所与の規格に応じた形式で画素データを半導体チップ２外に出力する高速インタフェースであってよい。

制御部２ｅは、与えられる水平同期信号ＸＨＳ、垂直同期信号ＸＶＳ、及び、マスタークロックＭＣＫ等の基準クロックに基づいて、これまで述べた駆動部、信号処理部２ａ、メモリ部２ｂ、データ処理部２ｃ及びインタフェース部２ｄ等の動作を、半導体チップ１の回路（画素アレイ部１ａ等）との同期をとりながら制御する。制御部２ｅは、後述のＰＬＬ回路４（図２）の制御も行いうる。

半導体チップ１と半導体チップ２との積層構造を備える半導体チップ１においては、半導体チップ１は、画素アレイ部１ａのサイズ（面積）に近づけることができ、したがって、半導体チップ全体のサイズを小さくすることができる。また、半導体チップ１において画素１ｂの形成に適したプロセスを適用し、半導体チップ２において信号処理部２ａ等の周辺回路の形成に適したプロセスを適用することができるので、プロセスの最適化を図ることもできる。

ＡＤ変換等の処理を行う信号処理部２ａをはじめとした周辺回路部分が半導体チップ２に（同一基板に）構成されることで、高速処理が実現される。別々の半導体チップ間でデジタルデータ伝送を行うと、寄生容量などの影響によるクロック遅延が発生して高速処理の妨げとなる可能性があるが、そのような問題も生じない。

例えば以上説明したＡＤ変換処理を行う信号処理部２ａ、インタフェース部２ｄ及び制御部２ｅ等に供給される基準クロックの生成に、実施形態に係るＰＬＬ回路が用いられる。ＰＬＬ回路について、図２以降を参照して説明する。

図２は、実施系形態に係るＰＬＬ回路の概略構成の例を示す図である。例示されるＰＬＬ回路４は、発振回路５と、分周器６（Ｄｉｖｉｄｅｒ）と、ＰＬＬ７（Phase Locked Loop）と、モニタ部８と、補正部９とを含む。

発振回路５は、源信に相当し、電源ＶＤＤの電圧に基づいて動作する。電源ＶＤＤは、固体撮像装置３を構成するチップ（例えば図１の半導体チップ２）の電源である。発振回路５は、半導体チップ２と電源を共通に用いることが可能な程度の小さなサイズを有する。発振回路５は、例えば水晶発振回路よりも小型である。発振回路５は、半導体チップ２に集積化されてもよい。発振回路５は、小型化に適した小さい回路定数を有することにより、水晶発振周波数よりも高い周波数（例えばＧＨｚオーダ）で発振しうる。以下では、発振回路５はクロック信号を発生するものとして説明する。発振回路５の発振信号を、クロック信号ＯＳＣＬＫと称し図示する。発振回路５のいくつかの構成例について、図３〜７を参照して説明する。

図３〜図７は、発振回路の概略構成の例を示す図である。発振回路の動作原理自体は公知であるので、以下では詳細な説明は行わず、構成の例を端的に説明する。

図３〜図５には、ＬＣ発振回路が例示される。図３に例示される発振回路５１は、電源ＶＤＤの電圧で動作するシングルエンド回路である。増幅器５１１の出力端は、互いに並列接続されたコイル５１２及びコンデンサ５１３を介して、増幅器５１１の入力端に接続される。

図４に例示される発振回路５２は、電源ＶＤＤの電圧に基づいて動作する差動回路である。トランジスタ５２１ａ及びトランジスタ５２１ｂ（一対の差動トランジスタ）の一方トランジスタの出力端（この例ではドレイン）は、互いに並列接続されたコイル５２２及びコンデンサ５２３を介して、他方のトランジスタの入力端（この例ではゲート）に接続される。抵抗器５２４はトランジスタ５２１ａ及びトランジスタ５２１ｂの他方の出力端（この例ではソース）とグラウンドとの間に接続される。抵抗器５２５は、電源ＶＤＤとコイル５２２との間に接続される。

図５に例示される発振回路５３は、発振回路５２（図４）と比較して、抵抗器５２４及び抵抗器５２５を備えない一方で、電流源５３６を備える点において相違する。電流源５３６は、トランジスタ５２１ａ及びトランジスタ５２１ｂのソースからグラウンドに向かって電流が流れるように、トランジスタ５２１ａ及びトランジスタ５２１ｂとグラウンドとの間に接続される。

図６には、電源ＶＤＤの電圧に基づいて動作するＲＩＮＧ（ＲＣ）発振回路が例示される。縦続接続された奇数の数（この例では３個）のＮＯＴ回路５４１それぞれの出力端が、互いに並列に設けられたコンデンサ５４２及び抵抗器５４３を介して、グラウンドに接続される。なお、各ＮＯＴ回路５４１の電源ＶＤＤは、同じ電源（共通電源）であってよい。

上述の図３〜図６を参照して説明したような発振回路は、例えば、オンチップの回路素子（コイル、コンデンサ、抵抗器）で構成可能であり、外部部品を不要とすることができる。したがって、水晶発振回路よりも小型化が可能である。このメリットは、とくに発振周波数が高くなるほどコイル及びコンデンサの面積が小さくなるので、顕在化する。

図７には、電源ＶＤＤの電圧に基づいて動作するＭＥＭＳ発振回路が例示される。図７に例示される発振回路５５では、増幅器５５１の出力端が、ＭＥＭＳ５５２を介して、増幅器５５１の入力端に接続される。電源ＶＤＤの電圧は、チャージポンプ５５３によって昇圧された後、ＭＥＭＳ５５２に印加される。電源ＶＤＤの電圧が例えば１Ｖ〜５Ｖ程度しかないのに対し、ＭＥＭＳ５５２の駆動には例えば１０Ｖ程度の電圧が必要だからである。チャージポンプ５５３によって昇圧された電圧は、レベルシフタ５５４によって降圧され、再び電源ＶＤＤの電圧に戻る。降圧後の電圧は、後述のモニタ部８（図２）によって電源ＶＤＤの電圧としてモニタされうる。このようなＭＥＭＳ発振回路も、水晶発振回路よりも小型化が可能であり、例えば半導体チップ２（図１）の近傍に設けられてよい。

図３〜図７を参照して説明した発振回路は、発振回路５の例示に過ぎず、これら以外にも、さまざまな構成の発振回路が、発振回路５として用いられてよい。

図２に戻り、分周器６は、発振回路５のクロック信号ＯＳＣＬＫを分周する。分周器６によって分周された信号を、クロック信号ＲＥＦＣＬＫと称し図示する。クロック信号ＲＥＦＣＬＫは、ＰＬＬ７の基準クロックとして用いられる。分周器６によってクロック信号ＯＳＣＬＫを分周するのは、先に述べた様に、クロック信号ＯＳＣＬＫの周波数が、例えば水晶発振周波数よりもかなり高い周波数でありうるからである。分周の必要がない場合には、ＰＬＬ回路４は、分周器６を備えていなくてもよい。この場合には、発振回路５のクロック信号ＯＳＣＬＫそのものが、クロック信号ＲＥＦＣＬＫになる。

ＰＬＬ７は、クロック信号ＰＬＬＣＬＫを生成する。クロック信号ＰＬＬＣＬＫは、クロック信号ＲＥＦＣＬＫと、ＦＣＷ（Frequency Command Word）パラメータとに基づいて定められる。ＦＣＷパラメータは、クロック信号ＲＥＦＣＬＫの周波数に対するクロック信号ＰＬＬＣＬＫの周波数の比率を指定する数値である。ＦＣＷパラメータは、ＰＬＬ７の外部から与えられる。ＰＬＬ回路４が固体撮像装置３（図１）に適用される場合、ＦＣＷパラメータは、例えば固体撮像装置３の制御部２ｅから与えられる。ＦＣＷパラメータに示される数値範囲は、ＦＣＷパラメータのパラメータ長（ビット数）に応じて定められる。例えばＰＬＬ７がアナログＰＬＬの場合、ΔΣ変調を用いて分解能を向上させるため、ＦＣＷパラメータは、２〜３ビット程度のパラメータ長を有しうる。ＰＬＬ７がディジタルＰＬＬの場合、ＦＣＷパラメータは、アナログＰＬＬよりも長い、２０ビット程度のパラメータ長を有しうる。パラメータ長が大きいほど（ビット数が多いほど）、クロック信号ＰＬＬＣＬＫの周波数制御分解能が向上する。

一実施形態において、ＰＬＬ７は、ディジタルＰＬＬである。ディジタルＰＬＬにおいては、アナログＰＬＬで使用されるΔΣを活用したＤｉｖｉｄｅｒが不要になる。このため、アナログＰＬＬのようにΔΣで発生する高帯域ノイズを低減するためにＰＬＬの帯域を狭める必要が無く、位相ノイズの増加が抑制される。ディジタルＰＬＬの構成の例について、図８を参照して説明する。

図８は、ディジタルＰＬＬの概略構成の例を示す図である。例示されるディジタルＰＬＬ７１は、例えば非特許文献２に示されるように、ＡＤＰＬＬ（All Digital PLL）等とも称され、ＤＣＯ（Digitally Controlled Oscillator）及びＴＤＣ（Time to Digital Converter）のみがアナログ回路であり、その他（すなわち大部分）がディジタル回路である。ディジタルＰＬＬ７１は、クロック信号ＲＥＦＣＬＫにＦＣＷパラメータを乗じた周波数の信号を、クロック信号ＰＬＬＣＬＫとして生成する。

図示されるＡｃｃｕｍｕｌａｔｏｒ１及びＡｃｃｕｍｕｌａｔｏｒ２は、Ｃｏｕｎｔｅｒ回路と同義である。Ａｃｃｕｍｕｌａｔｏｒ１は、ＦＣＷパラメータが入力される低速動作のＡｃｃｕｍｕｌａｔｏｒである。Ａｃｃｕｍｕｌａｔｏｒ２は、ＤＣＯのクロック（クロック信号ＰＬＬＣＬＫに相当）が入力される高速動作のＡｃｃｕｍｕｌａｔｏｒである。Ａｃｃｕｍｕｌａｔｏｒ１及びＡｃｃｕｍｕｌａｔｏｒ２は、いずれも、クロック信号ＲＥＦＣＬＫのクロックごとにディジタルコードを出力する。

Ａｃｃｕｍｕｌａｔｏｒ１は、１クロックごとにカウントアップする値を設定でき、その設定値が、ＦＣＷパラメータである。ＦＣＷパラメータがディジタルワードであるので、ｂｉｔ幅を広く持つことで少数を含む値（例えば４．２５等）も設定可能である。クロック信号ＲＥＦＣＬＫの周波数でカウントアップすることから、Ａｃｃｕｍｕｌａｔｏｒ１の出力コードは、基準となる位相情報となる。

Ａｃｃｕｍｕｌａｔｏｒ２は、クロック信号ＲＥＦＣＬＫごとにＤＣＯクロックのカウント値を出力する。ＤＣＯの１クロックごとにカウントアップすることから、Ａｃｃｕｍｕｌａｔｏｒ２は、ＤＣＯの１周期単位で位相を検知する。１周期以下の周期（位相）の検知は、より細かい時間を計測可能なＴＤＣが役割を担う。

Ａｃｃｕｍｕｌａｔｏｒ２とＴＤＣの出力コードを足し合わせたコードが、ＤＣＯの位相情報となる。Ａｃｃｕｍｕｌａｔｏｒ１の出力コードからＡｃｃｕｍｕｌａｔｏｒ２及びＴＤＣの出力コードを差し引いたコードが、クロック信号ＲＥＦＣＬＫとＤＣＯクロックの間の位相誤差情報となる。ＤＣＯの周波数が所望の周波数からずれていれば位相誤差が大きくなるが、この位相誤差が小さくなるようにフィードバック制御が行われる。

ＬｏｏｐＦｉｌｔｅｒは、量子化誤差の影響を低減する。量子化誤差は、ＴＤＣが有限の分解能を持つことから生じる。量子化誤差は、ＡＤＣの量子化誤差と同様に、ノイズスペクトルが低周波数から高周波数まで一様に発生する。ＬｏｏｐＦｉｌｅｒによって帯域制限されることで、量子化誤差の影響が低減する。ＬｏｏｐＦｉｌｔｅｒの出力は、ＤＣＯの周波数を所望の周波数になるようなノイズの少ないコードになる。ＬｏｏｐＦｉｌｔｅｒにはフィードバックループの安定性を制御する役割もあり、ループが安定になるようなｐｏｌｅやｚｅｒｏの値が設定される。

クロック信号ＲＥＦＣＬＫの周波数をＦ_ＲＥＦとし、ＦＣＷパラメータの値をＦＣＷとし、ＤＣＯクロックの周波数をＦ_ＤＣＯとすると、Ｆ_ＤＣＯ＝ＦＣＷ×Ｆ_ＲＥＦという関係が成立する。このことから理解されるように、ＦＣＷパラメータは、クロック信号ＲＥＦＣＬＫの周波数で規格化されたディジタルワードで表現する周波数ともいえる。ＦＣＷパラメータの情報を積分するＡｃｃｕｍｕｌａｔｏｒ１の出力コードが、基準となる位相情報になることも改めて理解される。

最後に、ＴＤＣ及びＤＣＯの構成例について述べる。ＴＤＣは、例えば非特許文献３に示されるように、インバータなどによる遅延素子（Delay素子）と、遅延素子ごとに接続されるフリップフロップ回路から構成される。ＤＣＯのクロックを遅延素子で遅延させ、クロック信号ＲＥＦＣＬＫの立ち上がりのタイミングでフリップフロップ回路にデータが取り込まれる。フリップフロップ回路の読出しデータから、エッジの位置を読み出すことができる。ＴＤＣの時間分解能は、遅延素子の遅延時間となる。ＤＣＯは、例えば非特許文献４に示されるように、ディジタルコードに応じて容量バンクの値を制御するように構成される。容量バンクは、コイル（インダクタ）に並列に接続される複数のコンデンサ（キャパシタ）を示し、ディジタルコードに応じてスイッチを制御し、並列に接続されるコンデンサの数を変化させる。容量値の変化により、周波数が制御される。コイル及びコンデンサ以外にも、周波数制御可能なさまざまな構成が用いられてよい。

なお、図８に示されるディジタルＰＬＬ７１はディジタルＰＬＬの一例に過ぎず、これ以外のさまざまな構成のディジタルＰＬＬがＰＬＬ７として用いられてよい。

図２に戻り、発振回路５のクロック信号ＯＳＣＬＫの周波数は、電源ＶＤＤの電圧変動及び発振回路５の温度変動の影響を受けて変化する。クロック信号ＲＥＦＣＬＫの周波数、ひいてはクロック信号ＰＬＬＣＬＫの周波数も影響を受ける。これについて、図９及び図１０を参照して説明する。

図９は、電源の電圧変動による周波数への影響を模式的に示す図である。グラフの横軸は電源ＶＤＤの電圧を示し、縦軸は周波数を示す。図９に示されるように、電源ＶＤＤが変化すると、周波数も変化する。すなわち、電源ＶＤＤの電圧変動により、クロック信号ＯＳＣＬＫ、クロック信号ＲＥＦＣＬＫ、ひいてはクロック信号ＰＬＬＣＬＫに周波数ずれが生じる（周波数誤差が生じる）。

図１０は、発振回路の温度変動による周波数への影響を模式的に示す図である。グラフの横軸は発振回路５の温度を示し、縦軸は周波数を示す。図１０に示されるように、発振回路５の温度が変化すると、周波数も変化する。すなわち、発振回路５の温度変動により、クロック信号ＯＳＣＬＫ、クロック信号ＲＥＦＣＬＫ、ひいてはクロック信号ＰＬＬＣＬＫに周波数ずれが生じる。水晶発振回路との比較例について述べると、例えば−４０℃〜１２０℃の温度範囲において、水晶発振回路の周波数ずれが数十ｐｐｍ程度であるのに対し、ＬＣ発振回路（図３〜図５等）の周波数ずれは数千ｐｐｍ程度である。

電圧変動及び温度変動によるクロック信号ＰＬＬＣＬＫの周波数ずれは、次に説明するモニタ部８及び補正部９によって低減される。

モニタ部８は、発振回路５のさまざまな状態をモニタする。図２に示される例では、モニタ部８のモニタ対象は、電源ＶＤＤの電圧及び発振回路５の温度を含む。モニタされる電源ＶＤＤの電圧を、モニタ電圧Ｖと称し図示する。モニタされる発振回路５の温度を、モニタ温度Ｔと称し図示する。モニタ電圧Ｖ及びモニタ温度Ｔをモニタするための構成として、モニタ部８は、スイッチ８１と、フィルタ８２と、温度センサ８３と、スイッチ８４と、ＡＤ変換器８５と、セレクタ８６と、フィルタ８７と、フィルタ８８と、ＮＯＴ回路８９とを含む。

モニタ電圧Ｖ及びモニタ温度Ｔは、ＡＤ変換器８５によって、ディジタル電圧値として取得（検出）される。モニタ電圧Ｖは、電源ＶＤＤの電圧がスイッチ８１及びフィルタ８２を介してＡＤ変換器８５に入力されることにより、取得される。フィルタ８２（この例ではアナログフィルタ）は、電源ＶＤＤの電圧に高周波成分が含まれることにより発生するエイリアスを抑制する。モニタ温度Ｔは、発振回路５に対して設けられた温度センサ８３の出力（この例ではアナログ値）がスイッチ８４を介してＡＤ変換器８５に入力されることにより、取得される。なお、温度センサ８３とＡＤ変換器８５との間にも、図示しないフィルタ（アナログフィルタ）が設けられてよい。また、混入しうる回路ノイズ（ＤＣ付近のノイズを除く）を除去するように、図示しないディジタルフィルタがＡＤ変換器８５の後段に設けられてもよい。ＡＤ変換器８５によって取得されたモニタ電圧Ｖは、セレクタ８６及びフィルタ８７を介して、補正部９に入力される。モニタ温度Ｔは、セレクタ８６及びフィルタ８８を介して、補正部９に入力される。

スイッチ８１、スイッチ８４及びセレクタ８６は、制御信号ＣＳ１によって制御される。制御信号ＣＳ１は、ＰＬＬ回路４の外部、例えば固体撮像装置３の制御部２ｅ等から与えられる。この例では、セレクタ８６は、マルチプレクサ（ＭＵＸ）である。スイッチ８４及びセレクタ８６には、制御信号ＣＳ１が直接供給される。スイッチ８１には、制御信号ＣＳ１がＮＯＴ回路８９を介して供給される。スイッチ８１及びスイッチ８４が排他的に切替わることにより、モニタ電圧Ｖ及びモニタ温度Ｔが時分割モニタされる。時分割モニタは、さまざまな態様で実施されてよい。いくつかの例について、図１１〜図１４を参照して説明する。

図１１〜図１４は、時分割モニタの例を示す図である。図１１及び図１２に示される例では、モニタ電圧Ｖ及びモニタ温度Ｔのモニタが連続動作するように、モニタ電圧Ｖのモニタ期間及びモニタ温度Ｔのモニタ期間が設定される。図１１に示される例では、モニタ温度Ｔのモニタ期間は、モニタ電圧Ｖのモニタ期間よりも短い。図１２に示されるようにモニタ温度Ｔのモニタ期間とモニタ電圧Ｖのモニタ期間とが等しく設定されてもよい。図１３に示される例では、モニタ電圧Ｖ及びモニタ温度Ｔのモニタが間欠動作するように、モニタ電圧Ｖのモニタ期間及びモニタ温度Ｔのモニタ期間が設定される。図１４に示される例では、モニタ電圧Ｖのモニタ期間及びモニタ温度Ｔのモニタ期間が交互に間欠動作するように設定される。時分割モニタにおいては、モニタ電圧Ｖ及びモニタ温度Ｔがいずれもモニタされない期間（例えば図１３及び図１４を参照）が存在してよく、当該期間中のＡＤ変換器８５の動作は停止されてよい。これにより、消費電力が低減される。

上述のような時分割モニタが可能なのは、モニタ温度Ｔの変動が例えば数Ｈｚ程度と非常に遅く、また、モニタ電圧ＶもＤＣに近い電圧値であり、いずれも時分割モニタで所望の情報を十分に取得することができるからである。一般的に温度変動の帯域は低く低レートモニタが可能であり、また、電源モニタも、ＰＬＬが低域通過型のフィルタの役割を持つため、ＡＣ的変動モニタではなく、発振器の平均的な周波数変動を抑える目的のもと、ＤＣに近い低レートモニタで足りる。なお、電源の電圧変動については、同一チップ上の他の回路が動作することでＡＣ的に大きく変動するケースもあるので、ＡＣ変動が大きくなるタイミングを避けるようにモニタ電圧Ｖのモニタが行われてよい。

例えば以上説明したような時分割モニタを行うことによって、モニタ電圧Ｖ及びモニタ温度Ｔのモニタを単一のＡＤ変換器８５（図２）で行うことができる。モニタ電圧Ｖ及びモニタ温度Ｔそれぞれに対応した複数のＡＤ変換器を備える必要が無い分、ＰＬＬ回路４を小型化することができる。なお、図２に示されるモニタ部８の構成は例示に過ぎず、電源ＶＤＤの電圧及び発振回路５の温度をモニタ可能なさまざまな構成が採用されてよい。

図２に戻り、補正部９は、モニタ部８のモニタ結果に基づいて、ＦＣＷパラメータを補正する。この例では、補正部９は、算出部９１と、算出部９２と、記憶部９５と、乗算部９６と、乗算部９７とを含む。

算出部９１は、補正値ＣＶ１を算出する。補正値ＣＶ１は、モニタ電圧Ｖに対応する補正値（第１の補正値）である。より具体的に、補正値ＣＶ１は、電源ＶＤＤの電圧変動によるクロック信号ＰＬＬＣＬＫの周波数ずれを補正するための補正値である。基準電圧（例えば電源ＶＤＤのｔｙｐ電圧値）を基準電圧Ｖ_０とすると、補正値ＣＶ１は、例えば以下の多項式に従って算出される。式中の補正係数α（α_１、α_２、α_３）は、補正値ＣＶ１を算出するための係数（電圧補正係数）である。
ＣＶ１＝１＋α_１（Ｖ−Ｖ_０）＋α_２（Ｖ−Ｖ_０）^２＋α_３（Ｖ−Ｖ_０）^３

算出部９２は、補正値ＣＶ２を算出する。補正値ＣＶ２は、モニタ温度Ｔに対応する補正値（第２の補正値）である。より具体的に、補正値ＣＶ２は、発振回路５の温度変動によるクロック信号ＰＬＬＣＬＫの周波数ずれを補正するための補正値である。基準温度（例えばｔｙｐ温度）を基準温度Ｔ_０とすると、補正値ＣＶ２は、例えば以下の多項式に従って算出される。式中の補正係数β（β_１ｋ、β_２ｋ、β_３ｋ）は、補正値ＣＶ２を算出するための係数（温度補正係数）である。
ＣＶ２＝１＋β_１ｋ（Ｔ−Ｔ_０）＋β_２ｋ（Ｔ−Ｔ_０）^２＋β_３ｋ（Ｔ−Ｔ_０）^３

補正値は、その補正値に対応するモニタ対象とは別のモニタ対象との間の依存性が考慮された補正値であってよい。例えば、上記の補正値ＣＶ２を算出に用いられる補正係数βが、モニタ温度Ｔのみで定まる独立した係数ではなく、電源ＶＤＤの電圧によって異なる係数とされてよい。このような依存性が考慮された補正係数βを得るために、依存性を記述したルックアップテーブルが参照されてよい。ルックアップテーブルは、例えば以下の記述を含む。
Ｖ_０＜＝Ｖ＜Ｖ_１：β_１０、β_２０、β_３０・・・
Ｖ_１＜＝Ｖ＜Ｖ_２：β_１１、β_２１、β_３１・・・
Ｖ_２＜＝Ｖ＜Ｖ_３：β_１２、β_２２、β_３２・・・

上記のルックアップテーブルによれば、基準電圧Ｖ_０、並びに、予め定められた電圧Ｖ_１、電圧Ｖ_２及び電圧Ｖ_３によって、基準電圧Ｖ_０以上電圧Ｖ_１未満、電圧Ｖ_１以上電圧Ｖ_２未満、電圧Ｖ_２以上電圧Ｖ_３未満といった複数の電圧範囲が規定される。複数の電圧範囲のうちのいずれの電圧範囲にモニタ電圧Ｖが含まれるかによって、補正係数βが異なる値に設定される。例えば、モニタ電圧Ｖが基準電圧Ｖ_０以上且つ電圧Ｖ_１未満の場合、補正係数βは、β_１０、β_２０、β_３０等に設定される。モニタ電圧Ｖが電圧Ｖ_１以上且つ電圧Ｖ_２未満の場合、補正係数βは、β_１１、β_２１、β_３１等に設定される。モニタ電圧Ｖが電圧Ｖ２以上且つ電圧Ｖ３未満の場合、補正係数βは、β_１２、β_２２、β_３２等に設定される。

記憶部９５は、算出部９１及び算出部９２の算出に必要な情報を記憶する。情報の例は、上述の補正係数α及び補正係数βである。補正係数α及び補正係数βは、不揮発性メモリへの書き込みよって、記憶部９５に記憶されてよい。この場合、電源投入時、動作開始時等に、補正係数α及び補正係数βが常に読み出されて設定される。上述のルックアップテーブルも、同様にして記憶部９５に記憶されてよい。

上述の補正係数α及び補正係数β（ルックアップテーブルを含む）は、ＰＬＬ回路４の多数のサンプルの評価データを用いて取得されてよい。例えば、量産出荷前のテストで取得される量産品のそれぞれについて、電源ＶＤＤの電圧変動及び発振回路５の温度変動によるクロック信号ＰＬＬＣＬＫの周波数ずれのプロファイルを取得し、当該プロファイルに対してフィッティングを行うことによって、補正係数α及び補正係数βが決定される。補正係数α及び補正係数βの取得方法の例については、後に図１８を参照して改めて説明する。

乗算部９６は、算出部９１によって算出された補正値ＣＶ１を用いて、ＦＣＷパラメータを補正する。この例では、乗算部９６は、補正値ＣＶ１をＦＣＷパラメータに乗ずることによって、ＦＣＷパラメータの数値を補正（変更）する。これにより、電源ＶＤＤの電圧変動によるクロック信号ＰＬＬＣＬＫの周波数ずれが補正される（電圧補償がなされる）。

乗算部９７は、算出部９２によって算出された補正値ＣＶ２を用いて、ＦＣＷパラメータを補正する。この例では、乗算部９７は、補正値ＣＶ２をＦＣＷパラメータに乗ずることによって、ＦＣＷパラメータの数値を補正（変更）する。これにより、発振回路５の温度変動によるクロック信号ＰＬＬＣＬＫの周波数ずれが補正される（温度補償がなされる）。

以上説明したような補正値を用いたクロック信号ＰＬＬＣＬＫの周波数ずれの補正について、図１５〜図１７を参照して説明する。以下では、電源ＶＤＤの電圧変動によるクロック信号ＰＬＬＣＬＫの周波数ずれの補正の概要について説明する。

図１５〜図１７は、周波数ずれの補正を模式的に示す図である。補正前の状態では、図１５に示されるように、電源ＶＤＤの電圧変動によって、クロック信号ＰＬＬＣＬＫの周波数ずれが発生する。これを打ち消すように、図１６に示されるような周波数ずれ補正量を与える補正値ＣＶ１が、算出部９１によって算出される。乗算部９６が補正値ＣＶ１を用いてＦＣＷパラメータを補正することにより、図１７に示されるように、電源ＶＤＤの電圧変動によるクロック信号ＰＬＬＣＬＫの周波数ずれが低減される。発振回路５の温度変動によるクロック信号ＰＬＬＣＬＫの周波数ずれについても同様に説明される。

上述の補正係数α及び補正係数βのような係数の取得方法の例について、図１８を参照して説明する。図１８は、補正係数の取得方法の例を示すフローチャートである。

ステップＳ１において、代表温度及び代表電圧でＰＬＬ回路を動作させる。代表温度は、例えば上述の発振回路５の基準温度Ｔ_０（ｔｙｐ温度）である。代表電圧は、例えば上述の電源ＶＤＤの基準電圧Ｖ_０（ｔｙｐ電圧値）である。正確な電圧及び温度は、ＰＬＬ回路４の動作時に、モニタ部８によってモニタ電圧Ｖ及びモニタ温度Ｔとしてモニタされる。

ステップＳ２において、所望のクロック周波数になるＦＣＷパラメータを算出する。これにより、基準温度及び基準電圧においてＰＬＬ７が所望の周波数のクロック信号ＰＬＬＣＬＫを生成するためのＦＣＷパラメータが得られる。

ステップＳ３において、電圧変動特性及び温度変動特性を取得する。例えば、クロック信号ＰＬＬＣＬＫの周波数をモニタしながら、電源ＶＤＤの電圧を変化させる（電圧スイープする）。これにより、電源ＶＤＤの電圧変動とクロック信号ＰＬＬＣＬＫの周波数との関係を示す電圧変動特性が得られる。また、クロック信号ＰＬＬＣＬＫの周波数をモニタしながら、発振回路５の温度を変化させる（温度スイープする）。これにより、発振回路５の温度変動とクロック信号ＰＬＬＣＬＫの周波数との関係を示す温度変動特性が得られる。

ステップＳ４において、補正係数を算出する。例えば、先のステップＳ３で取得した電圧変動特性を打ち消すような補正値ＣＶ１を算出するための補正係数αを、フィッティングにより算出する。また、先のステップＳ３で取得した温度変動特性を打ち消すような補正値ＣＶ２を算出するための補正係数βを、フィッティングにより算出する。算出結果には、係数間の依存性（上述のルックアップテーブルの記述内容）も含まれてよい。

ステップＳ５において、算出結果を記憶する。すなわち、先のステップＳ４で算出した補正係数α及び補正係数βが、例えば不揮発性メモリへの書き込みによって、記憶部９５に記憶される。

ステップＳ５の処理が完了した後、フローチャートの処理は終了する。例えば以上の処理により、補正係数α及び補正係数βが取得される。

一実施形態において、発振回路は、発振周波数が切替え可能に構成される。その場合、補正値ＣＶ１及び補正値ＣＶ２は、発振周波数の切替えに応じて算出される。これについて、図１９を参照して説明する。

図１９は、ＰＬＬ回路の概略構成の例を示す図である。図１９に示されるＰＬＬ回路４Ａは、ＰＬＬ回路４（図２）と比較して、発振回路５及び補正部９に代えて、発振回路５Ａ及び補正部９Ａを備える点、さらに、制御信号ＣＳ２が用いられる点において相違する。

発振回路５Ａは、発振周周波数が切替え可能に構成される。この例では、発振回路５Ａは、先に図３を参照して説明した発振回路５１にコンデンサ５１４及びスイッチ５１５が追加された構成を備える。コンデンサ５１４は、スイッチ５１５が直列接続された状態で、コンデンサ５１３に対して並列に接続される。スイッチ５１５は、制御信号ＣＳ２によって切替えられる。制御信号ＣＳ２は、ＰＬＬ回路４の外部、例えば固体撮像装置３の制御部２ｅ等から与えられる。これにより、コイル５１２に並列に接続されるコンデンサの容量が、コンデンサ５１３の容量値と、コンデンサ５１３及びコンデンサ５１４の合成容量値との間で切替わる。このような容量切替えにより、発振回路５Ａの発振周波数、すなわちクロック信号ＯＳＣＬＫの周波数が切替わる。

補正部９Ａには、制御信号ＣＳ２が入力される。算出部９１Ａ及び算出部９２Ａは、発振回路５Ａの発振周波数の切替えに応じた補正値ＣＶ１及び補正値ＣＶ２を算出する。補正係数α及び補正係数βは、発振回路５Ａの発振周波数の関数、すなわち補正係数α（ｆ）及び補正係数β（ｆ）として定められてよい。発振回路５Ａの発振周波数が発振周波数ｆ_０と発振周波数ｆ_１との間で切替えられる場合、補正係数αは、補正係数α（ｆ_０）と補正係数α（ｆ_１）との間で切替えられる。補正係数βは、補正係数β（ｆ_０）と補正係数β（ｆ_１）との間で切替えられる。これらの補正係数α（ｆ）及び補正係数β（ｆ）は、記憶部９５Ａ（例えば不揮発性メモリ）に記憶される。なお、基準電圧Ｖｏ及び基準温度Ｔｏの値も、発振回路５Ａの発振周波数の切替えに応じて変更されてよい。

ＰＬＬ回路４Ａのように容量バンクを持たせた発振回路５Ａを用いて発振周波数を切替えることで、例えば他の回路との干渉を防ぐ等の、ＥＭＩ（Electromagnetic Interface）対策が容易になる。なお、図９に示される発振回路５Ａは例示に過ぎず、これ以外にも、発振周波数を切替えることが可能なさまざまな構成の発振回路が用いられてよい。

ＰＬＬ回路は、先に図１を参照して説明した固体撮像装置３等の電子機器に用いられる。発振回路を含めたＰＬＬ回路を内蔵した電子機器（システム）として、さまざまな構成が考えられる。システムの例は、発振回路を内蔵したカメラシステムである。カメラシステムは、撮像用のイメージセンサシステム（固体撮像装置）に限らず、測距可能なＴＯＦ（Time Of Flight）システム等も含む意味である。システム構成のいくつかの例を、図２０〜図２５を参照して説明する。

図２０〜図２５は、イメージセンサシステムの概略構成の例を示す図である。

図２０に例示されるシステム１００では、発振回路５のクロック信号ＯＳＣＬＫは、ＡＤＣ／ＤＡＣ／ＣＰ回路２１に供給される。ＡＤＣ／ＤＡＣ／ＣＰ回路２１は、ＡＤ変換処理（ＡＤＣ）回路、ＤＡ変換処理（ＤＡＣ）回路及びチャージポンプ（ＣＰ）回路の少なくとも一つを指し示す。ＡＤＣ／ＤＡＣ／ＣＰ回路２１は、周波数変動の影響が比較的小さく、クロック信号ＯＳＣＬＫをそのまま供給することが可能だからである。ＡＤＣ／ＤＡＣ／ＣＰ回路２１は、例えば先に図１を参照して説明した信号処理部２ａ、データ処理部２ｃ及び制御部２ｅ等に含まれる。一方で、これまで説明したように周波数ずれが低減されたクロック信号ＰＬＬＣＬＫは、外部との接続を行う高速ＩＦ回路２２に供給される。高速ＩＦ回路２２は、周波数変動の影響が比較的大きく、高い周波数精度が要求されるからである。高速ＩＦ回路２２は、例えば先に図１を参照して説明したインタフェース部２ｄに含まれる。システム１００において、クロック信号ＯＳＣＬＫの周波数及びクロック信号ＰＬＬＣＬＫの周波数は、いずれもＧＨｚオーダの周波数であってよい。

ここで、ＡＤＣ／ＤＡＣ／ＣＰ回路２１は、クロックに基づくカウント処理等を含むさまざまな処理を行うロジック回路（信号処理回路）とともに用いられる事も少なくない。この場合にクロック周波数にずれが発生すると、例えば撮像のフレームレートが変動する可能性がある。この変動を回路内部で補正できるように、モニタ部８のモニタ結果（この例ではモニタ電圧Ｖ及びモニタ温度Ｔ）がＡＤＣ／ＤＡＣ／ＣＰ回路２１にも供給されてよい。

図２１には、ＣＰ回路２１２ｄ、ＤＡＣ回路２１３ｄ及びＡＤＣ回路２１４ｄ、並びにＡＤＣ回路２１４ｄ後の信号処理回路２１５ｄを含むシステムが例示される。設定部２１１において、各処理に対応する設定値が設定される。設定値の例は、対応する処理回路のＧａｉｎである。

ＣＰ回路２１２ｄに対応する設定値は、調整部２１２ａ及び調整部２１２ｂを通り、レジスタ２１２ｃに書込まれる。ＤＡＣ回路２１３ｄに対応する設定値は、調整部２１３ａ及び調整部２１３ｂによって調整された後、ＤＡＣ回路２１３ｄのレジスタ２１３ｃに書込まれる。ＡＤＣ回路２１４ｄに対応する設定値は、調整部２１４ａ及び調整部２１４ｂによって調整された後、レジスタ２１４ｃに書込まれる。信号処理回路２１５ｄに対応する設定値は、調整部２１５ａ及び調整部２１５ｂによって調整された後、信号処理回路２１５ｄのレジスタ２１５ｃに書込まれる。

調整部２１２ａ、調整部２１３ａ、調整部２１４ａ及び調整部２１５ａは、モニタ電圧Ｖに基づいて、設定値を調整する。調整部２１２ａ、調整部２１３ａ、調整部２１４ａ及び調整部２１５ａは、モニタ電圧Ｖの値のスケーリング機能、算出部９１及び算出部９２のような多項式、ルックアップテーブル等を用いて補正する機能等を備えてよい。これにより、電源ＶＤＤの電圧変動によるＣＰ回路２１２ｄ、ＤＡＣ回路２１３ｄ、ＡＤＣ回路２１４ｄ及び信号処理回路２１５ｄの処理のずれ（例えばＧａｉｎのずれ）が補正される。調整部２１２ｂ、調整部２１３ｂ、調整部２１４ｂ及び調整部２１５ｂは、モニタ温度Ｔに基づいて、設定値を調整する。調整部２１２ｂ、調整部２１３ｂ、調整部２１４ｂ及び調整部２１５ｂは、モニタ温度Ｔの値のスケーリング機能、算出部９１及び算出部９２のような多項式、ルックアップテーブル等を用いて補正する機能等を備えてよい。これにより、発振回路５の温度変動によるＣＰ回路２１２ｄ、ＤＡＣ回路２１３ｄ、ＡＤＣ回路２１４ｄ及び信号処理回路２１５ｄの処理のずれが補正される。

発振回路５のクロック信号ＯＳＣＬＫではなく、ＰＬＬ７のクロック信号ＰＬＬＣＬＫがＡＤＣ／ＤＡＣ／ＣＰ回路２１に供給されてもよい。これにより、ＡＤＣ／ＤＡＣ／ＣＰ回路２１にも、高い周波数精度のクロックを供給することができる。

図２２に例示されるシステム１００Ａでは、分周器６とＡＤＣ／ＤＡＣ／ＣＰ回路２１との間にもＰＬＬ７が設けられる。ＰＬＬ７のＰＬＬ信号は、ＡＤＣ／ＤＡＣ／ＣＰ回路２１に供給される。なお、図示される各ＰＬＬ７に入力されるＦＣＷパラメータは、異なる値に設定されてよい。図２２において、これまで説明したモニタ部８及び補正部９は、図示を省略している。後述の図２３〜図２５においても同様である。

図２３に例示されるシステム１００Ｂでは、ＰＬＬ７とＡＤＣ／ＤＡＣ／ＣＰ回路２１との間にも、分周器６が設けられる。ＰＬＬ７のＰＬＬ信号は、分周器６によって分周された後、ＡＤＣ／ＤＡＣ／ＣＰ回路２１に供給される。これにより、高速ＩＦ回路２２に供給されるクロックと同等の周波数精度を有し、かつ、そのクロックよりも低周波数のクロックを、ＡＤＣ／ＤＡＣ／ＣＰ回路２１に供給することができる。なお、図示される各分周器６の分周比は、異なる値に設定されてよく、この点は、後述の図２４及び図２５においても同様である。

図２４に例示されるシステム１００Ｃでは、発振回路５とロジック回路２３との間にも、分周器６が設けられる。これにより、発振回路５のクロック信号ＯＳＣＬＫを適切な周波数に分周し、ロジック回路２３に供給することができる。

図２５に例示されるシステム１００Ｄでは、ＰＬＬ７とＡＤＣ／ＤＡＣ／ＣＰ回路２１との間に設けられた分周器６と、ロジック回路２３との間に、さらに分周器６が設けられる。ＰＬＬ７のＰＬＬ信号は、２つの分周器６によって分周された後、ロジック回路２３に供給される。これにより、クロック信号ＰＬＬＣＬＫを、ＡＤＣ／ＤＡＣ／ＣＰ回路２１に供給されるクロック周波数とは別の適切な周波数に分周し、ロジック回路２３に供給することができる。

図２０〜図２５を参照して説明したシステム構成は例示に過ぎず、これら以外にも、さまざまなシステム構成に、実施形態に係るＰＬＬ回路が適用されてよい。

上記実施形態では、発振回路の電源電圧及び温度という２つのパラメータ変動よるクロック信号ＰＬＬＣＬＫの周波数ずれを補正する例について説明した。ただし、これら以外にも、発振回路に関するさまざまなパラメータによる周波数ずれが補正されてもよい。他のパラメータの例は、プロセス及び電流である。プロセスの例は、トランジスタの閾値電圧である。これについて、図２６及び図２７を参照して説明する。

図２６は、発振回路の概略構成の例を示す図である。図２６には、先に図３を参照して説明した発振回路５１の増幅器５１１に含まれるトランジスタ５１１ａ及び電流源５１１ｂも模式的に示される。トランジスタ５１１ａの閾値電圧を、閾値電圧Ｖｔｈと称し図示する。電流源５１１ｂを流れる電流を、電流Ｉｓと称し図示する。これら閾値電圧Ｖｔｈ及び電流Ｉｓの変動によっても、発振回路５１の発振周波数ずれが生じうる。したがって、閾値電圧Ｖｔｈ及び電流Ｉｓのモニタ結果をも考慮して、ＦＣＷパラメータが補正されてよい。この場合、モニタ部８（図２）は、閾値電圧Ｖｔｈ及び電流Ｉｓもモニタ対象に含むように構成される。モニタは、発振回路５１に含まれるトランジスタ５１１ａそのものの閾値電圧Ｖｔｈのモニタであってもよいし、トランジスタ５１１ａの回路部分を抜き出したレプリカ回路の閾値電圧（閾値電圧Ｖｔｈに相当）のモニタであってもよい。レプリカ回路の消費電力削減のために、トランジスタのサイズ、電流値をスケーリングしてもよい。電流Ｉｓについても同様にレプリカ回路や電流値をスケーリングしたものでよい。このようなモニタ部のモニタ結果に基づいてＦＣＷパラメータを補正するための補正部の構成の例について、図２７を参照して説明する。

図２７は、補正部の概略構成の例を示す図である。例示される補正部９Ｃは、補正部９（図１）と比較して、算出部９３、算出部９４、乗算部９８及び乗算部９９をさらに含み、記憶部９５に代えて記憶部９５Ｃを含む点において相違する。

算出部９３は、閾値電圧Ｖｔｈの変動によるクロック信号ＰＬＬＣＬＫの周波数ずれを補正する補正値ＣＶ３（第３の補正値）を算出する。算出部９４は、電流Ｉｓの変動によるクロック信号ＰＬＬＣＬＫの周波数ずれを補正する補正値ＣＶ４（第４の補正値）を算出する。補正値ＣＶ３及び補正値ＣＶ４の算出手法は、これまで説明した補正値ＣＶ１及び補正値ＣＶ２の算出手法と同様であるので、ここでは説明は繰り返さない。

乗算部９８は、補正値ＣＶ３を用いて、ＦＣＷパラメータを補正する。これにより、閾値電圧Ｖｔｈの変動によるクロック信号ＰＬＬＣＬＫの周波数ずれが補正される（プロセス補償がなされる）。乗算部９９は、補正値ＣＶ４を用いて、ＦＣＷパラメータを補正する。これにより、電流Ｉｓの変動によるクロック信号ＰＬＬＣＬＫの周波数ずれが補正される（電流補償がなされる）。閾値電圧Ｖｔｈ及び電流Ｉｓの変動をも考慮した周波数ずれ補正により、クロック信号ＰＬＬＣＬＫの周波数精度がさらに向上する。

他のパラメータの例として、発信回路に含まれる抵抗器の抵抗値も挙げられる。例えば、先に図２を参照して説明した発振回路５２の場合、抵抗器５２４の抵抗値、抵抗器５２５の抵抗値が、モニタ部８のモニタ対象に含まれてよい。先に図６を参照して説明した発振回路５４の場合、抵抗器５４３の抵抗値が、モニタ部８のモニタ対象に含まれてよい。抵抗値のモニタは、レプリカ回路の抵抗値のモニタでもよく、サイズもスケーリングしてよい。

上記実施形態では、補正部９の補正対称として、ＦＣＷパラメータを例に挙げて説明した。ただし、ＦＣＷパラメータに限らず、ＰＬＬ７の周波数を調整可能なあらゆるパラメータが、補正部９の補正対称となりうる。

上記実施形態では、乗算部９６〜乗算部９９が、補正値ＣＶ１〜補正値ＣＶ４をＦＣＷパラメータに乗ずることによって、ＦＣＷパラメータを補正する例について説明した。ただし、乗算に限らず、加減算、除算等を含め、さまざまな態様でＦＣＷパラメータが補正されてよい。

上記実施形態では、ＰＬＬ回路４が固体撮像装置３に適用される例について説明した。ただし、固体撮像装置３以外のさまざまなモバイル電子機器（例えばラップトップ、スマートフォン等）に、ＰＬＬ回路４が適用されてよい。

３． 効果
以上説明したＰＬＬ回路は、例えば次のように特定される。図１及び図２等を参照して説明したように、ＰＬＬ回路４は、発振回路５と、ＰＬＬ７と、モニタ部８と、補正部９とを備える。発振回路５は、固体撮像装置３を構成する半導体チップ２の電源ＶＤＤを用いて動作する。ＰＬＬ７は、ＦＣＷパラメータによって制御される。モニタ部８は、モニタ対象に少なくとも電源ＶＤＤの電圧（モニタ電圧Ｖ）を含む。補正部９は、モニタ部８のモニタ結果に基づいて、ＦＣＷパラメータを補正する。ＰＬＬ７は、発振回路５の発振クロック信号ＯＳＣＬＫから得られる基準クロック信号ＲＥＦＣＬＫと補正部９によって補正されたＦＣＷパラメータとに基づいて定められるクロック信号ＰＬＬＣＬＫを生成する。

上記のＰＬＬ回路４によれば、ＰＬＬ７を制御するＦＣＷパラメータが、電源ＶＤＤの電圧のモニタ結果に基づいて補正されるので、クロック信号ＰＬＬＣＬＫの周波数ずれを低減することができる。また、発振回路５が固体撮像装置３を構成する半導体チップ２の電源ＶＤＤを用いることにより、固体撮像装置３へのコンパクトな搭載が可能になる。

ＦＣＷパラメータは、クロック信号ＲＥＦＣＬＫの周波数に対するクロック信号ＰＬＬＣＬＫの周波数の比率を示す数値であり、補正部９は、その数値を補正してよい。例えばこのようにして、クロック信号ＰＬＬＣＬＫの周波数ずれを補正することができる。

モニタ部８のモニタ対象は、発振回路５の温度（モニタ温度Ｔ）も含んでよい。これにより、発振回路５の温度変動によるクロック信号ＰＬＬＣＬＫの周波数ずれも補正することができる。

補正部９は、モニタ部８のモニタ結果に含まれるモニタ対象（例えばモニタ電圧Ｖ及びモニタ温度Ｔ）それぞれに対応する補正値（例えば補正値ＣＶ１及び補正値ＣＶ２）を用いて、ＦＣＷパラメータを補正してよい。これにより、モニタ対象それぞれのモニタ結果に応じてクロック信号ＰＬＬＣＬＫの周波数ずれを補正することができる。

少なくとも一つの補正値（例えば補正値ＣＶ２）は、対応するモニタ対象（例えばモニタ温度Ｔ）とは別のモニタ対象（例えばモニタ電圧Ｖ）との間の依存性が考慮された補正値であってよい。この場合、補正部９は、依存性を記述するルックアップテーブルを参照してよい。これにより、モニタ対象どうしの間に依存性が存在する場合でも、クロック信号ＰＬＬＣＬＫの周波数ずれを適切に補正することができる。

図１１〜図１４等を参照して説明したように、モニタ部８は、モニタ対象それぞれ（例えばモニタ電圧Ｖ及びモニタ温度Ｔ）を時分割モニタしてよい。これにより、各モニタ対象を単一のモニタ器（例えばＡＤ変換器８５）で行うことができるので、モニタ対象それぞれに対応した複数のモニタ器を備える必要が無い。その分、ＰＬＬ回路４を小型化することができる。

発振回路５は、半導体チップ２に集積化されてよい。この場合、図３〜図５等を参照して説明したように、発振回路５は、例えば発振回路５１、発振回路５２及び発振回路５３等のＬＣ発振回路であってよい。図６等を参照して説明したように、発振回路５は、例えば発振回路５４等のＲＣ発振回路であってもよい。このような構成の発振回路を用いることにより、ＰＬＬ回路４を半導体チップ２に容易に集積化（オンチップ化）することができる。その結果、ＰＬＬ回路４の固体撮像装置３への実装が容易になり、また、固体撮像装置３の容積を低減することもできる。

図１９を参照して説明したように、発振回路５Ａは、クロック信号ＯＳＣＬＫが切替え可能に構成されてよい。これにより、例えば他の回路との干渉を防ぐ等のＥＭＩ（Electromagnetic Interface）対策が容易になる。

図２６及び図２７等を参照して説明したように、発振回路５１は、トランジスタ５１１ａを含み、モニタ部８のモニタ対象は、トランジスタ５１１ａの閾値電圧Ｖｔｈを含んでよい。これにより、閾値電圧Ｖｔｈの変動によるクロック信号ＰＬＬＣＬＫの周波数ずれを補正することができる。発振回路５１は、電流源５１１ｂを含み、モニタ部８のモニタ対象は、電流源５１１ｂの電流Ｉｓを含んでよい。これにより、電流Ｉｓの変動によるクロック信号ＰＬＬＣＬＫの周波数ずれを補正することができる。図４及び図６等に示されるような抵抗器を含む発振回路の場合には、抵抗器の抵抗値がモニタ部８のモニタ対象に含まれてよい。これにより、抵抗値の変動によるクロック信号ＰＬＬＣＬＫの周波数ずれを補正することができる。

図８等を参照して説明したように、ＰＬＬ７は、ディジタルＰＬＬであってよい。これにより、アナログＰＬＬよりも、高い周波数制御分解能を実現し、且つ、位相ノイズの増加を抑制することができる。

なお、本開示に記載された効果は、あくまで例示であって、開示された内容に限定されない。他の効果があってもよい。

以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。

また、本明細書に記載された各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。

なお、本技術は以下のような構成も取ることができる。
（１）
固体撮像装置を構成する半導体チップの電源を用いて動作する発振回路と、
パラメータによって制御されるＰＬＬと、
モニタ対象に少なくとも前記電源の電圧を含むモニタ部と、
前記モニタ部のモニタ結果に基づいて前記パラメータを補正する補正部と、
を備え、
前記ＰＬＬは、前記発振回路の発振クロック信号から得られる基準クロック信号と、前記補正部によって補正された前記パラメータとに基づいて定められるＰＬＬクロック信号を生成する、
ＰＬＬ回路。
（２）
前記パラメータは、前記基準クロック信号の周波数に対する前記ＰＬＬクロック信号の周波数の比率を指定する数値であり、
前記補正部は、前記数値を補正する、
（１）に記載のＰＬＬ回路。
（３）
前記モニタ部のモニタ対象は、前記発振回路の温度を含む、
（１）又は（２）に記載のＰＬＬ回路。
（４）
前記補正部は、前記モニタ部のモニタ結果に含まれるモニタ対象それぞれに対応する補正値を用いて、前記パラメータを補正する、
（３）に記載のＰＬＬ回路。
（５）
少なくとも一つの前記補正値は、対応する前記モニタ対象とは別のモニタ対象との間の依存性が考慮された補正値である、
（４）に記載のＰＬＬ回路。
（６）
前記補正部は、前記依存性を記述するルックアップテーブルを参照する、
（５）に記載のＰＬＬ回路。
（７）
前記モニタ部は、モニタ対象それぞれを時分割モニタする、
（２）〜（６）のいずれかに記載のＰＬＬ回路。
（８）
前記発振回路は、前記半導体チップに集積化されている、
（１）〜（７）のいずれかに記載のＰＬＬ回路。
（９）
前記発振回路は、ＬＣ発振回路及びＲＣ発振回路のいずれかの発振回路である、
（８）に記載のＰＬＬ回路。
（１０）
前記発振回路は、発振周波数が切替え可能に構成される、
（１）〜（９）のいずれかに記載のＰＬＬ回路。
（１１）
前記発振回路は、トランジスタを含み、
前記モニタ部のモニタ対象は、前記トランジスタの閾値電圧を含む、
（１）〜（１０）のいずれかに記載のＰＬＬ回路。
（１２）
前記発振回路は、電流源を含み、
前記モニタ部のモニタ対象は、前記電流源を流れる電流を含む、
（１）〜（１１）のいずれかに記載のＰＬＬ回路。
（１３）
前記発振回路は、抵抗器を含み、
前記モニタ部のモニタ対象は、前記抵抗器の抵抗値を含む、
（１）〜（１２）のいずれかに記載のＰＬＬ回路。
（１４）
前記ＰＬＬは、ディジタルＰＬＬである、
（１）〜（１３）のいずれかに記載のＰＬＬ回路。

１ 半導体チップ
２ 半導体チップ
３ 固体撮像装置
４ ＰＬＬ回路
５ 発振回路
６ 分周器
７ ＰＬＬ
８ モニタ部
９ 補正部
７１ ディジタルＰＬＬ
８３ 温度センサ
９１ 算出部
９２ 算出部
９３ 算出部
９４ 算出部
９５ 記憶部
９６ 乗算部
９７ 乗算部
９８ 乗算部
９９ 乗算部
１００ システム
Ｉｓ 電流
Ｔ モニタ温度
Ｖ モニタ電圧
ＶＤＤ 電源
Ｖｔｈ 閾値電圧

Claims (14)

1. 固体撮像装置を構成する半導体チップの電源を用いて動作する発振回路と、
   パラメータによって制御されるＰＬＬと、
   モニタ対象に少なくとも前記電源の電圧を含むモニタ部と、
   前記モニタ部のモニタ結果に基づいて前記パラメータを補正する補正部と、
   を備え、
   前記ＰＬＬは、前記発振回路の発振クロック信号から得られる基準クロック信号と前記補正部によって補正された前記パラメータとに基づいて定められるＰＬＬクロック信号を生成する、
   ＰＬＬ回路。
2. 前記パラメータは、前記基準クロック信号の周波数に対する前記ＰＬＬクロック信号の周波数の比率を指定する数値であり、
   前記補正部は、前記数値を補正する、
   請求項１に記載のＰＬＬ回路。
3. 前記モニタ部のモニタ対象は、前記発振回路の温度を含む、
   請求項１に記載のＰＬＬ回路。
4. 前記補正部は、前記モニタ部のモニタ結果に含まれるモニタ対象それぞれに対応する補正値を用いて、前記パラメータを補正する、
   請求項３に記載のＰＬＬ回路。
5. 少なくとも一つの前記補正値は、対応する前記モニタ対象とは別のモニタ対象との間の依存性が考慮された補正値である、
   請求項４に記載のＰＬＬ回路。
6. 前記補正部は、前記依存性を記述するルックアップテーブルを参照する、
   請求項５に記載のＰＬＬ回路。
7. 前記モニタ部は、モニタ対象それぞれを時分割モニタする、
   請求項２に記載のＰＬＬ回路。
8. 前記発振回路は、前記半導体チップに集積化されている、
   請求項１に記載のＰＬＬ回路。
9. 前記発振回路は、ＬＣ発振回路及びＲＣ発振回路のいずれかの発振回路である、
   請求項８に記載のＰＬＬ回路。
10. 前記発振回路は、発振周波数が切替え可能に構成される、
    請求項１に記載のＰＬＬ回路。
11. 前記発振回路は、トランジスタを含み、
    前記モニタ部のモニタ対象は、前記トランジスタの閾値電圧を含む、
    請求項１に記載のＰＬＬ回路。
12. 前記発振回路は、電流源を含み、
    前記モニタ部のモニタ対象は、前記電流源を流れる電流を含む、
    請求項１に記載のＰＬＬ回路。
13. 前記発振回路は、抵抗器を含み、
    前記モニタ部のモニタ対象は、前記抵抗器の抵抗値を含む、
    請求項１に記載のＰＬＬ回路。
14. 前記ＰＬＬは、ディジタルＰＬＬである、
    請求項１に記載のＰＬＬ回路。

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