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JP2020150157A - 半導体装置 - Google Patents

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Abstract

【課題】電圧の印加による耐圧の低下を抑制できる半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１電極、半導体層、第２電極、第３電極、半絶縁層、及び第１絶縁層を有する。半導体層は、第１電極の上に設けられる。半導体層は、第１導電形の第１半導体領域、第２導電形の第２半導体領域、第２導電形の第３半導体領域、及び第１導電形の第４半導体領域を有する。第２半導体領域は、第１半導体領域の上に設けられ、第３半導体領域は、第２半導体領域の周りに設けられる。第４半導体領域は、第３半導体領域の周りに設けられる。第２電極は、第２半導体領域の上に設けられた第１電極部分と、第１電極部分の周りに設けられた第２電極部分と、を有する。第３電極は、第２電極の周りに設けられ、第４半導体領域と電気的に接続される。半絶縁層は、第２電極及び第３電極と電気的に接続される。第１絶縁層の第１下面の第１端部は、第３半導体領域の上に位置する。【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。
ダイオード、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)、ＩＧＢＴ(Insulated Gate Bipolar Transistor)などの半導体装置は、電力変換等の用途に用いられる。室温又は高温で電圧を経時的に印加して耐圧を測定する信頼性試験において、半導体装置の耐圧が低下する場合がある。
特開２０１２−９５０２号公報
本発明が解決しようとする課題は、電圧の印加による耐圧の低下を抑制できる半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極と、前記半導体層と、第２電極と、第３電極と、半絶縁層と、第１絶縁層と、を有する。
前記半導体層は、前記第１電極の上に設けられている。前記半導体層は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第２導電形の第３半導体領域と、第１導電形の第４半導体領域と、を有する。前記第１半導体領域は、前記第１電極と電気的に接続されている。前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記第３半導体領域は、前記第１電極から前記半導体層へ向かう第１方向に垂直な第１面に沿って前記第２半導体領域の周りに設けられ、前記第２半導体領域と接し、前記第２半導体領域よりも低い第２導電形の不純物濃度を有する。前記第４半導体領域は、前記第１面に沿って前記第３半導体領域の周りに設けられ、前記第３半導体領域から離れ、前記第１半導体領域よりも高い第１導電形の不純物濃度を有する。前記第２電極は、前記第２半導体領域の上に設けられた第１電極部分と、前記第１面に沿って前記第１電極部分の周りに設けられた第２電極部分と、を有し、前記第２半導体領域と電気的に接続されている。前記第３電極は、前記第１面に沿って前記第２電極の周りに設けられ、前記第２電極から離れ、前記第４半導体領域と電気的に接続されている。前記半絶縁層は、前記第２半導体領域と前記第４半導体領域との間において前記半導体層の前記第１半導体領域と接する第１下面を有し、前記第２電極及び前記第３電極と電気的に接続されている。前記第１絶縁層は、前記第１方向において前記半導体層と前記第２電極部分との間に設けられ、少なくとも一部が前記半導体層と接する第２下面を有し、前記第２電極から前記第３電極へ向かう径方向における前記第２下面の第１端部が前記第３半導体領域の上に位置する。
実施形態に係る半導体装置を表す平面図である。 図１のII−II断面図である。 図２の一部を拡大した断面図である。 実施形態に係る半導体装置の製造工程を表す工程断面図である。 実施形態に係る半導体装置の製造工程を表す工程断面図である。 実施形態に係る半導体装置の製造工程を表す工程断面図である。 参考例に係る半導体装置の一部を表す断面図である。 実施形態の変形例に係る半導体装置を表す断面図である。 実施形態の変形例に係る半導体装置を表す断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
図１は、実施形態に係る半導体装置を表す平面図である。
図２は、図１のII−II断面図である。
なお、図１では、半絶縁層３０、第１絶縁層３１、第２絶縁層３２、第３絶縁層３３、及び封止部５０が省略されている。
図１及び図２に表した半導体装置１００は、ダイオードである。半導体装置１００は、図２に表したように、半導体層１０、下部電極２１（第１電極）、上部電極２２（第２電極）、ＥＱＰＲ(EQuivalent-Potential Ring)電極２３（第３電極）、半絶縁層３０、第１絶縁層３１、第２絶縁層３２、第３絶縁層３３、及び封止部５０を有する。
半導体層１０は、ｎ−形（第１導電形）半導体領域１１（第１半導体領域）、ｐ形（第２導電形）半導体領域１２（第２半導体領域）、ｐ−形リサーフ領域１３（第３半導体領域）、ｎ＋形半導体領域１４（第４半導体領域）、ｐ−形ガードリング領域１５ａ（第５半導体領域）、ｐ−形ガードリング領域１５ｂ、及びｎ＋形半導体領域１７を有する。
実施形態の説明には、ＸＹＺ直交座標系を用いる。ここでは、下部電極２１から半導体層１０に向かう方向をＺ方向（第１方向）とする。Ｚ方向に垂直であり、相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第３方向）とする。また、説明のために、下部電極２１から半導体層１０に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、下部電極２１と半導体層１０との相対的な位置関係に基づき、重力の方向とは無関係である。
下部電極２１は、半導体装置１００の下面に設けられている。ｎ＋形半導体領域１７は、下部電極２１の上に設けられ、下部電極２１と電気的に接続されている。ｎ−形半導体領域１１は、ｎ＋形半導体領域１７の上に設けられている。ｎ−形半導体領域１１は、ｎ＋形半導体領域１７を介して下部電極２１と電気的に接続されている。ｎ−形半導体領域１１におけるｎ形不純物濃度は、ｎ＋形半導体領域１７におけるｎ形不純物濃度よりも低い。
ｐ形半導体領域１２は、ｎ−形半導体領域１１の上に設けられている。ｐ形半導体領域１２は、例えば、半導体層１０のＸ方向及びＹ方向の中央部分に設けられている。ｐ−形リサーフ領域１３は、Ｘ−Ｙ面（第１面）に沿ってｐ形半導体領域１２の周りに設けられている。ｐ−形リサーフ領域１３は、ｐ形半導体領域１２に接している。ｐ−形リサーフ領域１３におけるｐ形不純物濃度は、ｐ形半導体領域１２におけるｐ形不純物濃度よりも低い。
ｎ＋形半導体領域１４は、Ｘ−Ｙ面に沿ってｐ−形リサーフ領域１３の周りに設けられている。ｎ＋形半導体領域１４は、ｐ−形リサーフ領域１３から離れている。ｎ＋形半導体領域１４におけるｎ形不純物濃度は、ｎ−形半導体領域１１におけるｎ形不純物濃度よりも高い。例えば、ｎ＋形半導体領域１４は、半導体層１０の外周部分に設けられている。
上部電極２２は、ｐ形半導体領域１２と電気的に接続されている。具体的には、上部電極２２は、第１電極部分２２ａ及び第２電極部分２２ｂを有する。第１電極部分２２ａは、ｐ形半導体領域１２の上に設けられている。すなわち、第１電極部分２２ａは、Ｚ方向から見たときにｐ形半導体領域１２と重なっている。第２電極部分２２ｂは、Ｘ−Ｙ面に沿って第１電極部分２２ａの周りに設けられている。第２電極部分２２ｂは、Ｚ方向において、半導体層１０から離れている。Ｚ方向から見たとき、第２電極部分２２ｂはｐ−形リサーフ領域１３と重なり、第２電極部分２２ｂの外周縁はｐ−形リサーフ領域１３の外周縁よりも内側に位置する。
ＥＱＰＲ電極２３は、Ｘ−Ｙ面に沿って上部電極２２の周りに設けられている。ＥＱＰＲ電極２３は、ｎ＋形半導体領域１４の上に位置し、ｎ＋形半導体領域１４と電気的に接続されている。ＥＱＰＲ電極２３は、例えば、第３電極部分２３ｃ及び第４電極部分２３ｄを有する。第３電極部分２３ｃは、Ｚ方向から見たときにｎ＋形半導体領域１４と重なっている。第４電極部分２３ｄは、Ｚ方向において、半導体層１０から離れている。第３電極部分２３ｃは、Ｘ−Ｙ面に沿って第４電極部分２３ｄの周りに設けられている。Ｚ方向から見たとき、第４電極部分２３ｄの内周縁は、ｎ＋形半導体領域１４の内周縁の内側に位置する。
ｐ−形ガードリング領域１５ａは、Ｘ−Ｙ面に沿ってｐ−形リサーフ領域１３の周りに設けられている。ｐ−形ガードリング領域１５ｂは、Ｘ−Ｙ面に沿ってｐ−形ガードリング領域１５ａの周りに設けられている。ｐ−形ガードリング領域１５ａ及びｐ−形ガードリング領域１５ｂは、ｎ＋形半導体領域１４の内側に位置している。ｐ−形ガードリング領域１５ａは、例えば、ｐ−形リサーフ領域１３と接し、ｎ＋形半導体領域１４から離れている。ｐ−形ガードリング領域１５ｂは、ｐ−形ガードリング領域１５ａ及びｎ＋形半導体領域１４から離れている。
ｐ−形ガードリング領域１５ａにおけるｐ形不純物濃度、及びｐ−形ガードリング領域１５ｂにおけるｐ形不純物濃度のそれぞれは、ｐ形半導体領域１２におけるｐ形不純物濃度よりも低い。ｐ−形ガードリング領域１５ａにおけるｐ形不純物濃度、及びｐ−形ガードリング領域１５ｂにおけるｐ形不純物濃度のそれぞれは、ｐ−形リサーフ領域１３におけるｐ形不純物濃度と同じでも良いし、ｐ−形リサーフ領域１３におけるｐ形不純物濃度より低くても良い。複数のｐ−形ガードリング領域１５ｂが、上部電極２２からＥＱＰＲ電極２３に向かう径方向において、互いに離れて設けられても良い。
半絶縁層３０は、上部電極２２及びＥＱＰＲ電極２３と電気的に接続されている。半絶縁層３０は、ｐ形半導体領域１２とｎ＋形半導体領域１４との間において、半導体層１０の上面に接している。例えば、半絶縁層３０は、ｎ−形半導体領域１１の上面の一部、ｐ−形リサーフ領域１３の上面の一部、ｐ−形ガードリング領域１５ａ及びｐ−形ガードリング領域１５ｂのそれぞれの上面と接している。
第１絶縁層３１は、Ｚ方向において半導体層１０と第２電極部分２２ｂとの間に設けられている。換言すると、第１絶縁層３１は、ｐ形半導体領域１２の外周と上部電極２２の外周との間に設けられている。第２絶縁層３２は、ｎ＋形半導体領域１４の内周とＥＱＰＲ電極２３の内周との間に設けられている。第１絶縁層３１及び第２絶縁層３２は、半絶縁層３０よりも厚い。
第３絶縁層３３は、半絶縁層３０を覆っている。第３絶縁層３３は、例えば、半導体層１０や半絶縁層３０を保護する保護層として機能する。封止部５０は、第３絶縁層３３の上に設けられ、半導体装置１００の上面の一部を封止している。
半絶縁層３０の電気抵抗は、第３絶縁層３３の電気抵抗よりも低い。例えば、半絶縁層３０の抵抗率は、１．０×１０８以上１．０×１０１３未満［Ω・ｃｍ］である。第３絶縁層３３の抵抗率は、１．０×１０１３以上［Ω・ｃｍ］である。
図３は、図２の一部を拡大した断面図である。
図３に表したように、半絶縁層３０は、Ｘ方向及びＹ方向に沿う第１下面Ｓ１を有する。第１下面Ｓ１は、ｎ−形半導体領域１１と接する。図３の例では、第１下面Ｓ１は、さらに、ｐ−形ガードリング領域１５ａ及びｐ−形ガードリング領域１５ｂと接している。第１絶縁層３１は、Ｘ方向及びＹ方向に沿う第２下面Ｓ２を有する。第２下面Ｓ２の少なくとも一部は、半導体層１０のｐ形半導体領域１２及びｐ−形リサーフ領域１３と接する。上部電極２２からＥＱＰＲ電極２３に向かう径方向における第２下面Ｓ２の第１端部Ｅ１は、ｐ−形リサーフ領域１３の上に設けられている。例えば、第１端部Ｅ１は、Ｚ方向においてｐ−形リサーフ領域１３から離れている。第１端部Ｅ１とｐ−形リサーフ領域１３との間には、半絶縁層３０の一部が設けられている。
第１絶縁層３１は、側面Ｓ３をさらに有する。側面Ｓ３は、第２下面Ｓ２に対して傾斜しており、径方向と交差する。側面Ｓ３は、第１端部Ｅ１で第２下面Ｓ２と繋がっている。側面Ｓ２は、半絶縁層３０と接している。第２下面Ｓ２と側面Ｓ３との間の角度θ１は、例えば５０度以上である。
第２電極部分２２ｂの径方向における第２端部Ｅ２は、Ｚ方向において、第１絶縁層３１と重なっている。換言すると、Ｚ方向から見たとき、第２端部Ｅ２は、第１端部Ｅ１よりも半導体装置１００の内側に設けられている。第１端部Ｅ１の径方向における位置と、第２端部Ｅ２の径方向における位置と、の間の径方向における距離Ｄ１は、例えば１５μｍ以下である。
半導体層１０の上面は、Ｘ−Ｙ面に沿う第１領域Ｒ１及び第２領域Ｒ２を含む。第１領域Ｒ１は、第２下面Ｓ２と接する。第２領域Ｒ２は、第１領域Ｒ１よりも下方に位置する。第２領域Ｒ２は、第１下面Ｓ１と接する。第１領域Ｒ１は、ｐ形半導体領域１２の上面の一部及びｐ−形リサーフ領域１３の上面の一部を含む。第２領域Ｒ２は、ｐ−形リサーフ領域１３の上面の別の一部、ｐ−形ガードリング領域１５ａの上面、及びｐ−形ガードリング領域１５ｂの上面を含む。
第１下面Ｓ１のＺ方向における位置と、第２下面Ｓ２のＺ方向における位置と、の間のＺ方向における距離は、例えば、５０ｎｍ以上１５０ｎｍ以下である。換言すると、第１領域Ｒ１のＺ方向における位置と、第２領域Ｒ２のＺ方向における位置と、の間のＺ方向における距離Ｄ２は、例えば、５０ｎｍ以上１５０ｎｍ以下である。
各構成要素の材料の一例を説明する。
半導体層１０は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
下部電極２１、上部電極２２、及びＥＱＰＲ電極２３は、アルミニウムなどの金属を含む。
半絶縁層３０は、窒化シリコンを含む。第１絶縁層３１及び第２絶縁層３２は、酸化シリコンを含む。第３絶縁層３３は、窒化シリコンを含む。
封止部５０は、ポリイミドなどの絶縁性樹脂を含む。
第３絶縁層３３における窒素の含有量に対するシリコンの含有量の比は、第３絶縁層３３の保護膜としての機能を高めるために、化学量論比に近いことが望ましい。半絶縁層３０は、電気抵抗を低減するために、第３絶縁層３３よりも多くのシリコンを含むことが望ましい。すなわち、半絶縁層３０における窒素の含有量に対するシリコンの含有量の割合は、第３絶縁層３３における窒素の含有量に対するシリコンの含有量の割合よりも大きい。
半絶縁層３０における窒素の含有量を、Ｃ１Ｎとする。半絶縁層３０におけるシリコンの含有量を、Ｃ１Ｓｉとする。第３絶縁層３３における窒素の含有量を、Ｃ２Ｎとする。第３絶縁層３３におけるシリコンの含有量を、Ｃ２Ｓｉとする。割合Ｃ１Ｓｉ／Ｃ１Ｎは、０．７５（化学量論比）よりも大きい。割合Ｃ１Ｓｉ／Ｃ１Ｎから０．７５を減じた値は、割合Ｃ２Ｓｉ／Ｃ２Ｎから０．７５を減じた値よりも大きい。上述した抵抗率を実現するためには、割合Ｃ１Ｓｉ／Ｃ１Ｎは、１．０以上１．５以下であることが望ましい。割合Ｃ２Ｓｉ／Ｃ２Ｎは、０．７以上０．９５以下であることが望ましい。
半導体装置１００の動作を説明する。
下部電極２１に対して上部電極２２に内蔵電位以上の正の電圧を印加すると、上部電極２２から下部電極２１に順方向電流が流れる。上部電極２２に対して下部電極２１に正の電圧が印加されると、ｎ−形半導体領域１１とｐ形半導体領域１２との間の界面から空乏層が広がり、下部電極２１と上部電極２２との間の通電が抑制される。
上部電極２２に対して下部電極２１に正の電圧が印加された状態（耐圧時）では、ｐ形半導体領域１２から離れるほど、半導体層１０内の各点における電位が高くなっていく。Ｘ−Ｙ面に沿ってベース領域１２から離れたｎ＋形半導体領域１４の電位は、下部電極２１の電位と実質的に同じとなる。このため、半絶縁層３０には、ＥＱＰＲ電極２３から上部電極２２に向けて、微小な電流が流れる。半絶縁層３０を微小な電流が流れることで、ｐ形半導体領域１２よりも外側の領域における電界の偏りが緩和される。また、封止部５０に含まれるイオンなどが半導体層１０に流入することを抑制できる。これらの作用により、半導体装置１００の耐圧を向上させることができる。
図４〜図６を参照して、実施形態に係る半導体装置１００の製造方法の一例を説明する。
図４〜図６は、実施形態に係る半導体装置の製造工程を表す工程断面図である。
半導体基板Ｓｕｂを用意する。半導体基板Ｓｕｂは、ｎ＋形半導体領域１７と、ｎ＋形半導体領域１７の上に設けられたｎ−形半導体領域１１と、を有する。ｎ−形半導体領域１１の表面に、ｐ形不純物及びｎ形不純物を順次イオン注入し、図４（ａ）に表したように、ｐ形半導体領域１２、ｐ−形リサーフ領域１３、ｎ＋形半導体領域１４、ｐ−形ガードリング領域１５ａ、及びｐ−形ガードリング領域１５ｂを形成する。
半導体基板Ｓｕｂの上に、化学気相堆積（ＣＶＤ）により、絶縁層３１ａを形成する。反応性イオンエッチング（ＲＩＥ）により、絶縁層３１ａの一部を除去し、ｐ形半導体領域１２の外周部を除く部分及びｎ＋形半導体領域１４の外周部を露出させる。スパッタリングにより、絶縁層３１ａを覆う金属層を形成する。ウェットエッチングにより、この金属層の一部を除去し、図４（ｂ）に表したように、ｐ形半導体領域１２と電気的に接続された上部電極２２と、ｎ＋形半導体領域１４と電気的に接続されたＥＱＰＲ電極２３と、を形成する。
上部電極２２及びＥＱＰＲ２３を覆うレジストＰＲを形成する。レジストＰＲは、開口ＯＰを有する。開口ＯＰは、Ｘ−Ｙ面に沿って上部電極２２の周りに形成され、ＥＱＰＲ電極２３の内側に位置する。絶縁層３１ａの表面の一部は、開口ＯＰを通して露出している。
レジストＰＲをマスクとして用いて、図５（ａ）に表したように、ＲＩＥにより、絶縁層３１ａの一部を除去する。このＲＩＥでは、例えば、フッ素系ガス（例えばＣＨＦ３）を含むガスが用いられる。これにより、絶縁層３１ａが第１絶縁層３１と第２絶縁層３２に分断される。ＲＩＥを行った際、半導体基板Ｓｕｂの表面に、ダメージ層ＤＬが形成される。
絶縁層３１ａの一部をＲＩＥにより除去することで、第１絶縁層３１及び第２絶縁層３２の側面のテーパを小さくできる。例えば、絶縁層３１ａの一部をウェットエッチングにより除去したときに比べて、第１絶縁層３１及び第２絶縁層３２の側面と、Ｘ−Ｙ面と、の間の角度を大きくできる。
酸素ガスを用いたアッシングにより、レジストＰＲを除去する。ケミカルドライエッチング（ＣＤＥ）により、半導体基板Ｓｕｂのダメージ層ＤＬを除去する。ＣＤＥでは、例えば、四フッ化炭素（ＣＦ４）及び酸素（Ｏ２）を含むガスが用いられる。このとき、ガスに曝された半導体基板Ｓｕｂの表面の一部が等方的にエッチングされる。ＣＤＥによって発生した残渣物や反応生成物を除去するために、ＤＨＦを用いて半導体基板Ｓｕｂを洗浄する。図５（ｂ）は、洗浄した後の状態を表す。ＣＤＥによって半導体基板Ｓｕｂの表面が等方的にエッチングされることで、第１絶縁層３１の径方向における端部と半導体基板Ｓｕｂとの間に空隙が形成される。
上部電極２２、ＥＱＰＲ電極２３、第１絶縁層３１、及び第２絶縁層３２を覆う、半絶縁層３０及び第３絶縁層３３を、ＣＶＤにより順次形成する。図６に表したように、第３絶縁層３３の上に封止部５０を形成する。ｎ＋形半導体領域１７が所定の厚みになるまで、半導体基板Ｓｕｂの下面を研磨する。研磨した半導体基板Ｓｕｂの下面に、スパッタリングにより、下部電極２１を形成する。上部電極２２が露出するように、封止部５０の一部、第３絶縁層３３の一部、及び半絶縁層３０の一部を除去する。以上の工程により、実施形態に係る半導体装置１００が製造される。
図７を参照して実施形態の効果を説明する。
図７は、参考例に係る半導体装置の一部を表す断面図である。
図７に表した参考例に係る半導体装置１００ｒでは、第２下面Ｓ２の第１端部Ｅ１が、ｐ−形リサーフ領域１３よりも外周側に位置している。第１端部Ｅ１は、Ｚ方向においてｎ−形半導体領域１１と直接対向し、ｎ−形半導体領域１１の上面と接している。
半導体装置１００及び１００ｒでは、耐圧時に、ｎ−形半導体領域１１とｐ形半導体領域１２との界面やｎ−形半導体領域１１とｐ−形リサーフ領域１３との界面に強い電界が発生する。電界により半導体層１０中のキャリアが加速されると、大きなエネルギーを有するキャリア（ホットキャリア）が発生する。
ホットキャリアは、第１絶縁層３１に進入すると、第１絶縁層３１でトラップされる。第１絶縁層３１中におけるトラップされたキャリアの増加は、ｐ形半導体領域１２からｎ＋形半導体領域１４に向けた空乏層の広がり方に影響を与える。この結果、半導体装置の耐圧が低下する。
参考例に係る半導体装置１００ｒでは、第１端部Ｅ１が、ｐ−形リサーフ領域１３よりも外側に位置している。換言すると、第１絶縁層３１が、ｐ−形リサーフ領域１３の外周端部ＯＥの上に設けられている。半導体装置１００ｒでは、ｐ−形リサーフ領域１３とｎ−形半導体領域１１との間で加速されたキャリアが、第１絶縁層３１に進入し易くなる。このため、電圧の印加により半導体装置１００ｒの耐圧が低下する。
実施形態に係る半導体装置１００では、第１端部Ｅ１がｐ−形リサーフ領域１３の上に設けられている。換言すると、第１絶縁層３１は、ｐ−形リサーフ領域１３の外周端部と重なっていない。ｐ−形リサーフ領域１３とｎ−形半導体領域１１との間で加速されたキャリアは、半絶縁層３０に進入する。半絶縁層３０に進入したキャリアは、極性に応じて上部電極２２又はＥＱＰＲ電極２３へ流れる。従って、第１絶縁層３１中にキャリアがトラップされることを抑制できる。これにより、電圧の印加による半導体装置１００の低下を抑制できる。
半導体装置１００において、第２下面Ｓ２の第１端部Ｅ１は、例えば、Ｚ方向において半導体層１０から離れている。第１端部Ｅ１と半導体層１０との間には、半絶縁層３０の一部が設けられる。この構成によれば、第１端部Ｅ１が半導体層１０から離れ、且つ第１端部Ｅ１と半導体層１０との間に空隙が形成されている場合に比べて、半導体層１０で発生したホットキャリアが上部電極２２又はＥＱＰＲ電極２３へ排出され易くなる。
半導体装置１００において、図３に表した距離Ｄ１は、１５μｍ以下であることが望ましい。距離Ｄ１を１５μｍ以下にすることで、第１端部Ｅ１を、ｐ−形リサーフ領域１３とｎ−形半導体領域１１との界面から、さらに離すことができる。これにより、第１絶縁層３１中のキャリアのトラップをさらに抑制できる。より望ましくは、距離Ｄ１は、１０μｍ以下である。
また、第２下面Ｓ２と側面Ｓ２との間の角度θ１は、５０度以上であることが望ましい。角度θ１を５０度以上にすることで、第１端部Ｅ１を、ｐ−形リサーフ領域１３とｎ−形半導体領域１１との界面から、さらに離すことができる。これにより、第１絶縁層３１中のキャリアのトラップをさらに抑制できる。
距離Ｄ２は、５０ｎｍ以上１５０ｎｍ以下であることが望ましい。距離Ｄ２が５０ｎｍ以上１５０ｎｍ以下となるように半導体装置１００を製造することで、ダメージ層ＤＬを除去しつつ、ｐ−形リサーフ領域１３、ｐ−形ガードリング領域１５ａ、及びｐ−形ガードリング領域１５ｂがエッチングされることによる耐圧低下の影響を低減できる。また、半絶縁層３０形成時のステップカバレッジの低下を抑制し、半絶縁層３０を介して、上部電極２２とＥＱＰＲ電極２３を、より確実に電気的に接続することができる。
図８及び図９は、実施形態の変形例に係る半導体装置を表す断面図である。
図８に表した半導体装置１１０は、ＭＯＳＦＥＴである。半導体装置１１０は、半導体装置１００に比べて、ゲート電極４０、ゲート絶縁層４１、及びプラグ４５をさらに有する。また、半導体層１０は、ｎ＋形半導体領域１６（第６半導体領域）をさらに有する。
ｎ＋形半導体領域１６は、ｐ形半導体領域１２の上に選択的に設けられている。図８に表した例では、ゲート電極４０同士の間において、ｎ＋形半導体領域１６と、不図示のｐ形半導体領域と、がＹ方向において交互に設けられている。
第２絶縁層３２は、ｐ形半導体領域１２の外周上に加え、ｎ＋形半導体領域１６及びゲート電極４０の上に設けられている。上部電極２２は、第２絶縁層３２の上に設けられ、プラグ４５を介してｐ形半導体領域１２及びｎ＋形半導体領域１６と電気的に接続されている。
半導体装置１１０において、上部電極２２は、半導体装置１００と同様に、第１電極部分２２ａ及び第２電極部分２２ｂを有する。第１電極部分２２ａは、複数のｐ形半導体領域１２の上に設けられている。Ｚ方向から見たとき、第１電極部分２２ａは、複数のｐ形半導体領域１２と重なっている。第２電極部分２２ｂは、Ｘ−Ｙ面に沿って第２電極部分２２ｂの周りに設けられている。半導体層１０と第２電極部分２２ｂとの間には、第２絶縁層３２が設けられている。
ゲート電極４０は、ゲート絶縁層４１を介して、ｎ−形半導体領域１１、ｐ形半導体領域１２、及びｎ＋形半導体領域１６と対向している。上部電極２２とゲート電極４０との間には第２絶縁層３２が設けられ、これらの電極は電気的に分離されている。
図９は、実施形態の第２変形例に係る半導体装置を表す断面図である。
図９に表した半導体装置１２０は、ＩＧＢＴである。半導体装置１２０は、ｎ形半導体領域１７に代えてｐ＋形コレクタ領域１８及びｎ形バッファ領域１９を有する点で半導体装置１１０と異なる。
図８及び図９に表した半導体装置においても、第２絶縁層３２の下面の第１端部をｐ−形リサーフ領域１３の上に設けることで、第１絶縁層３１におけるキャリアのトラップを抑制できる。これにより、電圧の印加による耐圧の低下を抑制できる。
なお、図８及び図９に表した半導体装置１１０及び半導体装置１２０は、ゲート電極４０が半導体層１０中に設けられたトレンチゲート型構造を有する。これに代えて、半導体装置１１０及び半導体装置１２０は、ゲート電極４０が半導体層１０の上に設けられたプレーナゲート型構造を有していても良い。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１０ 半導体層、 １１ ｎ−形半導体領域、 １２ ｐ形半導体領域、 １３ ｐ−形リサーフ領域、 １４ ｎ＋形半導体領域、 １５ａ、１５ｂ ｐ−形ガードリング領域、 １６ ｎ＋形半導体領域、 １７ ｎ＋形半導体領域、 １８ ｐ＋形コレクタ領域、 １９ ｎ形バッファ領域、 ２１ 下部電極、 ２２ 上部電極、 ２２ａ 第１電極部分、 ２２ｂ 第２電極部分、 ２３ ＥＱＰＲ電極、 ３０ 半絶縁層、 ３１ 第１絶縁層、 ３１ａ 絶縁層、 ３２ 第２絶縁層、 ３３ 第３絶縁層、 ４０ ゲート電極、 ４１ ゲート絶縁層、 ４５ プラグ、 ５０ 封止部、 θ１ 角度、 １００、１００ｒ、１１０、１２０ 半導体装置、 Ｄ１、Ｄ２ 距離、 ＤＬ ダメージ層、 Ｅ１ 第１端部、 Ｅ２ 第２端部、 ＯＥ 外周端部、 ＯＰ 開口、 ＰＲ レジスト、 Ｒ１ 第１領域、 Ｒ２ 第２領域、 Ｓ１ 第１下面、 Ｓ２ 第２下面、 Ｓ３ 側面、 Ｓｕｂ 半導体基板

Claims (7)

  1. 第１電極と、
    前記第１電極の上に設けられた半導体層であって、
    前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第１電極から前記半導体層へ向かう第１方向に垂直な第１面に沿って前記第２半導体領域の周りに設けられ、前記第２半導体領域と接し、前記第２半導体領域よりも低い第２導電形の不純物濃度を有する第２導電形の第３半導体領域と、
    前記第１面に沿って前記第３半導体領域の周りに設けられ、前記第３半導体領域から離れ、前記第１半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第４半導体領域と、
    を有する前記半導体層と、
    前記第２半導体領域の上に設けられた第１電極部分と、前記第１面に沿って前記第１電極部分の周りに設けられた第２電極部分と、を有し、前記第２半導体領域と電気的に接続された第２電極と、
    前記第１面に沿って前記第２電極の周りに設けられ、前記第２電極から離れ、前記第４半導体領域と電気的に接続された第３電極と、
    前記第２半導体領域と前記第４半導体領域との間において前記半導体層の前記第１半導体領域と接する第１下面を有し、前記第２電極及び前記第３電極と電気的に接続された半絶縁層と、
    前記第１方向において前記半導体層と前記第２電極部分との間に設けられ、少なくとも一部が前記半導体層と接する第２下面を有し、前記第２電極から前記第３電極へ向かう径方向における前記第２下面の第１端部が前記第３半導体領域の上に位置する第１絶縁層と、
    を備えた半導体装置。
  2. 前記第１端部と前記半導体層との間に前記半絶縁層の一部が設けられた請求項１記載の半導体装置。
  3. 前記第１面に沿って前記第３半導体領域の周りに設けられ、前記第２半導体領域よりも低い不純物濃度を有する第２導電形の第５半導体領域をさらに備え、
    前記第５半導体領域は、前記第３半導体領域と前記第４半導体領域との間に位置し、前記第４半導体領域から離れ、前記半絶縁層の前記第１下面に接する請求項１又は２に記載の半導体装置。
  4. 前記第２電極部分の前記径方向における第２端部は、前記第１方向において前記第１絶縁層と重なり、
    前記第１端部の前記径方向における位置と、前記第２端部の前記径方向における位置と、の間の距離は、１５μｍ以下である請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第１絶縁層は、前記径方向と交差し、且つ前記第１端部で前記第２下面と繋がる側面を有し、
    前記第２下面と前記側面との間の角度は、５０度以上である請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第１下面及び前記第２下面のそれぞれは、前記第１方向に垂直な第２方向と、前記第１方向及び前記第２方向に垂直な第３方向と、に沿い、
    前記第１下面の前記第１方向における位置と、前記第２下面の前記第１方向における位置と、の間の前記第１方向における距離は、５０ｎｍ以上１５０ｎｍ以下である請求項１〜５のいずれか１つに記載の半導体装置。
  7. ゲート電極をさらに備え、
    前記半導体層は、前記第２半導体領域の上に選択的に設けられた第１導電形の第６半導体領域をさらに有し、
    前記第６半導体領域は、前記第２電極と電気的に接続され、
    前記ゲート電極は、前記第１半導体領域の一部、前記第２半導体領域、及び前記第６半導体領域とゲート絶縁層を介して対向する請求項１〜６のいずれか１つに記載の半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020192479A (ja) * 2016-09-15 2020-12-03 株式会社三洋物産 遊技機
JP2020192481A (ja) * 2016-09-15 2020-12-03 株式会社三洋物産 遊技機
JP7450516B2 (ja) 2020-10-22 2024-03-15 三菱電機株式会社 電力用半導体装置
WO2025009248A1 (ja) * 2023-07-03 2025-01-09 株式会社デンソー 半導体装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6909949B1 (ja) 2019-10-21 2021-07-28 ヌヴォトンテクノロジージャパン株式会社 半導体装置
EP3823034A1 (en) * 2019-11-12 2021-05-19 Infineon Technologies AG High voltage semiconductor device with step topography passivation layer stack
JP7561723B2 (ja) * 2021-10-21 2024-10-04 三菱電機株式会社 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07254707A (ja) * 1994-11-28 1995-10-03 Toshiba Corp 半導体装置
US20070222023A1 (en) * 2006-03-14 2007-09-27 Infineon Technologies Austria Ag Integrated circuit having a semiconductor arrangement and method for producing it
JP2012182302A (ja) * 2011-03-01 2012-09-20 Toyota Motor Corp 半導体装置
JP2017098440A (ja) * 2015-11-26 2017-06-01 三菱電機株式会社 半導体装置
JP2018029178A (ja) * 2016-08-15 2018-02-22 アーベーベー・シュバイツ・アーゲー パワー半導体デバイスおよびこのようなパワー半導体デバイスの製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8680538B2 (en) * 2008-02-12 2014-03-25 Mitsubishi Electric Corporation Silicon carbide semiconductor device
JP5691259B2 (ja) 2010-06-22 2015-04-01 株式会社デンソー 半導体装置
DE112011104713B4 (de) 2011-01-14 2025-03-06 Mitsubishi Electric Corporation Verfahren zum Herstellen einer Halbleitervorrichtung
JP5728339B2 (ja) * 2011-09-08 2015-06-03 株式会社東芝 半導体装置および半導体装置の製造方法
JP6119564B2 (ja) * 2013-11-08 2017-04-26 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6309907B2 (ja) * 2015-03-11 2018-04-11 株式会社東芝 半導体装置
JP6509673B2 (ja) * 2015-08-10 2019-05-08 株式会社東芝 半導体装置
JP2017059600A (ja) * 2015-09-14 2017-03-23 株式会社東芝 半導体装置及びその製造方法
JP2017139292A (ja) 2016-02-02 2017-08-10 富士電機株式会社 半導体装置及びその製造方法
JP6710589B2 (ja) * 2016-06-20 2020-06-17 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07254707A (ja) * 1994-11-28 1995-10-03 Toshiba Corp 半導体装置
US20070222023A1 (en) * 2006-03-14 2007-09-27 Infineon Technologies Austria Ag Integrated circuit having a semiconductor arrangement and method for producing it
JP2012182302A (ja) * 2011-03-01 2012-09-20 Toyota Motor Corp 半導体装置
JP2017098440A (ja) * 2015-11-26 2017-06-01 三菱電機株式会社 半導体装置
JP2018029178A (ja) * 2016-08-15 2018-02-22 アーベーベー・シュバイツ・アーゲー パワー半導体デバイスおよびこのようなパワー半導体デバイスの製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020192479A (ja) * 2016-09-15 2020-12-03 株式会社三洋物産 遊技機
JP2020192481A (ja) * 2016-09-15 2020-12-03 株式会社三洋物産 遊技機
JP7450516B2 (ja) 2020-10-22 2024-03-15 三菱電機株式会社 電力用半導体装置
WO2025009248A1 (ja) * 2023-07-03 2025-01-09 株式会社デンソー 半導体装置

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