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JP2020149736A - 半導体記憶装置 - Google Patents

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JP2020149736A
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resistance element
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新悟 中澤
Shingo Nakazawa
新悟 中澤
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Kioxia Corp
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Kioxia Corp
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Abstract

【課題】好適に制御可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１配線と、第１配線に接続された第１可変抵抗素子と、第１可変抵抗素子に接続された第１非線形素子と、第１非線形素子に接続された第２配線と、第１配線に接続された第２可変抵抗素子と、第２可変抵抗素子に接続された第２非線形素子と、第２非線形素子に接続された第３配線と、を備える。また、読出動作又は書込動作の、第１のタイミングにおいて、第１配線の電圧が第１極性の第１電圧となり、第２配線の電圧が第１極性と異なる第２極性の第２電圧となる。また、第１のタイミングの後の第２のタイミングにおいて、第１配線の電圧が第１極性の第１電圧より小さい大きさの第３電圧となり、第３配線の電圧が第１極性の第３電圧より大きい大きさの第４電圧となる。【選択図】図９

Description

本実施形態は、半導体記憶装置に関する。
第１配線と、第１配線に接続された第１可変抵抗素子と、第１可変抵抗部に接続された第１非線形素子と、第１非線形素子に接続された第２配線と、を備える半導体記憶装置が知られている。
特開２０１１−１８８３８号公報
好適に制御可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第１配線と、第１配線に接続された第１可変抵抗素子と、第１可変抵抗素子に接続された第１非線形素子と、第１非線形素子に接続された第２配線と、第１配線に接続された第２可変抵抗素子と、第２可変抵抗素子に接続された第２非線形素子と、第２非線形素子に接続された第３配線と、を備える。また、読出動作又は書込動作の、第１のタイミングにおいて、第１配線の電圧が第１極性の第１電圧となり、第２配線の電圧が第１極性と異なる第２極性の第２電圧となる。また、第１のタイミングの後の第２のタイミングにおいて、第１配線の電圧が第１極性の第１電圧より小さい大きさの第３電圧となり、第３配線の電圧が第１極性の第３電圧より大きい大きさの第４電圧となる。
一の実施形態に係る半導体記憶装置は、第１配線と、第１配線に接続された第１可変抵抗素子と、第１可変抵抗素子に接続された第１非線形素子と、第１非線形素子に接続された第２配線と、第１配線に接続された第２可変抵抗素子と、第２可変抵抗素子に接続された第２非線形素子と、第２非線形素子に接続された第３配線と、第１配線に接続された第３可変抵抗素子と、第３可変抵抗素子に接続された第３非線形素子と、第３非線形素子に接続された第４配線と、を備える。また、半導体記憶装置は、第１配線に接続され、第１極性の電圧を出力する第１電圧供給回路と、第２配線に接続された第１接続トランジスタ及び第２接続トランジスタと、第３配線に接続された第３接続トランジスタ及び第４接続トランジスタと、第１接続トランジスタを介して第２配線に接続され、第３接続トランジスタを介して第３配線に接続され、第１極性と異なる第２極性の電圧を出力する第２電圧供給回路と、第２接続トランジスタを介して第２配線に接続され、第４接続トランジスタを介して第３配線に接続され、電圧を出力する第３電圧供給回路と、第４配線に接続され、第１極性の電圧を出力する第４電圧供給回路と、を備える。
第１実施形態に係る半導体記憶装置の一部の構成を示す模式的なブロック図である。 同半導体記憶装置の一部の構成を示す模式的な回路図である。 同半導体記憶装置の一部の構成を示す模式的な回路図である。 同半導体記憶装置の一部の構成を示す模式的な斜視図である。 同半導体記憶装置の一部の構成を示す模式的な断面図である。 同半導体記憶装置の一部の構成を示す模式的な断面図である。 メモリセルＭＣの模式的な断面図である。 メモリセルＭＣの電流−電圧特性を示す模式的なグラフである。 書込動作又は読出動作について説明するための模式的なグラフである。 書込動作又は読出動作について説明するための模式的なグラフである。 書込動作又は読出動作について説明するための模式的なグラフである。 書込動作又は読出動作について説明するための模式的な回路図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成を省略することがある。
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第１方向が基板の表面と交差する場合、この第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面等と呼ぶ。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成から「電気的に絶縁されている」と言った場合には、例えば、第１の構成と第２の構成との間に絶縁膜等が設けられており、第１の構成と第２の構成とを接続するコンタクトや配線等が設けられていない状態を意味することとする。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
［第１実施形態］
［構成］
図１は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的なブロック図である。図２及び図３は、同半導体記憶装置の一部の構成を示す模式的な回路図である。
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡを制御する周辺回路ＰＣと、を備える。
メモリセルアレイＭＣＡは、例えば、図２に示す様に、複数のメモリマットＭＭを備える。メモリマットＭＭは、複数のビット線ＢＬ及びダミービット線ＤＢＬと、複数のワード線ＷＬ及びダミーワード線ＤＷＬと、ビット線ＢＬ及びワード線ＷＬに接続された複数のメモリセルＭＣと、ダミービット線ＤＢＬ及びダミーワード線ＤＷＬの少なくとも一方に接続されたダミーメモリセルＤＭＣと、を備える。メモリセルＭＣの陰極ＥＣはビット線ＢＬに接続される。また、メモリセルＭＣの陽極ＥＡはワード線ＷＬに接続される。メモリセルＭＣは、抵抗変化素子ＶＲ及び非線形素子ＮＯを備える。ダミーメモリセルＤＭＣは、メモリセルＭＣと同様の構成を備える。
周辺回路ＰＣは、例えば図１に示す様に、ワード線ＷＬに接続された行デコーダ１２と、ビット線ＢＬに接続された列デコーダ１３と、行デコーダ１２及び列デコーダ１３に、それぞれ、行アドレス及び列アドレスを供給する上位ブロックデコーダ１４と、を備える。また、周辺回路ＰＣは、ビット線ＢＬ、ダミービット線ＤＢＬ、ワード線ＷＬ及びダミーワード線ＤＷＬに供給される電圧を出力する電源回路１５と、上位ブロックデコーダ１４及び電源回路１５を制御する制御回路１６と、を備える。
行デコーダ１２は、例えば図３に示す様に、ワード線ＷＬに接続されたＰ型トランジスタ１２１及びＮ型トランジスタ１２２を備える。行デコーダ１２は、Ｐ型トランジスタ１２１を介して選択ワード線ＷＬに正極性の電圧Ｖｐを転送する。また、Ｎ型トランジスタ１２２を介して非選択ワード線ＷＬに電圧ＶＵＸを転送する。尚、図示は省略するものの、行デコーダ１２は、複数のワード線ＷＬに対応する複数のＰ型トランジスタ１２１及び複数のＮ型トランジスタ１２２を備える。
列デコーダ１３は、ビット線ＢＬに接続されたＮ型トランジスタ１３１及びＰ型トランジスタ１３２を備える。列デコーダ１３は、Ｎ型トランジスタ１３１を介して選択ビット線ＢＬに負極性の電圧Ｖｎを転送する。また、Ｐ型トランジスタ１３２を介して非選択ビット線ＢＬに電圧ＶＵＢを転送する。尚、図示は省略するものの、列デコーダ１３は、複数のビット線ＢＬに対応する複数のＮ型トランジスタ１３１及び複数のＰ型トランジスタ１３２を備える。
電源回路１５は、例えば図１に示す様に、行デコーダ１２を介して選択ワード線ＷＬに正極性の電圧Ｖｐを供給し、非選択ワード線ＷＬに電圧ＶＵＸを供給する。また、列デコーダ１３を介して選択ビット線ＢＬに負極性の電圧Ｖｎを供給し、非選択ビット線ＢＬに電圧ＶＵＢを供給する。また、ダミーワード線ＤＷＬ及びダミービット線ＤＢＬに、それぞれ、負極性の電圧ＶＤＷＬ及び正極性の電圧ＶＤＢＬを供給する。電源回路１５は、例えば、これらの電圧を出力する複数のバイアス回路１５１を備える。
図４は、第１実施形態に係る半導体記憶装置の一部の構成例を示す模式的な斜視図である。図５は、同半導体記憶装置の一部の構成例を示す模式的なＸＺ断面図である。図６は、同半導体記憶装置の一部の構成例を示す模式的なＹＺ断面図である。
本実施形態に係るメモリセルアレイＭＣＡは、例えば図４に示す通り、Ｚ方向に並ぶ複数のメモリマットＭＭを備える。メモリマットＭＭは、Ｘ方向に配列されＹ方向に延伸する複数のビット線ＢＬ及びダミービット線ＤＢＬと、Ｙ方向に配列されＸ方向に延伸する複数のワード線ＷＬ及びダミーワード線ＤＷＬと、ビット線ＢＬ及びワード線ＷＬに対応してＸ方向及びＹ方向に並ぶ複数のメモリセルＭＣ及びダミーメモリセルＤＭＣと、を備える。図示の様に、Ｚ方向に並ぶ２つのメモリマットＭＭについては、ビット線ＢＬ及びダミービット線ＤＢＬ、又は、ワード線ＷＬ及びダミーワード線ＤＷＬが共通に設けられていても良い。
本実施形態に係る周辺回路ＰＣは、例えば図５に示す通り、半導体基板１００上に設けられた電界効果型のトランジスタを含む。
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含む単結晶シリコン（Ｓｉ）等の半導体基板である。半導体基板１００には、例えば、０Ｖ程度の電圧が供給される。
また、半導体基板１００の表面には、Ｐ型トランジスタ１２１（図３）が設けられる。例えば、半導体基板１００の表面には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル１０１ａが設けられる。Ｎ型ウェル１０１ａの表面には、ゲート絶縁膜２０１、ゲート電極２０２及びこれらの側壁に設けられた側壁絶縁膜２０３が設けられる。また、Ｎ型ウェル１０１ａには、ホウ素等のＰ型の不純物を含むＰ型半導体領域１０３が設けられる。これらＰ型半導体領域１０３は、それぞれ、コンタクト２０４、配線２０５及びワード線コンタクトＷＬＣ等を介して、ワード線ＷＬ又は電源回路１５（図３）に接続される。尚、Ｎ型ウェル１０１ａには、例えば、５Ｖ程度の電圧が供給される。
また、半導体基板１００の表面には、Ｎ型トランジスタ１２２（図３）が設けられる。例えば、Ｎ型ウェル１０１ａの表面には、ホウ素等のＰ型の不純物を含むＰ型ウェル１０２ａが設けられる。Ｐ型ウェル１０２ａの表面には、ゲート絶縁膜２０１、ゲート電極２０２及びこれらの側壁に設けられた側壁絶縁膜２０３が設けられる。また、Ｐ型ウェル１０２ａには、リン等のＮ型の不純物を含むＮ型半導体領域１０４が設けられる。これらＮ型半導体領域１０４は、それぞれ、コンタクト２０４、配線２０５及びワード線コンタクトＷＬＣ等を介して、ワード線ＷＬ又は電源回路１５（図３）に接続される。尚、Ｐ型ウェル１０２ａには、例えば、−２Ｖ程度の電圧が供給される。
また、例えば図６に示す様に、半導体基板１００の表面には、Ｐ型トランジスタ１３２（図３）が設けられる。例えば、半導体基板１００の表面には、リン等のＮ型の不純物を含むＮ型ウェル１０１ｂが設けられる。Ｎ型ウェル１０１ｂの表面には、ゲート絶縁膜２０１、ゲート電極２０２及びこれらの側壁に設けられた側壁絶縁膜２０３が設けられる。また、Ｎ型ウェル１０１ｂには、ホウ素等のＰ型の不純物を含むＰ型半導体領域１０３が設けられる。これらＰ型半導体領域１０３は、それぞれ、コンタクト２０４、配線２０５及びビット線コンタクトＢＬＣ等を介して、ビット線ＢＬ又は電源回路１５（図３）に接続される。尚、Ｎ型ウェル１０１ｂには、例えば、２Ｖ程度の電圧が供給される。
また、半導体基板１００の表面には、Ｎ型トランジスタ１３１（図３）が設けられる。例えば、Ｎ型ウェル１０１ｂの表面には、ホウ素等のＰ型の不純物を含むＰ型ウェル１０２ｂが設けられる。Ｐ型ウェル１０２ｂの表面には、ゲート絶縁膜２０１、ゲート電極２０２及びこれらの側壁に設けられた側壁絶縁膜２０３が設けられる。また、Ｐ型ウェル１０２ｂには、リン等のＮ型の不純物を含むＮ型半導体領域１０４が設けられる。これらＮ型半導体領域１０４は、それぞれ、コンタクト２０４、配線２０５及びビット線コンタクトＢＬＣ等を介して、ビット線ＢＬ又は電源回路１５（図３）に接続される。尚、Ｐ型ウェル１０２ｂには、例えば、−５Ｖ程度の電圧が供給される。
図７は、本実施形態に係るメモリセルＭＣの模式的な断面図である。図７（ａ）は下方にビット線ＢＬが設けられ上方にワード線ＷＬが設けられるものに対応している。図７（ｂ）は下方にワード線ＷＬが設けられ上方にビット線ＢＬが設けられるものに対応している。
図７に示す通り、本実施形態に係るメモリセルＭＣは、Ｚ方向に順に積層された導電層３１１、カルコゲン層３１２、導電層３１３、カルコゲン層３１４及び導電層３１５を備える。
導電層３１１は、メモリセルＭＣの直下に設けられるビット線ＢＬ又はワード線ＷＬに接続され、メモリセルＭＣの陰極ＥＣ又は陽極ＥＡとして機能する。導電層３１１は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等であっても良いし、リン（Ｐ）等のＮ型の不純物が注入された多結晶シリコン等でも良いし、炭素（Ｃ）、窒化炭素（ＣＮ）、炭化タングステン（ＷＣ）、炭窒化タングステン（ＷＣＮ）又は炭窒化タングステンシリサイド（ＷＣＮＳｉ）等、その他の導電層であっても良い。
カルコゲン層３１２は、非線形素子ＮＯとして機能する。例えば、カルコゲン層３１２に所定のしきい値よりも低い電圧が印加された場合、カルコゲン層３１２は高抵抗状態である。カルコゲン層３１２に印加される電圧が所定のしきい値に達すると、カルコゲン層３１２は低抵抗状態となり、カルコゲン層３１２に流れる電流は複数桁増大する。カルコゲン層３１２に印加される電圧が所定の電圧を下回ると、カルコゲン層３１２は再度高抵抗状態となる。
カルコゲン層３１２は、例えば、少なくとも１種以上のカルコゲンを含む。カルコゲン層３１２は、例えば、カルコゲンを含む化合物であるカルコゲナイドを含んでも良い。また、カルコゲン層３１２は、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ、Ｓｂからなる群より選択された少なくとも１種の元素を含んでもよい。
尚、ここで言うカルコゲンとは、周期表の第１６族に属する元素のうち、酸素（Ｏ）を除くものである。カルコゲンは、例えば、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）等を含む。
導電層３１３は、非線形素子ＮＯ及び抵抗変化素子ＶＲを接続する電極として機能する。導電層３１３は、例えば、導電層３１１と同様の材料を含んでも良い。
カルコゲン層３１４は、抵抗変化素子ＶＲとして機能する。カルコゲン層３１４は、溶融温度以上の加熱と急速な冷却によりアモルファス状態（リセット状態：高抵抗状態）となる。また、カルコゲン層３１４は、溶融温度よりも低く、且つ結晶化温度よりも高い温度の過熱と、緩やかな冷却により結晶状態（セット状態：低抵抗状態）となる。
カルコゲン層３１４は、例えば、少なくとも１種以上のカルコゲンを含む。カルコゲン層３１４は、例えば、カルコゲンを含む化合物であるカルコゲナイドを含んでも良い。カルコゲン層３１４は、例えば、ＧｅＳｂＴｅ、ＧｅＴｅ、ＳｂＴｅ、ＳｉＴｅ等でも良い。また、カルコゲン層３１４は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）のうちから選ばれた少なくとも１種の元素を含んでも良い。
導電層３１５は、メモリセルＭＣの直上に設けられるワード線ＷＬ又はビット線ＢＬに接続され、メモリセルＭＣの陽極ＥＡ又は陰極ＥＣとして機能する。導電層３１５は、例えば、導電層３１１と同様の材料を含んでも良い。
尚、図７にはメモリセルＭＣの構成を示したが、ダミーメモリセルＤＭＣも、メモリセルＭＣと同様の構成を備えている。
図８は、本実施形態に係るメモリセルＭＣの電流−電圧特性を示す模式的なグラフである。横軸は、メモリセルＭＣの陰極ＥＣ−陽極ＥＡ間の電圧差であるセル電圧Ｖｃｅｌｌを示している。縦軸は、メモリセルＭＣに流れるセル電流Ｉｃｅｌｌを対数軸で示している。
セル電流Ｉｃｅｌｌが所定の電流値Ｉ１よりも小さい範囲では、セル電流Ｉｃｅｌｌの増大に応じてセル電圧Ｖｃｅｌｌが単調に増大する。セル電流Ｉｃｅｌｌが電流値Ｉ１に達した時点で、低抵抗状態のメモリセルＭＣのセル電圧Ｖｃｅｌｌは電圧Ｖ１に達する。また、高抵抗状態のメモリセルＭＣのセル電圧Ｖｃｅｌｌは電圧Ｖ２に達する。電圧Ｖ２は、電圧Ｖ１よりも大きい。
セル電流Ｉｃｅｌｌが電流値Ｉ１より大きく電流値Ｉ２より小さい範囲では、セル電流Ｉｃｅｌｌの増大に応じてセル電圧Ｖｃｅｌｌが単調に減少する。この範囲において、高抵抗状態のメモリセルのセル電圧Ｖｃｅｌｌは、低抵抗状態のメモリセルＭＣのセル電圧Ｖｃｅｌｌよりも大きい。
セル電流Ｉｃｅｌｌが電流値Ｉ２より大きく電流値Ｉ３より小さい範囲では、セル電流Ｉｃｅｌｌの増大に応じてセル電圧Ｖｃｅｌｌが一時的に減少し、その後増大する。この範囲では、セル電流Ｉｃｅｌｌの増大に応じて高抵抗状態のメモリセルＭＣのセル電圧Ｖｃｅｌｌが急激に減少して、低抵抗状態のメモリセルＭＣのセル電圧Ｖｃｅｌｌと同程度となる。
セル電流Ｉｃｅｌｌが電流値Ｉ３より大きい範囲では、セル電流Ｉｃｅｌｌの増大に応じてセル電圧Ｖｃｅｌｌが一時的に減少し、その後増大する。
この状態から、セル電流Ｉｃｅｌｌを電流Ｉ１よりも小さい大きさまで急速に減少させた場合、カルコゲン層３１４は高抵抗状態となる。また、セル電流Ｉｃｅｌｌを所定の大きさまで減少させ、一定以上の時間をかけてセル電流Ｉｃｅｌｌを電流Ｉ１よりも小さい大きさまで減少させた場合、カルコゲン層３１４は低抵抗状態となる。
［動作］
読出動作に際しては、例えば、セル電圧Ｖｃｅｌｌを、電圧Ｖ１より大きく電圧Ｖ２よりも小さい読出電圧Ｖｒｅａｄとし、この状態のセル電流Ｉｃｅｌｌがしきい値より大きいか否かを検知する。しきい値電圧は、例えば、電流値Ｉ１以上とすることが出来る。
書込動作に際しては、例えばまず、セル電圧Ｖｃｅｌｌを、電圧Ｖ２より大きい書込電圧Ｖｗｒｉｔｅに調整する。次に、メモリセルＭＣを高抵抗状態にしたい場合には、例えば、所定時間以内にセル電圧Ｖｃｅｌｌを０Ｖまで減少させる。一方、メモリセルＭＣを低抵抗状態にしたい場合には、例えば、一定以上の時間をかけてセル電圧Ｖｃｅｌｌを０Ｖにする。
図９は、読出動作又は書込動作においてワード線ＷＬ、ダミーワード線ＤＷＬ、ビット線ＢＬ及びダミービット線ＤＢＬに供給される電圧を例示する模式的な波形図である。
図示の例では、タイミングｔ１０１からタイミングｔ１０２にかけて、選択ワード線ＷＬに正極性の電圧Ｖｐを供給し、選択ビット線ＢＬに負極性の電圧Ｖｎを供給する。読出動作を実行する場合には、電圧Ｖｐ及び電圧Ｖｎの差分Ｖｐ−Ｖｎが読出電圧Ｖｒｅａｄ（図８）となる様に、電圧Ｖｐ及び電圧Ｖｎの大きさを調整する。書込動作を実行する場合には、電圧Ｖｐ及び電圧Ｖｎの差分Ｖｐ−Ｖｎが書込電圧Ｖｗｒｉｔｅ（図８）となる様に、電圧Ｖｐ及び電圧Ｖｎの大きさを調整する。電圧Ｖｐ及び電圧Ｖｎの大きさは、例えば、同程度であっても良いし、一致していても良い。
また、図示の例では、タイミングｔ１０１からタイミングｔ１０２にかけて、非選択ワード線ＷＬに電圧ＶＵＸを供給し、非選択ビット線ＢＬに電圧ＶＵＢを供給する。電圧ＶＵＸ及び電圧ＶＵＢは、例えば、０Ｖ程度であっても良い。また、ダミーワード線ＤＷＬに負極性の電圧ＶＤＷＬを供給し、ダミービット線ＤＢＬに正極性の電圧ＶＤＷＬを供給する。
また、図示の例では、タイミングｔ１０２からタイミングｔ１０３にかけて、ワード線ＷＬ及びビット線ＢＬの電圧の大きさを０Ｖまで徐々に減少させる。例えば、書込動作においてメモリセルＭＣを高抵抗状態にしたい場合には、タイミングｔ１０２からタイミングｔ１０３までの時間が比較的短く設定される。一方、メモリセルＭＣを低抵抗状態にしたい場合には、タイミングｔ１０２からタイミングｔ１０３までの時間が比較的長く設定される。
また、図示の例では、タイミングｔ１０２からタイミングｔ１０３にかけて、非選択ワード線ＷＬの電圧を電圧ＶＵＸに維持し、非選択ビット線ＢＬの電圧を電圧ＶＵＢに維持し、ダミーワード線ＤＷＬの電圧を電圧ＶＤＷＬに維持し、ダミービット線ＤＢＬの電圧を電圧ＶＤＷＬに維持する。
［効果］
図９等を参照して説明した様に、本実施形態に係る半導体記憶装置においては、選択ワード線ＷＬに正極性の電圧Ｖｐを供給し、選択ビット線ＢＬに負極性の電圧Ｖｎを供給する。この様な態様によれば、例えば負極性の電圧を使用しない場合と比較して、小さい大きさの電圧によって半導体記憶装置を動作させることが可能であり、消費電力を削減可能である。また、微細化等を容易に実現可能である。
また、図５を参照して説明した様に、本実施形態に係る半導体記憶装置においては、Ｎ型ウェル１０１ａの電圧が５Ｖ程度の大きさに設定され、Ｐ型ウェル１０２ａの電圧が−２Ｖ程度の大きさに設定されている。この様な態様においては、Ｎ型ウェル１０１ａ及びＰ型ウェル１０２ａの間に逆方向バイアスが供給されている。また、ワード線ＷＬの電圧が−２Ｖより高い電圧であればＮ型半導体領域１０４及びＰ型ウェル１０２ａの間にも逆方向バイアスが供給されている。また、ワード線ＷＬの電圧が５Ｖより低い電圧であればＰ型半導体領域１０３及びＮ型ウェル１０１ａの間にも逆方向バイアスが供給されている。
ここで、図９等を参照して説明した様に、本実施形態においては、図９のタイミングｔ１０２からタイミングｔ１０３にかけてワード線ＷＬ及びビット線ＢＬの電圧の大きさを０Ｖまで徐々に減少させる場合がある。この様な場合、ワード線ＷＬの電圧の大きさが減少する速度がビット線ＢＬの電圧の大きさが減少する速度よりも早いと、図１０に例示する様に、ワード線ＷＬの電圧が負の電圧となってしまう場合がある。これによってワード線ＷＬの電圧が−２Ｖより低い電圧になってしまうと、Ｎ型半導体領域１０４（図５）及びＰ型ウェル１０２ａ（図５）の間に順方向バイアスが供給されてしまい、Ｐ型ウェル１０２ａからＮ型半導体領域１０４に大量の電流が流れてしまい、トランジスタの破損等が生じてしまう恐れがある。
尚、ビット線ＢＬの電圧が２Ｖよりも高い電圧になってしまった場合にも、同様の現象が生じ得る。
そこで、本実施形態においては、図９を参照して説明した様に、タイミングｔ１０２からタイミングｔ１０３にかけて、ダミーワード線ＤＷＬに負極性の電圧ＶＤＷＬを供給し、ダミービット線ＤＢＬに正極性の電圧ＶＤＷＬを供給する。この様な態様では、例えば図１１に示す様に、選択ワード線ＷＬの電圧が所定の電圧まで低下した時点で、選択ワード線ＷＬ及びダミービット線ＤＢＬの電圧差が電圧Ｖ１（図８）又は電圧Ｖ２（図８）に達する。これにより、これらに接続されたダミーメモリセルＤＭＣに急激に電流Ｉが流れ、これによって選択ワード線ＷＬが充電される（図１１、図１２参照）。これにより、Ｎ型半導体領域１０４（図５）及びＰ型ウェル１０２ａ（図５）の間に順方向バイアスが供給されてしまうことを抑制可能である（図１１参照）。
尚、ビット線ＢＬについても同様に、ダミーワード線ＤＷＬへの負極性の電圧ＶＤＷＬの供給により、Ｐ型半導体領域１０３（図６）及びＮ型ウェル１０１ｂ（図６）の間に順方向バイアスが供給されてしまうことを抑制可能である。
［ダミービット線ＤＢＬ及びダミーワード線ＤＷＬの電圧］
ダミービット線ＤＢＬの電圧ＶＤＢＬは、適宜調整可能である。例えば、第１実施形態においては、Ｐ型ウェル１０２ａ（図５）に−２Ｖ程度の電圧が供給されていた。ここで、このようにＰ型ウェル１０２ａに供給される電圧を電圧Ｖｂ＿ｕｘとすると、ダミービット線ＤＢＬの電圧ＶＤＢＬは、Ｖｂ＿ｕｘ＋Ｖ２以上であることが望ましい。また、電圧Ｖ２（図８）は、読出電圧Ｖｒｅａｄより大きい。従って、ダミービット線ＤＢＬの電圧ＶＤＢＬは、少なくともＶｂ＿ｕｘ＋Ｖｒｅａｄより高い電圧であることが望ましい。
同様に、ダミーワード線ＤＷＬの電圧ＶＤＷＬも、適宜調整可能である。例えば、Ｎ型ウェル１０１ｂに供給される電圧を電圧Ｖｂ＿ｕｂとすると、ダミーワード線ＤＷＬの電圧ＶＤＷＬは、Ｖｂ＿ｕｂ−Ｖ２以下であることが望ましい。また、電圧Ｖ２（図８）は読出電圧Ｖｒｅａｄより大きい。従って、ダミーワード線ＤＷＬの電圧ＶＤＷＬは、少なくともＶｂ＿ｕｂ−Ｖｒｅａｄより低い電圧であることが望ましい。
［その他の実施形態］
第１実施形態においては、メモリセルＭＣに含まれる抵抗変化素子ＶＲとして、カルコゲンを含むカルコゲン層３１４を例示した。しかしながら、メモリセルＭＣに含まれる抵抗変化素子ＶＲとして、その他の抵抗変化素子ＶＲを用いることも可能である。例えば、抵抗変化素子ＶＲは、磁化自由層、磁化固定層及びこれらの間に設けられた酸化マグネシウム（ＭｇＯ）等のトンネル絶縁膜を含む磁気抵抗層であっても良い。また、抵抗変化素子ＶＲは、金属酸化物等の絶縁層を含み、この絶縁層中に金属イオンや酸素欠陥等のフィラメントを生成可能な層でも良い。
尚、抵抗変化素子ＶＲとしては、一方向に電圧を印加することによって書込動作による高抵抗化及び低抵抗化、並びに、読出動作が可能な構成を採用することが望ましい。
また、第１実施形態においては、メモリセルＭＣに含まれる非線形素子ＮＯとして、カルコゲンを含むものを例示した。しかしながら、メモリセルＭＣに含まれる非線形素子ＮＯとして、他の非線形素子ＮＯを用いることも可能である。また、抵抗変化素子ＶＲが非線形素子ＮＯとしての機能を含んでいても良い。
また、第１実施形態においては、図９を参照して説明した様に、書込動作又は読出動作のタイミングｔ１０１からタイミングｔ１０３にかけて、ダミーワード線ＤＷＬに電圧ＶＤＷＬを供給し、ダミービット線ＤＢＬに電圧ＶＤＷＬを供給する。しかしながら、上述した様な順方向バイアスの供給を抑制するためには、選択ワード線ＷＬ又は選択ビット線ＢＬの電圧の極性が反転してしまう恐れがあるタイミングで、この様な電圧が供給されていれば良い。従って、ダミーワード線ＤＷＬに電圧ＶＤＷＬを供給し、ダミービット線ＤＢＬに電圧ＶＤＷＬを供給するタイミングは、タイミングｔ１０２であっても良いし、タイミングｔ１０２及びタイミングｔ１０３の間のタイミングであっても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＷＬ…ワード線、ＤＷＬ…ダミーワード線、ＢＬ…ビット線、ＤＢＬ…ダミービット線、ＭＣ…メモリセル、ＤＭＣ…ダミーメモリセル、ＶＲ…抵抗変化素子、ＮＯ…非線形素子。

Claims (5)

  1. 第１配線と、
    前記第１配線に接続された第１可変抵抗素子と、
    前記第１可変抵抗素子に接続された第１非線形素子と、
    前記第１非線形素子に接続された第２配線と、
    前記第１配線に接続された第２可変抵抗素子と、
    前記第２可変抵抗素子に接続された第２非線形素子と、
    前記第２非線形素子に接続された第３配線と
    を備え、
    読出動作又は書込動作の、
    第１のタイミングにおいて、前記第１配線の電圧が第１極性の第１電圧となり、前記第２配線の電圧が前記第１極性と異なる第２極性の第２電圧となり、
    前記第１のタイミングの後の第２のタイミングにおいて、前記第１配線の電圧が前記第１極性の前記第１電圧より小さい大きさの第３電圧となり、前記第３配線の電圧が前記第１極性の前記第３電圧より大きい大きさの第４電圧となる
    半導体記憶装置。
  2. 前記第１配線に接続された第３可変抵抗素子と、
    前記第３可変抵抗素子に接続された第３非線形素子と、
    前記第３非線形素子に接続された第４配線と
    を備え、
    前記第１のタイミングにおいて、前記第４配線の電圧が前記第２電圧より小さい大きさの第５電圧となる
    請求項１記載の半導体記憶装置。
  3. 第１配線と、
    前記第１配線に接続された第１可変抵抗素子と、
    前記第１可変抵抗素子に接続された第１非線形素子と、
    前記第１非線形素子に接続された第２配線と、
    前記第１配線に接続された第２可変抵抗素子と、
    前記第２可変抵抗素子に接続された第２非線形素子と、
    前記第２非線形素子に接続された第３配線と、
    前記第１配線に接続された第３可変抵抗素子と、
    前記第３可変抵抗素子に接続された第３非線形素子と、
    前記第３非線形素子に接続された第４配線と、
    前記第１配線に接続され、第１極性の電圧を出力する第１電圧供給回路と、
    前記第２配線に接続された第１接続トランジスタ及び第２接続トランジスタと、
    前記第３配線に接続された第３接続トランジスタ及び第４接続トランジスタと、
    前記第１接続トランジスタを介して前記第２配線に接続され、前記第３接続トランジスタを介して前記第３配線に接続され、前記第１極性と異なる第２極性の電圧を出力する第２電圧供給回路と、
    前記第２接続トランジスタを介して前記第２配線に接続され、前記第４接続トランジスタを介して前記第３配線に接続され、電圧を出力する第３電圧供給回路と、
    前記第４配線に接続され、前記第１極性の電圧を出力する第４電圧供給回路と
    を備える半導体記憶装置。
  4. 前記第１接続トランジスタ及び前記第３接続トランジスタは第１導電型の電界効果トランジスタであり、
    前記第２接続トランジスタ及び前記第４接続トランジスタは、前記第１導電型と異なる第２導電型の電界効果トランジスタである
    請求項３記載の半導体記憶装置。
  5. 前記第１可変抵抗素子及び前記第１非線形素子の少なくとも一方はカルコゲンを含む
    請求項１〜４のいずれか１項記載の半導体記憶装置。
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