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JP2022050253A - 半導体記憶装置 - Google Patents

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Abstract

Figure 2022050253000001
【課題】好適に製造可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１領域、第２領域及び第３領域を備える。第１領域は、第１方向に延びて第２方向に並ぶ複数の第１配線と、第２方向に延びて第１方向に並び複数の第１配線とそれぞれ交差する複数の第２配線と、複数の第１配線及び複数の第２配線の交差部分に設けられた複数のメモリセルと、を備える。第２領域は、第３方向に延びるコンタクトを備える。第３領域は、第１方向に延びて第２方向に並ぶ複数の第１ダミー配線と、第２方向に延びて第１方向に並び複数の第１ダミー配線とそれぞれ交差する複数の第２ダミー配線と、を備える。複数の第２ダミー配線のうち、第１方向において第１領域又は第２領域に最も近い第２ダミー配線の第１方向の幅が、第１方向において第１領域又は第２領域に２番目に近い第２ダミー配線の第１方向の幅以下である。
【選択図】図６

Description

以下に記載された実施形態は、半導体記憶装置に関する。
第１方向に延びて第１方向と交差する第２方向に並ぶ複数の第１配線と、第２方向に延びて第１方向に並び、複数の第１配線とそれぞれ交差する複数の第２配線と、複数の第１配線及び複数の第２配線の交差部分に設けられた複数のメモリセルと、を備える半導体記憶装置が知られている。
特開２０１１－１８８３８号公報
好適に製造可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、複数のメモリセルを含む第１領域と、コンタクトを含む第２領域と、第１領域及び第２領域の少なくとも一方に隣り合う第３領域と、を備える。第１領域は、第１方向に延びて、第１方向と交差する第２方向に並ぶ、複数の第１配線と、第２方向に延びて、第１方向に並び、複数の第１配線とそれぞれ交差する複数の第２配線と、複数の第１配線及び複数の第２配線の交差部分に設けられた複数のメモリセルと、を備える。第２領域は、第１方向及び第２方向と交差する第３方向に延びるコンタクトを備える。第３領域は、第１方向に延びて、第２方向に並ぶ、複数の第１ダミー配線と、第２方向に延びて、第１方向に並び、複数の第１ダミー配線とそれぞれ交差する複数の第２ダミー配線と、を備える。複数の第２ダミー配線のうち、第１方向において第１領域又は第２領域に最も近い第２ダミー配線の第１方向の幅が、第１方向において第１領域又は第２領域に２番目に近い第２ダミー配線の第１方向の幅以下である。
一の実施形態に係る半導体記憶装置は、メモリセルを含む第１領域と、コンタクトを含む第２領域と、第１領域及び第２領域の少なくとも一方に隣り合う第３領域と、を備える。第１領域は、第１方向に延びる第１配線と、第１方向と交差する第２方向に延びて、第１配線と交差する第２配線と、第１配線及び第２配線の交差部分に設けられたメモリセルと、を備える。第２領域は、第１方向及び第２方向と交差する第３方向に延びるコンタクトを備える。第３領域は、第１配線又はコンタクトと第１方向に並び、第１方向に延びる第１ダミー配線と、第２方向に延び、第１ダミー配線と交差する第２ダミー配線と、第１方向に延び、第２ダミー配線と交差する第３ダミー配線と、第２配線又はコンタクトと第２方向に並び、第２方向に延び、第３ダミー配線と交差する第４ダミー配線と、を備える。
第１実施形態に係る半導体記憶装置の構成を示す模式的な平面図である。 同半導体記憶装置の一部の構成を示す模式的な斜視図である。 図１のＡで示した部分の模式的な拡大図である。 図３に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に見た模式的な断面図である。 図３に示す構造をＥ－Ｅ´線に沿って切断し、矢印の方向に見た模式的な断面図である。 図３のＢで示した部分の模式的な拡大図である。 図３のＣ１で示した部分の模式的な拡大図である。 図３のＣ２で示した部分の模式的な拡大図である。 第１実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な平面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な平面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な平面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な平面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な平面図である。 第１比較例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 第２比較例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 図３２のＤで示した部分の模式的な拡大図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応しても良いし、対応しなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第１方向が基板の表面と交差する場合、この第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面等と呼ぶ。
以下、図面を参照して、実施形態に係る半導体記憶装置の回路構成について説明する。尚、以下の図面は模式的なものであり、説明の都合上、一部の構成を省略することがある。
［第１実施形態］
［構成］
まず、図１及び図２を参照して、第１実施形態に係る半導体記憶装置について、簡単に説明する。図１は、本実施形態に係る半導体記憶装置の構成を示す模式的な平面図である。図２は、同半導体記憶装置の一部の構成を示す模式的な斜視図である。
本実施形態に係る半導体記憶装置は、基板１００を備える。基板１００には、メモリ領域ＭＡ及び周辺領域ＰＡが設けられる。メモリ領域ＭＡには、複数のメモリセルアレイＭＣＡがＸ方向及びＹ方向にマトリクス状に並んで設けられる。周辺領域ＰＡには、周辺回路ＰＣが設けられる。
メモリセルアレイＭＣＡには、例えば、図２に示す通り、複数のメモリセルＭＣがＸ方向及びＹ方向にマトリクス状に並んで設けられる。メモリセルＭＣは、後述する抵抗変化素子ＶＲ（図４、図５）及び非線形素子ＮＯ（図４、図５）を備える。メモリセルＭＣは、０又は１のデータを記憶する記憶素子として機能する。
複数のメモリセルＭＣは、Ｙ方向に並びＸ方向に延びる複数のワード線ＷＬと、Ｘ方向に並びＹ方向に延びる複数のビット線ＢＬにそれぞれ接続されている。
周辺回路ＰＣは、コンタクト及び配線等を介して、ビット線ＢＬ及びワード線ＷＬに接続される。周辺回路ＰＣは、例えば、電源電圧等を降圧して電圧供給線に出力する降圧回路、高速Ｉ／Ｆ、ｅ―Ｆｕｓｅ、ＡＳＩＣ等を備える。
次に、図３～図８を参照して、本実施形態に係る半導体記憶装置の構成について、より詳しく説明する。
図３は、図１のＡで示した部分の模式的な拡大図である。図４は、図３に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に見た模式的な断面図である。図５は、図３に示す構造をＥ－Ｅ´線に沿って切断し、矢印の方向に見た模式的な断面図である。
メモリセルアレイＭＣＡは、図３に示す様に、複数のメモリセルＭＣが設けられる領域１０１と、Ｘ方向において領域１０１と隣り合う領域ＷＬＨＵと、Ｙ方向において領域１０１と隣り合う領域ＢＬＨＵと、を備える。また、メモリセルアレイＭＣＡは、コンタクトＣＣ等が形成される領域１０２と、ダミーパターンが形成される領域１０３と、領域１０２中の構成及び領域１０３中の構成を他の領域中の構成から離間させる領域１０４と、を備える。領域１０２，１０３，１０４は、Ｙ方向において領域ＷＬＨＵと隣り合い、Ｘ方向において領域ＢＬＨＵと隣り合う位置に設けられている。
周辺領域ＰＡは、コンタクトＣＣ等が形成される領域１０２と、ダミーパターンが形成される領域１０３と、領域１０２中の構成を領域１０３中の構成から離間させる領域１０４と、を備える。
領域１０１は、図４及び図５に示す様に、Ｘ方向に延びてＹ方向に並ぶ、複数のワード線ＷＬと、Ｙ方向に延びてＸ方向に並び、複数のワード線ＷＬとそれぞれ交差する複数のビット線ＢＬと、複数のワード線ＷＬ及び複数のビット線ＢＬの交差部分にそれぞれ設けられた複数のメモリセルＭＣと、を備える。これら複数のメモリセルＭＣは、周辺回路ＰＣに電気的に接続されている。
領域ＢＬＨＵには、ビット線ＢＬの一部、及び、ビット線ＢＬに接続されたビット線コンタクトＢＬＣ（図４）が設けられる。ビット線コンタクトＢＬＣは、Ｚ方向に延び、ビット線ＢＬと、周辺回路ＰＣと、を電気的に接続する接続配線として機能する。
領域ＷＬＨＵには、ワード線ＷＬの一部、及び、ワード線ＷＬに接続されたワード線コンタクトＷＬＣ（図５）が設けられる。ワード線コンタクトＷＬＣは、Ｚ方向に延び、ワード線ＷＬと、周辺回路ＰＣと、を電気的に接続する接続配線として機能する。
領域１０２は、図３に示す様に、１つ又は複数のコンタクトＣＣを備える。コンタクトＣＣは、Ｚ方向に延び、周辺回路ＰＣと、図示しない外部制御回路基板等と、の間の接続配線として機能する。コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含む。
領域１０３は、図４及び図５に示す様に、Ｘ方向に延びてＹ方向に並ぶ、複数のダミーワード線ＤＷＬと、Ｙ方向に延びてＸ方向に並び、複数のダミーワード線ＤＷＬとそれぞれ交差する複数のダミービット線ＤＢＬと、複数のダミーワード線ＤＷＬ及び複数のダミービット線ＤＢＬの交差部分にそれぞれ設けられた複数のダミーメモリセルＤＭＣと、を備える。尚、これら複数のダミーワード線ＤＷＬ、複数のダミービット線ＤＢＬ及び複数のダミーメモリセルＤＭＣは、周辺回路ＰＣに電気的に接続されていない。
複数のダミーワード線ＤＷＬ、複数のダミービット線ＤＢＬ、及び複数のダミーメモリセルＤＭＣは、ダミーパターンの一部として設けられる。これらダミーパターンは、半導体製造工程において、被加工面におけるパターンの高密度領域と低密度領域の間で、加工特性に大きな差を生じてしまうことを防ぐ機能を有する。本実施形態における領域１０３は、例えば、被加工面の多くの領域を占める領域１０１と同程度の密度を有する領域として設けられる。
また、領域１０３は、図３に示す様に、領域１０１及び領域１０２を避ける様に配置された、不定形な形状を有する。尚、ここで言う所の不定形な形状とは、矩形状でないことを意味する。例えば、領域１０３が矩形状である場合、領域１０３が備える複数のダミーワード線ＤＷＬのＸ方向の配線長が全て同じ長さである。また、これら複数のダミーワード線ＤＷＬのＸ方向の両端部のＸ方向における位置が、全て同じである。同様に、領域１０３が矩形状である場合、領域１０３が備える複数のダミービット線ＤＢＬのＹ方向の配線長が全て同じ長さである。また、これら複数のダミービット線ＤＢＬのＹ方向の両端部のＹ方向における位置が、全て同じである。また、これら複数のダミーワード線ＤＷＬ及びダミービット線ＤＢＬが全て交差し、これら複数の交差部分に全てダミーメモリセルＤＭＣが設けられることとなる。一方、領域１０３が不定形な形状である場合、領域１０３が備える複数のダミーワード線ＤＷＬのＸ方向の配線長及び複数のダミービット線ＤＢＬのＹ方向の配線長が、全て同じ長さではない場合がある。また、領域１０３が不定形な形状である場合、複数のダミーワード線ＤＷＬのＸ方向の両端部の少なくとも一方のＸ方向における位置が、複数のダミーワード線ＤＷＬの間で一致していない場合がある。また、領域１０３が不定形な形状である場合、複数のダミービット線ＤＢＬのＹ方向の両端部の少なくとも一方のＹ方向における位置が、複数のダミービット線ＤＢＬの間で一致していない場合がある。また、複数のダミーワード線ＤＷＬの少なくとも一部が、複数のダミービット線ＤＢＬの少なくとも一部と交差していない場合がある。
領域１０４は、図４及び図５に示す様に、絶縁層３２３又は絶縁層３２６を備える。領域１０４は、領域１０１と領域１０３との間、及び領域１０２と領域１０３との間、をそれぞれ離間させ、絶縁させる機能を有する。
次に、領域１０１～１０４、領域ＷＬＨＵ、及び領域ＢＬＨＵにおいて、Ｚ方向に積層して設けられた構造について詳細に説明する。
図４及び図５に示す通り、本実施形態に係る半導体記憶装置は、配線層２００と、配線層２００上に設けられたメモリ層３００と、を備える。
配線層２００は、Ｚ方向に延びるコンタクト配線２０１（図４）と、Ｚ方向に延びるコンタクト配線２０２（図５）と、これらの間に設けられた酸化シリコン（ＳｉＯ２）等の絶縁層２０４と、を備える。
領域ＢＬＨＵに設けられたコンタクト配線２０１（図４）は、ビット線コンタクトＢＬＣとして機能する。コンタクト配線２０１は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含む。
領域ＷＬＨＵに設けられたコンタクト配線２０２（図５）は、ワード線コンタクトＷＬＣとして機能する。コンタクト配線２０２は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含む。
メモリ層３００の領域１０１及び領域１０３は、例えば図４及び図５に示す様に、導電層３０１と、バリア導電層３０２と、電極層３０３と、カルコゲン層３０４と、電極層３０５と、バリア導電層３０６と、カルコゲン層３０７と、バリア導電層３０８と、電極層３０９と、バリア導電層３１０と、導電層３１１と、を含む。
導電層３０１は、例えば図に示す様に、絶縁層２０４の上面に設けられる。導電層３０１は、Ｙ方向に延び、ビット線ＢＬ又はダミービット線ＤＢＬの一部として機能する。導電層３０１は、例えば、タングステン（Ｗ）等を含む。
バリア導電層３０２は、導電層３０１の上面に設けられる。バリア導電層３０２は、Ｙ方向に延び、ビット線ＢＬ又はダミービット線ＤＢＬの一部として機能する。バリア導電層３０２は、例えば、窒化タングステン（ＷＮ）等を含む。
電極層３０３は、バリア導電層３０２の上面に設けられる。電極層３０３は、メモリセルＭＣの陰極又はダミーメモリセルＤＭＣの一部として機能する。電極層３０３は、例えば、窒化炭素（ＣＮ）等を含む。
カルコゲン層３０４は、電極層３０３の上面に設けられる。カルコゲン層３０４は、非線形素子ＮＯ又はダミーメモリセルＤＭＣの一部として機能する。例えば、カルコゲン層３０４に所定のしきい値よりも低い電圧が印加された場合、カルコゲン層３０４は高抵抗状態である。カルコゲン層３０４に印加される電圧が所定のしきい値に達すると、カルコゲン層３０４は低抵抗状態となり、カルコゲン層３０４に流れる電流は複数桁増大する。カルコゲン層３０４に印加される電圧が一定の時間所定の電圧を下回ると、カルコゲン層３０４は再度高抵抗状態となる。
カルコゲン層３０４は、例えば、少なくとも１種以上のカルコゲンを含む。カルコゲン層３０４は、例えば、カルコゲンを含む化合物であるカルコゲナイドを含んでも良い。また、カルコゲン層３０４は、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ、Ｓｂからなる群より選択された少なくとも１種の元素を含んでもよい。
尚、ここで言うカルコゲンとは、周期表の第１６族に属する元素のうち、酸素（Ｏ）を除くものである。カルコゲンは、例えば、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）等を含む。
電極層３０５は、カルコゲン層３０４の上面に設けられる。電極層３０５は、抵抗変化素子ＶＲ及び非線形素子ＮＯに接続された電極、又は、ダミーメモリセルＤＭＣの一部として機能する。電極層３０５は、例えば、炭素（Ｃ）等を含む。
バリア導電層３０６は、電極層３０５の上面に設けられる。バリア導電層３０６は、例えば、窒化タングステン（ＷＮ）等を含む。
カルコゲン層３０７は、バリア導電層３０６の上面に設けられる。カルコゲン層３０７は、抵抗変化素子ＶＲ又はダミーメモリセルＤＭＣの一部として機能する。カルコゲン層３０７は、例えば、結晶領域及び相変化領域を備える。相変化領域は、溶融温度以上の加熱と急速な冷却によりアモルファス状態（リセット状態：高抵抗状態）となる。また、相変化領域は、溶融温度よりも低く、且つ結晶化温度よりも高い温度の過熱と、緩やかな冷却により結晶状態（セット状態：低抵抗状態）となる。
カルコゲン層３０７は、例えば、少なくとも１種以上のカルコゲンを含む。カルコゲン層３０７は、例えば、カルコゲンを含む化合物であるカルコゲナイドを含んでも良い。カルコゲン層３０７は、例えば、ＧｅＳｂＴｅ、ＧｅＴｅ、ＳｂＴｅ、ＳｉＴｅ等でも良い。また、カルコゲン層３０７は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）のうちから選ばれた少なくとも１種の元素を含んでも良い。
バリア導電層３０８は、カルコゲン層３０７の上面に設けられる。バリア導電層３０８は、例えば、窒化タングステン（ＷＮ）等を含む。
電極層３０９は、バリア導電層３０８の上面に設けられる。電極層３０９は、メモリセルＭＣの陽極又はダミーメモリセルＤＭＣの一部として機能する。電極層３０９は、例えば、炭素（Ｃ）等を含む。
バリア導電層３１０は、電極層３０９の上面に設けられる。バリア導電層３１０は、Ｘ方向に延び、ワード線ＷＬ又はダミーワード線ＤＷＬの一部として機能する。バリア導電層３１０は、例えば、窒化タングステン（ＷＮ）等を含む。
導電層３１１は、バリア導電層３１０の上面に設けられる。導電層３１１は、Ｘ方向に延び、ワード線ＷＬ又はダミーワード線ＤＷＬの一部として機能する。導電層３１１は、例えば、タングステン（Ｗ）等を含む。
コンタクト配線３１２（図５）は、領域ＷＬＨＵに設けられる。コンタクト配線３１２は、Ｚ方向に延び、ワード線ＷＬの一部として機能するバリア導電層３１０の下面及びコンタクト配線２０２の上面に接続される。コンタクト配線３１２は、ワード線ＷＬに接続されたワード線コンタクトＷＬＣの一部として機能する。コンタクト配線３１２は、例えば、タングステン（Ｗ）等を含む。
尚、例えば図４に示す様に、メモリ層３００の領域１０１中の構成及び領域１０３中の構成のＹ方向の側面には、バリア絶縁層３２４と、これらの構成の間に設けられた絶縁層３２５と、が設けられる。また、メモリ層３００の領域１０４中、ビット線ＢＬ及びメモリセルＭＣに対応する高さ位置には絶縁層３２６が設けられる。バリア絶縁層３２４は、窒化シリコン（ＳｉＮ）等を含む。絶縁層３２５は、例えば、炭素含有酸化シリコン（ＳｉＯＣ）等を含む。絶縁層３２６は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
また、例えば図５に示す様に、メモリ層３００の領域１０１中の構成及び領域１０３中の構成のＸ方向の側面には、バリア絶縁層３２１と、これらの構成の間に設けられた絶縁層３２２と、が設けられる。また、メモリ層３００の領域１０４中、ビット線ＢＬ、メモリセルＭＣ及びワード線ＷＬに対応する高さ位置には絶縁層３２３が設けられる。バリア絶縁層３２１は、窒化シリコン（ＳｉＮ）等を含む。絶縁層３２２は、例えば、炭素含有酸化シリコン（ＳｉＯＣ）等を含む。絶縁層３２３は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
次に、領域１０１及び領域１０３の一部、並びに、領域１０２及び領域１０３の一部について、図６～図８を用いて詳細に説明する。
図６は、図３のＢで示した部分の模式的な拡大図であり、領域１０１及び領域１０３がＸ方向に隣り合う部分を示している。
図６の左部分には、領域１０１ｅを示している。領域１０１ｅは、領域１０１の一部である。領域１０１ｅは、Ｘ方向において領域１０４を介して領域１０３と隣り合っている。尚、領域１０１ｅは、複数のビット線ＢＬのうち、Ｘ方向において領域１０３ｅに最も近いビット線ＢＬ＿Ｅ１と、Ｘ方向において領域１０３ｅに２番目に近いビット線ＢＬ＿Ｅ２と、を備える。
複数のビット線ＢＬのうち、ビット線ＢＬ＿Ｅ１以外のビット線ＢＬのＸ方向の幅は、ビット線ＢＬ＿Ｅ２のＸ方向の幅Ｘ２と、同程度である。ビット線ＢＬ＿Ｅ１のＸ方向の幅Ｘ１は、幅Ｘ２以下である。即ち、幅Ｘ１は、幅Ｘ２と等しくても良いし、幅Ｘ２より小さくても良い。
図６の右部分には、領域１０３ｅを示している。領域１０３ｅは、領域１０３の一部である。領域１０３ｅは、Ｘ方向において領域１０４を介して領域１０１と隣り合っている。また、領域１０３ｅは、複数のダミービット線ＤＢＬのうち、Ｘ方向において領域１０１ｅに最も近いダミービット線ＤＢＬ＿Ｅ１と、Ｘ方向において領域１０１ｅに２番目に近いダミービット線ＤＢＬ＿Ｅ２と、を備える。
複数のダミービット線ＤＢＬのうち、ダミービット線ＤＢＬ＿Ｅ１以外のダミービット線ＤＢＬのＸ方向の幅は、ダミービット線ＤＢＬ＿Ｅ２のＸ方向の幅Ｘ１２と同程度である。ダミービット線ＤＢＬ＿Ｅ１のＸ方向の幅Ｘ１１は、幅Ｘ１２以下である。
図７は、図３のＣ１で示した部分の模式的な拡大図であり、領域１０１及び領域１０３がＸ方向及びＹ方向に隣り合う部分を示している。
図７の左下部分には、領域１０１ｃを示している。領域１０１ｃは、領域１０１の一部である。領域１０１ｃは、Ｘ方向において領域１０４を介して領域１０３と隣り合っている。また、領域１０１ｃは、Ｙ方向において、領域ＢＬＨＵ及び領域１０４を介して領域１０３と隣り合っている。尚、領域１０１ｃは、領域１０１ｅと同様に、Ｘ方向において領域１０３に最も近いビット線ＢＬ＿Ｅ１と、２番目に近いビット線ＢＬ＿Ｅ２と、を備える。
図７の左上部分、右上部分及び右下部分には、領域１０３ｃを示している。領域１０３ｃは、領域１０３の一部である。領域１０３ｃのうち、図７の右下部分に記載された部分は、Ｘ方向において領域１０４を介して領域１０１と隣り合っている。また、領域１０３ｃのうち、図７の左上部分に記載された部分は、Ｙ方向において、領域ＢＬＨＵ及び領域１０４を介して領域１０１と隣り合っている。
領域１０３ｃは、図７の右下部分においてＸ方向に延びる複数のダミーワード線ＤＷＬ＿Ａと、図７の左上部分及び右上部分においてＸ方向に延びる複数のダミーワード線ＤＷＬ＿Ｂと、を備える。
複数のダミーワード線ＤＷＬ＿ＡのＸ方向の一端部は、領域１０４に接続されている。また、複数のダミーワード線ＤＷＬ＿Ａの少なくとも一部は、Ｘ方向において領域１０４を介して領域１０１内のワード線ＷＬから離間して設けられ、このワード線ＷＬの延長線上に設けられている。
複数のダミーワード線ＤＷＬ＿Ｂは、Ｙ方向において領域１０１ｃに最も近いダミーワード線ＤＷＬ＿Ｅ１と、Ｙ方向において領域１０１ｃに２番目に近いダミーワード線ＤＷＬ＿Ｅ２と、を含む。ダミーワード線ＤＷＬ＿Ｅ１は、図７の左上部分に含まれる部分ＤＷＬ＿Ｅ１ａと、図７の右上部分に含まれる部分ＤＷＬ＿Ｅ１ｂと、を備える。複数のダミーワード線ＤＷＬ＿Ｂのうち、ダミーワード線ＤＷＬ＿Ｅ１以外のＹ方向の幅、ダミーワード線ＤＷＬ＿Ｅ１の部分ＤＷＬ＿Ｅ１ｂのＹ方向の幅、及び、複数のダミーワード線ＤＷＬ＿ＡのＹ方向の幅は、ダミーワード線ＤＷＬ＿Ｅ２のＹ方向の幅Ｙ１２と同程度である。ダミーワード線ＤＷＬ＿Ｅ１の部分ＤＷＬ＿Ｅ１ａのＹ方向の幅Ｙ１１ａは、ダミーワード線ＤＷＬ＿Ｅ１の部分ＤＷＬ＿Ｅ１ｂのＹ方向の幅Ｙ１１ｂ及び上記幅Ｙ１２以下である。
また、領域１０３ｃは、図７の左上部分においてＹ方向に延びる複数のダミービット線ＤＢＬ＿Ａと、図７の右下部分及び右上部分においてＹ方向に延びる複数のダミービット線ＤＢＬ＿Ｂと、を備える。
複数のダミービット線ＤＢＬ＿ＡのＹ方向の一端部は、領域１０４に接続されている。また、複数のダミービット線ＤＢＬ＿Ａの少なくとも一部は、Ｙ方向において領域１０４を介して領域１０１内のビット線ＢＬから離間して設けられ、このビット線ＢＬの延長線上に設けられている。
複数のダミービット線ＤＢＬ＿Ｂは、Ｘ方向において領域１０１ｃに最も近いダミービット線ＤＢＬ＿Ｅ１と、Ｘ方向において領域１０１ｃに２番目に近いダミービット線ＤＢＬ＿Ｅ２と、を含む。ダミービット線ＤＢＬ＿Ｅ１は、図７の右下部分に含まれる部分ＤＢＬ＿Ｅ１ａと、図７の右上部分に含まれる部分ＤＢＬ＿Ｅ１ｂと、を備える。複数のダミービット線ＤＢＬ＿Ｂのうち、ダミービット線ＤＢＬ＿Ｅ１以外のＸ方向の幅、ダミービット線ＤＢＬ＿Ｅ１の部分ＤＢＬ＿Ｅ１ｂのＸ方向の幅、及び、複数のダミービット線ＤＢＬ＿ＡのＸ方向の幅は、ダミービット線ＤＢＬ＿Ｅ２のＸ方向の幅Ｘ１２と同程度である。ダミービット線ＤＢＬ＿Ｅ１の部分ＤＢＬ＿Ｅ１ａのＸ方向の幅Ｘ１１ａは、ダミービット線ＤＢＬ＿Ｅ１の部分ＤＢＬ＿Ｅ１ｂのＸ方向の幅Ｘ１１ｂ及び上記幅Ｘ１２以下である。
図８は、図３のＣ２で示した部分の模式的な拡大図であり、領域１０２及び領域１０３がＸ方向及びＹ方向に隣り合う部分を示している。
図８の左下部分には、領域１０２ｃを示している。領域１０２ｃは、領域１０２の一部である。領域１０２ｃは、Ｘ方向において領域１０４を介して領域１０３と隣り合っている。また、領域１０２ｃは、Ｙ方向において、領域１０４を介して領域１０３と隣り合っている。尚、領域１０２ｃは、単数又は複数のコンタクトＣＣを備える。
図８の左上部分、右上部分及び右下部分には、領域１０３ｃ´を示している。領域１０３ｃ´は、領域１０３の一部である。領域１０３ｃ´のうち、図８の右下部分に記載された部分は、Ｘ方向において領域１０４を介して領域１０２と隣り合っている。また、領域１０３ｃ´のうち、図８の左上部分に記載された部分は、Ｙ方向において、領域１０４を介して領域１０２と隣り合っている。
領域１０３ｃ´は、図８の右下部分においてＸ方向に延びる複数のダミーワード線ＤＷＬ＿Ａ´と、図８の左上部分及び右上部分においてＸ方向に延びる複数のダミーワード線ＤＷＬ＿Ｂ´と、を備える。
複数のダミーワード線ＤＷＬ＿Ａ´のＸ方向の一端部は、領域１０４に接続されている。また、複数のダミーワード線ＤＷＬ＿Ａ´の少なくとも一部は、Ｘ方向において領域１０４を介して領域１０２内のコンタクトＣＣから離間して設けられる。
複数のダミーワード線ＤＷＬ＿Ｂ´は、Ｙ方向において領域１０２ｃに最も近いダミーワード線ＤＷＬ＿Ｅ１´と、Ｙ方向において領域１０２ｃに２番目に近いダミーワード線ＤＷＬ＿Ｅ２´と、を含む。ダミーワード線ＤＷＬ＿Ｅ１´は、図８の左上部分に含まれる部分ＤＷＬ＿Ｅ１ａ´と、図８の右上部分に含まれる部分ＤＷＬ＿Ｅ１ｂ´と、を備える。複数のダミーワード線ＤＷＬ＿Ｂ´のうち、ダミーワード線ＤＷＬ＿Ｅ１´以外のＹ方向の幅、ダミーワード線ＤＷＬ＿Ｅ１´の部分ＤＷＬ＿Ｅ１ｂ´のＹ方向の幅、及び、複数のダミーワード線ＤＷＬ＿Ａ´のＹ方向の幅は、ダミーワード線ＤＷＬ＿Ｅ２´のＹ方向の幅Ｙ１２´と同程度である。ダミーワード線ＤＷＬ＿Ｅ１´の部分ＤＷＬ＿Ｅ１ａ´のＹ方向の幅Ｙ１１ａ´は、ダミーワード線ＤＷＬ＿Ｅ１´の部分ＤＷＬ＿Ｅ１ｂ´のＹ方向の幅Ｙ１１ｂ´及び上記幅Ｙ１２´以下である。
また、領域１０３ｃ´は、図８の左上部分においてＹ方向に延びる複数のダミービット線ＤＢＬ＿Ａ´と、図８の右下部分及び右上部分においてＹ方向に延びる複数のダミービット線ＤＢＬ＿Ｂ´と、を備える。
複数のダミービット線ＤＢＬ＿Ａ´のＹ方向の一端部は、領域１０４に接続されている。また、複数のダミービット線ＤＢＬ＿Ａ´の少なくとも一部は、Ｙ方向において領域１０４を介して領域１０２内のコンタクトＣＣから離間して設けられる。
複数のダミービット線ＤＢＬ＿Ｂ´は、Ｘ方向において領域１０２ｃに最も近いダミービット線ＤＢＬ＿Ｅ１´と、Ｘ方向において領域１０２ｃに２番目に近いダミービット線ＤＢＬ＿Ｅ２´と、を含む。ダミービット線ＤＢＬ＿Ｅ１´は、図８の右下部分に含まれる部分ＤＢＬ＿Ｅ１ａ´と、図８の右上部分に含まれる部分ＤＢＬ＿Ｅ１ｂ´と、を備える。複数のダミービット線ＤＢＬ＿Ｂ´のうち、ダミービット線ＤＢＬ＿Ｅ１´以外のＸ方向の幅、ダミービット線ＤＢＬ＿Ｅ１´の部分ＤＢＬ＿Ｅ１ｂ´のＸ方向の幅、及び、複数のダミービット線ＤＢＬ＿Ａ´のＸ方向の幅は、ダミービット線ＤＢＬ＿Ｅ２´のＸ方向の幅Ｘ１２´と同程度である。ダミービット線ＤＢＬ＿Ｅ１´の部分ＤＢＬ＿Ｅ１ａ´のＸ方向の幅Ｘ１１ａ´は、ダミービット線ＤＢＬ＿Ｅ１´の部分ＤＢＬ＿Ｅ１ｂ´のＸ方向の幅Ｘ１１ｂ´及び上記幅Ｘ１２´以下である。
［製造方法］
次に、図９～図３０を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。図１４、図１８、図２４、図２８、及び図３０は、図３に対応する位置の模式的な平面図である。図２１～図２３、図２５～図２７は、及び、図２９は、図４に対応する模式的な断面図である。図９～図１３、図１５～図１７、及び、図１９～図２０は、図５に対応する模式的な断面図である。尚、説明の都合上、図９～図３０では一部の構成を省略する場合がある。
本実施形態に係る半導体記憶装置の製造に際しては、例えば、半導体ウェハ上に周辺回路ＰＣ（図１）を形成する。次に、例えば、この周辺回路ＰＣをメモリセルアレイＭＣＡに接続するための配線層２００（図９）を形成する。
次に、例えば図９に示す様に、配線層２００の上面に、導電層３０１を形成する導電層３０１Ａと、バリア導電層３０２を形成するバリア導電層３０２Ａと、電極層３０３を形成する電極層３０３Ａと、カルコゲン層３０４を形成するカルコゲン層３０４Ａと、電極層３０５を形成する電極層３０５Ａと、バリア導電層３０６を形成するバリア導電層３０６Ａと、カルコゲン層３０７を形成するカルコゲン層３０７Ａ（抵抗変化層）と、バリア導電層３０８を形成するバリア導電層３０８Ａと、電極層３０９を形成する電極層３０９Ａと、窒化シリコン（ＳｉＮ）等のハードマスク層５０１と、を含む積層体を形成する。この工程は、例えば、スパッタ等のＰＶＤ（Physical VaporDeposition）等によって行われる。
次に、例えば図９に示す様に、ハードマスク層５０１の上面に、炭素（Ｃ）等の芯材５０２を形成する。芯材５０２は、例えば、少なくとも領域１０１、領域１０２、領域１０３、及び、領域１０４を含む、全ての領域において設けられ、Ｙ方向に延び、Ｘ方向に並ぶ。
次に、例えば図９に示す様に、ハードマスク層５０１の上面、芯材５０２の側面及び上面に、酸化シリコン（ＳｉＯ２）等のハードマスク層５０３を形成する。この工程は、例えば、ＴＥＯＳ等のガスを用いたＣＶＤ等によって行われる。
次に、例えば図１０に示す様に、ハードマスク層５０３のうち、芯材５０２の側面に形成された部分を残して、ハードマスク層５０１及び芯材５０２の上面に形成された部分を除去する。
次に、例えば図１１に示す様に、芯材５０２を除去する。芯材５０２の除去は、例えば、アッシング等によって行われる。
次に、例えば図１２に示す様に、ハードマスク層５０１の一部を除去する。この工程は、例えば、ハードマスク層５０３をマスクとするＲＩＥ（Reactive Ion Etching）等の異方性エッチング等によって行われる。この工程により、ハードマスク層５０１がＸ方向に分断される。
次に、例えば図１３及び図１４に示す様に、導電層３０１Ａ、バリア導電層３０２Ａ、電極層３０３Ａ、カルコゲン層３０４Ａ、電極層３０５Ａ、バリア導電層３０６Ａ、カルコゲン層３０７Ａ、バリア導電層３０８Ａ、及び、電極層３０９Ａの一部を除去する。この工程は、例えば、ハードマスク層５０１、及びハードマスク層５０３をマスクとするＲＩＥ等の異方性エッチング等によって行う。この工程により、ハードマスク層５０１に形成されたパターンに沿って、これらの層がＸ方向に分断され、ラインアンドスペースのパターンＬＳ１が形成される。尚、この工程により、ハードマスク層５０３が除去され、ハードマスク層５０１の少なくとも一部は残存する。また、この工程で形成されるラインアンドスペースのパターンＬＳ１は、少なくともダイシングラインで囲われた領域の内部において、均一なパターンである。
次に、例えば図１５に示す様に、絶縁層２０４の上面、ハードマスク層５０１の上面、並びに、導電層３０１Ａ、バリア導電層３０２Ａ、電極層３０３Ａ、カルコゲン層３０４Ａ、電極層３０５Ａ、バリア導電層３０６Ａ、カルコゲン層３０７Ａ、バリア導電層３０８Ａ、及び、電極層３０９ＡのＸ方向の側面に、バリア絶縁層３２１及び絶縁層３２２を形成する。次に、構造の上面を平坦化処理してハードマスク層５０１の上面を露出させる。絶縁層３２２は、例えば、スピンコート等の手段によってウェハ上に絶縁層３２２の材料を塗布し、熱処理等を行うことによって形成される。平坦化処理は、例えば、ハードマスク層５０１をストッパとするＣＭＰ（ChemicalMechanical Polishing）等によって行われる。
次に、例えば図１６に示す様に、少なくとも領域１０１及び領域１０３を覆うマスク材５０５を形成する。
次に、例えば図１７及び図１８に示す様に、少なくとも領域１０２、領域１０４、及び領域ＷＬＨＵの、絶縁層２０４上に形成された構造の一部を除去する。この工程は、例えば、マスク材５０５をマスクとするＲＩＥ等の異方性エッチング等によって行う。
次に、例えば図１９に示す様に、マスク材５０５を除去する。
次に、例えば図２０及び図２１に示す様に、絶縁層３２３を形成し、構造の上面から絶縁層３２３の一部、及びハードマスク層５０１を除去して、電極層３０９Ａの上面を露出させる。絶縁層３２３を形成する工程は、例えば、ＴＥＯＳ等のガスを用いたＣＶＤ等によって行われる。電極層３０９Ａの上面を露出させる工程は、例えば、ＣＭＰ又はウェットエッチング等によって行われる。この工程の後に、例えば、コンタクト配線３１２（図５）を形成しても良い。
次に、例えば図２２に示す様に、電極層３０９Ａ及び絶縁層３２３の上面に、バリア導電層３１０を形成するバリア導電層３１０Ａと、導電層３１１を形成する導電層３１１Ａと、窒化シリコン（ＳｉＮ）等のハードマスク層５１１と、を含む積層体を形成する。この工程は、例えば、スパッタ等のＰＶＤ等によって行われる。
次に、例えば図２２に示す様に、ハードマスク層５１１の上面に、炭素（Ｃ）等の芯材５１２を形成する。芯材５１２は、例えば、少なくとも領域１０１、領域１０２、領域１０３、及び、領域１０４を含む、全ての領域において、Ｘ方向に延び、Ｙ方向に並ぶ。
次に、例えば図２２に示す様に、ハードマスク層５１１の上面、芯材５１２の側面及び上面に、酸化シリコン（ＳｉＯ２）等のハードマスク層５１３を形成する。この工程は、例えば、ＴＥＯＳ等のガスを用いたＣＶＤ等によって行われる。
次に、例えば図２３及び図２４に示す様に、図９～図１３を参照して説明した工程と同様の工程を行う。この工程により、例えば、少なくとも領域１０１、領域１０２、領域１０３、及び、領域１０４を含む、全ての領域において、ハードマスク層５１１がＹ方向に分断される。
また、この工程により、ハードマスク層５１１に形成されたパターンに沿って、電極層３０３Ａ、カルコゲン層３０４Ａ、電極層３０５Ａ、バリア導電層３０６Ａ、カルコゲン層３０７Ａ、バリア導電層３０８Ａ、電極層３０９Ａ、バリア導電層３１０Ａ、及び、導電層３１１ＡがＹ方向に分断され、ラインアンドスペースのパターンＬＳ２が形成される。尚、この工程により、芯材５１２及びハードマスク層５１３が除去され、ハードマスク層５１１の少なくとも一部は残存する。また、この工程で形成されるラインアンドスペースのパターンＬＳ２は、少なくともダイシングラインで囲われた領域の内部において、均一なパターンである。
次に、例えば図２５に示す様に、バリア導電層３０２Ａ及び絶縁層３２３の上面、ハードマスク層５１１の上面、並びに、電極層３０３Ａ、カルコゲン層３０４Ａ、電極層３０５Ａ、バリア導電層３０６Ａ、カルコゲン層３０７Ａ、バリア導電層３０８Ａ、電極層３０９Ａ、バリア導電層３１０Ａ、導電層３１１Ａ、及び、ハードマスク層５１１のＹ方向の側面に、バリア絶縁層３２４及び絶縁層３２５を形成する。次に、構造の上面を平坦化処理してハードマスク層５１１の上面を露出させる。絶縁層３２５は、例えば、スピンコート等の手段によってウェハ上に絶縁層３２２の材料を塗布し、熱処理等を行うことによって形成される。平坦化処理は、例えば、ハードマスク層５１１をストッパとするＣＭＰ等の平坦化処理によって行われる。
次に、例えば図２６に示す様に、領域１０１及び領域１０３を覆うマスク材５１５を形成する。
次に、例えば図２７及び図２８に示す様に、少なくとも領域１０２及び領域１０４の、絶縁層２０４上に形成された構造、並びに、及び領域ＢＬＨＵの、バリア導電層３０２Ａ上に形成された構造を除去する。この工程は、例えば、マスク材５１５をマスクとするＲＩＥ等の異方性エッチング等によって行う。
次に、例えば図２９に示す様に、マスク材５１５を除去し、絶縁層３２６を形成する。この工程は、例えば、ＴＥＯＳ等のガスを用いたＣＶＤ等によって行われる。
次に、例えば図３０に示す様に、領域１０２に複数のコンタクトＣＣを形成する。この工程は、例えば、ＣＶＤ等によって行われる。これにより、図３、図７、及び図８を参照して説明した構成が形成される。
［効果］
第１比較例に係る半導体記憶装置の一部の構成を図３１に示す。第１比較例に係る半導体記憶装置は、領域１０３の代わりに、領域１０３´を備える。
図３１に示す様に、領域１０３´は、複数のダミーワード線ＤＷＬの代わりに複数のダミーワード線ＤＷＬ´を備える。なお、領域１０３´は、複数のダミービット線ＤＢＬの代わりに複数のダミービット線ＤＢＬ´を備えるが、説明の都合上、ダミービット線ＤＢＬ´については図示を省略する。
ここで、図３１に示す様に、複数のダミーワード線ＤＷＬ´のうちの一部は、Ｙ方向の側面が、領域１０２に対応するダミーパターンの開口部に面している。以下、この様なダミーワード線ＤＷＬ´を、ダミーワード線ＤＷＬ´＿Ｅ１と呼ぶ。ここで、ダミーワード線ＤＷＬ´＿Ｅ１の上記開口部に面する部分のＹ方向の幅Ｙ２１が、その他のダミーワード線ＤＷＬ´のＹ方向の幅Ｙ２２よりも大きい。
第１実施形態に係る半導体記憶装置の製造工程においては、図１４を参照して説明した様に、ダイシングラインで囲われた領域の内部において、ラインアンドスペースのパターンが均一に形成されていた。一方、第１比較例の製造工程においては、領域１０１、領域１０３´等に対応する各領域において、ラインアンドスペースのパターンが別々に形成される。従って、ダイシングラインで囲われた領域の内部において、ラインアンドスペースのパターンは均一ではない。
ここで、第１比較例の製造工程においては、上記ラインアンドスペースのパターンにおいて、上記ダミーワード線ＤＷＬ´＿Ｅ１の上記開口部（図３１）に面する部分に対応する部分のＹ方向の幅Ｙ２１が、その他のダミーワード線ＤＷＬ´に対応する部分のＹ方向の幅Ｙ２２よりも大きくなる。これは、ダミーワード線ＤＷＬ´＿Ｅ１の上記部分の幅Ｙ２１は、隣接する開口部の影響で、フォトリソグラフィーおよびＲＩＥ加工の過程で太ってしまうからである。また、前記のようなパターン太りの影響を予め考慮した複雑なレイアウトにより、複数の配線幅を有する様なパターンでパターニングを行うと、フォトリソグラフィーにおけるパターニング精度が大幅に劣化する場合がある。
第２比較例に係る半導体記憶装置の一部の構成を図３２及び図３３に示す。第２比較例に係る半導体記憶装置は、領域１０３の代わりに、複数の領域１０３´´を備える。複数の領域１０３´´は、それぞれ、矩形状に形成されている。
図３３は、図３２のＤで示した部分の模式的な拡大図である。図３３に示す様に、複数の領域１０３´´は、例えば、領域１０３´´＿１及び領域１０３´´＿２を含む。領域１０３´´＿１及び領域１０３´´＿２は、複数のダミービット線ＤＢＬの代わりに複数のダミービット線ＤＢＬ´´を備え、複数のダミーワード線ＤＷＬの代わりに複数のダミーワード線ＤＷＬ´´を備える。
図３３に示す様に、領域１０３´´＿１において、複数のダミーワード線ＤＷＬ´´は、Ｙ方向において領域１０２に最も近いダミーワード線ＤＷＬ´´＿Ｅ１と、２番目に近いダミーワード線ＤＷＬ´´＿Ｅ２と、を含む。ここで、前述したフォトリソグラフィー工程のマージンを確保するため、あるいは、ＲＩＥ加工時のパターン太りのため、ダミーワード線ＤＷＬ´´＿Ｅ１のＹ方向の幅Ｙ３１は、ダミーワード線ＤＷＬ´´＿Ｅ２のＹ方向の幅Ｙ３２よりも大きい。
図３３に示す様に、領域１０３´´＿２において、複数のダミーワード線ＤＷＬ´´は、Ｙ方向において領域１０３´´＿１に最も近いダミーワード線ＤＷＬ´´＿Ｅ３と、２番目に近いダミーワード線ＤＷＬ´´＿Ｅ４と、を含む。ダミーワード線ＤＷＬ´´＿Ｅ３のＹ方向の幅は、ダミーワード線ＤＷＬ´´＿Ｅ２のＹ方向の幅よりも大きい。
図３３に示す様に、領域１０３´´＿２において、複数のダミービット線ＤＢＬ´´は、Ｘ方向において領域１０２に最も近いダミービット線ＤＢＬ´´＿Ｅ１と、２番目に近いダミービット線ＤＢＬ´´＿Ｅ２と、を含む。ダミービット線ＤＢＬ´´＿Ｅ１のＸ方向の幅Ｘ３１は、ダミービット線ＤＢＬ´´＿Ｅ２のＸ方向の幅Ｘ３２よりも大きい。
第１比較例に係る半導体記憶装置の製造工程においては、上述の通り、図１４に対応する工程において、領域１０３´に対応する不定形なパターンを含むラインアンドスペースのパターンが形成されていた。一方、第２比較例に係る半導体記憶装置の製造工程においては、領域１０３´´に対応する矩形状のパターンを複数含むラインアンドスペースのパターンが形成される。
ここで、第２比較例のように、矩形状に形成された複数の領域１０３´´を組み合わせてダミーパターンを形成する場合、第１比較例の様に、複雑なレイアウトでフォトリソグラフィー及び微細加工を行う必要が無い。従って、第２比較例によれば、第１比較例と比較して、パターニング精度を改善することができる。
しかしながら、例えば図３２に示す様に、周辺領域ＰＡに矩形状の領域１０３´´を複数配置する場合、Ｘ方向又はＹ方向において隣り合う領域１０３´´同士の間に隙間を設けてパターン間の距離を一定以上離す必要が生じる。しかしながら、図３２のように、領域１０３´´が整然と並ばず多数の隙間が存在する場合、周辺領域ＰＡの内部でパターン密度の粗密が発生し、ＣＭＰ工程でディッシング等の加工不良が起こりやすくなってしまう。加えて、多様なサイズや形状の矩形状パターンを組み合わせたデザインは、マスク変換処理等の負荷が高くなってしまう場合がある。
ここで、第１実施形態では、図１３及び図１４を参照して説明した工程において、ダイシングラインで囲われた領域の内部において均一なラインアンドスペースのパターンＬＳ１を形成している。また、図１７及び図１８を参照して説明した工程において、領域１０２及び領域１０４に設けられた構造を除去している。また、図２３及び図２４を参照して説明した工程において、ダイシングラインで囲われた領域の内部において均一なラインアンドスペースのパターンＬＳ２を形成している。また、図２７及び図２８を参照して説明した工程において、領域１０２及び領域１０４に設けられた構造を除去している。
このような製造方法では、ラインアンドスペースのパターンＬＳ１，ＬＳ２の形成、及び、これらのパターンＬＳ１，ＬＳ２に沿った構造の分断に際して、ダイシングラインで囲われた領域の内部に上述の様な開口等が存在しない。従って、いずれかの配線の一部又は全部の配線幅を太くする必要が無い。従って、この様な製造方法によれば、上述の様なフォトリソグラフィーにおけるパターニング精度の劣化を招くことなく、不定形な領域１０３を形成することが可能である。また、この不定形な領域１０３によって、領域１０１、領域１０２、及び領域１０４以外の領域を隙間なく覆うことができる。これにより、加工面内で生じるパターン密度差を低減して、加工不良の発生を抑えることができる。
尚、第１実施形態で示した製造工程においては、パターンＬＳ１及びパターンＬＳ２に沿って分断された構造の間に絶縁層３２２（図１５）、及び絶縁層３２５（図２５）を埋め込んだ後に、パターンＬＳ１及びパターンＬＳ２に沿って分断された構造の不要な部分を除去するＲＩＥ加工を行う。この工程においては、領域１０３端部の配線幅、例えば、ダミーワード線ＤＷＬ＿Ｅ１のＹ方向の幅Ｙ１１が、Ｙ方向において領域１０１に２番目に近いダミーワード線ＤＷＬ＿Ｅ２のＹ方向の幅Ｙ１２よりも小さく形成される場合がある。
［その他の実施形態］
第１実施形態では、複数のビット線ＢＬ及びワード線ＷＬからなる、１層のメモリ層３００を有する半導体記憶装置を例示した。しかしながら、メモリ層は、多層であっても良い。例えば、メモリ層３００の上層に、メモリ層３００と同様の構成を備えたメモリ層を積層した様な構造を採用しても良い。
また、第１実施形態では、抵抗変化素子ＶＲが非線形素子ＮＯの上方に設けられる。しかしながら、例えば、抵抗変化素子ＶＲは非線形素子ＮＯの下方に設けられても良い。
また、第１実施形態では、抵抗変化素子ＶＲとしてカルコゲン層３０７が採用され、非線形素子ＮＯとしてカルコゲン層３０４が採用される。しかしながら、抵抗変化素子ＶＲ及び非線形素子ＮＯの材料は、適宜調整可能である。例えば、抵抗変化素子ＶＲは、酸化ハフニウム（ＨｆＯ）等の金属酸化物を含むものでも良いし、一対の磁性層及びこれらの間に設けられたトンネル絶縁膜を含むものでも良いし、その他の構成を有するものでも良い。また、例えば、非線形素子ＮＯは、ダイオードでも良いし、ＭＩＭ接合又はＭＩＳ接合でも良いし、その他の非線形素子でも良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…基板、１０１～１０４…領域、２００…配線層、２０１～２０２…コンタクト配線、２０４…絶縁層、３００…メモリ層、３０１…導電層、３０２…バリア導電層、３０３…電極層、３０４…カルコゲン層、３０５…電極層、３０６…バリア導電層、３０７…カルコゲン層、３０８…バリア導電層、３０９…電極層、３１０…バリア導電層、３１１…導電層、ＢＬ…ビット線、ＷＬ…ワード線、ＭＣ…メモリセル、ＤＢＬ…ダミービット線、ＤＷＬ…ダミーワード線、ＤＭＣ…ダミーメモリセル。

Claims (6)

  1. 複数のメモリセルを含む第１領域と、
    コンタクトを含む第２領域と、
    前記第１領域及び前記第２領域の少なくとも一方に隣り合う第３領域と
    を備え、
    前記第１領域は、
    第１方向に延びて、前記第１方向と交差する第２方向に並ぶ、複数の第１配線と、
    前記第２方向に延びて、前記第１方向に並び、前記複数の第１配線とそれぞれ交差する複数の第２配線と、
    前記複数の第１配線及び前記複数の第２配線の交差部分に設けられた前記複数のメモリセルと
    を備え、
    前記第２領域は、
    前記第１方向及び前記第２方向と交差する第３方向に延びる前記コンタクトを備え、
    前記第３領域は、
    前記第１方向に延びて、前記第２方向に並ぶ、複数の第１ダミー配線と、
    前記第２方向に延びて、前記第１方向に並び、前記複数の第１ダミー配線とそれぞれ交差する複数の第２ダミー配線と
    を備え、
    前記複数の第２ダミー配線のうち、
    前記第１方向において前記第１領域又は前記第２領域に最も近い前記第２ダミー配線の前記第１方向の幅が、
    前記第１方向において前記第１領域又は前記第２領域に２番目に近い前記第２ダミー配線の前記第１方向の幅以下である
    半導体記憶装置。
  2. 前記複数の第２ダミー配線のうち、
    前記第１方向において前記第１領域又は前記第２領域に最も近い前記第２ダミー配線の前記第１方向の幅が、
    前記第１方向において前記第１領域又は前記第２領域に２番目に近い前記第２ダミー配線の前記第１方向の幅よりも小さい
    請求項１記載の半導体記憶装置。
  3. 前記複数の第１ダミー配線及び前記複数の第２ダミー配線の交差部分に設けられた複数のダミーメモリセルを備える
    請求項１又は２記載の半導体記憶装置。
  4. 前記複数のメモリセルを制御する制御回路を備え、
    前記制御回路は、前記複数の第１配線及び前記複数の第２配線を介して前記複数のメモリセルに接続されており、
    前記制御回路は、前記複数のダミーメモリセルに接続されていない、
    請求項３に記載の半導体記憶装置。
  5. メモリセルを含む第１領域と、
    コンタクトを含む第２領域と、
    前記第１領域及び前記第２領域の少なくとも一方に隣り合う第３領域と
    を備え、
    前記第１領域は、
    第１方向に延びる第１配線と、
    前記第１方向と交差する第２方向に延びて、前記第１配線と交差する第２配線と、
    前記第１配線及び前記第２配線の交差部分に設けられた前記メモリセルと
    を備え、
    前記第２領域は、
    前記第１方向及び前記第２方向と交差する第３方向に延びる前記コンタクトを備え
    前記第３領域は、
    前記第１配線又は前記コンタクトと前記第１方向に並び、前記第１方向に延びる第１ダミー配線と、
    前記第２方向に延び、前記第１ダミー配線と交差する第２ダミー配線と、
    前記第１方向に延び、前記第２ダミー配線と交差する第３ダミー配線と、
    前記第２配線又は前記コンタクトと前記第２方向に並び、前記第２方向に延び、前記第３ダミー配線と交差する第４ダミー配線と
    を備える
    半導体記憶装置。
  6. 前記第１ダミー配線と前記第３ダミー配線との間に設けられ、前記第１方向に延びる第５ダミー配線を備え、
    前記第５ダミー配線は、
    前記第１領域又は前記第２領域と前記第２方向に隣り合う第１部分と、
    前記第２ダミー配線と交差する第２部分と
    を備え、
    前記第１部分の前記第２方向の幅は、前記第２部分の前記第２方向の幅よりも小さい
    請求項５記載の半導体記憶装置。
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