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JP2020098883A - 半導体装置 - Google Patents

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Abstract

【課題】高耐圧化と低オン抵抗化の両立が可能なLDMOS電界効果トランジスタを提供する。【解決手段】Ｎ型LDMOS電界効果トランジスタ０は、半導体基板１の主面に形成されたＰ型ボディ領域５と、Ｎ型ソース領域９と、Ｎ型ドリフト領域６と、Ｎ型ドレイン領域８と、Ｐ型埋め込み領域４と、を備える。Ｎ型ソース領域とＰ型ボディ領域及びＮ型ドリフト領域上に、ゲート酸化膜１１を介して形成されたゲート電極１２と、Ｎ型ドリフト領域上に絶縁層７を介して形成された、第１のフィールドプレート１２と、Ｎ型ソース領域又はゲート電極に接し、第１のフィールドプレート上に絶縁層１３を介して形成された、第２のフィールドプレート１６と、を備える。Ｐ型埋め込み領域とＮ型ドレイン領域との距離Ｌ１は、第１のフィールドプレートとＮ型ドレイン領域との距離Ｌ２よりも短く、第２のフィールドプレートとＮ型ドレイン領域との距離Ｌ３よりも長い。【選択図】図１

Description

本発明は、半導体装置の構造に係り、特に、100V以上の高耐圧が要求される高耐圧LDMOSに適用して有効な技術に関する。
車載用ソレノイド、ファンモータなどのインダクターや、圧電素子などの容量素子を負荷とした駆動回路に耐圧が30V以上となるLDMOS電界効果トランジスタ（Lateral Double-diffused MOSFET）が用いられている。
このLDMOS電界効果トランジスタは、耐圧を確保しながら、導通時の損失を低減するために低オン抵抗化が求められるが、耐圧とオン抵抗にはトレードオフの関係があり、耐圧の増大と共にオン抵抗は増大する。
耐圧を確保しながら低オン抵抗化を図る技術として、J. A. Appelsらの著者による「High Voltage Thin Layer Devices（Resurf Devices）」，International Electron Devices Meeting, 1979に記載されるRESURF（REduced SURface Field）効果を利用したものが知られている。（非特許文献１）
RESURF効果を簡単に説明する。ドリフト領域に対して縦方向にＰＮ接合が形成されるように、ボディ領域と同じ導電型の半導体領域をドリフト領域下に形成し、ボディ領域と接続する。ボディ領域とドリフト領域に逆方向の電圧を加えるとボディ領域とドリフト領域との間に空乏層が広がる。この時、前記半導体領域とドリフト領域との間にも第２の空乏層が広がる。
ドリフト領域が比較的薄い場合、第２の空乏層によってドリフト領域全体が空乏化した場合、印加電圧はドリフト領域全体に加わることになる。印加電圧を増大して、空乏層内の電界強度が臨界電界に達すると、耐圧破壊に至るが、前記半導体領域を設けることによりドリフト領域の不純物濃度を比較的大きくした場合も、ドリフト領域を空乏化できる。このため、耐圧を維持しながら、ドリフト領域の抵抗値を小さくすることができ、結果としてトランジスタのオン抵抗を小さくすることができる。
このRESURF効果を利用し、ドリフト領域における電界集中を抑えた従来型のLDMOS電界効果トランジスタとして、特許文献１に記載された技術がある。特許文献１によれば、図７（a）に示すように、N型LDMOS電界効果トランジスタ１００は、ゲート電極１１１とゲートフィールドプレート１１７、およびボディ領域１０５とドリフト領域１０６の一部下に配置されたP+埋め込み領域１０３を備えている。図７（a）中にはトランジスタがオフ時の等電位線を示している。
また、図７（ｂ）は、チャネル領域とドリフト領域１０６の電界強度をX方向の距離に対して示している。比較のために、（１）ゲートフィールドプレート１１７とP+埋め込み領域１０３が無い場合、（２）P+埋め込み領域１０３が無い場合の電界強度も示している。
（１）のゲートフィールドプレート１１７とP+埋め込み領域１０３が無い場合は、ゲート電極１１１端部で電界が集中するのに対し、フィールドプレート１１７を設けることで、ゲート電極１１１端部の電界増大を抑える効果がある。更にP+埋め込み領域１０３を設けることで、ゲートフィールドプレート１１７下の電界強度を抑えることができ、ドリフト領域の全長に沿って均一な電界強度とすることができる。この結果、高い耐圧を得ることができる。
特開平７−５０４１３号公報
J. A. Appels，et al.，"High voltage thin layer devices"（RESURF devices）， 1979 International Electron Devices Meeting，IEEE，3-5 Dec. 1979
しかしながら、上記特許文献１では、トランジスタのオン抵抗をさらに低減することを目的に、ドリフト領域１０６の不純物濃度を増大した場合、ドリフト領域１０６の等電位線はP型ボディ領域１０５の方向に移動する。この結果、P+埋め込み領域１０３の端部近傍１２０で電界が集中して、トランジスタの耐圧が低下する。
また、図８に示すように、耐圧がドレイン領域１０７とP型基板１０１の縦方向の電界で決まらないようにするために、P型基板１０１の不純物濃度を低減した場合も、RESURF効果が低下する。この結果、P+埋め込み領域１０３の端部近傍１２０で電界が集中するため、トランジスタの耐圧が低下する。
さらに、図９に示すように、図８のトランジスタ構造をSOI基板上に形成して、P型半導体基板１０１とソース電極１１５を電気的に分離し、P型半導体基板１０１とドレイン電極１１６の電圧を等しくした場合、基板（P型半導体基板１０１）からのRESURF効果が低下する。その結果、同様にP+埋め込み領域１０３の端部近傍１２０で電界が集中して耐圧が低下する。
そこで、本発明の目的は、高耐圧LDMOS電界効果トランジスタにおいて、高耐圧化と低オン抵抗化の両立が可能な高性能な高耐圧LDMOS電界効果トランジスタを提供することにある。
具体的には、ドリフト領域の不純物濃度が1e16/cm3以上で、P型エピタキシャル層やP型基板の不純物濃度に比べて一桁以上高く、RESURF効果が小さくなる場合においても、P+埋め込み領域近傍における電界の集中をおさえて、ドリフト領域の電界強度を均一にすることで、耐圧が100V以上のトランジスタにおいて、高耐圧を維持することを目的とする。
また、基板の電位がソース電位と同電位ではなく、基板からのRESURF効果が小さくまたは無くなる場合においても、P+埋め込み領域近傍における電界集中をおさえて、耐圧が100V以上のトランジスタにおいて、高耐圧を維持することを目的とする。
上記課題を解決するために、本発明は、半導体基板の主面に形成された第１導電型のボディ領域と、前記ボディ領域の表面に形成された第２導電型のソース領域と、前記ボディ領域と接するように形成された第２導電型のドリフト領域と、前記ドリフト領域上に形成された第２導電型のドレイン領域と、前記ボディ領域に接し、前記ドリフト領域の下方に形成された第１導電型の埋め込み領域と、前記ソース領域と前記ドリフト領域との間の前記ボディ領域及び前記ソース領域側の前記ドリフト領域上に、ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極から前記ドレイン領域方向に延在し、前記ドリフト領域上に第１の絶縁膜を介して形成された、第１のフィールドプレートと、前記ソース領域又は前記ゲート電極に接し、前記第１のフィールドプレート上に第２の絶縁膜を介して形成された、第２のフィールドプレートと、を備え、前記埋め込み領域と前記ドレイン領域との距離は、前記第１のフィールドプレートと前記ドレイン領域との距離よりも短く、前記第２のフィールドプレートと前記ドレイン領域との距離よりも長いことを特徴とする。
また、本発明は、半導体基板の主面に形成された第１導電型のボディ領域と、前記ボディ領域の表面に形成された第２導電型のエミッタ領域と、前記ボディ領域と接するように形成された第２導電型のドリフト領域と、前記ドリフト領域上に形成された第１導電型のコレクタ領域と、前記ボディ領域に接し、前記ドリフト領域の下方に形成された第１導電型の埋め込み領域と、前記エミッタ領域と前記ドリフト領域との間の前記ボディ領域及び前記エミッタ領域側の前記ドリフト領域上に、ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極から前記コレクタ領域方向に延在し、前記ドリフト領域上に第１の絶縁膜を介して形成された、第１のフィールドプレートと、前記エミッタ領域又は前記ゲート電極に接し、前記第１のフィールドプレート上に第２の絶縁膜を介して形成された、第２のフィールドプレートと、を備え、前記埋め込み領域と前記コレクタ領域との距離は、前記第１のフィールドプレートと前記コレクタ領域との距離よりも短く、前記第２のフィールドプレートと前記コレクタ領域との距離よりも長いことを特徴とする。
本発明によれば、高耐圧LDMOS電界効果トランジスタにおいて、高耐圧化と低オン抵抗化の両立が可能な高性能な高耐圧LDMOS電界効果トランジスタを実現することができる。
上記した以外の課題、構成および効果は、以下の実施形態の説明によって明らかにされる。
本発明の第１の実施形態に係る半導体装置の断面構造を示す図である。 図１の半導体装置の破線Ａ−Ａ’における不純物濃度分布を示す図である。 図１の半導体装置の破線Ｂ−Ｂ’における不純物濃度分布を示す図である。 図１の半導体装置の基板および各電極に電圧を印加した際の等電位線分布を示す図である。 本発明の第２の実施形態に係る半導体装置の断面構造と各電極に電圧を印加した際の等電位線分布を示す図である。 本発明の第３の実施形態に係る半導体装置の断面構造と各電極に電圧を印加した際の等電位線分布を示す図である。 本発明の第４の実施形態に係る半導体装置の断面構造を示す図である。 従来の半導体装置の断面構造と各電極に電圧を印加した際の等電位線分布、及び表面に沿った距離に対するドリフト領域の電界強度分布を示す図である。 従来の半導体装置の断面構造と各電極に電圧を印加した際の等電位線分布を示す図である。 従来の半導体装置の断面構造と各電極に電圧を印加した際の等電位線分布を示す図である。
以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
図１から図３を参照して、本発明の第１の実施形態の半導体装置について説明する。
本実施例の半導体装置は、図１に示すように、N型LDMOS電界効果トランジスタ０であり、P型の半導体基板１上に絶縁層２が形成され、絶縁層２上にP型のSOI層３が形成されたSOI基板上に形成されている。SOI基板上にはP型埋め込み領域４が、P型ボディ領域５と接続されているとともに、P型ボディ領域５に隣接して形成されたN型ドリフト領域６の下方の一部に形成されている。
また、P型ボディ領域５の一部及びN型ドリフト領域６のソース領域９側（図１の左側）の一部上にゲート電極１２がゲート酸化膜１１を介して形成され、ゲート電極１２はN型ドリフト領域６上の絶縁層７上に延在して、第１のフィールドプレートが形成されている。
また、P型ボディ領域５上にはゲート酸化膜１１と接するようにN型ソース領域９が形成され、N型ソース領域９に隣接するようにP型ボディ領域５に対する給電領域であるP型領域１０が形成されている。N型ソース領域９とP型（給電）領域１０はコンタクト１４を介して配線層１６に接続され、ソース電極及び第２のフィールドプレート（配線層１６）が形成されている。
一方、N型ドリフト領域６上にはN型ドレイン領域８が形成されており、コンタクト１５を介して配線層１７に接続され、ドレイン電極（配線層１７）が形成されている。つまり、N型ドリフト領域６は、P型ボディ領域５及びN型ドレイン領域８間において、半導体基板１の主面に沿って延在するように形成されている。
ここで、P型埋め込み領域４とN型ドレイン領域８との半導体基板１の表面に沿った距離をＬ１とし、また、第１のフィールドプレート（ゲート電極１２）とN型ドレイン領域８との半導体基板１の表面に沿った距離をＬ２とし、また、第２のフィールドプレート（配線層１６）とN型ドレイン領域８との半導体基板１の表面に沿った距離をＬ３としたとき、Ｌ１、Ｌ２、Ｌ３は式（１）の関係にある。
Figure 2020098883
続いて、図１の破線Ａ−Ａ’、破線Ｂ−Ｂ’における半導体層の深さ方向の不純物濃度分布を図２Ａ及び図２Ｂに示す。図２Ａに示すように、N型ドリフト領域６の最大不純物濃度に対して、P型埋め込み領域４の最大不純物濃度は、１倍から1／３倍の範囲内にあることが望ましい。これは、図３に示すように、トランジスタがオフ状態において、ソース電極１６とドレイン電極１７の間に電圧（200V）を加えたとき（基板電位は0V）に、N型ドリフト領域６には、第１のフィールドプレート１２及び第２のフィールドプレート１６からの電界と、P型埋め込み領域４からの電界によって空乏層を効果的に形成させること、及びP型埋め込み領域４近傍の領域１８で電界が集中しないように、また、P型埋め込み領域４でも空乏層を形成することを目的としている。
また、図１の破線Ｂ−Ｂ’における半導体層の深さ方向の不純物濃度分布（図２Ｂ）に示すように、N型ドリフト領域６下のSOI層の不純物濃度は、ドレイン電極１７に電圧を加えた際に、N型ドレイン領域８から深さ方向に空乏層が広がるように、N型ドリフト領域６の不純物濃度に対して十分小さくする必要がある。N+/P接合における耐圧（BV(V)）とP型半導体層の不純物濃度（NA(cm-3)）の関係はポアソンの式より導出でき、式（２）で与えられる。
Figure 2020098883
これを用いると、NA=3.0e15/cm3時の耐圧（BV）は128Vとなる。このため、本発明が対象とする素子耐圧が100V以上のトランジスタにおいては、SOI層の不純物濃度は3.0e15/cm3以下となる。
一方、Ｌ１、Ｌ２、Ｌ３を上記の式（１）の関係とすることで、第１のフィールドプレート１２の端部近傍１８における電界集中を、P型埋め込み領域４によって抑制すると同時に、P型埋め込み領域４の端部近傍１９における電界集中を第２のフィールドプレート１６によって抑制することができる。
以上説明したように、本実施例の半導体装置であるN型LDMOS電界効果トランジスタ０は、半導体基板１の主面に形成された第１導電型のボディ領域５と、ボディ領域５の表面に形成された第２導電型のソース領域（N型ソース領域９）と、ボディ領域５と接するように形成された第２導電型のドリフト領域（N型ドリフト領域６）と、ドリフト領域（N型ドリフト領域６）上に形成された第２導電型のドレイン領域（N型ドレイン領域８）と、ボディ領域５に接し、ドリフト領域（N型ドリフト領域６）の下方に形成された第１導電型の埋め込み領域（P型埋め込み領域４）と、ソース領域（N型ソース領域９）とドリフト領域（N型ドリフト領域６）との間のボディ領域５及びソース領域（N型ソース領域９）側のドリフト領域（N型ドリフト領域６）上に、ゲート絶縁膜（ゲート酸化膜１１）を介して形成されたゲート電極１２と、ゲート電極１２からドレイン領域（N型ドレイン領域８）方向に延在し、ドリフト領域（N型ドリフト領域６）上に第１の絶縁膜（絶縁層７）を介して形成された、第１のフィールドプレート１２と、ソース領域（N型ソース領域９）又はゲート電極１２に接し、第１のフィールドプレート１２上に第２の絶縁膜（絶縁層１３）を介して形成された、第２のフィールドプレート１６と、を備え、埋め込み領域（P型埋め込み領域４）とドレイン領域（N型ドレイン領域８）との距離（Ｌ１）は、第１のフィールドプレート１２とドレイン領域（N型ドレイン領域８）との距離（Ｌ２）よりも短く、第２のフィールドプレート１６とドレイン領域（N型ドレイン領域８）との距離（Ｌ３）よりも長くなるように構成されている。
また、ドリフト領域（N型ドリフト領域６）の最大不純物濃度は、空乏層を広げるために1e16/cm3以上とし、埋め込み領域（P型埋め込み領域４）の最大不純物濃度は、埋め込み領域（P型埋め込み領域４）上のドリフト領域（N型ドリフト領域６）の最大不純物濃度に対し１／３倍以上、１倍以下となるように構成されている。
これにより、N型ドリフト領域６における不純物濃度を1e16/cm3以上に大きくしながらも、N型ドリフト領域６及び、P型埋め込み領域４における電界の集中を抑えることができるため、低オン抵抗と高耐圧化を両立することができる。
なお、本実施例では、第２のフィールドプレート１６はN型ソース領域９（ボディ領域５）と電気的に接続されているが、ゲート電極及び第１のフィールドプレート１２と電気的に接続した場合も同様の効果を得ることができる。
また、本実施例ではN型MOSトランジスタでの例を説明したが、P型MOSトランジスタでも、同様の効果が得られる。
さらに、N型MOSトランジスタのN型ドレイン領域８において、PN接合構造を設けて、ＩＧＢＴの構造とした場合でも、ドリフト領域の電界集中を抑えることで、素子サイズを小型化しつつ、高耐圧化を図ることができる。この場合、図１に示す構造において、N型ソース領域９は「エミッタ領域」となり、N型ドレイン領域８は「コレクタ領域」となる。
図４を参照して、本発明の第２の実施形態の半導体装置について説明する。
本実施例の半導体装置は、図４に示すように、P型LDMOS電界効果トランジスタ３０であり、SOI基板は図１と同様に、P型半導体基板１上に形成された絶縁層２と絶縁層２上のP型半導体層（SOI層）３からなる。図１に示したN型MOSトランジスタ０との違いは、N型埋め込み領域３４、N型ボディ領域３５、P型ドリフト領域３６、P型ドレイン領域３８、P型ソース領域３９、N型ボディ領域３５のN型（給電）領域４０において、いずれも極性が反対となる点である。
また、図４には、ソース電極１６とドレイン電極１７に電圧200Vを加えたとき（基板電位は0V）の等電位線を示す。図３のN型MOSトランジスタと異なり、基板電位はドレイン電位と等しくなっているため、SOI基板によるP型ドリフト領域３６に対するRESURF効果が無くなって、P型ドリフト領域３６における等電位線はN型ボディ領域３５側に寄ってくるため、この部分での電界が集中してしまう。
この電界集中を抑えるため、図４におけるN型埋め込み領域３４とP型ドレイン領域３８との距離Ｌ１aは、図１におけるP型埋め込み領域４とN型ドレイン領域８との距離Ｌ１と比べて小さくし、第２のフィールドプレート１６とP型ドレイン領域３８との距離Ｌ３に近づけている。これにより、N型埋め込み領域３４によるP型ドリフト領域３６へのRESURF効果を大きくすると共に、SOI基板からの等電位線への影響を小さくすることができる。
また、N型埋め込み領域３４とP型ドレイン領域３８との半導体基板１の表面に沿った距離をＬ１aとし、また、第１のフィールドプレート１２とP型ドレイン領域３８との半導体基板１の表面に沿った距離をＬ２とし、また、第２のフィールドプレート１６とP型ドレイン領域３８との半導体基板１の表面に沿った距離をＬ３としたとき、Ｌ３＜Ｌ１a＜Ｌ２の関係にあるために、実施例１と同様に、第１のフィールドプレート１２の端部近傍（図３の符号１８に相当する領域）とN型埋め込み領域３４の端部近傍（図３の符号１９に相当する領域）における電界集中を抑えることができる。このため、SOI基板からのRESURF効果が無い場合においても、素子の高耐圧を維持することができる。
図５を参照して、本発明の第３の実施形態の半導体装置について説明する。
本実施例の半導体装置は、図５に示すように、N型LDMOS電界効果トランジスタ５０であり、実施例１（図１のN型MOSトランジスタ０）との違いは、第２のフィールドプレートが複数の配線層で構成されている点である。
N型ソース領域９及びP型ボディ領域５のP型（給電）領域１０に接続されたコンタクト１４は、第１の配線層による第２のフィールドプレート５１に接続されている。また、第２のフィールドプレート５１に接続されたコンタクト５３は、第２の配線層による第２のフィールドプレート５５に接続されている。
ここで、P型埋め込み領域４とN型ドレイン領域８との半導体基板１の表面に沿った距離をＬ１とし、第１のフィールドプレート１２とN型ドレイン領域８との半導体基板１の表面に沿った距離をＬ２とし、第１の配線層による第２のフィールドプレート５１とN型ドレイン領域８との半導体基板１の表面に沿った距離をＬ３ｂとし、第２の配線層による第２のフィールドプレート５５とN型ドレイン領域８との半導体基板１の表面に沿った距離をＬ３ａとしたとき、Ｌ１、Ｌ２、Ｌ３ａ、Ｌ３ｂは、それぞれ式（３）及び式（４）の関係にある。
Figure 2020098883
Figure 2020098883
図５には、N型ソース領域９とN型ドレイン領域８の間に400Vの電圧を加え、P型基板１の電位をその中間電位の200Vとした場合の等電位線分布を示しているが、第２のフィールドプレートを複数の配線層５１，５５で構成することにより、単層で構成する場合に比べて、半導体基板１の表面に沿って均一な不純物濃度をもつN型ドリフト領域６の電界分布をより均一にすることができる。
以上説明したように、本実施例の半導体装置であるN型LDMOS電界効果トランジスタ５０では、第２のフィールドプレートは、ドレイン領域（N型ドレイン領域８）までの距離が異なる複数の配線層５１，５５からなり、複数の配線層５１，５５において、上層にある配線層５５のドレイン領域（N型ドレイン領域８）との距離（Ｌ３ａ）は、下層にある配線層５１のドレイン領域（N型ドレイン領域８）との距離（Ｌ３ｂ）よりも短く、最上層の配線層５５のドレイン領域（N型ドレイン領域８）との距離（Ｌ３ａ）は、埋め込み領域（P型埋め込み領域４）のドレイン領域（N型ドレイン領域８）との距離（Ｌ１）よりも短く、最下層の配線層５１のドレイン領域（N型ドレイン領域８）との距離（Ｌ３ｂ）は、第１のフィールドプレート１２のドレイン領域（N型ドレイン領域８）との距離（Ｌ２）よりも短くなるように構成されている。
この結果、オフ状態時におけるN型ドリフト領域６の電界集中を抑えて、電界をより広い範囲で均一化することができるため、より高耐圧で、低オン抵抗な特性を得ることができる。
図６を参照して、本発明の第４の実施形態の半導体装置について説明する。本実施例では、本発明をダイオードに適用した例を説明する。
本実施例の半導体装置は、図６に示すように、ダイオード６０であり、N型ドリフト領域６上にはN型カソード領域６１が形成され、P型ボディ領域５上にはP型アノード領域６２が形成されている。P型ボディ領域５及びN型ドリフト領域６の一部上部に、P型アノード領域６２と接するように形成された酸化膜６３上にポリSiで構成された第１のフィールドプレート６４が形成されている。
P型アノード領域６２は、アノード領域引出しコンタクト６６を介して、アノード電極及び第２のフィールドプレート６９に接続されている。さらに、第１のフィールドプレート６４と第２のフィールドプレート６９は接続コンタクト６８を介して接続されている。第１のフィールドプレート（及びゲート電極）６４は、第２のフィールドプレート６９を介してP型ボディ領域５と電気的に接続されている。
ここで、P型埋め込み領域４とN型カソード領域６１との半導体基板１の表面に沿った距離をＬ１とし、また、第１のフィールドプレート６４とN型カソード領域６１との半導体基板１の表面に沿った距離をＬ２とし、また、第２のフィールドプレート６９とN型カソード領域６１との半導体表面に沿った距離をＬ３としたとき、Ｌ１、Ｌ２、Ｌ３は実施例１（図１）と同様に、上記の式（１）の関係にある。
これにより、第１のフィールドプレート６４の端部近傍における電界集中を、P型埋め込み領域４によって抑制すると同時に、P型埋め込み領域４の端部近傍における電界集中を第２のフィールドプレート６９によって抑制することができる。
この結果、N型ドリフト領域６の不純物濃度が1e16/cm3以上となる高い場合においても、高耐圧を維持することができ、素子を小型化できる。
また、N型ドリフト領域６の不純物濃度を上げることで、リカバリー時間を短縮できるため、リカバリー損失の低減ができると共に、高注入効果による順方向電流の減少を抑制することができる。
以上説明したように、本発明の各実施例によれば、ドリフト領域の不純物濃度1e16/cm3以上で、ドリフト領域下のP型エピタキシャル層やP型基板（P型のSOI層３、バルクＳｉ基板を用いる場合はP型半導体基板１）の不純物濃度に比べて１桁以上大きく、RESURF効果が小さくなる場合においても、P型埋め込み領域（或いはN型埋め込み領域）近傍における電界集中を抑えて、ドリフト領域における電界強度を均一とすることができるため、高耐圧を維持しながら、オン抵抗を低減することができる。
また、基板の電位がソース電位と異なり（同電位ではなく）、基板からのRESURF効果が小さくなる又は無くなる場合においても、P型埋め込み領域（或いはN型埋め込み領域）近傍における電界集中を抑えて、ドリフト領域の電界強度を均一とすることができる。このため、ドリフト領域の不純物濃度を低減することなく、言い換えるとオン抵抗を増大することなく、高耐圧を維持できる。
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
０，５０，１００…N型LDMOS電界効果トランジスタ
１，１０１…P型（半導体）基板
２…絶縁層
３…（P型の）SOI層
４…P型埋め込み領域
５，１０５…（P型）ボディ領域
６…N型ドリフト領域
７…絶縁層
８…N型ドレイン領域
９…N型ソース領域
１０…P型（給電）領域
１１…ゲート酸化膜
１２…ゲート電極（第１のフィールドプレート）
１３…絶縁層
１４，１５，５３，５４…コンタクト
１６…配線層（ソース電極，第２のフィールドプレート）
１７…配線層（ドレイン電極）
１８…P型埋め込み領域４（第１のフィールドプレート１２の端部）近傍の領域
１９…P型埋め込み領域４の端部近傍の領域
３０…P型LDMOS電界効果トランジスタ
３４…N型埋め込み領域
３５…（N型）ボディ領域
３６…P型ドリフト領域
３８…P型ドレイン領域
３９…P型ソース領域
４０…N型（給電）領域
５１…第１の配線層（第２のフィールドプレート）
５２，５６…（第２の配線層の）ドレイン電極
５５…第２の配線層（第２のフィールドプレート）
６０…ダイオード
６１…N型カソード領域
６２…P型アノード領域
６３…（シリコン）酸化膜
６４…第１のフィールドプレート（ゲート電極，ポリシリコン）
６５…絶縁層
６６…（アノード領域引出し）コンタクト
６７…（カソード領域引出し）コンタクト
６８…（接続）コンタクト
６９…アノード電極（第２のフィールドプレート）
７０…カソード電極
１０２…P型エピタキシャル層
１０３…P+埋め込み領域
１０４…高濃度P+層
１０５…P型ボディ領域
１０６…ドリフト領域
１０７…ドレイン領域
１０８…ソース領域
１０９…ボディ領域給電領域
１１０…ゲート酸化膜
１１１…ゲート電極
１１２…絶縁層
１１３…ソース領域・ボディ領域引き出しコンタクト
１１４…ドレイン領域引出しコンタクト
１１５…ソース電極
１１６…ドレイン電極
１１７…ゲートフィールドプレート
１１８…絶縁層
１１９…SOI層
１２０…P+埋め込み領域１０３の端部近傍（電界が大きくなる領域）

Claims (10)

  1. 半導体基板の主面に形成された第１導電型のボディ領域と、
    前記ボディ領域の表面に形成された第２導電型のソース領域と、
    前記ボディ領域と接するように形成された第２導電型のドリフト領域と、
    前記ドリフト領域上に形成された第２導電型のドレイン領域と、
    前記ボディ領域に接し、前記ドリフト領域の下方に形成された第１導電型の埋め込み領域と、
    前記ソース領域と前記ドリフト領域との間の前記ボディ領域及び前記ソース領域側の前記ドリフト領域上に、ゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極から前記ドレイン領域方向に延在し、前記ドリフト領域上に第１の絶縁膜を介して形成された、第１のフィールドプレートと、
    前記ソース領域又は前記ゲート電極に接し、前記第１のフィールドプレート上に第２の絶縁膜を介して形成された、第２のフィールドプレートと、を備え、
    前記埋め込み領域と前記ドレイン領域との距離は、前記第１のフィールドプレートと前記ドレイン領域との距離よりも短く、
    前記第２のフィールドプレートと前記ドレイン領域との距離よりも長いことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記第２のフィールドプレートは、前記ドレイン領域までの距離が異なる複数の配線層からなり、
    前記複数の配線層において、上層にある配線層の前記ドレイン領域との距離は、下層にある配線層の前記ドレイン領域との距離よりも短く、
    最上層の配線層の前記ドレイン領域との距離は、前記埋め込み領域の前記ドレイン領域との距離よりも短く、
    最下層の配線層の前記ドレイン領域との距離は、前記第１のフィールドプレートの前記ドレイン領域との距離よりも短いことを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置であって、
    前記ドリフト領域の最大不純物濃度は1e16/cm3以上であり、
    前記埋め込み領域の最大不純物濃度は、前記埋め込み領域上の前記ドリフト領域の最大不純物濃度に対し１／３倍以上、１倍以下であることを特徴とする半導体装置。
  4. 請求項１に記載の半導体装置であって、
    前記半導体基板は、埋め込み絶縁層を介して形成されたＳＯＩ層を有し、
    前記ボディ領域、前記ソース領域、前記ドリフト領域、前記ドレイン領域、前記埋め込み領域は、前記ＳＯＩ層に形成されていることを特徴とする半導体装置。
  5. 請求項１に記載の半導体装置であって、
    前記ゲート電極及び前記第１のフィールドプレートは、前記ボディ領域と電気的に接続されていることを特徴とする半導体装置。
  6. 請求項１に記載の半導体装置であって、
    前記ボディ領域及び前記ドレイン領域間において、前記ドリフト領域が前記半導体基板の主面に沿って延在するＬＤＭＯＳであることを特徴とする半導体装置。
  7. 請求項１に記載の半導体装置であって、
    前記半導体基板の電圧は、前記ドレイン領域の電圧と等しいことを特徴とする半導体装置。
  8. 請求項１に記載の半導体装置であって、
    前記半導体基板の電圧は、前記ドレイン領域の電圧と前記ソース領域の電圧との中間の電位にあることを特徴とする半導体装置。
  9. 半導体基板の主面に形成された第１導電型のボディ領域と、
    前記ボディ領域の表面に形成された第２導電型のエミッタ領域と、
    前記ボディ領域と接するように形成された第２導電型のドリフト領域と、
    前記ドリフト領域上に形成された第１導電型のコレクタ領域と、
    前記ボディ領域に接し、前記ドリフト領域の下方に形成された第１導電型の埋め込み領域と、
    前記エミッタ領域と前記ドリフト領域との間の前記ボディ領域及び前記エミッタ領域側の前記ドリフト領域上に、ゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極から前記コレクタ領域方向に延在し、前記ドリフト領域上に第１の絶縁膜を介して形成された、第１のフィールドプレートと、
    前記エミッタ領域又は前記ゲート電極に接し、前記第１のフィールドプレート上に第２の絶縁膜を介して形成された、第２のフィールドプレートと、を備え、
    前記埋め込み領域と前記コレクタ領域との距離は、前記第１のフィールドプレートと前記コレクタ領域との距離よりも短く、
    前記第２のフィールドプレートと前記コレクタ領域との距離よりも長いことを特徴とする半導体装置。
  10. 請求項９に記載の半導体装置であって、
    前記半導体基板は、埋め込み絶縁層を介して形成されたＳＯＩ層を有し、
    前記ボディ領域、前記エミッタ領域、前記ドリフト領域、前記コレクタ領域、前記埋め込み領域は、前記ＳＯＩ層に形成されていることを特徴とする半導体装置。
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