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JP2019057346A - メモリシステム - Google Patents

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JP2019057346A
JP2019057346A JP2017180531A JP2017180531A JP2019057346A JP 2019057346 A JP2019057346 A JP 2019057346A JP 2017180531 A JP2017180531 A JP 2017180531A JP 2017180531 A JP2017180531 A JP 2017180531A JP 2019057346 A JP2019057346 A JP 2019057346A
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Masanobu Shirakawa
政信 白川
万里江 高田
Marie Takada
万里江 高田
司 徳冨
Tsukasa Tokutomi
司 徳冨
小島　慶久
Yoshihisa Kojima
慶久 小島
喜一 舘
Kiichi Tachi
喜一 舘
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Abstract

【課題】動作性能を向上出来るメモリシステムを提供する。【解決手段】一実施形態のメモリシステムは、半導体メモリとコントローラとを具備する。半導体メモリは、第１メモリセルを含む第１ブロックと、第１ワード線と、第１ワード線と第１信号線とを接続可能な第１トランジスタと、第１トランジスタのゲートに第１ブロック選択信号を供給する第１ブロックデコーダとを含む第１ロウデコーダと、第１信号線に電圧を転送するドライバ回路とを備える。第１ブロックからデータが読み出され、半導体メモリがレディ信号を出力した後も、第１ブロックデコーダは、第１の期間、第１ブロック選択信号をアサートし続け、ドライバ回路は第１信号線に第１電圧よりも小さい第３電圧を転送し、第１の期間が経過すると、第１ブロックデコーダは第１ブロック選択信号をネゲートする。【選択図】図６

Description

実施形態は、メモリシステムに関する。
メモリセルが三次元に配列された半導体メモリが知られている。
米国特許第８，２５０，４３７号明細書
動作信頼性を向上出来るメモリシステムを提供する。
本実施形態のメモリシステムは、データを保持可能な半導体メモリと、半導体メモリからデータを読み出し可能なコントローラとを具備する。半導体メモリは、半導体基板上方に三次元に積層された複数の第１メモリセルを含む第１ブロックと、第１メモリセルに接続された複数の第１ワード線と、第１ロウデコーダと、第１信号線に電圧を転送するドライバ回路とを備える。第１ロウデコーダは、複数の第１ワード線と複数の第１信号線とをそれぞれ接続可能な複数の第１トランジスタと、複数の第１トランジスタのゲートに第１ブロック選択信号を供給する第１ブロックデコーダとを含む。コントローラが半導体メモリに対して、第１ブロックに保持されるデータの読み出し命令を発行した際、半導体メモリはコントローラにビジー状態であることを通知するビジー信号を出力する。ビジー状態において、第１ブロックデコーダがブロック選択信号をアサートして複数の第１トランジスタをオン状態とすることにより、選択されたいずれかの第１ワード線に第１電圧が転送され、非選択のその他の第１ワード線に第１電圧よりも大きい第２電圧が転送される。第１ブロックからデータが読み出され、半導体メモリがコントローラにレディ状態であることを通知するレディ信号を出力した後も、第１ブロックデコーダは、第１の期間、前記第１ブロック選択信号をアサートし続け、ドライバ回路は、複数の第１信号線に、第１電圧よりも小さい第３電圧を転送し、第１の期間が経過すると、第１ブロックデコーダは第１ブロック選択信号をネゲートする。
図１は、第１実施形態に係るメモリシステムのブロック図。 図２は、第１実施形態に係るブロックの回路図。 図３は、第１実施形態に係るブロックの断面図。 図４は、第１実施形態に係るロウデコーダ及びドライバ回路の回路図。 図５は、第１実施形態に係る読み出し動作のフローチャート。 図６は、第１実施形態に係る読み出し動作時におけるコマンドシーケンスと各種信号のタイミングチャート。 図７は、読み出し動作時における各種信号のタイミングチャート。 図８は、メモリセルの閾値分布を示すグラフ。 図９は、第２実施形態に係る読み出し動作のフローチャート。 図１０は、第２実施形態に係る読み出し動作時におけるコマンドシーケンスと各種信号のタイミングチャート。 図１１は、第２実施形態に係る読み出し動作時におけるコマンドシーケンスと各種信号のタイミングチャート。 図１２は、第３実施形態に係る読み出し動作時におけるコマンドシーケンスと各種信号のタイミングチャート。 図１３は、第３実施形態に係るコマンドシーケンスと電子トラップ準位のグラフ。 図１４は、第４実施形態に係る読み出し動作時におけるコマンドシーケンスと各種信号のタイミングチャート。 図１５は、第４実施形態に係る読み出し動作時におけるコマンドシーケンスと各種信号のタイミングチャート。 図１６は、第５実施形態に係る読み出し動作時におけるコマンドシーケンスと各種信号のタイミングチャート。 図１７は、第６実施形態に係る書き込み動作のフローチャート。 図１８は、第６実施形態に係る書き込み動作時におけるコマンドシーケンスと各種信号のタイミングチャート。 図１９は、第１乃至第６実施形態の変形例に係る読み出し動作時における各種信号のタイミングチャート。 図２０は、第１乃至第６実施形態の変形例に係る読み出し動作時におけるコマンドシーケンスと各種信号のタイミングチャート。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
１．第１実施形態
第１実施形態に係るメモリシステムについて説明する。以下では、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを備えたメモリシステムを例に挙げて説明する。
１．１ 構成について
１．１．１ メモリシステムの全体構成について
まず、本実施形態に係るメモリシステムの大まかな全体構成について、図１を用いて説明する。
図示するようにメモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００とを備えている。ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００とは、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。また、コントローラ２００は例えばＳｏＣ（system on chip）等であっても良い。
ＮＡＮＤ型フラッシュメモリ１００は複数のメモリセルを備え、データを不揮発に記憶する。コントローラ２００は、ＮＡＮＤバスによってＮＡＮＤ型フラッシュメモリ１００に接続され、ホストバスによってホスト機器３００に接続される。そしてコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００を制御し、またホスト機器３００から受信した命令に応答して、ＮＡＮＤ型フラッシュメモリ１００にアクセスする。ホスト機器３００は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤＴＭインターフェースに従ったバスである。ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。
１．１．２ コントローラ２００の構成について
引き続き図１を用いて、コントローラ２００の構成の詳細について説明する。図１に示すようにコントローラ２００は、ホストインターフェース回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインターフェース回路２５０、及びＥＣＣ（Error Checking and Correcting）回路２６０を備えている。
ホストインターフェース回路２１０は、ホストバスを介してホスト機器３００と接続され、ホスト機器３００から受信した命令及びデータを、それぞれプロセッサ２３０及びバッファメモリ２４０に転送する。またプロセッサ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。
プロセッサ２３０は、コントローラ２００全体の動作を制御する。例えばプロセッサ２３０は、ホスト機器３００から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインターフェース回路２５０に対して書き込み命令を発行する。読み出し及び消去の際も同様である。またプロセッサ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。なお、以下で説明するコントローラ２００の動作はプロセッサがソフトウェア（ファームウェア）を実行することによって実現されても良いし、またはハードウェアで実現されても良い。
ＮＡＮＤインターフェース回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。そしてＮＡＮＤインターフェース回路２５０は、プロセッサ２３０から受信した命令に基づき、種々の信号をＮＡＮＤ型フラッシュメモリ１００へ送信し、またＮＡＮＤ型フラッシュメモリ１００から受信する。
バッファメモリ２４０は、書き込みデータや読み出しデータを一時的に保持する。
内蔵メモリ２２０は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリであり、プロセッサ２３０の作業領域として使用される。そして内蔵メモリ２２０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
ＥＣＣ回路２６０は、ＮＡＮＤ型フラッシュメモリ１００に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわちＥＣＣ回路２６０は、データの書き込み時には誤り訂正符号を生成して、これを書き込みデータに付与し、データの読み出し時にはこれを復号する。
１．１．３ ＮＡＮＤ型フラッシュメモリ１００の構成について
１．１．３．１ ＮＡＮＤ型フラッシュメモリ１００の全体構成について
次に、ＮＡＮＤ型フラッシュメモリ１００の構成について説明する。図１に示すようにＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１０、ロウデコーダ１２０（１２０−０〜１２０−３）、ドライバ回路１３０、センスアンプ１４０、アドレスレジスタ１５０、コマンドレジスタ１６０、及びシーケンサ１７０を備える。
メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックＢＬＫを備えている。図１では一例として４つのブロックＢＬＫ０〜ＢＬＫ３が図示されている。そしてメモリセルアレイ１１０は、コントローラ２００から与えられたデータを記憶する。
ロウデコーダ１２０−０〜１２０−３は、それぞれブロックＢＬＫ０〜ＢＬＫ３に対応付けて設けられる。そして対応するブロックＢＬＫのロウ方向を選択する。
ドライバ回路１３０は、選択されたブロックＢＬＫに対して、ロウデコーダ１２０を介して電圧を供給する。
センスアンプ１４０は、データの読み出し時には、メモリセルアレイ１１０から読み出されたデータをセンスし、必要な演算を行う。そして、このデータＤＡＴをコントローラ２００に出力する。データの書き込み時には、コントローラ２００から受信した書き込みデータＤＡＴを、メモリセルアレイ１１０に転送する。
アドレスレジスタ１５０は、コントローラ２００から受信したアドレスＡＤＤを保持する。コマンドレジスタ１６０は、コントローラ２００から受信したコマンドＣＭＤを保持する。
シーケンサ１７０は、レジスタ１５０及び１６０に保持された種々の情報に基づき、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
１．１．３．２ ブロックＢＬＫの構成について
次に、上記ブロックＢＬＫの構成について図２を用いて説明する。図示するように、ブロックＢＬＫは例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリング１０を含む。
ＮＡＮＤストリング１０の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そしてメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。
ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳに共通接続される。もちろん、ストリングユニット毎に異なるセレクトゲート線ＳＧＳ０〜ＳＧＳ３に接続されても良い。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。
また、メモリセルアレイ１１０内において同一列にあるＮＡＮＤストリング１０の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、但し（Ｌ−１）は２以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリング１０を共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリング１０を複数含む。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを複数含む。そしてメモリセルアレイ１１０は、ビット線ＢＬを共通にする複数のブロックＢＬＫを複数含む。
図３は、ブロックＢＬＫの一部領域の断面図である。図示するように、ｐ型ウェル領域２０上に、複数のＮＡＮＤストリング１０が形成されている。すなわち、ウェル領域２０上には、セレクトゲート線ＳＧＳとして機能する例えば４層の配線層２７、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層２３、及びセレクトゲート線ＳＧＤとして機能する例えば４層の配線層２５が、順次積層されている。積層された配線層間には、図示せぬ絶縁膜が形成されている。
そして、これらの配線層２５、２３、２７を貫通してウェル領域２０に達するピラー状の導電体３１が形成されている。導電体３１の側面には、ゲート絶縁膜３０、電荷蓄積層（絶縁膜）２９、及びブロック絶縁膜２８が順次形成され、これらによってメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２が形成されている。導電体３１は、ＮＡＮＤストリング１０の電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして導電体３１の上端は、ビット線ＢＬとして機能する金属配線層３２に接続される。
ウェル領域２０の表面領域内には、ｎ＋型不純物拡散層３３が形成されている。拡散層３３上にはコンタクトプラグ３５が形成され、コンタクトプラグ３５は、ソース線ＳＬとして機能する金属配線層３６に接続される。更に、ウェル領域２０の表面領域内には、ｐ＋型不純物拡散層３４が形成されている。拡散層３４上にはコンタクトプラグ３７が形成され、コンタクトプラグ３７は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層３８に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域２０を介して導電体３１に電位を印加するための配線である。
以上の構成が、図３を記載した紙面の奥行き方向に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリング１０の集合によってストリングユニットＳＵが形成される。
本例では、１つのメモリセルトランジスタＭＴが例えば３ビットデータを保持可能である。この３ビットデータを、下位ビットからそれぞれlowerビット、middleビット、及びupperビットと呼ぶ。そして、同一のストリングユニットＳＵにおいて同一のワード線ＷＬに接続されたメモリセルの保持するlowerビットの集合をlowerページと呼び、middleビットの集合をmiddleページと呼び、upperビットの集合をupperページと呼ぶ。つまり、１本のワード線ＷＬには３ページが割り当てられる。よって、「ページ」とは、同一ワード線に接続されたメモリセルによって形成されるメモリ空間の一部、と定義することも出来る。そして、データの書き込み及び読み出しは、このページ毎に行われる。本例の場合、１つのストリングユニットＳＵは８本のワード線を含むので、各ストリングユニットＳＵは（３×８）＝２４ページを含み、１つのブロックＢＬＫは４つのストリングユニットＳＵを含むので、各ブロックは（２４×４）＝９６ページを含む。
なおデータの消去は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことが出来る。消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という2011年9月18日に出願された米国特許出願13/235,389号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という2010年1月27日に出願された米国特許出願12/694,690号に記載されている。更に、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という2012年5月30日に出願された米国特許出願13/483,610号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
更に、メモリセルアレイ１１０の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ１１０の構成については、例えば、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月18日に出願された米国特許出願12/406,524号、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”という2010年3月25日に出願された米国特許出願12/679,991号、及び“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
１．１．３．３ ロウデコーダ１２０の構成について
次に、ロウデコーダ１２０及びドライバ回路１３０の構成について説明する。ロウデコーダ１２０−０〜１２０−３は、それぞれブロックＢＬＫ０〜ＢＬＫ３に関連づけて設けられ、ブロックＢＬＫ０〜ＢＬＫ３を選択または非選択とするために設けられる。図４は、ロウデコーダ１２０−０及びドライバ回路１３０の構成を示している。なお、ロウデコーダ１２０−１〜１２０−３の構成もロウデコーダ１２０−０と同様である。
図示するようにロウデコーダ１２０は、ブロックデコーダ４０及び高耐圧ｎチャネルエンハンスメント型（Ｅ型：閾値が正）ＭＯＳトランジスタ５０（５０−０〜５０−７）、５１（５１−０〜５１−３）、５２（５２−０〜５２−３）、５３、５４を備えている。トランジスタ５０〜５４はいずれも高耐圧型であり、例えばチャネル領域の不純物濃度は等しく、またその閾値電圧も等しい。
ブロックデコーダ４０は、データの書き込み、読み出し、及び消去時において、例えばアドレスレジスタ１５０から与えられるブロックアドレスをデコードする。そして、デコード結果に応じて、信号ＢＬＫ＿ＳＥＬ０及びＲＤＥＣＡＤｎを生成する。より具体的には、ブロックアドレスＢＡが、対応するブロックＢＬＫ０を指定する場合、信号ＢＬＫ＿ＳＥＬ０をアサート（本例では“Ｈ”レベル）し、信号ＲＤＥＣＡＤｎをネゲート（本例では“Ｌ”レベル、例えばＶＳＳ（０Ｖ）または負電位ＶＢＢ）する。アサートされた信号ＢＬＫ＿ＳＥＬ０の電圧は、読み出し時にはＶＧＢＳＴであり、書き込み時にはＶＰＧＭＨである。電圧ＶＧＢＳＴ及びＶＰＧＭＨはそれぞれ、選択ブロックＢＬＫにおいて非選択ワード線ＷＬに印加される電圧ＶＲＥＡＤ及び選択ワード線に印加される電圧ＶＰＧＭを、トランジスタ５０に転送させるための電圧であり、ＶＧＢＳＴ＞ＶＲＥＡＤであり、ＶＰＧＭＨ＞ＶＰＧＭである。また、ブロックアドレスＢＡが、対応するブロックＢＬＫ０を指定しない場合、信号ＢＬＫ＿ＳＥＬ０をネゲート（本例では“Ｌ”レベル、例えばＶＳＳ）し、信号ＲＤＥＣＡＤｎをアサート（本例では“Ｈ”レベル、例えばＶＤＤ）する。
トランジスタ５０は、対応するブロックＢＬＫ０が選択された際に、この選択ブロックＢＬＫ０のワード線ＷＬに電圧を転送する。トランジスタ５０−０〜５０−７はそれぞれ、対応するブロックＢＬＫ０のワード線ＷＬ０〜ＷＬ７と、信号線ＣＧ０〜ＣＧ７との間に接続され、ゲートに信号ＢＬＫ＿ＳＥＬ０が与えられる。従って、ブロックＢＬＫ０が選択された場合、ロウデコーダ１２０−０ではトランジスタ５０−０〜５０−７はオン状態とされ、ブロックＢＬＫ０のワード線ＷＬ０〜ＷＬ７は信号線ＣＧ０〜ＣＧ７に接続される。他方、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１２０−１〜１２０−３では、トランジスタ５０−０〜５０−７はオフ状態とされ、ワード線ＷＬ０〜ＷＬ７は信号線ＣＧ０〜ＣＧ７から分離される。
次に、トランジスタ５１、５２について説明する。トランジスタ５１、５２は、対応するブロックＢＬＫ０が選択された際に、セレクトゲート線ＳＧＤ０〜ＳＧＤ３に電圧を転送する。トランジスタ５１−０〜５１−３はそれぞれ、対応するブロックＢＬＫ０のセレクトゲート線ＳＧＤ０〜ＳＧＤ３と、信号線ＳＧＤＤ０〜ＳＧＤＤ３との間に接続され、ゲートに信号ＢＬＫ＿ＳＥＬ０が与えられる。またトランジスタ５２−０〜５２−３はそれぞれ、対応するブロックＢＬＫ０のセレクトゲート線ＳＧＤ０〜ＳＧＤ３と、ノードＳＧＤ＿ＣＯＭとの間に接続され、ゲートに信号ＲＤＥＣＡＤｎが与えられる。ノードＳＧＤ＿ＣＯＭには、ＶＳＳや負電圧ＶＢＢ等、選択トランジスタＳＴ１をオフ状態にする電圧が与えられる。従って、ブロックＢＬＫ０が選択された場合、ロウデコーダ１２０−０ではトランジスタ５１−０〜５１−３はオン状態とされ、トランジスタ５２−０〜５２−３はオフ状態とされる。よって、選択ブロックＢＬＫ０のセレクトゲート線ＳＧＤ０〜ＳＧＤ３は信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続される。他方で、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１２０−１〜１２０−３では、トランジスタ５１−０〜５１−３はオフ状態とされ、トランジスタ５２−０〜５２−３がオン状態とされる。よって、非選択ブロックＢＬＫ１〜ＢＬＫ３のセレクトゲート線ＳＧＤ０〜ＳＧＤ３はノードＳＧＤ＿ＣＯＭに接続される。
トランジスタ５３、５４は、セレクトゲート線ＳＧＳに電圧を転送するためのものであり、その接続及び動作は、トランジスタ５１、５２においてセレクトゲート線ＳＧＤをセレクトゲート線ＳＧＳに置き換え、信号線ＳＧＤＤ０〜ＳＧＤＤ３を信号線ＳＧＳＤに置き換え、ノードＳＧＤ＿ＣＯＭをノードＳＧＳ＿ＣＯＭに置き換えたものと等価である。ノードＳＧＳ＿ＣＯＭには、選択トランジスタＳＴ２をオフ状態にする電圧が与えられる。すなわち、ブロックＢＬＫ０が選択された場合には、ロウデコーダ１２０−０ではトランジスタ５３がオン状態とされ、トランジスタ５４はオフ状態とされる。他方で、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１２０−１〜１２０−３では、トランジスタ５３はオフ状態とされ、トランジスタ５４がオン状態とされる。
１．１．３．４ ドライバ回路１３０の構成について
次に、ドライバ回路１３０の構成について、引き続き図４を参照して説明する。ドライバ回路１３０は、ロウデコーダ１２０−０〜１２０−３に共通して用いられる。そしてドライバ回路１３０は、信号線ＣＧ０〜ＣＧ７、ＳＧＤＤ０〜ＳＧＤＤ３、及びＳＧＳに、データの書き込み、読み出し、及び消去に必要な電圧を転送する。
図示するようにドライバ回路１３０は、ＣＧドライバ６０（６０−０〜６０−７）、ＳＧＤドライバ６１（６１−０〜６１−３）、及びＳＧＳドライバ６２を備えている。
まず、ＣＧドライバ６０について説明する。ＣＧドライバ６０−０〜６０−７はそれぞれ信号線ＣＧ０〜ＣＧ７に、必要な電圧を転送する。データの読み出し時においては、選択ワード線ＷＬに対応するＣＧドライバ６０は、読み出し電圧ＶＣＧＲＶを、対応する信号線ＣＧに転送する。この電圧は、選択ブロックＢＬＫに対応するロウデコーダ１２０内のトランジスタ５０を介して、選択ワード線ＷＬに転送される。他方で非選択ワード線ＷＬに対応するＣＧドライバ６０は、電圧ＶＲＥＡＤを、対応する信号線ＣＧに転送する。
次に、ＳＧＤドライバ６１について説明する。ＳＧＤドライバ６１−０〜６１−３はそれぞれ信号線ＳＧＤＤ０〜ＳＧＤＤ３に、必要な電圧を転送する。データの読み出し時においては、選択メモリセルを含むストリングユニットＳＵに対応するＳＧＤドライバ６１は、電圧ＶＳＧを、対応する信号線ＳＧＤＤに転送する。この電圧は、対応するトランジスタ５１を介して、対応するセレクトゲート線ＳＧＤに転送される。電圧ＶＳＧは、読み出し時において選択トランジスタＳＴ１をオンさせる電圧である。ＳＧＳドライバ６２も同様であり、必要な電圧を信号線ＳＧＳＤに転送する。
１．２ 読み出し動作について
次に、本実施形態に係るデータの読み出し動作について、図５及び図６を用いて説明する。図５は読み出し動作時におけるＮＡＮＤ型フラッシュメモリ１００の動作を示すフローチャートであり、図６はコントローラ２００からＮＡＮＤ型フラッシュメモリ１００に送信されるコマンドと各種信号のタイミングチャートである。なお図６において、ＮＡＮＤ型フラッシュメモリ１００の動作は例えばシーケンサ１７０の制御によって実行される。
図６に示すように、コントローラ２００から読み出し命令を受信する前のＮＡＮＤ型フラッシュメモリ１００では、ＣＧドライバ６０は信号線ＣＧにＶＳＳを印加する。またロウデコーダ１２０−０〜１２０−３のブロックデコーダ４０は、信号線ＢＬＫ＿ＳＥＬ０〜ＢＬＫ＿ＳＥＬ３を“Ｌ”（例えばＶＳＳ）とする。よって、ブロックＢＬＫ０〜ＢＬＫ３のワード線ＷＬは電気的にフローティングの状態にある。そして、時刻ｔ０においてＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００から読み出し命令を受信する（ステップＳ１０）。読み出し命令は、例えば下記のようなコマンドシーケンスを含む。
＜00h＞＜ADD＞＜ADD＞＜ADD＞＜ADD＞＜ADD＞＜30h＞
すなわち、まずコマンド“００ｈ”によってアドレス入力が宣言され、５サイクルにわたってアドレスＡＤＤが入力される。このアドレスＡＤＤによって、読み出し対象となるブロックＢＬＫとページが指定される。そして、コマンド“３０ｈ”が入力されることでシーケンサ１７０はメモリセルからのデータの読み出しを開始し、ＮＡＮＤ型フラッシュメモリ１００はビジー状態となる（ステップＳ１１、時刻ｔ０）。なおビジー状態とは、ＮＡＮＤ型フラッシュメモリ１００が外部から通常のコマンド（割り込み用のコマンドを除くコマンド）を受信できない状態であり、レディ状態は受信可能な状態を意味する。
そしてロウデコーダ１２０のブロックデコーダ４０は、ブロックアドレスに従って、選択ブロックＢＬＫに対応する信号ＢＬＫ＿ＳＥＬｉ（ｉは、本例では０〜３のいずれかの整数）を“Ｈ”レベル（ＶＧＢＳＴ）とする（時刻ｔ０）。図６の例では、ブロックＢＬＫ０が選択される場合を示している。更にドライバ回路１３０は、ページアドレスに従って、選択ワード線に対応する信号線ＣＧに電圧ＶＣＧＲＶを転送し、その他の信号線ＣＧに電圧ＶＲＥＡＤを転送する（時刻ｔ１、ｔ２）。その結果、選択ブロックＢＬＫ０の選択ワード線ＷＬには電圧ＶＣＧＲＶが印加され、非選択ワード線ＷＬには電圧ＶＲＥＡＤが印加される（ステップＳ１２）。電圧ＶＣＧＲＶは、選択ワード線に接続されたメモリセルからデータを読み出す際の基準となる値であり、電圧ＶＣＧＲＶを印加した際にメモリセルがオンするか否かにより、保持データが例えば“０”であるか“１”であるかが判定される。なお、図６の例では、時刻ｔ０においてＮＡＮＤ型フラッシュメモリ１００がビジーとなると同時に信号ＢＬＫ＿ＳＥＬがアサートされる例を示している。しかし信号ＢＬＫ＿ＳＥＬがアサートされるタイミングは、時刻ｔ０より後でも良く、ビジー状態である期間であれば良い。このことは、下記で説明する第２実施形態以降も同様である。
そして、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴからビット線ＢＬにデータが読み出され、読み出されたデータをセンスアンプ１４０がセンスし、内部のラッチ回路に取り込む（ステップＳ１３）。
以上によりデータの読み出しが完了すると（ステップＳ１４、時刻ｔ３）、各配線の電位はＶＳＳにリセットされ、ＮＡＮＤ型フラッシュメモリ１００はレディ状態となる（ステップＳ１５）。
読み出しが完了した後も、ロウデコーダ１２０（図６の例ではロウデコーダ１２０−０）はブロックＢＬＫ０の選択状態を維持する。すなわち、ＢＬＫ＿ＳＥＬｉは“Ｈ”レベルを維持し、ドライバ回路１３０は信号線ＣＧ０〜ＣＧ７にＶＳＳを転送する。これにより、ＮＡＮＤ型フラッシュメモリ１００がレディ状態に遷移した後も、ロウデコーダ１２０−０のトランジスタ５０はオン状態を維持し、選択ブロックＢＬＫ０ではワード線ＷＬ０〜ＷＬ７にＶＳＳが印加される（ステップＳ１６、時刻ｔ３）。
ワード線ＷＬ０〜ＷＬ７にＶＳＳが印加される期間Δｔは、予め例えばシーケンサ１７０に定められており、この期間Δｔが経過すると、信号ＢＬＫ＿ＳＥＬｉは“Ｌ”レベル（ＶＳＳ）に遷移し、ＭＯＳトランジスタ５０はオフ状態となり、その結果ワード線ＷＬ０〜ＷＬ７は電気的にフローティングの状態となる。なお、この期間Δｔは、ＮＡＮＤ型フラッシュメモリ１００内に設けられたタイマー回路などによって計測されても良い。また、期間Δｔの開始時刻は、ＮＡＮＤ型フラッシュメモリ１００がレディ状態になった時刻であっても良いし、またはワード線ＷＬがＶＲＥＡＤまたはＶＣＧＲＶからＶＳＳにされたタイミングであっても良いし、あるいは非選択ワード線ＷＬに対応するＣＧドライバ６０が、転送する電圧をＶＲＥＡＤからＶＳＳに切り替えるタイミングであっても良い。いずれの場合であっても、信号ＢＬＫ＿ＳＥＬｉが“Ｈ”レベルを維持しているので、ワード線ＷＬの電位はフローティングになることなく、Δｔの期間はＶＳＳを維持する。
そして、一定期間Δｔが経過すると（ステップＳ１７、ＹＥＳ）、例えばシーケンサ１７０や前述したタイマー回路などの命令により、ロウデコーダ１２０は信号ＢＬＫ＿ＳＥＬｉをネゲート（本例では例えばＶＳＳ）する。その結果、ロウデコーダ１２０のトランジスタ５０はオフ状態となり、ワード線ＷＬは電気的にフローティングの状態となる（ステップＳ１８）。
１．３ 本実施形態に係る効果
本実施形態に係る構成によれば、メモリシステム１の動作信頼性を向上できる。本効果につき、以下説明する。
図７は、本実施形態の比較例として、データの読み出しが完了したと同時に信号ＢＬＫ＿ＳＥＬ０をネゲートした場合のタイミングチャートである。図示するように、非選択ワード線ＷＬの電位は、ｔ３’からｔ３の短期間でＶＲＥＡＤからＶＳＳまで低下する。すると、同時にチャネル（半導体層３１）の電位も低下するが、その電位は負の値までアンダーシュートする場合がある。その後、チャネルの電位は０Ｖに戻る。（時刻ｔ２〜）すると、時刻ｔ２以降においてワード線ＷＬは電気的にフローティングの状態であるので、その電位はチャネルとのカップリングにより上昇し、例えば数Ｖ程度に達する。
そして、このワード線電位の上昇は、誤読み出しの原因となり得る。この様子を図８に示す。図８は、一例として、各メモリセルが３ビットデータ（“Ｅｒ”、“Ａ”、“Ｂ”、…“Ｇ”データ）を保持する場合の閾値分布を示す。図８において、破線はカップリングの影響が無い場合の閾値分布を示し、実線は影響を受けた場合の閾値分布を示す。
図示するように、カップリングの影響を受けると、比較的電圧の低い閾値分布（“Ｅｒ”〜“Ｄ”）は高電圧側にシフトし、電圧の高い閾値分布（“Ｆ”〜“Ｇ”）は低電圧側にシフトする。これは、カップリングによるワード線ＷＬの電位の上昇により、閾値の低いメモリセルでは、チャネルの電子がゲート絶縁膜３０側にトラップされ、閾値の高いメモリセルでは、電荷蓄積層内の電子がブロック層２８側にトラップされるからであると考えられる。そして、カップリングによるワード線ＷＬの電圧上昇期間が例えば１０〜１００ｍｓ程度であっても、変動した閾値が元に戻るには１時間程度かかる場合もあり得る。これは、メモリセルが三次元に積層された構成に特有の現象である。なお、図８では、“高電圧側にシフトする閾値分布と低電圧側にシフトする閾値分布の境界がＥ”レベルである場合を例に示しているが、もちろん、“Ｅ”レベルに限られるものではない。
そこで本実施形態では、図６で説明したように、ワード線ＷＬの電位をＶＲＥＡＤからＶＳＳに落とした直後も、一定の期間Δｔはドライバ回路１３０及びロウデコーダ１２０によってワード線ＷＬにＶＳＳを供給し続ける。すなわち、ワード線ＷＬをディスチャージする。これにより、チャネル電位がカップリングにより変動したとしても、ワード線ＷＬの電位はＶＳＳを維持する。よって、電子がトラップされることによる閾値変動を抑制でき、データの読み出し精度を向上できる。
なお、上記一定の期間Δｔは長いほど好ましいが、実使用上としては、例えばＶＲＥＡＤがワード線ＷＬに印加されている期間と同程度、より好ましくはその２倍の長さ、また具体的には５μｓから１０００μｓの範囲内とするのが望ましい。もちろん、これらの期間よりも短い場合であっても一定程度の効果は得られるが、上記好ましい期間内の値に設定することで、読み出し時のエラービット数の削減効果が顕著となる。
２．第２実施形態
次に、第２実施形態に係るメモリシステムについて説明する。本実施形態は、上記第１実施形態で説明したＶＳＳ印加期間（ワード線ＷＬのディスチャージ期間）Δｔに別のブロックＢＬＫへのアクセス要求があった際に関するものである。以下では、第１実施形態と異なる点についてのみ説明する。
２．１ 読み出し動作について
本実施形態に係るデータの読み出し動作について、図９及び図１０を用いて説明する。図９は読み出し動作時におけるＮＡＮＤ型フラッシュメモリ１００の動作を示すフローチャートであり、図１０はコントローラ２００からＮＡＮＤ型フラッシュメモリ１００に送信されるコマンドと各種信号のタイミングチャートであり、それぞれ第１実施形態で説明した図５及び図６に対応する。
図９に示すように、本実施形態が第１実施形態と異なる点は、ステップＳ１６において、ステップＳ１２で選択されたブロックＢＬＫとは異なるブロックＢＬＫへのアクセスがなされた際（ステップＳ２０、ＹＥＳ）には、一定期間Δｔが経過していなくても、ステップＳ１８に進む点である。
図１０の例は、ブロックＢＬＫ０に対する読み出し命令が発行された後、一定期間Δｔ経過前に別のブロックＢＬＫ１に対する読み出し命令が発行された場合を示している。図示するように、時刻ｔ３以降も信号ＢＬＫ＿ＳＥＬ０は“Ｈ”レベルを維持し、時刻ｔ３においてブロックＢＬＫ０のワード線ＷＬには電圧ＶＳＳが印加される。その状態で、ＮＡＮＤ型フラッシュメモリ１００がコントローラ２００からブロックＢＬＫ１に対する読み出し命令を受信すると、これをトリガとして、ロウデコーダ１２０−０のブロックデコーダ４０が信号ＢＬＫ＿ＳＥＬ０をネゲートする（時刻ｔ４）。なお、例えばシーケンサ１７０が、信号ＢＬＫ＿ＳＥＬ０をネゲートさせる旨の命令をブロックデコーダ４０に対して発行しても良い。その結果、ブロックＢＬＫ０のワード線ＷＬは電気的にフローティングの状態となる。他方で、ＮＡＮＤ型フラッシュメモリ１００はビジー状態となり、ロウデコーダ１２０−１のブロックデコーダ４０は信号ＢＬＫ＿ＳＥＬ１をアサートし、これによりブロックＢＬＫ１からデータが読み出される。
２．２ 本実施形態に係る効果
本実施形態によれば、ブロックアクセスをトリガとして、ワード線ＷＬのディスチャージ（ＶＳＳ印加）を停止する。これにより、コントローラ２００から頻繁にコマンドが発行される場合であっても、メモリシステム１の動作が妨げられることを抑制できる。
なお、図１０の例では、読み出し命令の後に同じく読み出し命令が発行される場合を例に説明したが、もちろん、書き込み命令や消去命令であっても良い。あるいは、コントローラ２００からの命令によることなく、例えばシーケンサ１７０が自発的にブロックＢＬＫにアクセスする場合であっても良い。
３．第３実施形態
次に、第３実施形態に係るメモリシステムについて説明する。本実施形態は、上記第１及び第２実施形態において、全ブロックＢＬＫの全ワード線ＷＬを強制的にディスチャージするコマンドを設けたものである。以下では、第１及び第２実施形態と異なる点についてのみ説明する。
３．１ 読み出し動作について
図１１は、本実施形態の第１の例に係る読み出し動作における、コントローラ２００からＮＡＮＤ型フラッシュメモリ１００に送信されるコマンドと各種信号のタイミングチャートであり、第１実施形態で説明した図６に対応する。
図示するように、時刻ｔ３でブロックＢＬＫ０のワード線ＷＬがフローティングの状態とされるまでは第１実施形態と同様である。本実施形態では、その後の時刻ｔ５において、コントローラがコマンド“ＸＸｈ”を発行する。コマンド“ＸＸｈ”はディスチャージコマンドであり、ＮＡＮＤ型フラッシュメモリ１００に対して、全ブロックＢＬＫの全ワード線ＷＬのディスチャージを命令する。
コマンド“ＸＸｈ”を受信したＮＡＮＤ型フラッシュメモリ１００はビジー状態となり、ロウデコーダ１２０−０〜１２０−３の全てのブロックデコーダ４０は、信号ＢＬＫ＿ＳＥＬ０〜ＢＬＫ＿ＳＥＬ３を“Ｈ”レベル（ＶＧＢＳＴ）とする。この動作は、例えばシーケンサ１７０の命令に従って行われても良い。また、ドライバ回路１３０は、全信号線ＣＧ０〜ＣＧ７にＶＳＳを転送する。その結果、全ブロックＢＬＫ０〜ＢＬＫ３の全ワード線ＷＬ０〜ＷＬ７にＶＳＳが印加される。
図１２は、本実施形態の第２の例に係る読み出し動作を示し、第２実施形態で説明した図１０において、ディスチャージコマンド“ＸＸｈ”を発行した例を示す。
図示するように、ブロックＢＬＫ０及びＢＬＫ１から順次データが読み出された後、時刻ｔ８において、コントローラ２００がコマンド“ＸＸｈ”を発行する。すると、信号ＢＬＫ＿ＳＥＬ１は“Ｈ”レベルを維持し、信号ＢＬＫ＿ＳＥＬ０、ＢＬＫ＿ＳＥＬ２、及びＢＬＫ＿ＳＥＬ３が“Ｈ”レベルとされる。これにより、全ブロックＢＬＫ０〜ＢＬＫ３の全ワード線ＷＬ０〜ＷＬ７にＶＳＳが印加される。なお、信号ＢＬＫ＿ＳＥＬ１が“Ｈ”レベルの期間にコマンド“ＸＸｈ”が発行されたことで、ブロックＢＬＫ１のディスチャージ期間（時刻ｔ４〜ｔ９）が一定期間Δｔを超えても良い。
次に、本実施形態に係るコントローラ２００の動作について説明する。コントローラ２００の例えばＣＰＵ２３０内のメモリ（キュー）には、ホスト機器３００から受信した読み出し命令が下記のように格納されている。
１．ブロックＢＬＫ０：ページＰＧ２
２．ブロックＢＬＫ３：ページＰＧ１
３．ブロックＢＬＫ２：ページＰＧ１
４．ブロックＢＬＫ１：ページＰＧ１
５．ブロックＢＬＫ０：ページＰＧ１
６．ブロックＢＬＫ２：ページＰＧ３
７．ブロックＢＬＫ３：ページＰＧ５
８．ブロックＢＬＫ１：ページＰＧ１０
９．ブロックＢＬＫ３：ページＰＧ５
そしてコントローラ２００は、図１３に示すように、上記の順序で読み出し命令を発行する。
図示するように、最初にブロックＢＬＫ０からデータが読み出された後、ブロックＢＬＫ０の電子トラップ準位が上昇する。しかし、コマンド“ＸＸｈ”が発行されることで、電子トラップ無しの状態にリセットされる。図１３の例では、一例として読み出しコマンドが４回発行される度にコマンド“ＸＸｈ”が発行されて、全ブロックＢＬＫのワード線ＷＬがディスチャージされる例を説明した。しかしコマンド“ＸＸｈ”は、例えば一定期間毎に定期的に発行されても良いし、コマンドの回数毎に発行される場合であっても、この回数は、読み出しコマンドだけでなく書き込みコマンドや消去コマンドも含めたコマンド発行回数であっても良い。
３．２ 本実施形態に係る効果
本実施形態によれば、コントローラ２００はＮＡＮＤ型フラッシュメモリ１００に対して、全ブロックＢＬＫの全ワード線ＷＬを強制的にディスチャージさせる命令を発行できる。これにより、フローティングの状態にあるワード線ＷＬの電位をＶＳＳとして、電子トラップによるメモリセルの閾値変動への影響を低減できる。
なお、ディスチャージさせる対象は全ブロックＢＬＫに限らず、一部のブロックＢＬＫであっても良いし、また全ワード線ＷＬに限らず、一部のワード線ＷＬであっても良い。この際、コントローラ２００はＮＡＮＤ型フラッシュメモリ１００へのアクセス状況を監視し、特に閾値変動が大きくなっていると思われるブロックＢＬＫを指定してディスチャージ命令を発行しても良い。
４．第４実施形態
次に、第４実施形態に係るメモリシステムについて説明する。本実施形態は、上記第３実施形態において、第１及び第２実施形態で説明した通常の読み出し動作時におけるワード線ディスチャージを省略したものである。言い換えれば、上記第３実施形態において期間Δｔ＝０としたものと言うことができる。以下では、上記第３実施形態と異なる点についてのみ説明する。
４．１ 読み出し動作について
図１４及び図１５は、本実施形態に係る読み出し動作における、コントローラ２００からＮＡＮＤ型フラッシュメモリ１００に送信されるコマンドと各種信号のタイミングチャートであり、第３実施形態で説明した図１１及び図１２に対応する。
図１４に示すように、時刻ｔ３で読み出し動作が終了すると、ブロックデコーダ４０は信号線ＢＬＫ＿ＳＥＬ０を“Ｌ”レベルとする（時刻ｔ３）。従って、時刻ｔ３以降はブロックＢＬＫ０のワード線ＷＬがフローティングの状態とされ、その電位はチャネルとのカップリングにより上昇する。しかし、時刻ｔ５においてコントローラがコマンド“ＸＸｈ”を発行することで、全ブロックＢＬＫの全ワード線ＷＬがディスチャージされる。
図１５の例も同様であり、時刻ｔ７でブロックＢＬＫ１の全ワード線ＷＬはフローティングの状態とされ、その後、時刻ｔ８におけるコマンド“ＸＸｈ”により、全ブロックＢＬＫの全ワード線ＷＬがディスチャージされる。
その他は第３実施形態と同様であり、コマンド“ＸＸｈ”は例えば定期的に発行され、または各ブロックＢＬＫの状態に応じて適宜、コントローラ２００が発行する。
４．２ 本実施形態に係る効果
本実施形態によっても、上記第３実施形態と同様の効果が得られる。
５．第５実施形態
次に、第５実施形態に係るメモリシステムについて説明する。本実施形態は、上記第４実施形態において、ディスチャージコマンド“ＸＸｈ”を必要とすることなく、ビジー状態期間にＮＡＮＤ型フラッシュメモリ１００が自発的にワード線ＷＬをディスチャージするものである。以下では、上記第４実施形態と異なる点についてのみ説明する。
５．１ 読み出し動作について
図１６は、本実施形態に係る読み出し動作における、コントローラ２００からＮＡＮＤ型フラッシュメモリ１００に送信されるコマンドと各種信号のタイミングチャートであり、第４実施形態で説明した図１５に対応する。但し、横軸の時間軸における時刻表記は、図１５とは一致していないことに留意されたい。また図１６の例では、ＮＡＮＤ型フラッシュメモリ１００がビジー状態になった後に信号ＢＬＫ＿ＳＥＬがアサートされ、また信号ＢＬＫ＿ＳＥＬがネゲートされた後にＮＡＮＤ型フラッシュメモリ１００がレディ状態に復帰する場合を示している。
図示するように、本例に係るＮＡＮＤ型フラッシュメモリ１００は、コマンド“ＸＸｈ”を必要とすることなく、読み出しコマンドを受信した際に、それをトリガとして、ワード線ＷＬをディスチャージするものである。
図１６の例では、時刻ｔ０においてコントローラ２００からブロックＢＬＫ０への読み出しコマンドが発行されると、時刻ｔ１においてロウデコーダ１２０−０のブロックデコーダ４０が信号ＢＬＫ＿ＳＥＬ０を時刻ｔ６までの期間、アサートする。この際、例えばシーケンサ１７０は、ブロックＢＬＫ０においてデータがセンスされてセンスアンプ１４０のラッチ回路に取り込まれる前、及び／または後に、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１２０−１〜１２０−３のブロックデコーダ４０に対して、信号ＢＬＫ＿ＳＥＬ１〜ＢＬＫ＿ＳＥＬ３をアサートさせる（例えばＶＧＢＳＴ）。
より具体的には、例えばシーケンサ１７０は、例えば信号ＢＬＫ＿ＳＥＬ０がアサートされるタイミングでその他の信号ＢＬＫ＿ＳＥＬ１〜ＢＬＫ＿ＳＥＬ３をアサートするよう、ロウデコーダ１２０−１〜１２０−３に命令する。この場合、信号ＢＬＫ＿ＳＥＬ１〜ＢＬＫ＿ＳＥＬ３がアサートされている期間は、信号ＢＬＫ＿ＳＥＬ０がアサートされ、且つＣＧドライバ６０が電圧ＶＳＳを転送している期間（ｔ１〜ｔ２）である。この期間は、第１実施形態で説明した期間Δｔよりも短い。
あるいは、例えばシーケンサ１７０は、例えば信号ＢＬＫ＿ＳＥＬ０がネゲートされるタイミングよりも一定期間前の時刻ｔ５において信号ＢＬＫ＿ＳＥＬ１〜ＢＬＫ＿ＳＥＬ３をアサートするよう、ロウデコーダ１２０−１〜１２０−３に命令する。この場合、信号ＢＬＫ＿ＳＥＬ１〜ＢＬＫ＿ＳＥＬ３がアサートされている期間は、信号ＢＬＫ＿ＳＥＬ０がアサートされ、且つＣＧドライバ６０が、転送する電圧をＶＲＥＡＤからＶＳＳに切り替えている期間を含み、または切り替えが完了し、ＶＳＳを転送している期間（ｔ５〜ｔ６）である。この期間も、第１実施形態で説明した期間Δｔよりも短い。
上記の時刻ｔ１〜ｔ２の期間で信号ＢＬＫ＿ＳＥＬ１〜ＢＬＫ＿ＳＥＬ３がアサートされる場合には、信号ＢＬＫ＿ＳＥＬ１〜ＢＬＫ＿ＳＥＬ３の立ち上がりタイミングは信号ＢＬＫ＿ＳＥＬ０の立ち上がりタイミングと同時となる。他方で、時刻ｔ５〜ｔ６の期間で信号ＢＬＫ＿ＳＥＬ１〜ＢＬＫ＿ＳＥＬ３がアサートされる場合には、信号ＢＬＫ＿ＳＥＬ１〜ＢＬＫ＿ＳＥＬ３の立ち下がり上がりタイミングが信号ＢＬＫ＿ＳＥＬ０の立ち下がりタイミングと同時となる。
その後、ブロックＢＬＫ１への読み出しコマンドが発行された際（時刻ｔ８）も同様であり、例えば時刻ｔ９〜ｔ１０及び／またはｔ１３〜ｔ１４の期間において、非選択ブロックＢＬＫ０、ＢＬＫ２、及びＢＬＫ３に対応する信号ＢＬＫ＿ＳＥＬ０、ＢＬＫ＿ＳＥＬ２、及びＢＬＫ＿ＳＥＬ３がアサートされる。
５．２ 本実施形態に係る効果
本実施形態によっても、上記第３実施形態と同様の効果が得られる。すなわち、短い期間であるが、頻繁にワード線ＷＬをディスチャージすることにより、メモリセルの閾値変動を抑制できる。
なお、図１６の例では、データがセンスされる前後の両方の期間において、非選択ブロックＢＬＫに対応する信号ＢＬＫ＿ＳＥＬをアサートする場合を例に説明した。しかし、少なくともいずれか一方の期間だけでアサートされても良い。また、アサートされる期間も、信号線ＣＧが、ワード線ＷＬをディスチャージできる電位である期間であれば限定されない。
更に、図１６の例では読み出しコマンドを受信した場合を例に説明したが、書き込みコマンドや消去コマンドを受信した際にも適用可能である。
６．第６実施形態
次に、第６実施形態に係るメモリシステムについて説明する。本実施形態は、上記第５実施形態を書き込み動作に適用したものに相当する。すなわち、ディスチャージコマンド“ＸＸｈ”を必要とすることなく、書き込み動作期間にＮＡＮＤ型フラッシュメモリ１００が自発的にワード線ＷＬをディスチャージするものである。
６．１ 書き込み動作について
本実施形態に係るデータの書き込み動作について、図１７及び図１８を用いて説明する。図１７は書き込み動作時におけるＮＡＮＤ型フラッシュメモリ１００の動作を示すフローチャートであり、図１８はコントローラ２００からＮＡＮＤ型フラッシュメモリ１００に送信されるコマンドと各種信号のタイミングチャートである。なお図１７において、ＮＡＮＤ型フラッシュメモリ１００の動作は例えばシーケンサ１７０の制御によって実行される。
図示するように、コントローラ２００から書き込み命令を受信する前のＮＡＮＤ型フラッシュメモリ１００では、ＣＧドライバ６０が信号線ＣＧにＶＳＳを印加する。またロウデコーダ１２０−０〜１２０−３のブロックデコーダ４０は、信号線ＢＬＫ＿ＳＥＬ０〜ＢＬＫ＿ＳＥＬ３を“Ｌ”レベル（例えばＶＳＳ）とする。よって、トランジスタ５０はオフ状態であり、ブロックＢＬＫ０〜ＢＬＫ３のワード線ＷＬは電気的にフローティングの状態にある。そして時刻ｔ０においてＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００から書き込み命令を受信する（ステップＳ３０）。書き込み命令は、例えば下記のようなコマンドシーケンスを含む。
＜80h＞＜ADD＞＜ADD＞＜ADD＞＜ADD＞＜ADD＞＜DAT＞＜DAT＞…＜10h＞
すなわち、まずコマンド“８０ｈ”によってアドレス入力が宣言され、５サイクルにわたってアドレスＡＤＤが入力される。このアドレスＡＤＤによって、書き込み対象となるブロックＢＬＫとページが指定される。引き続き、書き込みデータＤＡＴが入力され、その後にコマンド“１０ｈ”が入力されることでシーケンサ１７０はメモリセルへのデータの書き込みを開始し、ＮＡＮＤ型フラッシュメモリ１００はビジー状態となる（ステップＳ３１、時刻ｔ０）。
本実施形態に係る書き込み動作は、大まかには下記の３つの動作を含む。
・プログラム動作
・ディスチャージ動作
・プログラムベリファイ動作
プログラム動作は、選択ワード線ＷＬにプログラム電圧ＶＰＧＭを印加することにより、メモリセルの電荷蓄積層に電子を注入し、メモリセルの閾値を上昇させる。プログラムベリファイ動作は、メモリセルの閾値が適切な値まで上昇したか否かを確認する。そしてディスチャージ動作が、上記第５実施形態で説明した、ワード線ＷＬに例えば電圧ＶＳＳを印加することにより、ワード線ＷＬをディスチャージする動作である。この３つの動作のセットが繰り返されることにより、メモリセルにデータが書き込まれる。
シーケンサ１７０は、まずプログラム動作を実行する（ステップＳ３２）。すなわち、ロウデコーダ１２０のブロックデコーダ４０は、ブロックアドレスに従って、選択ブロックＢＬＫに対応する信号ＢＬＫ＿ＳＥＬｉを“Ｈ”レベル（ＶＰＧＭＨ）とする（時刻ｔ１）。図１８の例では、ブロックＢＬＫ０が選択される場合を示している。そして、ドライバ回路６０により、選択ブロックＢＬＫ０における選択ワード線ＷＬには電圧ＶＰＧＭが転送され、非選択ワード線ＷＬには電圧ＶＰＡＳＳが転送される。電圧ＶＰＡＳＳは、保持データに関わらずメモリセルをオン状態とする電圧であり、ＶＰＧＭ＞ＶＰＡＳＳ＞ＶＲＥＡＤである。そして、書き込みデータに応じた電圧がビット線ＢＬに与えられることにより、プログラム動作が行われる（時刻ｔ１〜ｔ２）。プログラム動作の期間、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１２０−１〜１２０−３ではトランジスタ５０がオフ状態とされ、これらに対応するワード線ＷＬは電気的にフローティングの状態となる。
次にシーケンサ１７０は、ディスチャージ動作を実行する（ステップＳ３３）。すなわち、プログラム動作が終了すると（時刻ｔ２）、ＣＧドライバ６０−０〜６０−７は電圧ＶＳＳを転送する。この状態において、全ブロックＢＬＫに対応するロウデコーダ１２０のブロックデコーダ４０が、信号ＢＬＫ＿ＳＥＬ０〜ＢＬＫ＿ＳＥＬ３をアサートする（ＶＢＧＳＴ）。なお、プログラム動作からディスチャージ動作に移行する際、選択ブロックＢＬＫ０に対応する信号ＢＬＫ＿ＳＥＬ０はアサートされた状態を維持するが、その電位は例えばＶＰＧＭＨからＶＧＢＳＴに低下される。この結果、全ロウデコーダ１２０−０〜１２０−３においてトランジスタ５０がオン状態となり、全ブロックＢＬＫの全ワード線ＷＬにＶＳＳが印加されて、ディスチャージ動作が実行される（時刻ｔ２〜ｔ３）。
次にシーケンサ１７０は、プログラムベリファイ動作を実行する（ステップＳ３４、時刻ｔ３〜ｔ４）。プログラムベリファイ動作は、上記第１乃至第５実施形態で説明した通りであるが、異なる点は、選択ワード線ＷＬにはプログラムベリファイ電圧Ｖvfyが印加される点である。プログラムベリファイ動作が開始されると、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１２０−１〜１２０−３ではトランジスタ５０がオフ状態とされ、これらに対応するワード線ＷＬは電気的にフローティングの状態となる。
ステップＳ３４の結果、プログラムベリファイにパスすれば（ステップＳ３５、ＹＥＳ）、すなわち、メモリセルの閾値が、書き込みデータに応じた値まで上昇していれば、書き込み動作は成功して終了する。そしてＮＡＮＤ型フラッシュメモリ１００はレディ状態に復帰する（ステップＳ３６、時刻ｔ９）。
プログラムベリファイにフェイルし（ステップＳ３５、ＮＯ）、プログラム回数が規定回数（最大繰り返し回数）に達した場合には（ステップＳ３７、ＹＥＳ）、書き込み動作は失敗したものとして終了し、ステップＳ３６に進む。プログラム回数が規定回数に達していなければ（ステップＳ３７、ＮＯ）、選択ワード線ＷＬに対応するＣＧドライバ６０は、電圧ＶＰＧＭをΔＶＰＧＭだけステップアップし（ステップＳ３８）、ステップＳ３２〜Ｓ３５の処理が繰り返される。
６．２ 本実施形態に係る効果
本実施形態によっても、上記第５実施形態と同様の効果が得られる。すなわち、本実施形態によれば、書き込み動作中に、選択ブロックＢＬＫだけでなく非選択ブロックＢＬＫを選択する期間が設けられる。そして、この期間において、ワード線ＷＬにＶＳＳが印加される。これにより、プログラム動作を繰り返す度にワード線ＷＬがディスチャージされ、メモリセルの閾値変動を抑制できる。
なお、ディスチャージ動作の対象として選択されるのは全てのブロックＢＬＫに限らず、一部の複数のブロックＢＬＫだけであっても良い。また、全ワード線ＷＬではなく一部の複数のワード線ＷＬが選択される場合であっても良い。更に、図１８の例であると、ディスチャージ動作がプログラム動作とプログラムベリファイ動作との間に行われる場合を説明したが、ＣＧドライバ６０が電圧ＶＳＳを転送可能な期間であれば、書き込み動作中のどのタイミングで行っても良い。また、ディスチャージ動作を行う頻度も適宜選択できる。すなわち、プログラム動作を行う度にディスチャージ動作を行っても良いし、複数回のプログラム動作の度にディスチャージ動作を行っても良い。
４．変形例など
以上のように、上記実施形態に係るメモリシステムは、データを保持可能な半導体メモリと、半導体メモリからデータを読み出し可能なコントローラとを具備する。半導体メモリは、半導体基板上方に三次元に積層された複数の第１メモリセルを含む第１ブロック(BLK0 in 図6)と、第１メモリセルに接続された複数の第１ワード線(WL0-7 in 図4)と、第１ロウデコーダ(120 in 図4)と、第１信号線(CG0-CG7 in 図4)に電圧を転送するドライバ回路(130 in 図4)とを備える。第１ロウデコーダは、複数の第１ワード線と、複数の第１信号線(CG0-CG7 in 図4)とをそれぞれ接続可能な複数の第１トランジスタ(50-0〜50-7 in 図4)と、複数の第１トランジスタのゲートに第１ブロック選択信号(BLK_SEL0 in 図4)を供給する第１ブロックデコーダ(40 in 図4)とを含む。コントローラが半導体メモリに対して、第１ブロック(BLK0)に保持されるデータの読み出し命令(ReadCMD in 図6)を発行した際(t0 in 図6)、半導体メモリはコントローラにビジー状態であることを通知するビジー信号(Busy in 図6)を出力し、ビジー状態において、第１ブロックデコーダ(40)がブロック選択信号をアサート(BLK_SEL0=VGBST in 図6)して複数の第１トランジスタ(50)をオン状態とすることにより、選択されたいずれかの第１ワード線に第１電圧(VCGRV in 図6)が転送され、非選択のその他の前記第１ワード線に第１電圧(VCGRV)よりも大きい第２電圧(VREAD in 図6)が転送される。第１ブロック(BLK0)からデータが読み出され(t2 in 図6)、半導体メモリがコントローラにレディ状態であることを通知するレディ信号を出力した後も、第１ブロックデコーダ(40)は、第１の期間(Δt in 図6)、第１ブロック選択信号(BLK_SEL0 in 図6)をアサートし続け、ドライバ回路(130)は、複数の第１信号線(CG0-CG7)に、第１電圧(VCGRV in 図6)よりも小さい第３電圧(VSS in 図6)を転送し、第１の期間(Δt)が経過すると、第１ブロックデコーダは第１ブロック選択信号をネゲートする。
または、半導体メモリは、半導体基板上方に三次元に積層された複数の第２メモリセルを含む第２ブロック(BLK1 in 図10)と、第２メモリセルに接続された複数の第２ワード線(WL0-7 of BLK1)と、複数の第２ワード線と、複数の第１信号線(CG0-CG7)とをそれぞれ接続可能な複数の第２トランジスタ(50-0〜50-7)と、複数の第２トランジスタのゲートに第２ブロック選択信号(BLK_SEL1)を供給する第２ブロックデコーダ(40)とを含む第２ロウデコーダ(120-1 in 図4)とを更に備える。そして、第１の期間内(Δt)に、コントローラが半導体メモリに対して、第２ブロック(BLK1)へのアクセスコマンド(ReadCMD in 図10)を発行した際(t3 in 図10)には、第１ブロックデコーダ(40 in 120-0)は第１ブロック選択信号(BLK_SEL0 in 図10)をネゲートし、第２ブロックデコーダ(40 in 120-1)が第２ブロック選択信号(BLK_SEL1 in 図10)をアサートし、第２トランジスタ(50 in 120-1)が第２ワード線(WL of BLK1)への転送を開始しても良い(t3 in 図10)。
更に、コントローラが半導体メモリに第１コマンド(XXh in 図11)を発行した際(t4 in 図11)、第１ブロックデコーダ(40 in 120-0)及び第２ブロックデコーダ(40 in 120-1)は第１ブロック選択信号(BLK_SEL0 in 図10)及び第２ブロック選択信号(BLK_SEL1 in 図10)をそれぞれアサートし、第１トランジスタ及び第２トランジスタ(50 in 120-1,2)が、第１ワード線及び第２ワード線(WL of BLK1-2)に第３電圧を転送しても良い(t3 in 図10)。
また、コントローラが半導体メモリに対して、第１ブロック(BLK0)に対する読み出し命令または書き込み命令を発行した際(t0 in 図16,18)、半導体メモリにおける読み出し動作または書き込み動作の最中に、第１ロウデコーダ及び第２ロウデコーダがそれぞれ第１ワード線及び前記第２ワード線に同時に、第１電圧(VSS in 図16,18)を転送する、
本構成によれば、データの読み出し直後にワード線ＷＬの電位が高電圧（例えばＶＲＥＡＤ）から低電圧（例えばＶＳＳ）に急激に低下させた場合であっても、フローティング状態にあるワード線ＷＬの電位がチャネルとのカップリングによって上昇することを抑制できる。そのため、データの誤読み出しの発生を抑え、メモリシステムの動作信頼性を向上できる。
なお、上記説明した実施形態は一例に過ぎず、種々の変形が可能である。図１９は第１実施形態の変形例に係る各種信号のタイミングチャートであり、図２０は第２及び第３実施形態の変形例に係るコマンドシーケンスと各種信号のタイミングチャートである。図示するように、ワード線ＷＬをディスチャージする際の信号ＢＬＫ＿ＳＥＬの電位は、ＶＧＢＳＴよりも低い電圧でも良く、例えばＶＤＤ（ＶＲＥＡＤ＞ＶＤＤ＞ＶＳＳ）とすることができる。すなわち、ワード線ＷＬにＶＲＥＡＤを転送するためには、ロウデコーダ１２０のトランジスタ５０のゲート電位はＶＲＥＡＤよりも少なくとも閾値電圧分だけ高いＶＧＢＳＴを印加する必要があるが、ディスチャージ期間はＶＳＳが転送できさえすれば十分である。従って、高電圧ＶＧＢＳＴよりも低い電圧を使用することで、消費電力を低減できる。このことは第４乃至第６実施形態でも同様で有る。
更に、上記第１及び第２実施形態において、ワード線ＷＬのディスチャージ期間Δｔは、ブロックＢＬＫ毎に異なっていても良い。すなわちシーケンサ１７０は、ブロックＢＬＫの状態を監視し、フローティングによる電圧変動や電子トラップ量が多いブロックＢＬＫではΔｔを他のブロックＢＬＫよりも長めに設定しても良い。
また、図８では各メモリセルが３ビットデータを保持する場合を例に説明したが、例えば２ビット以下のデータや４ビット以上のデータを保持する場合であっても良い。
なお、本発明に関する各実施形態において、
（１）メモリセルが２ビットデータ（“Ｅｒ”、“Ａ”、“Ｂ”、及び“Ｃ”）を保持する場合、Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。
Bレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V, 2.1V〜2.3Vいずれかの間にしてもよい。
Cレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。
読み出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。
（２）書き込み動作は、プログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。
（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
また、メモリセル間にはエアギャップを形成することができる。
更に、上記実施形態では半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用出来、更には半導体メモリ以外の種々の記憶装置に適用出来る。また、上記実施形態で説明したフローチャートは、その処理の順番を可能な限り入れ替えることが出来る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…メモリシステム、４０…ブロックデコーダ、５０−０〜５０−７、５１−０〜５１−３、５２−０〜５２−３、５３、５４…ＭＯＳトランジスタ、６０−０〜６０−７…ＣＧドライバ、６１−０〜６１−３…ＳＧＤドライバ、６２…ＳＧＳドライバ、１００…ＮＡＮＤ型フラッシュメモリ、１１０…メモリセルアレイ、１２０−０〜１２０−３…ロウデコーダ、１３０…ドライバ回路、１４０…センスアンプ、１５０、１６０…レジスタ、１７０…シーケンサ、２００…コントローラ、２１０、２５０…インターフェース回路、２２０、２４０…メモリ、２３０…プロセッサ、２６０…ＥＣＣ回路、３００…ホスト機器

Claims (17)

  1. データを保持可能な半導体メモリと、
    前記半導体メモリからデータを読み出し可能なコントローラと
    を具備し、前記半導体メモリは、半導体基板上方に三次元に積層された複数の第１メモリセルを含む第１ブロックと、
    前記第１メモリセルに接続された複数の第１ワード線と、
    前記複数の第１ワード線と、複数の第１信号線とをそれぞれ接続可能な複数の第１トランジスタと、前記複数の第１トランジスタのゲートに第１ブロック選択信号を供給する第１ブロックデコーダとを含む第１ロウデコーダと、
    前記第１信号線に電圧を転送するドライバ回路と
    を備え、前記コントローラが前記半導体メモリに対して、前記第１ブロックに保持されるデータの読み出し命令を発行した際、
    前記半導体メモリは前記コントローラにビジー状態であることを通知するビジー信号を出力し、前記ビジー状態において、前記第１ブロックデコーダが前記第１ブロック選択信号をアサートして前記複数の第１トランジスタをオン状態とすることにより、選択されたいずれかの前記第１ワード線に第１電圧が転送され、非選択のその他の前記第１ワード線に前記第１電圧よりも大きい第２電圧が転送され、
    前記第１ブロックからデータが読み出され、前記半導体メモリが前記コントローラにレディ状態であることを通知するレディ信号を出力した後も、前記第１ブロックデコーダは、第１の期間、前記第１ブロック選択信号をアサートし続け、前記ドライバ回路は、前記複数の第１信号線に、前記第１電圧よりも小さい第３電圧を転送し、前記第１の期間が経過すると、前記第１ブロックデコーダは前記第１ブロック選択信号をネゲートする、メモリシステム。
  2. 前記第１ロウデコーダは、前記第１の期間、前記第１ブロックに含まれる全てのワード線に対して前記第３電圧を転送する、請求項１記載のメモリシステム。
  3. 前記第１ブロック選択信号の電位は、前記第１ワード線に前記第１電圧及び前記第２電圧を転送する際には、前記第２電圧よりも大きい第４電圧とされ、前記第１ワード線に前記第３電圧を転送する際には、前記第２電圧よりも小さく且つ前記第３電圧よりも大きい第５電圧が印加される、請求項１または２記載のメモリシステム。
  4. 前記半導体メモリは、前記半導体基板上方に三次元に積層された複数の第２メモリセルを含む第２ブロックと、
    前記第２メモリセルに接続された複数の第２ワード線と、
    前記複数の第２ワード線と、前記複数の第１信号線とをそれぞれ接続可能な複数の第２トランジスタと、前記複数の第２トランジスタのゲートに第２ブロック選択信号を供給する第２ブロックデコーダとを含む第２ロウデコーダと
    を更に備え、前記第１の期間内に、前記コントローラが前記半導体メモリに対して、前記第２ブロックへのアクセスコマンドを発行した際には、
    前記第１ブロックデコーダは前記第１ブロック選択信号をネゲートし、
    前記第２ブロックデコーダが前記第２ブロック選択信号をアサートする、請求項１乃至３いずれか１項記載のメモリシステム。
  5. 前記第１ブロック選択信号がネゲートされることにより、前記第１ワード線は電気的にフローティングの状態とされる、請求項４記載のメモリシステム。
  6. 前記コントローラが前記半導体メモリに第１コマンドを発行した際、
    前記第１ブロックデコーダ及び前記第２ブロックデコーダは前記第１ブロック選択信号及び前記第２ブロック選択信号をそれぞれアサートし、
    前記第１トランジスタ及び前記第２トランジスタが、前記第１ワード線及び第２ワード線に、前記第３電圧を転送する、請求項４乃至５いずれか１項記載のメモリシステム。
  7. データを保持可能な半導体メモリと、
    前記半導体メモリからデータを読み出し可能なコントローラと
    を具備し、前記半導体メモリは、半導体基板上方に三次元に積層された複数の第１メモリセルを含む第１ブロックと、
    前記半導体基板上方に三次元に積層された複数の第２メモリセルを含む第２ブロックと、
    前記第１メモリセルに接続された複数の第１ワード線と、
    前記第２メモリセルに接続された複数の第２ワード線と、
    前記第１ワード線に電圧を転送可能な第１ロウデコーダと、
    前記第２ワード線に電圧を転送可能な第２ロウデコーダと
    を備え、前記コントローラが前記半導体メモリに対して、前記第１ブロックに保持されるデータの読み出し命令を発行した際、
    前記半導体メモリは前記コントローラにビジー状態であることを通知するビジー信号を出力し、前記ビジー状態において前記第１ロウデコーダは、選択されたいずれかの前記第１ワード線に第１電圧を転送し、非選択のその他の前記第１ワード線に前記第１電圧よりも大きい第２電圧を転送し、
    前記第１ブロックからデータが読み出された後に、前記半導体メモリは前記コントローラにレディ状態であることを通知するレディ信号を出力した後も、前記第１ロウデコーダは、第１の期間、前記複数の第１ワード線に、前記第１電圧よりも小さい第３電圧を転送し、
    前記第１の期間内に、前記コントローラが前記半導体メモリに対して、前記第２ブロックへのアクセスコマンドを発行した際には、前記第１ロウデコーダは前記第１ワード線への電圧の転送を停止し、前記第２ロウデコーダが前記第２ワード線への電圧の転送を開始する、メモリシステム。
  8. 前記第１の期間は、前記第１ワード線の電位が前記第２電圧である期間以上の長さである、請求項１乃至７いずれか１項記載のメモリシステム。
  9. データを保持可能な半導体メモリと、
    前記半導体メモリからデータを読み出し可能なコントローラと
    を具備し、前記半導体メモリは、半導体基板上方に三次元に積層された複数の第１メモリセルを含む第１ブロックと、
    前記半導体基板上方に三次元に積層された複数の第２メモリセルを含む第２ブロックと、
    前記第１メモリセルに接続された複数の第１ワード線と、
    前記第２メモリセルに接続された複数の第２ワード線と、
    前記第１ワード線に電圧を転送可能な第１ロウデコーダと、
    前記第２ワード線に電圧を転送可能な第２ロウデコーダと
    を備え、前記コントローラが前記半導体メモリに対して、前記第１ブロックまたは前記第２ブロックに保持されるデータの読み出し命令を発行した際、選択ワード線には第１電圧が転送され、非選択ワード線には前記第１電圧よりも大きい第２電圧が転送され、
    前記コントローラが前記半導体メモリに第１コマンドを発行した際、前記第１ロウデコーダ及び前記第２ロウデコーダはそれぞれ前記複数の第１ワード線及び前記複数の第２ワード線に、前記第１電圧よりも小さい第３電圧を転送する、メモリシステム。
  10. 前記第１コマンドが発行された際、前記第１ブロックと前記第２ブロックに含まれる全てのワード線に対して前記第３電圧が転送される、請求項９記載のメモリシステム。
  11. 前記コントローラは、前記第１コマンドを定期的に発行する、請求項９または１０記載のメモリシステム。
  12. 前記コントローラは、前記第１ブロック及び前記第２ブロックの状態に応じて、前記第１コマンドの発行タイミングを決定する、請求項９または１０記載のメモリシステム。
  13. データを保持可能な半導体メモリと、
    前記半導体メモリからデータを読み出し可能なコントローラと
    を具備し、前記半導体メモリは、半導体基板上方に三次元に積層された複数の第１メモリセルを含む第１ブロックと、
    前記半導体基板上方に三次元に積層された複数の第２メモリセルを含む第２ブロックと、
    前記第１メモリセルに接続された複数の第１ワード線と、
    前記第２メモリセルに接続された複数の第２ワード線と、
    前記第１ワード線に電圧を転送可能な第１ロウデコーダと、
    前記第２ワード線に電圧を転送可能な第２ロウデコーダと
    を備え、前記コントローラが前記半導体メモリに対して、前記第１ブロックに対する読み出し命令または書き込み命令を発行した際、前記半導体メモリにおける読み出し動作または書き込み動作の最中に、前記第１ロウデコーダ及び前記第２ロウデコーダがそれぞれ前記第１ワード線及び前記第２ワード線に同時に、第１電圧を転送する、メモリシステム。
  14. 前記読み出し動作においては、前記第１電圧よりも大きい第２電圧が前記第１ワード線に印加された際に読み出されたデータがセンスされ、
    前記第１電圧は、前記第１ワード線に前記第２電圧が印加される前、及び／または前記第２電圧が印加されてデータセンスされた後に、前記第１ワード線に転送される、請求項１３記載のメモリシステム。
  15. 前記読み出し動作において、前記第２電圧が前記第１ワード線に印加されている期間、前記第２ワード線は電気的にフローティングの状態とされる、請求項１４記載のメモリシステム。
  16. 前記書き込み動作は、プログラム動作と、プログラムベリファイ動作とを含み、
    前記プログラム動作と前記プログラムベリファイ動作の間の期間に、前記第１ロウデコーダ及び前記第２ロウデコーダがそれぞれ前記第１ワード線及び前記第２ワード線に同時に、第１電圧を転送する、請求項１３記載のメモリシステム。
  17. 前記プログラム動作と前記プログラムベリファイ動作の期間、前記第２ワード線は電気的にフローティングの状態とされる、請求項１６記載のメモリシステム。
JP2017180531A 2017-09-20 2017-09-20 メモリシステム Pending JP2019057346A (ja)

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