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JP2018133404A - 半導体装置 - Google Patents

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Hiroki Ohara
宏樹 大原
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Abstract

【課題】信頼性の高い半導体装置及びその製造方法を提供する。【解決手段】絶縁表面上に、酸化物半導体層と、酸化物半導体層の側面と接するソース電極及びドレイン電極と、酸化物半導体層、及びソース電極及びドレイン電極上に設けられたゲート絶縁膜と、酸化物半導体層上に、ゲート絶縁膜を介して設けられたゲート電極と、を有し、ゲート電極は、ソース電極及びドレイン電極と重ならないことを含む。【選択図】図１Ｂ

Description

本発明の実施形態の一つは酸化物半導体を含む半導体装置、およびその製造方法に関する。
従来、液晶表示装置、又は有機ＥＬ表示装置などの表示装置において、半導体層としてシリコンを用いたトランジスタが用いられてきた。近年、表示装置では、大面積化、高解像度化、高フレームレート化などの要求が高まってきており、これらの要求を満たすための取り組みが盛んに行われている。
そこで、最近では、シリコンに替わって、酸化物半導体を用いたトランジスタの開発が進められている。酸化物半導体を用いたトランジスタは、高移動度を実現できることが期待されている。特に、ＩＧＺＯによる酸化物半導体層は、比較的低温で、大面積で形成できる。そのため、酸化物半導体は、上記の要求を満たす材料として、注目されている。
特開２０１５−１３５９６２号公報
表示装置の高精細化に伴い、画素を構成するトランジスタなどの素子を微細化する必要がある。トランジスタの微細化に伴い、配線と配線との重なりによる寄生容量が大きくなり、ＲＣ遅延が生じる。このＲＣ遅延により、回路動作が遅くなり、表示性能の低下を招く虞がある。
上記問題に鑑み、配線と配線との重なりによる寄生容量を小さくし、ＲＣ遅延が抑制された半導体装置を提供することを目的の一つとする。
本発明の一実施形態に係る半導体装置において、絶縁表面上に、酸化物半導体層と、酸化物半導体層の側面と接するソース電極及びドレイン電極と、酸化物半導体層、及びソース電極及びドレイン電極上に設けられたゲート絶縁膜と、酸化物半導体層上に、ゲート絶縁膜を介して設けられたゲート電極と、を有し、ゲート電極は、ソース電極及びドレイン電極と重ならないことを含む。
本発明の他の実施形態に係る半導体装置において、絶縁表面上に、酸化物半導体層と、酸化物半導体層の側面と接するソース電極及びドレイン電極と、酸化物半導体層、及びソース電極及びドレイン電極上に設けられたゲート絶縁膜と、酸化物半導体層上に、ゲート絶縁膜を介して設けられたゲート電極と、を有し、ゲート電極は、ソース電極及びドレイン電極と重ならず、ソース電極の端部及びドレイン電極の端部は、丸みを帯びていることを含む。
本発明の他の実施形態に係る半導体装置において、絶縁表面上に、ゲート電極と、ゲート電極上に設けられたゲート絶縁膜と、ゲート電極上に、ゲート絶縁膜を介して設けられた酸化物半導体層と、酸化物半導体層の側面に接するソース電極又はドレイン電極と、を有し、ゲート電極は、ソース電極及びドレイン電極とは重ならないことを含む。
本発明の一実施形態に係る半導体装置の平面図である。 本発明の一実施形態に係る半導体装置の断面図である。 本発明の一実施形態に係る半導体装置の製造方法の断面図である。 本発明の一実施形態に係る半導体装置の製造方法の断面図である。 本発明の一実施形態に係る半導体装置の製造方法の断面図である。 本発明の一実施形態に係る半導体装置の製造方法の断面図である。 本発明の一実施形態に係る半導体装置の製造方法の断面図である。 本発明の一実施形態に係る半導体装置の製造方法の断面図である。 本発明の一実施形態に係る半導体装置の断面図である。 本発明の一実施形態に係る半導体装置の断面図である。 本発明の一実施形態に係る半導体装置の断面図である。 本発明の一実施形態に係る半導体装置の断面図である。 本発明の一実施形態に係る半導体装置の製造方法の断面図である。 本発明の一実施形態に係る半導体装置の製造方法の断面図である。 本発明の一実施形態に係る半導体装置の製造方法の断面図である。 本発明の一実施形態に係る半導体装置の製造方法の断面図である。 本発明の一実施形態に係る半導体装置の平面図である。 本発明の一実施形態に係る半導体装置の断面図である。 本発明の一実施形態に係る半導体装置の製造方法の断面図である。 本発明の一実施形態に係る半導体装置の製造方法の断面図である。 本発明の一実施形態に係る半導体装置の製造方法の断面図である。 本発明の一実施形態に係る半導体装置の製造方法の断面図である。 本発明の一実施形態に係る半導体装置の製造方法の断面図である。 本発明の一実施形態に係る半導体装置の製造方法の断面図である。 本発明の一実施形態に係る表示装置の平面図である。 本発明の一実施形態に係る表示装置の断面図である。 本発明の一実施形態に係る半導体装置の断面図である。
以下、本発明の各実施形態について、図面等を参照しつつ説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。
図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
本発明において、ある一つの膜を加工して複数の膜を形成した場合、これら複数の膜は異なる機能、役割を有することがある。しかしながら、これら複数の膜は同一の工程で同一層として形成された膜に由来し、同一の層構造、同一の材料を有する。したがって、これら複数の膜は同一層に存在しているものと定義する。
本明細書および特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
（第１実施形態）
本実施形態では、本発明の一実施形態に係る半導体装置に関し、図１乃至図６を参照して説明する。本実施形態では、トップゲート型トランジスタの構造について説明する。
〈半導体装置の構造〉
図１Ａ及び図１Ｂを用いて、本発明の第１実施形態に係る半導体装置１００の概要について説明する。
図１Ａは、本実施形態に係る半導体装置１００の平面図である。図１Ａには、半導体装置１００として、酸化物半導体層１１４と、導電層１１６、導電層１１７、導電層１１８と、を示している。また、図１Ｂは、図１Ａに示す半導体装置をＡ１−Ａ２線で切断した断面の構成を示す図である。図１Ｂには、半導体装置１００として、基板１０１と、絶縁層１１３と、酸化物半導体層１１４と、導電層１１７と、導電層１１８と、絶縁層１１５と、導電層１１６と、絶縁層１２２と、導電層１１９と、導電層１２１と、を示している。なお、図１Ｂでは、酸化物半導体層１１４の膜厚が、導電層１１７及び導電層１１８の膜厚よりも厚い場合について説明する。
基板１０１として、ガラス基板、石英基板、フレキシブル基板（ポリイミド、ポリエチレンテレフタレート、ポリエチレンナフタレート、トリアセチルセルロース、環状オレフィン・コポリマー、シクロオレフィンポリマー、その他の可撓性を有する樹脂基板）を用いることができる。基板１０１が透光性を有する必要がない場合には、金属基板、セラミックス基板、半導体基板を用いることも可能である。
絶縁層１１３は、下地層として機能する。絶縁層１１３は、アルカリ金属などの不純物が、酸化物半導体層１１４などに拡散することを防止する機能を有する膜であり、バリア膜として機能する。絶縁層１１３は、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、窒化アルミニウム（ＡｌＮｘ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）などを使用することができる（ｘ、ｙは任意）。また絶縁層１１３として、ＳｉＮｘとＡｌＯｘとが複合したＳｉｗＡｌｘＯｙＮｚ（ＳｉＡｌＯＮともいう）を使用することができる。また、絶縁層１１３は、これらの膜を積層した構造としてもよい。
酸化物半導体層を使用したトランジスタでは、酸化物半導体層に水素が混入するとキャリアとなり、閾値電圧のシフトや、トランジスタ特性を劣化させる原因となる。そのため、酸化物半導体層１１４と接する絶縁層１１３として、水素濃度が低い膜を用いることが好ましい。
酸化物半導体層１１４は、基板１０１や絶縁層１１３などの絶縁表面に設けられる。酸化物半導体層１１４は、インジウムやガリウムなどの第１３族元素を含むことができる。異なる複数の第１３族元素を含有してもよく、インジウムとガリウムの化合物（ＩＧＯ）でもよい。酸化物半導体層１１４は、さらに、第１２族元素を含んでいてもよく、例えば、インジウム、ガリウム、及び亜鉛を含む化合物（ＩＧＺＯ）が挙げられる。酸化物半導体層１１４は、その他の元素を含むことができ、第１４族元素であるスズ、第４族元素であるチタンやジルコニウムなどを含んでいてもよい。酸化物半導体層１１４の結晶性も限定はなく、単結晶、多結晶、微結晶、又は非晶質でもよい。酸化物半導体層１１４は、酸素欠損などの結晶欠陥が少ないことが好ましい。また、酸化物半導体層１１４は、水素の濃度が低いことが好ましい。
導電層１１７及び導電層１１８は、ソース電極又はドレイン電極として機能する。導電層１１７及び導電層１１８は、酸化物半導体層１１４の側面に接して設けられている。導電層１１７及び導電層１１８は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、ビスマス（Ｂｉ）などを使用することができる。また、これらの金属の合金を使用してもよい。また、ＩＴＯ（酸化インジウム・スズ）、ＩＧＯ（酸化インジウム・ガリウム）、ＩＺＯ（酸化インジウム・亜鉛）、ＧＺＯ（ガリウムがドーパントとして添加された酸化亜鉛）等の導電性酸化物を使用してもよい。また、導電層１１７及び導電層１１８は、単層構造であっても、積層構造であってもよい。
絶縁層１１５は、ゲート絶縁膜として機能する。絶縁層１１５は、酸化物半導体層１１４、導電層１１７及び導電層１１８上に設けられる。また、絶縁層１１５において、酸化物半導体層１１４の上面、導電層１１７の上面、及び導電層１１８上面と接する領域は、平坦である。また、絶縁層１１５は、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化アルミニウム（ＡｌＮｘ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）などを使用することができる（ｘ、ｙは任意）。また絶縁層１１５として、ＳｉＮｘとＡｌＯｘとが複合したＳｉｗＡｌｘＯｙＮｚを使用することができる。また、絶縁層１１５は、これらの膜を積層した構造としてもよい。なお、絶縁層１１５に含まれる水素の含有量は、低いことが好ましい。
導電層１１６は、ゲート電極として機能する。導電層１１６は、酸化物半導体層１１４上に、絶縁層１１５を介して設けられる。また、導電層１１６は、導電層１１７及び導電層１１８と重ならない。導電層１１６は、導電層１１７及び導電層１１８と重ならないように設けられている。導電層１１６は導電層１５５と同様の材料を使用することができる。また、導電層１１６は、単層構造であっても、積層構造であってもよい。
絶縁層１２２は、層間絶縁膜として機能する。絶縁層１２２には、導電層１１７及び導電層１１８を露出する開口が設けられている。絶縁層１２２は、絶縁層１１５と同様の材料を使用することができる。また、絶縁層１２２は、単層構造であっても、積層構造であってもよい。
導電層１１９及び導電層１２１、配線として機能する。導電層１１９及び導電層１２１は、絶縁層１２２に形成された開口を介して、導電層１１７及び導電層１１８と接続される。導電層１１９及び導電層１２１は、導電層１１７及び導電層１１８と同様の材料を使用することができる。また、導電層１１９及び導電層１２１は、単層構造であっても、積層構造であってもよい。
図１Ａ及び図１Ｂに示す半導体装置１００は、酸化物半導体層１１４の側面に接して、ソース電極又はドレイン電極として機能する導電層１１７及び導電層１１８が設けられている。具体的には、図１Ｂに示すように、導電層１１６の下面の端部は、酸化物半導体層１１４の上面の端部と一致、又は酸化物半導体層１１４の上面の端部よりも内側にある。ここで略一致とは、導電層１１６の下面の端部は、酸化物半導体層１１４の上面の端部から±１０ｎｍ程度の範囲にあれば、概略一致ということができる。
また、導電層１１７及び導電層１１８において、酸化物半導体層１１４と接する面の端部は、酸化物半導体層１１４の上面の端部と略一致、又は酸化物半導体層１１４の上面の端部よりも低い位置にある。なお、略一致とは、例えば、導電層１１７及び導電層１１８の端部が、酸化物半導体層１１４の上面の端部よりも、１ｎｍ〜１０ｎｍ高い位置にあれば、略一致ということができる。このように、導電層１１７及び導電層１１８と重ならないように、導電層１１６を設けることにより、半導体装置１００における寄生容量を削減することができる。これにより、寄生容量に起因するＲＣ遅延を抑制することができる。
また、ゲート絶縁膜として機能する絶縁層１１５において、酸化物半導体層１１４の上面、導電層１１７の上面、及び導電層１１８の上面と接する領域は、平坦である。これにより、酸化物半導体層１１４、導電層１１７、及び導電層１１８上に、カバレッジが良好な絶縁層１１５を設けることができる。
〈半導体装置の製造方法〉
次に、本実施形態に係る半導体装置１００の製造方法について、図２Ａ乃至図２Ｆを参照して説明する。
まず、図２Ａに示すように、基板１０１上に、下地層として機能する絶縁層１１３を形成する。絶縁層１１３は、ＣＶＤ法や、スパッタリング法、ラミネート法などにより、上述した材料を使用して、単層構造又は積層構造で形成することができる。絶縁層１１３の膜厚は、５０ｎｍ以上１０００ｎｍ以下とする。
次に、図２Ｂに示すように、絶縁層１１３上に、酸化物半導体膜１４１を成膜する。酸化物半導体膜１４１は、例えば、スパッタリング法により、成膜することが好ましい。また、酸化物半導体膜１４１は、後の研磨処理によって膜厚が減少することを考慮して成膜する。酸化物半導体膜１４１の膜厚は、２５ｎｍ以上１５０ｎｍ以下、好ましくは３０ｎｍ以上１００ｎｍ以下、より好ましくは４０ｎｍ以上７０ｎｍ以下とする。酸化物半導体膜１４１の成膜は、スパッタリング法を使用する場合、基板を加熱し、酸素ガスを含む雰囲気、例えば、アルゴン及び酸素を含む混合雰囲気で行う。このとき、アルゴンの分圧を、酸素の分圧より低くしてもよい。
また、ターゲットに印加する電源は、直流電流でも交流電源でもよく、ターゲットの形状や組成などによって決定することができる。ターゲットとしては、例えば、ＩｎＧａＺｎＯであれば、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４（Ｉｎ2Ｏ3：Ｇａ2Ｏ3：ＺｎＯ＝１：１：２）などを使用することができる。また、組成比は、トランジスタの特性などの目的に応じて決定することができる。
また、酸化物半導体膜１４１に対して、加熱処理を行ってもよい。加熱処理は、酸化物半導体膜１４１のパターニング前に行ってもよく、パターニング後に行ってもよい。酸化物半導体膜１４１は、加熱処理によって体積が小さくなる（シュリンクする）場合があるので、パターニング前に加熱処理を行うことが好ましい。また、酸化物半導体膜１４１に加熱処理を行うことにより、酸化物半導体膜１４１の水素濃度の低減、密度向上など、膜質の改善を行うことができる。
酸化物半導体膜１４１に対して行う加熱処理は、窒素、乾燥空気、又は大気の存在下で、大気圧又は低圧（真空）で行うことができる。加熱温度は、２５０℃乃至５００℃、好ましくは３００℃乃至４５０℃で行う。また、加熱時間は、例えば、１５分以上１時間以下で行う。加熱処理により、酸化物半導体膜１４１の酸素欠損に酸素が導入される又は酸素が転位することで、結晶欠陥が少なく、結晶性が高い酸化物半導体膜１４１が得られる。また、加熱処理により、酸化物半導体膜１４１の水素濃度を低減することができる。
次に、図２Ｂに示すように、酸化物半導体膜１４１をパターニングして、酸化物半導体層１１４を形成する。次に、酸化物半導体層１１４上に、導電膜１４２を形成する。導電膜１４２は、後の工程で、ソース電極又はドレイン電極として機能する導電層１１７及び導電層１１８となる膜である。導電膜１４２は、スパッタリング法により、上述した材料を使用して、単層構造又は積層構造で形成することができる。また、導電膜１４２の膜厚は、酸化物半導体層１１４の膜厚よりも薄い膜厚で形成する。本実施形態では、導電膜１４２の膜厚は、酸化物半導体層１１４の膜厚よりも小さくなる場合について説明する。
次に、図２Ｃに示すように、導電膜１４２に化学的機械研磨を行うことにより、酸化物半導体層１１４の上面を露出させる。導電膜１４２に化学的機械研磨を行うことにより、酸化物半導体層１１４の上面及び導電膜１４２の上面を平坦にすることができる。
次に、図２Ｄに示すように、導電膜１４２をパターニングすることにより、ソース電極又はドレイン電極として機能する導電層１１７及び導電層１１８を形成する。
なお、酸化物半導体層１１４にプラズマ処理を行ってもよい。プラズマ処理は、酸化物半導体膜１４１を成膜した後に行ってもよいし、導電膜１４２の研磨処理後、又は導電膜１４２のパターニング後に行ってもよい。導電膜１４２に研磨処理を行うことにより、酸化物半導体層１１４には酸素欠損が生じるおそれがある。そのため、導電膜１４２に研磨処理を行った後に、プラズマ処理を行うことが好ましい。プラズマ処理は、Ｏ2ガスや、Ｎ2Ｏガスを使用して、大気圧プラズマ又は低圧（真空）で行うことができる。酸化物半導体層１１４にプラズマ処理を行うことにより、酸化物半導体層１１４の酸素欠損を補填することができる。これにより、トランジスタの特性の向上、及びトランジスタの信頼性が向上する。
次に、図２Ｅに示すように、酸化物半導体層１１４、導電層１１７、及び導電層１１８上に、ゲート絶縁膜として機能する絶縁層１１５を形成する。絶縁層１１５は、ＣＶＤ法や、スパッタリング法などにより、上述した材料を使用して、単層構造又は積層構造で形成することができる。また、絶縁層１１５の膜厚は、１０ｎｍ以上１００ｎｍ以下とすることができる。絶縁層１１５に含まれる水素濃度は、低いことが好ましい。図２Ｅに示すように、酸化物半導体層１１４の上面、導電層１１７の上面、及び導電層１１８の上面は、平坦化されている。これにより、酸化物半導体層１１４、導電層１１７、及び導電層１１８上に、カバレッジが良好な絶縁層１１５を形成することができる。
次に、絶縁層１１５上に、絶縁層１１５を介して、導電層１１６を形成する。導電層１１６は、導電膜を成膜した後、パターニングを行うことにより、所望の形状に加工することで形成する。導電膜は、スパッタリング法により、上述した材料を使用して、単層構造又は積層構造で形成することができる。導電層１１６として、例えば、ＭｏＷで形成する。また、導電層１１６の膜厚は、２００ｎｍ以上５００ｎｍ以下とすることができる。導電層１１６は、導電層１１７及び導電層１１８と重ならないことが好ましい。これにより、導電層１１６と、導電層１１７及び導電層１１８との寄生容量を削減することができる。
次に、図２Ｆに示すように、絶縁層１１５及び導電層１１６上に、絶縁層１２２を形成する。絶縁層１２２は、ＣＶＤ法や、スパッタリング法などにより、上述した材料や、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、フッ素樹脂、シロキサン樹脂などの有機絶縁材料を使用して、単層構造又は積層構造で形成することができる。絶縁層１２２を積層構造とする場合、酸化シリコン膜、窒化シリコン膜、及び酸化シリコン膜をこの順で積層してもよいし、酸化シリコン膜上にポリイミドを積層してもよい。また、絶縁層１２２の膜厚は、２００ｎｍ以上１０００ｎｍ以下とすることができる。
次に、絶縁層１２２に開口を形成して、導電層１１７及び導電層１１８を露出させる。その後、酸化物半導体層１１４と接続する導電層１１９及び導電層１２１を形成する。導電層１１９及び導電層１２１は、絶縁層１２２上に、導電膜を成膜した後、パターニングを行うことにより、所望の形状に加工することで形成する。導電膜は、スパッタリング法により、上述した材料を使用して、単層構造又は積層構造で形成することができる。導電層１１９及び導電層１２１を積層構造で形成する場合には、絶縁層１２２上に、Ｔｉ、Ａｌ、及びＴｉをこの順で形成する。また、導電層１１９及び導電層１２１の膜厚は、３００ｎｍ以上８００ｎｍ以下とすることができる。
図１Ａ及び図１Ｂに示す半導体装置１００は、酸化物半導体層１１４の側面に接して、ソース電極又はドレイン電極として機能する導電層１１７及び導電層１１８が設けられている。具体的には、図１Ｂに示すように、導電層１１６の下面の端部は、酸化物半導体層１１４の上面の端部と一致、又は酸化物半導体層１１４の上面の端部よりも内側にある。また、導電層１１７及び導電層１１８において、酸化物半導体層１１４と接する面の端部は、酸化物半導体層１１４の上面の端部と略一致、又は酸化物半導体層１１４の上面の端部よりも低い位置にある。このように、導電層１１７及び導電層１１８と重ならないように、導電層１１６を設けることにより、半導体装置１００における寄生容量を削減することができる。これにより、寄生容量に起因するＲＣ遅延を抑制することができる。
また、ゲート絶縁膜として機能する絶縁層１１５において、酸化物半導体層１１４の上面、導電層１１７の上面、及び導電層１１８の上面と接する領域は、平坦である。また、酸化物半導体層１１４の上面、導電層１１７の上面、及び導電層１１８の上面は、同一平面にある。これにより、酸化物半導体層１１４、導電層１１７、及び導電層１１８上に、カバレッジが良好な絶縁層１１５を形成することができる。
また、酸化物半導体層１１４のパターニング後に加熱処理を行うことにより、酸化物半導体層１１４の端部を酸素欠損の状態にする。この状態で、酸化物半導体層１１４の端部を、導電層１１７及び導電層１１８で覆うことにより、この後の工程において、酸化物半導体層１１４の端部の酸素欠損に酸素が補填されることを低減する。これにより、酸化物半導体層１１４の端部に低抵抗な領域が形成されて、酸化物半導体層１１４と導電層１１７及び導電層１１８とのコンタクトを良好にすることができる。例えば、導電層１１６のパターニングにより、酸化物半導体層１１４と導電層１１６とが重ならないオフセット領域があったとしても、抵抗成分がなく、電流の導通経路を確保することができる。
また、絶縁層１２２に形成された開口を介して、酸化物半導体層１１４とソース電極及びドレイン電極を接続する場合、絶縁層１２２に開口を形成する際に、酸化物半導体層１１４が消失してしまうおそれがある。本実施形態で示すように、酸化物半導体層１１４の側面に接して、導電層１１７及び導電層１１８を設ける。そして、絶縁層１２２の開口を、導電層１１７及び導電層１１８を露出するように形成する。これにより、絶縁層１２２に開口を形成する際に、酸化物半導体層１１４が消失してしまうことを防止することができる。
〈変形例１〉
次に、図１Ａ及び図１Ｂに示す半導体装置とは、一部異なる構成を有する半導体装置について、図３乃至図５を参照して説明する。なお、図１Ａ及び図１Ｂに示す半導体装置１００と同様の構成については、詳細な説明は省略する。
図３に示す半導体装置１４０では、導電層１１６の下面の端部は、酸化物半導体層１１４の上面の端部と一致、又は酸化物半導体層１１４の上面の端部よりも内側にある場合について示している。酸化物半導体層１１４において、導電層１１６、導電層１１７、及び導電層１１８と重ならない領域を、オフセット領域１１１という。図３に示す半導体装置１４０では、酸化物半導体層１１４のパターニング後に加熱処理を行うことにより、酸化物半導体層１１４の端部を酸素欠損の状態にされている。この状態で、酸化物半導体層１１４の端部を、導電層１１７及び導電層１１８で覆うことにより、この後の工程において、酸化物半導体層１１４の端部の酸素欠損に酸素が補填されることを低減する。これにより、酸化物半導体層１１４の端部に低抵抗な領域が形成されて、酸化物半導体層１１４と導電層１１７及び導電層１１８とのコンタクトを良好にすることができる。例えば、導電層１１６のパターニングにより、酸化物半導体層１１４と導電層１１６とが重ならないオフセット領域１１１があったとしても、抵抗成分がなく、電流の導通経路を確保することができる。
図４に示す半導体装置１５０では、酸化物半導体層１１４の膜厚が、導電層１１７及び導電層１１８の膜厚と同じ場合を示している。図４に示す半導体装置１５０は、酸化物半導体層１１４を形成し、酸化物半導体層１１４よりも膜厚が厚い導電膜を形成した後、導電膜を酸化物半導体層１１４が露出するまで研磨処理を行う。その後、導電膜をパターニングすることにより、導電層１１７及び導電層１１８を形成することができる。
図５に示す半導体装置１６０は、導電層１１７及び導電層１１８において、酸化物半導体層１１４の膜厚と同じ領域と、酸化物半導体層１１４の膜厚よりも薄い領域と、を有している。また、導電層１１７及び導電層１１８において、酸化物半導体層１１４よりも膜厚が小さい領域で、導電層２１９及び導電層２２１と接続されている。図５に示す半導体装置１６０の形成方法として、酸化物半導体層１１４を形成し、酸化物半導体層１１４よりも膜厚が厚い導電膜を形成した後、導電膜を酸化物半導体層１１４が露出するまで研磨処理を行う。その後、導電膜を、ハーフトーンマスクを使用してパターニングすることにより、膜厚が異なる領域を有する導電層１１７及び導電層１１８を形成することができる。
図３乃至図５に示す半導体装置は、酸化物半導体層１１４の側面に接して、ソース電極又はドレイン電極として機能する導電層１１７及び導電層１１８が設けられている。具体的には、導電層１１６の下面の端部は、酸化物半導体層１１４の上面の端部と一致、又は酸化物半導体層１１４の上面の端部よりも内側にある。また、導電層１１７及び導電層１１８において、酸化物半導体層１１４と接する面の端部は、酸化物半導体層１１４の上面の端部と略一致、又は酸化物半導体層１１４の上面の端部よりも低い位置にある。このように、導電層１１７及び導電層１１８と重ならないように、導電層１１６を設けることにより、半導体装置１００における寄生容量を削減することができる。これにより、寄生容量に起因するＲＣ遅延を抑制することができる。
また、ゲート絶縁膜として機能する絶縁層１１５において、酸化物半導体層１１４の上面、導電層１１７の上面、及び導電層１１８の上面と接する領域は、平坦である。また、酸化物半導体層１１４の上面、導電層１１７の上面、及び導電層１１８の上面は、同一平面にある。これにより、酸化物半導体層１１４、導電層１１７、及び導電層１１８上に、カバレッジが良好な絶縁層１１５を形成することができる。
〈変形例２〉
次に、図１Ａ及び図１Ｂに示す半導体装置とは、一部異なる構成を有する半導体装置について、図６を参照して説明する。なお、図１Ａ及び図１Ｂに示す半導体装置１００と同様の構成については、詳細な説明は省略する。
図６に示す半導体装置１７０は、導電層１１７及び導電層１１８の端部が丸みを帯びている形状を有している。図５に示す半導体装置１７０は、酸化物半導体層１１４の側面に接して、ソース電極又はドレイン電極として機能する導電層１１７及び導電層１１８が設けられている。具体的には、導電層１１６の下面の端部は、酸化物半導体層１１４の上面の端部と一致、又は酸化物半導体層１１４の上面の端部よりも内側にある。また、導電層１１７及び導電層１１８において、酸化物半導体層１１４と接する面の端部は、酸化物半導体層１１４の上面の端部と略一致、又は酸化物半導体層１１４の上面の端部よりも低い位置にある。このように、導電層１１７及び導電層１１８と重ならないように、導電層１１６を設けることにより、半導体装置１００における寄生容量を削減することができる。これにより、寄生容量に起因するＲＣ遅延を抑制することができる。
また、ゲート絶縁膜として機能する絶縁層１１５において、酸化物半導体層１１４の上面、導電層１１７の上面、及び導電層１１８の上面と接する領域は、平坦である。また、酸化物半導体層１１４の上面、導電層１１７の上面、及び導電層１１８の上面は、同一平面にある。さらに、導電層１１７及び導電層１１８の端部が丸みを帯びていることにより、ゲート絶縁膜として機能する絶縁層１１５のカバレッジが良好となるため、絶縁層１１５の膜厚を薄くすることができる。
次に、図６に示す半導体装置１７０の製造方法について、図７Ａ乃至図７Ｄを参照して説明する。
まず、図７Ａに示すように、基板１０１上に、下地層として機能する絶縁層１１３を形成した後、絶縁層１１３上に酸化物半導体層１１４を形成する。次に、酸化物半導体層１１４上に、導電膜１４２を形成する。基板１０１上に絶縁層１１３を形成する工程から、導電膜１４２を形成するまでの工程は、図２Ａ及び図２Ｂに示す工程と同様であるため、詳細な説明は省略する。
次に、図７Ｂに示すように、酸化物半導体層１１４の側面に丸みを帯びた形状の導電層１１７及び導電層１１８を形成する。導電層１１７及び導電層１１８の形成は、導電膜１４２の全面に対して、異方性エッチングを行う。酸化物半導体層１１４と導電膜１４２とのエッチングの選択比を低くすることで、導電層１１７及び導電層１１８の端部が丸みを帯びた形状にエッチングすることができる。
導電膜１４２として、Ｔｉ、Ａｌ、及びＴｉをこの順で形成した場合、異方性エッチングのガス種として、Ｃｌ2、又はＣｌ2及びＢＣｌ3などの塩素系ガスを使用できる。また、導電膜１４２として、Ｗを使用して形成した場合、ガス種としては、ＳＦ6及びＯ2などのフッ素系ガスを使用できる。また、導電膜１４２として、Ｍｏ、又はＭｏＷを使用して形成した場合は、ＳＦ6及びＯ2などのフッ素系ガスを使用できる。なお、酸化物半導体層１１４と導電膜１４２とのエッチングの選択比を低くするために、酸化物半導体層１１４の成膜時や加熱処理の温度を低くするとよい。
次に、図７Ｃに示すように、酸化物半導体層１１４、導電層１１７、及び導電層１１８上に、ゲート絶縁膜として機能する絶縁層１１５を形成する。導電層１１７及び導電層１１８の端部が丸みを帯びている形状を有していることにより、絶縁層１１５のカバレッジが良好となるため、絶縁層１１５の膜厚を薄くすることができる。
次に、酸化物半導体層１１４上に、絶縁層１１５を介して、導電層１１６を形成する。導電層１１６は、図２Ｅに示す工程と同様にして形成することができるため、詳細な説明は省略する。
次に、図７Ｄに示すように、絶縁層１１５及び導電層１１６上に、絶縁層１２２を形成した後、絶縁層１２２に開口を形成して、導電層１１７及び導電層１１８を露出させる。その後、酸化物半導体層１１４と接続する導電層１１９及び導電層１２１を形成する。絶縁層１２２を形成する工程から導電層１１９及び導電層１２１を形成する工程までは、図２Ｆと同様にして形成することができるため、詳細な説明は省略する。
（第２実施形態）
本実施形態では、本発明の実施形態の一つに係る半導体装置に関し、図８Ａ乃至図９Ｆを参照して説明する。本実施形態では、ボトムゲート型トランジスタの構造について説明する。なお、第１実施形態で説明した内容が重複する場合は、適宜説明を省略する。
〈半導体装置の構造〉
図８Ａ及び図８Ｂを用いて、本発明の第２実施形態に係る半導体装置２００の概要について説明する。
図８Ａは、本実施形態に係る半導体装置２００の平面図である。図８Ａには、半導体装置２００として、酸化物半導体層２１４と、導電層２１６、導電層２１７、導電層２１８と、を示している。また、図８Ｂは、図８Ａに示す半導体装置をＢ１−Ｂ２線で切断した断面の構成を示す図である。図８Ｂには、半導体装置２００として基板１０１と、絶縁層１１３と、導電層２１６と、絶縁層２１５と、酸化物半導体層２１４と、導電層２１７と、導電層２１８と、絶縁層２２２と、導電層２１９、導電層２２１と、を示している。
導電層２１６は、ゲート電極として機能する。導電層２１６は、導電層１１６と同様の材料を使用することができる。また、導電層１１６は、単層構造であっても、積層構造であってもよい。
絶縁層２１５は、ゲート絶縁膜として機能する。絶縁層２１５は、絶縁層１１５と同様の材料を使用することができる。また、導電層１１６は、単層構造であっても、積層構造であってもよい。
酸化物半導体層２１４は、酸化物半導体層１１４と同様の材料を使用することができる。また、導電層２１７及び導電層２１８は、ソース電極又はドレイン電極として機能する。導電層２１７及び導電層２１８は、酸化物半導体層１１４の側面に接して設けられている。また、導電層２１７及び導電層２１８は、導電層２１６と重ならないように設けられている。導電層２１７及び導電層２１８は、導電層１１７及び導電層１１８と同様の材料を使用することができる。また、導電層２１７及び導電層２１８は、単層構造であっても、積層構造であってもよい。
絶縁層２２２は、保護膜として機能する。絶縁層２２２は、絶縁層１２２と同様の材料を使用することができる。また、絶縁層２２２は、単層構造であっても、積層構造であってもよい。
導電層２１９及び導電層２２１は、配線として機能する。導電層２１９及び導電層２２１は、絶縁層２２２に形成された開口を介して、導電層２１７及び導電層２１８とそれぞれ接続される。導電層２１９及び導電層２２１は導電層２１７及び導電層２１８と同様の材料を使用することができる。また、導電層２１９及び導電層２２１は、単層構造であっても、積層構造であってもよい。
図８Ａ及び図８Ｂに示す半導体装置２００は、第１実施形態で説明した半導体装置と同様に、酸化物半導体層１１４の側面に接して、ソース電極又はドレイン電極として機能する導電層１１７及び導電層１１８が設けられている。具体的には、導電層１１６の下面の端部は、酸化物半導体層１１４の上面の端部と一致、又は酸化物半導体層１１４の上面の端部よりも内側にある。ここで略一致とは、導電層２１６の下面の端部は、酸化物半導体層２１４の上面の端部から±１０ｎｍ程度の範囲にあれば、略一致ということができる。
また、酸化物半導体層２１４の膜厚は、導電層２１７及び導電層２１８の膜厚と同じである。具体的には、導電層１１７及び導電層１１８において、酸化物半導体層１１４と接する面の端部は、酸化物半導体層１１４の上面の端部と略一致、又は酸化物半導体層１１４の上面の端部よりも低い位置にある。なお、略一致とは、例えば、導電層２１７及び導電層２１８の端部が、酸化物半導体層２１４の上面の端部よりも、１ｎｍ〜１０ｎｍ高い位置にあれば、略一致ということができる。このように、導電層２１６と重ならないように、導電層２１７及び導電層２１８を設けることにより、半導体装置２００における寄生容量を削減することができる。これにより、寄生容量に起因するＲＣ遅延を抑制することができる。
また、酸化物半導体層１１４の上面、導電層２１７の上面、及び導電層２１８の上面は、平坦である。また、酸化物半導体層１１４の上面、導電層１１７の上面、及び導電層１１８の上面は、同一平面にある。これにより、酸化物半導体層２１４上に設けられる絶縁層２２２の表面を平坦化することができる。また、酸化物半導体層２１４、導電層２１８、及び導電層２１７による形状の凹凸を低減できるため、絶縁層２２２の膜厚均一性を高くすることができる。さらに、導電層２１７及び導電層２１８の端部におけるカバレッジが良好な絶縁層２２２を設けることができる。
〈半導体装置の製造方法〉
次に、本実施形態に係る半導体装置２００の製造方法について、図９Ａ乃至図９Ｆを参照して説明する。
まず、図９Ａに示すように、基板１０１上に、下地膜として機能する絶縁層１１３を形成する。絶縁層１１３は、ＣＶＤ法や、スパッタリング法、ラミネート法などにより、上述した材料を使用して、単層構造又は積層構造で形成することができる。絶縁層１１３の膜厚は、５０ｎｍ以上１０００ｎｍ以下とすることができる。
次に、絶縁層１１３上に、ゲート電極として機能する導電層２１６を形成する。導電層２１６は、導電膜を成膜した後、パターニングを行うことにより、所望の形状に加工することで形成する。導電膜は、スパッタリング法により、上述した材料を使用して、単層構造又は積層構造で形成することができる。また、導電層２１６の膜厚は、２００ｎｍ以上５００ｎｍ以下とすることが好ましい。次に、導電層２１６上に、ゲート絶縁膜として機能する絶縁層２１５を形成する。絶縁層２１５は、ＣＶＤ法又はスパッタリング法により、上述した材料を使用して、単層構造又は積層構造で形成することができる。絶縁層２１５の膜厚は、１００ｎｍ以上３００ｎｍ以下とすることが好ましい。
次に、図９Ｂに示すように、絶縁層２１５上に、酸化物半導体層２１４を形成する。酸化物半導体層２１４は、酸化物半導体膜を成膜した後、パターニングを行うことにより、所望の形状に加工することで形成する。酸化物半導体膜は、例えば、スパッタリング法により、３０ｎｍ以上１００ｎｍ以下で成膜することが好ましい。
なお、酸化物半導体層２１４にプラズマ処理を行ってもよい。プラズマ処理は、酸化物半導体膜２４１を成膜した後に行ってもよいし、酸化物半導体層２１４のパターニング後に行ってもよい。酸化物半導体膜２４１に研磨処理やパターニングを行うことにより、酸化物半導体膜２４１には酸素欠損が生じるおそれがある。そのため、酸化物半導体膜２４１のパターニング後に、プラズマ処理を行うことが好ましい。プラズマ処理は、Ｏ2ガスや、Ｎ2Ｏガスを使用して、大気圧プラズマ又は低圧（真空）で行うことができる。酸化物半導体層２１４にプラズマ処理を行うことにより、酸化物半導体層２１４の酸素欠損を補填することができる。これにより、トランジスタの特性の向上、及びトランジスタの信頼性が向上する。
次に、図９Ｃに示すように、酸化物半導体層２１４上に、導電膜２４２を形成する。導電膜２４２は、スパッタリング法により、上述した材料を使用して、単層構造又は積層構造で形成することができる。また、導電膜２４２の膜厚は、酸化物半導体層２１４の膜厚よりも大きくなるように形成する。
次に、図９Ｄに示すように、導電膜２４２に化学的機械研磨を行うことにより、酸化物半導体層２１４の上面を露出させる。導電膜２４２に化学的機械研磨を行うことにより、酸化物半導体層２１４の上面及び導電膜２４２の上面を平坦にすることができる。
次に、図９Ｅに示すように、導電膜１４２をパターニングすることにより、ソース電極又はドレイン電極として機能する導電層２１７及び導電層２１８を形成する。
次に、図９Ｆに示すように、酸化物半導体層２１４、導電層２１７、及び導電層２１８上に、絶縁層２２２を形成する。絶縁層２２２は、ＣＶＤ法や、スパッタリング法などにより、上述した材料や、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、フッ素樹脂、シロキサン樹脂などの有機絶縁材料を使用して、単層構造又は積層構造で形成することができる。また、絶縁層２２２の膜厚は、２００ｎｍ以上１０００ｎｍ以下とすることができる。
次に、絶縁層２２２に開口を形成して、導電層２１７及び導電層２１８を露出させる。その後、導電層２１７及び導電層２１８と接続する導電層２１９及び導電層２２１を形成する。導電層２１９及び導電層２２１は、絶縁層２２２上に、導電膜を成膜した後、パターニングを行うことにより、所望の形状に加工することで形成する。導電膜は、スパッタリング法により、上述した材料を使用して、単層構造又は積層構造で形成することができる。また、導電層２１９及び導電層２２１の膜厚は、酸化物半導体層２１４よりも厚いことが好ましく、例えば、３００ｎｍ以上８００ｎｍ以下とすることができる。
図８に示す半導体装置２００は、第１実施形態で説明した半導体装置と同様に、酸化物半導体層２１４の側面に接して、ソース電極又はドレイン電極として機能する導電層２１７及び導電層２１８が設けられている。具体的には、導電層２１６の下面の端部は、酸化物半導体層２１４の上面の端部と一致、又は酸化物半導体層２１４の上面の端部よりも内側にある。また、導電層２１７及び導電層２１８において、酸化物半導体層２１４と接する面の端部は、酸化物半導体層２１４の上面の端部と略一致、又は酸化物半導体層２１４の上面の端部よりも低い位置にある。このように、導電層２１６と重ならないように、導電層２１７及び導電層２１８を設けることにより、半導体装置２００における寄生容量を削減することができる。これにより、寄生容量に起因するＲＣ遅延を抑制することができる。
また、酸化物半導体層２１４の上面、導電層２１７の上面、及び導電層２１８の上面は、平坦である。また、酸化物半導体層２１４の上面、導電層２１７の上面、及び導電層２１８の上面は、同一平面にある。これにより、酸化物半導体層２１４上に設けられる絶縁層２２２の表面を平坦化することができる。また、酸化物半導体層２１４、導電層２１８、及び導電層２１７による形状の凹凸を低減できるため、絶縁層２２２の膜厚均一性を高くすることができる。さらに、導電層２１７及び導電層２１８の端部におけるカバレッジが良好な絶縁層２２２を設けることができる。
また、図９Ｃに示す工程において、導電膜２４２をパターニングして、ソース電極及びドレイン電極を形成する場合、酸化物半導体層２１４の上面がエッチングガスによりわずかに除去される可能性がある。これにより、トランジスタの特性が変動してしまうため、信頼性が低下するおそれがある。
本実施形態では、導電膜２４２を酸化物半導体層２１４が露出するまで研磨した後、酸化物半導体層２１４にマスクを形成して、導電膜２４２をパターニングする。このため、酸化物半導体層２１４の表面が、エッチングのガスに曝されることがなくなる。よって、トランジスタの特性の変動を抑制することができるため、信頼性を向上させることができる。
また、酸化物半導体層２１４のパターニング後に加熱処理を行うことにより、酸化物半導体層２１４の端部を酸素欠損の状態にする。この状態で、酸化物半導体層２１４の端部を、導電層２１７及び導電層２１８で覆うことにより、この後の工程において、酸化物半導体層２１４の端部の酸素欠損に酸素が補填されることを低減する。これにより、酸化物半導体層２１４の端部に低抵抗な領域が形成されて、酸化物半導体層２１４と導電層２１７及び導電層２１８とのコンタクトを良好にすることができる。例えば、導電層２１６のパターニングにより、酸化物半導体層２１４と導電層２１６とが重ならないオフセット領域があったとしても、抵抗成分がなく、電流の導通経路を確保することができる。
（第３実施形態）
本実施形態では、第１実施形態、第２実施形態で示す半導体装置の構成を、表示装置に適用した例について示す。
〈表示装置の構成〉
図１０は、本発明の一実施形態に係る表示装置３００の構成を示した概略図であり、表示装置３００を平面視した場合における概略構成を示している。本明細書等では、表示装置３００を画面（表示領域）に垂直な方向から見た様子を「平面視」と呼ぶ。
図１０に示すように、表示装置３００は、絶縁表面上に形成された、表示領域１０３と、走査線駆動回路１０４と、データ線駆動回路１０５と、ドライバＩＣ１０６と、を有する。ドライバＩＣ１０６は、走査線駆動回路１０４及びデータ線駆動回路１０５に信号を与える制御部として機能する。データ線駆動回路１０５は、ドライバＩＣ１０６内に組み込まれていてもよい。また、ドライバＩＣ１０６は、フレキシブルプリント基板１０８上に設けて外付けされているが、基板１０１上に配置してもよい。フレキシブルプリント基板１０８は、周辺領域１１０に設けられた端子１０７と接続される。
ここで、絶縁表面は、基板１０１の表面である。基板１０１は、その表面上に設けられるトランジスタや発光素子などを構成する各層を支持する。本実施形態では、基板１０１として、折り曲げ可能な基板を用いる。基板１０１として、ポリイミド、アクリル、エポキシ、ポリエチレンテレフタラートなどの有機樹脂材料を用いることができる。
図１０に示す表示領域１０３には、複数の画素１０９がマトリクス状に配置される。各画素１０９は、表示素子として、液晶素子や発光素子を有する。本実施形態では、発光素子を使用する場合について説明する。発光素子は、後述する画素電極と、該画素電極の一部（アノード）、該画素電極上に積層された発光層を含む有機層（発光部）及び陰極（カソード）と、を含む。各画素１０９には、データ線駆動回路１０５から画像データに応じたデータ信号が与えられる。それらデータ信号に従って、各画素１０９に設けられた画素電極に電気的に接続されたトランジスタを駆動し、画像データに応じた画面表示を行うことができる。
ここで、表示領域１０３、走査線駆動回路１０４、及びデータ線駆動回路１０５には、第１実施形態及び第２実施形態で示したトランジスタを使用することができる。本実施形態では、トランジスタ１８０として、図１Ａ及び図１Ｂに示すトランジスタを使用する場合について示している。
〈画素の構成〉
図１１は、本実施形態の表示装置３００における画素の構成の一例を示す図である。具体的には、図１０に示した表示領域１０３をＣ１−Ｃ２線で切断した断面の構成を示す図である。図１１に、表示領域１０３の一部として、３つの表示素子の断面を示す。なお、図１１では、３つの表示素子について例示しているが、実際には、表示領域１０３では、数百万個以上の表示素子が画素に対応してマトリクス状に配置されている。
図１１に示すように、表示装置３００は、基板１０１、保護フィルム１１２、及び保護フィルム１０２を有する。基板１０１、保護フィルム１１２、及び保護フィルム１０２として、ガラス基板、石英基板、フレキシブル基板（ポリイミド、ポリエチレンテレフタレート、ポリエチレンナフタレート、トリアセチルセルロース、環状オレフィン・コポリマー、シクロオレフィンポリマー、その他の可撓性を有する樹脂基板）を用いることができる。基板１０１、保護フィルム１１２、及び保護フィルム１０２が透光性を有する必要がない場合には、金属基板、セラミックス基板、半導体基板を用いることも可能である。本実施形態では、基板１０１としてポリイミドを用い、保護フィルム１１２及び保護フィルム１０２としてポリエチレンテレフタラートを用いる場合について説明する。
基板１０１上には、絶縁層１１３が設けられる。絶縁層１１３は、基板１０１との密着性や、後述するトランジスタ１８０に対するバリア性を考慮して適宜決定すれば良い。
絶縁層１１３上には、トランジスタ１８０が設けられる。トランジスタ１８０の構造は、トップゲート型であってもボトムゲート型であってもよい。本実施形態では、トランジスタ１８０は、絶縁層１１３上に設けられた酸化物半導体層１１４、酸化物半導体層１１４を覆う絶縁層１１５、絶縁層１１５上に設けられた導電層１１６を含む。また、トランジスタ１８０上には、導電層１１６を覆う絶縁層１２２と、絶縁層１２２上に設けられ、それぞれ酸化物半導体層１１４に接続された導電層１１７、導電層１１８と、が設けられている。
なお、図１１には図示しないが、導電層１１６と同じ層には、導電層１１６を構成する金属材料と同一の金属材料で構成された第１配線を設けることができる。第１配線は、例えば、走査線駆動回路１０４によって駆動される走査線等として設けることができる。また、図１１には図示しないが、導電層１１７、導電層１１８と同じ層には、第１配線と交差する方向に延在する第２配線を設けることができる。該第２配線は、例えば、データ線駆動回路１０５によって駆動されるデータ線等として設けることができる。
トランジスタ１８０上には、平坦化膜１２３が設けられる。平坦化膜１２３は、有機樹脂材料を含んで構成される。有機樹脂材料としては、例えば、ポリイミド、ポリアミド、アクリル、エポキシ等の公知の有機樹脂材料を用いることができる。これらの材料は、溶液塗布法により膜形成が可能であり、平坦化効果が高いという特長がある。特に図示しないが、平坦化膜１２３は、単層構造に限定されず、有機樹脂材料を含む層と無機絶縁層との積層構造を有してもよい。
平坦化膜１２３は、導電層１１８の一部を露出させるコンタクトホールを有する。コンタクトホールは、後述する画素電極１２５と導電層１１８とを電気的に接続するための開口部である。したがって、コンタクトホールは、導電層１１８の一部に重畳して設けられる。コンタクトホールの底面では、導電層１１８が露出される。
平坦化膜１２３上には、保護膜１２４が設けられる。保護膜１２４は、平坦化膜１２３に形成されたコンタクトホールに重畳する。保護膜１２４は、水分や酸素に対するバリア機能を有することが好ましく、例えば、窒化シリコン膜や酸化アルミニウムなどの無機絶縁材料を用いて形成される。
保護膜１２４上には、画素電極１２５が設けられる。画素電極１２５は、平坦化膜１２３及び保護膜１２４が有するコンタクトホールに重畳し、コンタクトホールの底面で露出されたソース電極又は導電層１１８と電気的に接続する。本実施形態の表示装置３００において、画素電極１２５は、発光素子１３０を構成する陽極（アノード）として機能する。画素電極１２５は、トップエミッション型であるかボトムエミッション型であるかで異なる構成とする。例えば、トップエミッション型である場合、画素電極１２５として反射率の高い金属膜を用いるか、酸化インジウム系透明導電層（例えばＩＴＯ）や酸化亜鉛系透明導電層（例えばＩＺＯ、ＺｎＯ）といった仕事関数の高い透明導電層と金属膜との積層構造を用いる。逆に、ボトムエミッション型である場合、画素電極１２５として上述した透明導電層を用いる。本実施形態では、トップエミッション型の有機ＥＬ表示装置を例に挙げて説明する。画素電極１２５の端部は、後述する絶縁層１２６によって覆われている。
画素電極１２５上には、有機樹脂材料で構成される絶縁層１２６が設けられる。有機樹脂材料としては、ポリイミド系、ポリアミド系、アクリル系、エポキシ系もしくはシロキサン系といった公知の樹脂材料を用いることができる。絶縁層１２６は、画素電極１２５上の一部に開口部を有する。絶縁層１２６は、互いに隣接する画素電極１２５の間に、画素電極１２５の端部（エッジ部）を覆うように設けられ、隣接する画素電極１２５を離隔する部材として機能する。このため、絶縁層１２６は、一般的に「隔壁」、「バンク」とも呼ばれる。この絶縁層１２６から露出された画素電極１２５の一部が、発光素子１３０の発光領域となる。絶縁層１２６の開口部は、内壁がテーパー形状となるようにしておくことが好ましい。これにより後述する発光層の形成時に、画素電極１２５の端部におけるカバレッジ不良を低減することができる。絶縁層１２６は、画素電極１２５の端部を覆うだけでなく、平坦化膜１２３及び保護膜１２４が有するコンタクトホールに起因する凹部を埋める充填材として機能させてもよい。
画素電極１２５上には、有機層１２７が設けられる。有機層１２７は、少なくとも有機材料で構成される発光層を有し、発光素子１３０の発光部として機能する。有機層１２７には、発光層以外に、電子注入層、電子輸送層、正孔注入層、正孔輸送層といった各種の電荷輸送層も含まれ得る。有機層１２７は、発光領域を覆うように、即ち、発光領域における絶縁層１２６の開口部及び絶縁層１２６の開口部を覆うように設けられる。
なお、本実施形態では、所望の色の光を発する発光層を有機層１２７に設け、各画素電極１２５上に異なる発光層を有する有機層１２７を形成することで、ＲＧＢの各色を表示する構成とする。つまり、本実施形態において、有機層１２７の発光層は、隣接する画素電極１２５の間では不連続である。また、各種の電荷輸送層は、隣接する画素電極１２５の間では連続である。有機層１２７には、公知の構造や公知の材料を用いることが可能であり、特に本実施形態の構成に限定されるものではない。また、有機層１２７は、白色光を発する発光層を有し、カラーフィルタを通してＲＧＢの各色を表示してもよい。この場合、有機層１２７は、絶縁層１２６上にも設けられていてもよい。
有機層１２７上及び絶縁層１２６上には、対向電極１２８が設けられる。対向電極１２８は、発光素子１３０を構成する陰極（カソード）として機能する。本実施形態の表示装置３００は、トップエミッション型であるため、対向電極１２８としては透明電極を用いる。透明電極を構成する薄膜としては、ＭｇＡｇ薄膜もしくは透明導電層（ＩＴＯやＩＺＯ）を用いる。対向電極１２８は、各画素１０９間を跨いで絶縁層１２６上にも設けられる。対向電極１２８は、表示領域１０３の端部付近の周辺領域において下層の導電層を介して外部端子へと電気的に接続される。上述したように、本実施形態では、絶縁層１２６から露出した画素電極１２５の一部（アノード）、有機層１２７（発光部）及び対向電極１２８（カソード）によって発光素子１３０が構成される。
図１１に示すように、表示領域１０３上に第１無機絶縁層１３１、有機絶縁層１３２、及び第２無機絶縁層１３３を有する。第１無機絶縁層１３１、有機絶縁層１３２、及び第２無機絶縁層１３３は、発光素子１３０に水や酸素が侵入することを防止するための封止膜として機能する。表示領域１０３上に封止膜を設けることにより、発光素子１３０に水や酸素が侵入することを防止して、表示装置の信頼性を向上させることができる。第１無機絶縁層１３１及び第２無機絶縁層１３３として、例えば、窒化シリコン（ＳｉｘＮｙ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、酸化アルミニウム（ＡｌｘＯｙ）、窒化アルミニウム（ＡｌｘＮｙ）、酸化窒化アルミニウム（ＡｌｘＯｙＮｚ））、窒化酸化アルミニウム （ＡｌｘＮｙＯｚ）等の膜などを用いることができる（ｘ、ｙ、ｚは任意）。また、有機絶縁層１３２として、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、フッ素樹脂、シロキサン樹脂などを用いることができる。また、第１無機絶縁層１３１及び第２無機絶縁層１３３として、ＳｉＮｘとＡｌＯｘとが複合したＳｉｗＡｌｘＯｙＮｚを使用することができる。
第２無機絶縁層１３３上には、粘着材１３５が設けられている。粘着材１３５は、例えば、アクリル系、ゴム系、シリコーン系、ウレタン系の粘着材を用いることができる。また、粘着材１３５には、カルシウムやゼオライトなどの吸水物質が含まれていてもよい。粘着材１３５に吸水物質が含まれることにより、表示装置３００の内部に水分が侵入した場合であっても、発光素子１３０に水分が到達することを遅らせることができる。また、粘着材１３５には、基板１０１と保護フィルム１０２との間の間隙を確保するためにスペーサを設けてもよい。このようなスペーサは、粘着材１３５に混ぜてもよいし、基板１０１上に樹脂等により形成してもよい。
保護フィルム１０２には、例えば、平坦化を兼ねてオーバーコート層が設けられてもよい。有機層１２７が白色光を出射する場合、保護フィルム１０２には、主面（基板１０１に対向する面）にＲＧＢの各色にそれぞれ対応するカラーフィルタ、及び、カラーフィルタ間に設けられたブラックマトリクスが設けられていてもよい。保護フィルム１０２側にカラーフィルタを形成しない場合は、例えば、封止膜上に直接カラーフィルタを形成し、その上から粘着材１３５を形成すればよい。また、保護フィルム１０２の裏面（表示面側）には、偏光板１３８が設けられている。
先の実施形態で説明したトランジスタは、酸化物半導体層１１４の側面に接して、導電層１１７及び導電層１１８が設けられている。また、ゲート電極として機能する導電層１１６と、ソース電極及びドレイン電極として機能する導電層１１７及び導電層１１８と、が重ならないように設けられている。具体的には、導電層１１６の下面の端部は、酸化物半導体層１１４の上面の端部と一致、又は酸化物半導体層１１４の上面の端部よりも内側にある。また、導電層１１７及び導電層１１８において、酸化物半導体層１１４と接する面の端部は、酸化物半導体層１１４の上面の端部と略一致、又は酸化物半導体層１１４の上面の端部よりも低い位置にある。これにより、配線と配線との重なりによる寄生容量を削減することができる。また、寄生容量に起因するＲＣ遅延を抑制することができる。また、当該トランジスタを使用することで、回路動作が高速化され、表示性能が向上した表示装置を製造することができる。
また、ゲート絶縁膜として機能する絶縁層１１５において、酸化物半導体層１１４の上面、導電層１１７の上面、及び導電層１１８の上面と接する領域は、平坦である。これにより、酸化物半導体層１１４、導電層１１７、及び導電層１１８上に、カバレッジが良好な絶縁層１１５を設けることができる。
本実施形態では、酸化物半導体層を使用したトランジスタを、表示領域１０３の画素に適用する例について説明したが、本発明はこれに限定されない。走査線駆動回路１０４及びデータ線駆動回路１０５が有するトランジスタにも適用することができる。
また、表示装置３００を、折り曲げ可能な表示装置とする場合には、支持基板（図示せず）上に、基板１０１を形成し、封止膜として機能する第２無機絶縁層１３３までを形成する。次に、粘着材１３５を介して、保護フィルム１０２を貼り合わせた後、支持基板の裏面側からレーザ光を照射することで、支持基板を剥離する。その後、保護フィルム１０２に偏光板１３８を貼り合わせ、基板１０１に保護フィルム１１２を貼り合わせることで、折り曲げ可能な表示装置を製造することができる。
本実施形態では、表示装置として、発光素子を用いた有機ＥＬ表示装置に適用する場合について説明したが本発明はこれに限定されない。表示装置として、液晶表示装置に適用してもよい。
（第４実施形態）
本実施形態では、本発明の他の実施形態に係る半導体装置の構成について、図１２を参照して説明する。本実施形態では、ポリシリコンで形成されたトランジスタ上に、酸化物半導体で形成されたトランジスタが設けられた半導体装置について説明する。なお、他の実施形態と同様の構成については、適宜説明を省略する。
図１２に示す半導体装置４００は、トランジスタ４１０、トランジスタ４２０、及びトランジスタ１９０を有する。トランジスタ４１０及びトランジスタ４２０は、保護フィルム１１２上に、基板１０１を介して設けられている。トランジスタ４１０及びトランジスタ４２０は、半導体層として、ポリシリコンが使用されており、トランジスタ１９０は、半導体層として、酸化物半導体が使用されている。
酸化物半導体を使用したトランジスタは、プロセス温度が４５０℃程度と低いために、ポリシリコンで形成されたトランジスタ４１０及びトランジスタ４２０の特性に影響を与えることなく、製造することができる。これにより、ポリシリコンで形成されたトランジスタ４１０及びトランジスタ４２０上に、酸化物半導体で形成されたトランジスタ１９０を形成することができる。
トランジスタ４１０は、ｐ型のトランジスタである。トランジスタ４１０は、ポリシリコンの半導体層と、ゲート絶縁膜４１６と、ゲート電極４１７と、を有する。トランジスタ４１０の半導体層において、チャネル４１１とｐ型の不純物を含む不純物領域４１２を含む。また、トランジスタ４２０は、ｎ型のトランジスタである。トランジスタ４２０は、ポリシリコンの半導体層と、ゲート絶縁膜４１６と、ゲート電極４１８と、を有する。トランジスタ４２０の半導体層において、チャネル４１３と、ｎ型の不純物を含む不純物領域４１５と、不純物領域４１５よりも低濃度のｎ型の不純物を含む不純物領域４１４と、を含む。
トランジスタ４１０及びトランジスタ４２０上には、絶縁層４１９が設けられている。また、絶縁層４１９には複数の開口部が設けられている。一つの開口部において、ソース電極又はドレイン電極４２１と、不純物領域４１２とが接続され、他の開口部において、ソース電極又はドレイン電極４２２と、不純物領域４１５とが接続される。
絶縁層４１９、ソース電極又はドレイン電極４２１、及びソース電極又はドレイン電極４２２上に、絶縁層４２３が設けられている。
絶縁層４２３上には、酸化物半導体層１１４を使用したトランジスタ１９０が設けられている。
図１２に示す半導体装置４００は、酸化物半導体層１１４の側面に接して、ソース電極又はドレイン電極として機能する導電層１１７及び導電層１１８が設けられている。具体的には、導電層１１６の下面の端部は、酸化物半導体層１１４の上面の端部と一致、又は酸化物半導体層１１４の上面の端部よりも内側にある。また、導電層１１７及び導電層１１８において、酸化物半導体層１１４と接する面の端部は、酸化物半導体層１１４の上面の端部と略一致、又は酸化物半導体層１１４の上面の端部よりも低い位置にある。このように、また、導電層１１７及び導電層１１８と重ならないように、導電層１１６を設けることにより、半導体装置１００における寄生容量を削減することができる。これにより、寄生容量に起因するＲＣ遅延を抑制することができる。
また、トランジスタ１９０上には、絶縁層１２２が設けられており、絶縁層１２２は、複数の開口部を有している。開口部において、導電層１１７及び導電層１１８と、酸化物半導体層１１４と、が接続されている。
以上の通り、本実施形態に係る半導体装置４００は、寄生容量に起因するＲＣ遅延が抑制され、回路動作を高速化することができる。
本実施形態で示した半導体装置４００は、例えば、表示装置の表示領域や駆動回路等に適用することができる。
本発明に係る実施形態及び実施例として説明した半導体装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。また、上述した各実施形態は、技術的矛盾の生じない範囲において、相互に組み合わせることが可能である。
また、上述した実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書等の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１００：半導体装置、１０１：基板、１０２：保護フィルム、１０３：表示領域、１０４：走査線駆動回路、１０５：データ線駆動回路、１０６：ドライバＩＣ、１０７：端子、１０８：フレキシブルプリント基板、１０９：画素、１１０：周辺領域、１１１：オフセット領域、１１２：保護フィルム、１１３：絶縁層、１１４：酸化物半導体層、１１５：絶縁層、１１６：導電層、１１７：導電層、１１８：導電層、１１９：導電層、１２１：導電層、１２２：絶縁層、１２３：平坦化膜、１２４：保護膜、１２５：画素電極、１２６：絶縁層、１２７：有機層、１２８：対向電極、１３０：発光素子、１３１：第１無機絶縁層、１３２：有機絶縁層、１３３：第２無機絶縁層、１３５：粘着材、１３８：偏光板、１４０：半導体装置、１４１：酸化物半導体膜、１４２：導電膜、１５０：半導体装置、１５５：導電層、１６０：半導体装置、１７０：半導体装置、１８０：トランジスタ、１９０：トランジスタ、２００：半導体装置、２１４：酸化物半導体層、２１５：絶縁層、２１６：導電層、２１７：導電層、２１８：導電層、２１９：導電層、２２１：導電層、２２２：絶縁層、２４１：酸化物半導体膜、２４２：導電膜、３００：表示装置、４００：半導体装置、４１０：トランジスタ、４１１：チャネル、４１２：不純物領域、４１３：チャネル、４１４：不純物領域、４１５：不純物領域、４１６：ゲート絶縁膜、４１７：ゲート電極、４１８：ゲート電極、４１９：絶縁層、４２０：トランジスタ、４２１：ドレイン電極、４２２：ドレイン電極、４２３：絶縁層

Claims (12)

  1. 絶縁表面上に、酸化物半導体層と、
    前記酸化物半導体層の側面と接するソース電極及びドレイン電極と、
    前記酸化物半導体層、及び前記ソース電極及び前記ドレイン電極上に設けられたゲート絶縁膜と、
    前記酸化物半導体層上に、前記ゲート絶縁膜を介して設けられたゲート電極と、を有し、
    前記ゲート電極は、前記ソース電極及び前記ドレイン電極と重ならない、半導体装置。
  2. 前記ゲート絶縁膜において、前記酸化物半導体層の上面と接する領域、前記ソース電極の上面と接する領域、及び前記ドレイン電極の上面と接する領域は、平坦である、請求項１に記載の半導体装置。
  3. 前記酸化物半導体層の上面、前記ソース電極の上面、及び前記ドレイン電極の上面は、同一平面にある、請求項１に記載の半導体装置。
  4. 前記酸化物半導体層の膜厚は、前記ソース電極及び前記ドレイン電極の膜厚よりも厚い、請求項１に記載の半導体装置。
  5. 前記酸化物半導体層の膜厚は、前記ソース電極及び前記ドレイン電極の膜厚と同じである、請求項１に記載の半導体装置。
  6. 絶縁表面上に、酸化物半導体層と、
    前記酸化物半導体層の側面と接するソース電極及びドレイン電極と、
    前記酸化物半導体層、及び前記ソース電極及び前記ドレイン電極上に設けられたゲート絶縁膜と、
    前記酸化物半導体層上に、前記ゲート絶縁膜を介して設けられたゲート電極と、を有し、
    前記ゲート電極は、前記ソース電極及び前記ドレイン電極と重ならず、
    前記ソース電極の端部及び前記ドレイン電極の端部は、丸みを帯びている、半導体装置。
  7. 前記ゲート絶縁膜において、前記酸化物半導体層の上面と接する領域、前記ソース電極の上面と接する領域、及び前記ドレイン電極の上面と接する領域は、平坦である、請求項６に記載の半導体装置。
  8. 前記酸化物半導体層の上面、前記ソース電極の上面、及び前記ドレイン電極の上面は、同一平面にある、請求項６に記載の半導体装置。
  9. 前記酸化物半導体層の膜厚は、前記ソース電極及び前記ドレイン電極の膜厚と同じである、請求項６に記載の半導体装置。
  10. 絶縁表面上に、ゲート電極と、
    前記ゲート電極上に設けられたゲート絶縁膜と、
    前記ゲート電極上に、前記ゲート絶縁膜を介して設けられた酸化物半導体層と、
    前記酸化物半導体層の側面に接するソース電極又はドレイン電極と、を有し、
    前記ゲート電極は、前記ソース電極及び前記ドレイン電極とは重ならない、半導体装置。
  11. 前記酸化物半導体層の上面、前記ソース電極の上面、及び前記ドレイン電極の上面は、同一平面にある、請求項１０に記載の半導体装置。
  12. 前記酸化物半導体層の膜厚は、前記ソース電極及び前記ドレイン電極の膜厚と同じである、請求項１０に記載の半導体装置。
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