[go: up one dir, main page]

JP2017069431A - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
JP2017069431A
JP2017069431A JP2015194497A JP2015194497A JP2017069431A JP 2017069431 A JP2017069431 A JP 2017069431A JP 2015194497 A JP2015194497 A JP 2015194497A JP 2015194497 A JP2015194497 A JP 2015194497A JP 2017069431 A JP2017069431 A JP 2017069431A
Authority
JP
Japan
Prior art keywords
semiconductor device
mold resin
semiconductor chip
base material
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015194497A
Other languages
Japanese (ja)
Inventor
智史 細野
Tomohito Hosono
智史 細野
正太郎 宮脇
Seitaro Miyawaki
正太郎 宮脇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2015194497A priority Critical patent/JP2017069431A/en
Publication of JP2017069431A publication Critical patent/JP2017069431A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

PROBLEM TO BE SOLVED: To inhibit the occurrence of a crack on a pad in a semiconductor device with a package structure using a copper wire.SOLUTION: A semiconductor device comprises: a tabular substrate 21 having a surface 21a and a rear face 21b; a tabular semiconductor chip 1 which is bonded to be fixed to the surface of the substrate 21 via an adhesive 3 and in which a pad 11 is formed on a surface opposite to the substrate 21; copper wires 4 connected to the pad 11; connection parts 22 connected to ends of the copper wires 4 on the side opposite to the pad 11, respectively; and a mold resin 51 for encapsulating surfaces of the semiconductor chip 1, the copper wires 4 and the substrate 21 to form a tabular resin encapsulation body 5. In the resin encapsulation body 5, the mold resin 51 has a shape where a top surface 51a opposite to the substrate 21 with respect ot to the semiconductor chip 1 is a flat surface or has a shape where the top face 51a of the mold resin 51 is curved to be dented inwardly.SELECTED DRAWING: Figure 2

Description

本発明は、銅ワイヤを利用したパッケージ構造の半導体装置に関するものである。   The present invention relates to a semiconductor device having a package structure using a copper wire.

従来、例えば特許文献１において、アイランドに相当するダイパッドに半導体チップを搭載し、半導体チップに設けられたパッドとリードとをワイヤにより結線し、半導体チップと、ワイヤと、リードの一部とを樹脂により封止してなる半導体装置が提案されている。   Conventionally, for example, in Patent Document 1, a semiconductor chip is mounted on a die pad corresponding to an island, and a pad provided on the semiconductor chip and a lead are connected by a wire, and the semiconductor chip, the wire, and a part of the lead are made of resin. A semiconductor device formed by sealing is proposed.

特開２０１１−１００８２８号公報Japanese Patent Application Laid-Open No. 2011-1000082

上記特許文献１に記載の半導体装置では、アイランドに用いられる銅の線膨張係数が樹脂の線膨張係数と比較して大きいため、低温時にはアイランドが強く収縮して半導体装置が変形し、ワイヤと半導体チップとの接合部に引張応力が発生する。   In the semiconductor device described in Patent Document 1, since the linear expansion coefficient of copper used for the island is larger than the linear expansion coefficient of the resin, the island is strongly contracted at a low temperature, and the semiconductor device is deformed. Tensile stress is generated at the joint with the chip.

このとき、例えばアルミでパッドを構成し、例えば特許文献１に記載の半導体装置のように金でワイヤを構成した場合、金とアルミとの間では合金の拡散が早く、純金属よりも硬い合金層が大きく成長するため、パッドのクラックが発生しにくい。   At this time, for example, when the pad is made of aluminum and the wire is made of gold as in the semiconductor device described in Patent Document 1, for example, the alloy diffuses quickly between gold and aluminum and is harder than pure metal. Since the layer grows greatly, pad cracks are unlikely to occur.

一方、半導体装置の製造コストを低減するためには、ワイヤを銅で構成することが有効である。しかし、パッドをアルミで構成し、ワイヤを銅で構成した場合、銅とアルミとの間では合金の拡散が遅く、合金層が十分に成長しないため、パッドのうち硬い合金層ではなくアルミで構成された部分へ引張応力が作用する。これにより、パッドにクラックが発生し、パッドが破壊されるおそれがある。また、パッドの破壊によりオープン不良が発生するおそれがある。   On the other hand, in order to reduce the manufacturing cost of the semiconductor device, it is effective to configure the wire with copper. However, when the pad is made of aluminum and the wire is made of copper, the diffusion of the alloy is slow between copper and aluminum, and the alloy layer does not grow sufficiently, so the pad is made of aluminum instead of a hard alloy layer. A tensile stress acts on the formed part. As a result, a crack may occur in the pad and the pad may be destroyed. Moreover, there is a possibility that an open failure may occur due to the destruction of the pad.

したがって、例えば半導体装置が車載される場合のように、半導体装置が様々な温度において使用される場合、銅ワイヤを用いて半導体装置の製造コストを低減しつつオープン不良の発生を抑制するためには、低温時におけるパッドのクラックの発生を抑制する必要がある。   Therefore, when the semiconductor device is used at various temperatures, for example, when the semiconductor device is mounted on a vehicle, in order to suppress the occurrence of open defects while reducing the manufacturing cost of the semiconductor device using copper wires It is necessary to suppress the occurrence of cracks in the pad at low temperatures.

本発明は上記点に鑑みて、銅ワイヤを利用したパッケージ構造の半導体装置において、パッドにおけるクラックの発生を抑制することを目的とする。   The present invention has been made in view of the above points, and an object of the present invention is to suppress the occurrence of cracks in a pad in a semiconductor device having a package structure using a copper wire.

上記目的を達成するため、請求項１に記載の発明では、表面（２１ａ、６１ｂ）および裏面（２１ｂ、６１ｃ）を有する板状の基材（２１、６１）と、基材の表面に接着剤（３）を介して接合され固定されるとともに、基材とは反対側の面にパッド（１１）が形成された板状の半導体チップ（１）と、パッドに接続された銅ワイヤ（４）と、銅ワイヤのうちパッドとは反対側の端部に接続された接続部（２２、６２）と、を備え、半導体チップ、銅ワイヤ、および、基材の表面をモールド樹脂（５１）で封止することにより板状の樹脂封止体（５）が形成され、樹脂封止体は、モールド樹脂のうち半導体チップに対して基材とは反対側の上面（５１ａ）が平坦面となる形状か、または、モールド樹脂の上面が凹む向きに反った形状とされていることを特徴としている。   In order to achieve the above object, in the invention described in claim 1, a plate-like base material (21, 61) having a front surface (21a, 61b) and a back surface (21b, 61c), and an adhesive on the surface of the base material (3) A plate-shaped semiconductor chip (1) having a pad (11) formed on the surface opposite to the substrate while being bonded and fixed thereto, and a copper wire (4) connected to the pad And a connection portion (22, 62) connected to the end of the copper wire opposite to the pad, and the surface of the semiconductor chip, the copper wire, and the base material is sealed with a mold resin (51). By stopping, a plate-shaped resin sealing body (5) is formed, and the resin sealing body has a shape in which the upper surface (51a) on the opposite side of the substrate to the semiconductor chip of the mold resin is a flat surface. Or the upper surface of the mold resin is warped in a concave direction It is characterized in that.

これによれば、樹脂封止体が、モールド樹脂のうち半導体チップに対して基材とは反対側の上面が平坦面となる形状か、または、モールド樹脂の上面が凹む向きに反った形状とされている。そのため、パッドに作用する引張応力が低減され、パッドにおけるクラックの発生を抑制することができる。   According to this, the resin sealing body has a shape in which the upper surface of the mold resin opposite to the substrate with respect to the semiconductor chip is a flat surface, or a shape in which the upper surface of the mold resin is warped in a concave direction. Has been. Therefore, the tensile stress acting on the pad is reduced, and the occurrence of cracks in the pad can be suppressed.

また、請求項２に記載の発明では、樹脂封止体は、−３０℃以上０℃以下において、モールド樹脂の上面が平坦面となる形状か、または、モールド樹脂の上面が凹む向きに反った形状とされていることを特徴としている。   In the invention according to claim 2, the resin sealing body is warped in a shape in which the upper surface of the mold resin is a flat surface or in a direction in which the upper surface of the mold resin is recessed at -30 ° C. or more and 0 ° C. or less. It is characterized by its shape.

これによれば、樹脂封止体が、−３０℃以上０℃以下において、モールド樹脂の上面が平坦面となる形状か、または、モールド樹脂の上面が凹む向きに反った形状とされている。そのため、低温時にパッドに作用する引張応力が低減され、パッドにおけるクラックの発生を抑制することができる。   According to this, the resin sealing body has a shape in which the upper surface of the mold resin is a flat surface or a shape warped in the direction in which the upper surface of the mold resin is recessed, at −30 ° C. or more and 0 ° C. or less. Therefore, the tensile stress acting on the pad at a low temperature is reduced, and the occurrence of cracks in the pad can be suppressed.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows an example of a corresponding relationship with the specific means as described in embodiment mentioned later.

第１実施形態にかかる半導体装置の成型時における断面図である。It is sectional drawing at the time of shaping | molding of the semiconductor device concerning 1st Embodiment. 第１実施形態にかかる半導体装置の低温時における断面図である。It is sectional drawing at the time of the low temperature of the semiconductor device concerning 1st Embodiment. 従来の半導体装置の成型時における断面図である。It is sectional drawing at the time of shaping | molding of the conventional semiconductor device. 従来の半導体装置の低温時における断面図である。It is sectional drawing at the time of the low temperature of the conventional semiconductor device. 第２実施形態にかかる半導体装置の断面図である。It is sectional drawing of the semiconductor device concerning 2nd Embodiment. 第３実施形態にかかる半導体装置の断面図である。It is sectional drawing of the semiconductor device concerning 3rd Embodiment. 第４実施形態にかかる半導体装置の断面図である。It is sectional drawing of the semiconductor device concerning 4th Embodiment.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other will be described with the same reference numerals.

（第１実施形態）
本発明の第１実施形態について説明する。本実施形態の半導体装置Ｐ１は、たとえば自動車などの車両に搭載され、車両用の各種電子装置を駆動するための装置として適用されるものである。 (First embodiment)
A first embodiment of the present invention will be described. The semiconductor device P1 of this embodiment is mounted on a vehicle such as an automobile, and is applied as a device for driving various electronic devices for the vehicle.

図１に示すように、本実施形態の半導体装置Ｐ１は、半導体チップ１と、リードフレーム２と、接着剤３と、銅ワイヤ４とを備える。半導体チップ１は、シリコン半導体などを用いて平板状に形成され、半導体集積回路が形成されたＩＣチップである。本実施形態では、半導体チップ１の寸法は、後述するアイランド２１の表面２１ａに平行な一方向の幅が７．２ｍｍとされ、表面２１ａに平行でかつ一方向に垂直な他方向の幅が４．３ｍｍとされている。なお、ここでは図１の紙面左右方向を一方向とし、図１の紙面奥行き方向を他方向とする。また、半導体チップ１の厚みは２００μｍとされている。半導体チップ１のうち、後述するアイランド２１とは反対側の上面には、銅ワイヤ４と接続される電極パッドであるアルミパッド１１が設けられている。アルミパッド１１は、本発明のパッドに相当する。   As shown in FIG. 1, the semiconductor device P <b> 1 of this embodiment includes a semiconductor chip 1, a lead frame 2, an adhesive 3, and a copper wire 4. The semiconductor chip 1 is an IC chip that is formed in a flat plate shape using a silicon semiconductor or the like and a semiconductor integrated circuit is formed. In this embodiment, the size of the semiconductor chip 1 is such that the width in one direction parallel to the surface 21a of the island 21 to be described later is 7.2 mm, and the width in the other direction parallel to the surface 21a and perpendicular to the one direction is 4. .3 mm. Here, the left-right direction in FIG. 1 is defined as one direction, and the depth direction in FIG. 1 is defined as the other direction. The thickness of the semiconductor chip 1 is 200 μm. An aluminum pad 11, which is an electrode pad connected to the copper wire 4, is provided on the upper surface of the semiconductor chip 1 opposite to an island 21 described later. The aluminum pad 11 corresponds to the pad of the present invention.

リードフレーム２は、たとえばＣｕ（銅）、Ｆｅ（鉄）やＦｅとＮｉ（ニッケル）の合金である４２アロイ等の金属板を、エッチングやプレスの打ち抜き等によってパターニングすることにより形成されたものであり、アイランド２１と、アイランド２１の外縁の外側に設けられたリード２２とを有する。   The lead frame 2 is formed by patterning a metal plate such as Cu (copper), Fe (iron), or an alloy of Fe and Ni (nickel), such as 42 alloy, by etching or stamping. And has an island 21 and leads 22 provided outside the outer edge of the island 21.

アイランド２１およびリード２２は、後述するモールド樹脂５１による封止前までは、図示しないタイバー等により連結されているが、モールド樹脂５１による封止後は、リードカット等により分離される。   The island 21 and the lead 22 are connected by a tie bar (not shown) until sealing with a mold resin 51 described later, but after sealing with the mold resin 51, they are separated by lead cutting or the like.

アイランド２１は、半導体チップ１が搭載されるダイパッドとして機能するもので、本発明の基材に相当する。アイランド２１は、両板面の一方を表面２１ａ、他方を裏面２１ｂとし、表面２１ａと裏面２１ｂとを連結する面を側面２１ｃとする板状部材で構成されている。本実施形態では、アイランド２１は上面形状が矩形とされている。なお、側面２１ｃは平坦面とされているが、側面２１ｃが凹凸面とされていてもよい。   The island 21 functions as a die pad on which the semiconductor chip 1 is mounted, and corresponds to the base material of the present invention. The island 21 is constituted by a plate-like member having one surface of both plate surfaces as a front surface 21a, the other as a back surface 21b, and a surface connecting the front surface 21a and the back surface 21b as a side surface 21c. In the present embodiment, the island 21 has a rectangular top surface shape. In addition, although the side surface 21c is a flat surface, the side surface 21c may be an uneven surface.

本実施形態では、アイランド２１の表面２１ａは、半導体チップ１の上面よりも大きな矩形をなしている。具体的には、本実施形態では、アイランド２１の寸法は、図１の紙面左右方向の幅が１２．８ｍｍ、図１の紙面奥行き方向の幅が９．３ｍｍとされている。また、アイランド２１の厚みは１５０μｍとされている。   In the present embodiment, the surface 21 a of the island 21 has a larger rectangle than the upper surface of the semiconductor chip 1. Specifically, in this embodiment, the dimensions of the island 21 are 12.8 mm in the left-right direction in FIG. 1 and 9.3 mm in the depth direction in FIG. The island 21 has a thickness of 150 μm.

半導体チップ１は、アイランド２１の表面２１ａに搭載され、Ａｇ（銀）ペースト等の導電性材料で構成される接着剤３を介して、表面２１ａに接合され固定されている。本実施形態では、接着剤３の厚みは、３０μｍとされている。   The semiconductor chip 1 is mounted on the surface 21a of the island 21, and is bonded and fixed to the surface 21a via an adhesive 3 made of a conductive material such as Ag (silver) paste. In the present embodiment, the adhesive 3 has a thickness of 30 μm.

リード２２は、後述するモールド樹脂５１の内部と外部とを電気的に接続するものであり、本発明の接続部に相当する。リード２２は、細長の矩形板状、いわゆる短冊板状をなすものとされており、モールド樹脂５１の側面にて、モールド樹脂５１から突出している。   The lead 22 electrically connects the inside and the outside of a mold resin 51 to be described later, and corresponds to a connecting portion of the present invention. The lead 22 has an elongated rectangular plate shape, a so-called strip plate shape, and protrudes from the mold resin 51 on the side surface of the mold resin 51.

本実施形態では、リードフレーム２は、リード２２を複数備えている。各々のリード２２は、一端側がアイランド２１側に位置し、他端側がアイランド２１とは反対側に延びた配置とされている。   In the present embodiment, the lead frame 2 includes a plurality of leads 22. Each lead 22 is arranged such that one end side is located on the island 21 side and the other end side extends to the opposite side of the island 21.

リード２２は、モールド樹脂５１で封止されているインナーリード部分にて、銅ワイヤ４のうちアルミパッド１１とは反対側の端部に接続されている。これにより、リード２２は、銅ワイヤ４を介して半導体チップ１上のアルミパッド１１と結線され、電気的に接続される。銅ワイヤ４は、ワイヤボンディングにより形成される。   The lead 22 is connected to the end of the copper wire 4 opposite to the aluminum pad 11 at the inner lead portion sealed with the mold resin 51. As a result, the lead 22 is connected to and electrically connected to the aluminum pad 11 on the semiconductor chip 1 via the copper wire 4. The copper wire 4 is formed by wire bonding.

図１に示すように、半導体チップ１、銅ワイヤ４、および、アイランド２１の表面２１ａをモールド樹脂５１で封止することにより樹脂封止体５が形成されている。樹脂封止体５は、半導体装置Ｐ１の本体を区画するもので、矩形板状をなす。   As shown in FIG. 1, the resin sealing body 5 is formed by sealing the semiconductor chip 1, the copper wire 4, and the surface 21 a of the island 21 with a mold resin 51. The resin sealing body 5 defines the main body of the semiconductor device P1 and has a rectangular plate shape.

モールド樹脂５１は、半導体チップ１に対してアイランド２１とは反対側の上面５１ａと下面５１ｂとを表裏の板面とし、これら上下両面を連結する４個の側面５１ｃにより矩形板状を構成している。   The mold resin 51 has an upper surface 51a and a lower surface 51b opposite to the island 21 with respect to the semiconductor chip 1 as front and back plate surfaces, and a rectangular plate shape formed by four side surfaces 51c that connect these upper and lower surfaces. Yes.

本実施形態では、モールド樹脂５１はアイランド２１よりも一回り大きな矩形をなしている。具体的には、モールド樹脂５１の上面５１ａは、図１の紙面左右方向の幅が２０ｍｍ、図１の紙面奥行き方向の幅が１４ｍｍとされている。そして、半導体チップ１とともにアイランド２１の表面２１ａが、モールド樹脂５１に封止されている。本実施形態では、モールド樹脂５１は、表面２１ａに加えて側面２１ｃも封止している。また、モールド樹脂５１の厚みは１．４ｍｍとされている。   In the present embodiment, the mold resin 51 has a rectangular shape that is slightly larger than the island 21. Specifically, the upper surface 51a of the mold resin 51 has a width in the left-right direction of FIG. 1 of 20 mm and a width of 14 mm in the depth direction of FIG. The surface 21 a of the island 21 together with the semiconductor chip 1 is sealed with the mold resin 51. In the present embodiment, the mold resin 51 seals the side surface 21c in addition to the surface 21a. The thickness of the mold resin 51 is 1.4 mm.

本実施形態では、モールド樹脂５１を熱硬化性エポキシ樹脂で構成している。モールド樹脂５１を構成する熱硬化性エポキシ樹脂のガラス転移点は１３０℃であり、ガラス転移点以下の温度における線膨張係数は、１０ｐｐｍ／℃である。   In the present embodiment, the mold resin 51 is composed of a thermosetting epoxy resin. The glass transition point of the thermosetting epoxy resin constituting the mold resin 51 is 130 ° C., and the linear expansion coefficient at a temperature equal to or lower than the glass transition point is 10 ppm / ° C.

このように、本実施形態の半導体装置Ｐ１は、モールド樹脂５１によって、アイランド２１、リード２２、半導体チップ１、銅ワイヤ４を封止した構成とされている。   As described above, the semiconductor device P <b> 1 of the present embodiment is configured such that the island 21, the leads 22, the semiconductor chip 1, and the copper wire 4 are sealed with the mold resin 51.

このような半導体装置Ｐ１を製造するには、まず、接着剤３を用いてリードフレーム２のうち後にアイランド２１となる部分に半導体チップ１を接合し、固定した後、ワイヤボンディングにより銅ワイヤ４を形成して、半導体チップ１上のアルミパッド１１とリードフレーム２のうち後にリード２２となる部分とを接続する。   In order to manufacture such a semiconductor device P1, first, the semiconductor chip 1 is bonded to the portion of the lead frame 2 that will later become the island 21 using the adhesive 3 and fixed, and then the copper wire 4 is bonded by wire bonding. Then, the aluminum pad 11 on the semiconductor chip 1 is connected to the portion of the lead frame 2 that will later become the lead 22.

つぎに、トランスファー成形等によりモールド樹脂５１を形成し、アイランド２１の裏面２１ｂと、リード２２のうちアイランド２１とは反対側の端部とが露出するように、アイランド２１および半導体チップ１を封止する。最後に、リードカットおよびリード成形を行い、アイランド２１およびリード２２を形成する。   Next, the mold resin 51 is formed by transfer molding or the like, and the island 21 and the semiconductor chip 1 are sealed so that the back surface 21b of the island 21 and the end of the lead 22 opposite to the island 21 are exposed. To do. Finally, lead cutting and lead molding are performed to form islands 21 and leads 22.

モールド樹脂５１の成型時には、図１に示すように、半導体装置Ｐ１、具体的には樹脂封止体５が平坦な板状となっている。しかし、このとき半導体装置Ｐ１は１７０℃〜１８０℃の高温となっているため、半導体装置Ｐ１が冷却され低温となったときには、半導体装置Ｐ１を構成する各要素の収縮により樹脂封止体５が変形する。   At the time of molding the mold resin 51, as shown in FIG. 1, the semiconductor device P1, specifically, the resin sealing body 5 has a flat plate shape. However, since the semiconductor device P1 is at a high temperature of 170 ° C. to 180 ° C. at this time, when the semiconductor device P1 is cooled to a low temperature, the resin sealing body 5 is caused by contraction of each element constituting the semiconductor device P1. Deform.

例えば、図３に示す従来の半導体装置では、リードフレーム２に用いられる銅の線膨張係数がモールド樹脂５１に用いられる樹脂の線膨張係数よりも大きい。例えば、樹脂の線膨張係数が８〜１２ｐｐｍ／℃であるのに対し、銅の線膨張係数は１７ｐｐｍ／℃である。そのため、低温時にアイランド２１がモールド樹脂５１よりも強く収縮し、図４に示すように、樹脂封止体５が、アイランド２１の裏面２１ｂが凹み、モールド樹脂５１の上面５１ａが凸となる向きに反る。   For example, in the conventional semiconductor device shown in FIG. 3, the linear expansion coefficient of copper used for the lead frame 2 is larger than the linear expansion coefficient of the resin used for the mold resin 51. For example, the linear expansion coefficient of the resin is 8 to 12 ppm / ° C, whereas the linear expansion coefficient of copper is 17 ppm / ° C. Therefore, the island 21 contracts more strongly than the mold resin 51 at a low temperature, and as shown in FIG. 4, the resin sealing body 5 is oriented so that the back surface 21 b of the island 21 is concave and the upper surface 51 a of the mold resin 51 is convex. Warp.

この変形で銅ワイヤ４が引っ張られることにより、銅ワイヤ４とアルミパッド１１との接合部に引張応力が発生する。銅とアルミとの間では合金層が成長しにくいため、アルミパッド１１のうち硬い合金層ではなくアルミで構成された部分へ引張応力が作用し、アルミパッド１１に引張方向の歪みが生じる。   When the copper wire 4 is pulled by this deformation, a tensile stress is generated at the joint between the copper wire 4 and the aluminum pad 11. Since the alloy layer is difficult to grow between copper and aluminum, tensile stress acts on a portion of the aluminum pad 11 that is made of aluminum instead of a hard alloy layer, and the aluminum pad 11 is strained in the tensile direction.

そのため、例えば温度サイクル試験により半導体装置の冷却と加熱とを交互に繰り返すと、半導体装置が低温となったときに発生する引張応力により、アルミパッド１１にクラックが発生し、やがてオープン不良が発生する。   Therefore, for example, when the cooling and heating of the semiconductor device are alternately repeated by a temperature cycle test, a crack occurs in the aluminum pad 11 due to the tensile stress generated when the temperature of the semiconductor device becomes low, and an open defect is eventually generated. .

このように、線膨張係数の関係上、低温時にモールド樹脂５１の上面５１ａが凸となる向きに反りやすい構造の半導体装置において、本実施形態では、半導体チップ１を薄くすることで、半導体装置に占めるモールド樹脂５１の割合を増やしている。つまり、モールド樹脂５１が半導体装置Ｐ１の変形に及ぼす影響を大きくし、アイランド２１および半導体チップ１が半導体装置Ｐ１の変形に及ぼす影響を小さくしている。   As described above, in the semiconductor device having a structure in which the upper surface 51a of the mold resin 51 is likely to be warped at a low temperature due to the linear expansion coefficient, in the present embodiment, the semiconductor chip 1 is thinned to reduce the thickness of the semiconductor device. The proportion of the mold resin 51 is increased. That is, the influence of the mold resin 51 on the deformation of the semiconductor device P1 is increased, and the influence of the island 21 and the semiconductor chip 1 on the deformation of the semiconductor device P1 is reduced.

このように半導体装置の構造を変更することにより、モールド後の硬化収縮時に、モールド樹脂５１の上面５１ａが凹む向きの変形が、上面５１ａが凸となる向きの変形よりも大きくなる。そして、低温、具体的には−３０℃以上０℃以下の温度において、図２に示すように、樹脂封止体５は、モールド樹脂５１の上面５１ａが平坦面となる形状か、または、上面５１ａが凹む向きに反った形状となる。そのため、銅ワイヤ４およびアルミパッド１１に作用する引張応力が低減される。   By changing the structure of the semiconductor device in this manner, the deformation in the direction in which the upper surface 51a of the mold resin 51 is recessed becomes larger than the deformation in the direction in which the upper surface 51a is convex at the time of curing shrinkage after molding. Then, at a low temperature, specifically, a temperature of −30 ° C. or higher and 0 ° C. or lower, as shown in FIG. It becomes the shape which warped in the direction which 51a dents. Therefore, the tensile stress acting on the copper wire 4 and the aluminum pad 11 is reduced.

したがって、本実施形態では、この引張応力によりアルミパッド１１に歪みおよびクラックが発生することを抑制し、オープン不良の発生を抑制することができる。   Therefore, in this embodiment, it can suppress that a distortion and a crack generate | occur | produce in the aluminum pad 11 with this tensile stress, and can suppress generation | occurrence | production of an open defect.

なお、半導体装置Ｐ１を構成する各要素の寸法、線膨張係数に関して、上記した数値は一例である。本発明者らは、半導体チップ１の厚み等を変化させて、樹脂封止体５が、−３０℃以上０℃以下において、モールド樹脂５１の上面５１ａが平坦面となる形状か、または、上面５１ａが凹む向きに反った形状となるか否かを実験により調べた。   It should be noted that the above numerical values are merely examples with respect to the dimensions and linear expansion coefficients of the elements constituting the semiconductor device P1. The inventors change the thickness of the semiconductor chip 1 and the like so that the resin sealing body 5 has a shape in which the upper surface 51a of the mold resin 51 is a flat surface or the upper surface when the resin sealing body 5 is at −30 ° C. or more and 0 ° C. or less It was examined by experiment whether 51a became the shape which curved in the direction to dent.

ここで、樹脂封止体５の反り量をｘ１とし、樹脂封止体５がモールド樹脂５１の上面５１ａが平坦面となる形状であるときの反り量ｘ１を０とする。また、樹脂封止体５が、上面５１ａが凸となる向きに反った形状であるとき、ｘ１＞０であるとし、上面５１ａが凹む向きに反った形状であるとき、ｘ１＜０であるとする。   Here, the warpage amount of the resin sealing body 5 is x1, and the warpage amount x1 when the resin sealing body 5 has a shape in which the upper surface 51a of the mold resin 51 is a flat surface is 0. Further, when the resin sealing body 5 has a shape warped in the direction in which the upper surface 51a is convex, x1> 0, and when the upper surface 51a has a shape warped in the direction of recess, x1 <0. To do.

実験の結果、−３０℃において、半導体チップ１の厚みが７００μｍのとき、ｘ１＞０となり、半導体チップ１の厚みが４００μｍのとき、反り量ｘ１はほぼ０となり、半導体チップ１の厚みが２００μｍ、１００μｍのとき、ｘ１＜０となった。また、半導体チップ１の厚みが２００μｍのとき、０℃においてもｘ１＜０となった。また、モールド樹脂５１を構成する樹脂の線膨張係数が８ｐｐｍ／℃のとき、反り量ｘ１はほぼ０となり、樹脂の線膨張係数が１０ｐｐｍのとき、ｘ１＜０となった。   As a result of the experiment, at −30 ° C., when the thickness of the semiconductor chip 1 is 700 μm, x1> 0, and when the thickness of the semiconductor chip 1 is 400 μm, the warp amount x1 is almost 0, and the thickness of the semiconductor chip 1 is 200 μm, At 100 μm, x1 <0. Further, when the thickness of the semiconductor chip 1 was 200 μm, x1 <0 even at 0 ° C. Further, when the linear expansion coefficient of the resin constituting the mold resin 51 is 8 ppm / ° C., the warpage amount x1 is almost 0, and when the linear expansion coefficient of the resin is 10 ppm, x1 <0.

実験結果から、各要素の寸法等が以下の式に示す範囲にある場合に、ｘ１≦０となる、つまり、樹脂封止体５が、−３０℃以上０℃以下において、モールド樹脂５１の上面５１ａが平坦面となる形状か、または、上面５１ａが凹む向きに反った形状となることがわかった。   From the experimental results, when the dimension of each element is in the range shown in the following formula, x1 ≦ 0, that is, the upper surface of the mold resin 51 when the resin sealing body 5 is −30 ° C. or more and 0 ° C. or less. It has been found that 51a has a flat surface or a shape in which the upper surface 51a is warped in a concave direction.

０μｍ≦ｔ１≦４００μｍ
０μｍ≦ｔ２≦１５０μｍ
１．０ｍｍ≦ｔ３
ｗ１１＜ｗ１２＜ｗ１３
ｗ２１＜ｗ２２＜ｗ２３
Ｔｇ≦１５０℃
８ｐｐｍ／℃≦α
ただし、ｔ１、ｔ２、ｔ３はそれぞれ半導体チップ１、アイランド２１、モールド樹脂５１の厚みである。また、ｗ１１、ｗ１２、ｗ１３はそれぞれ半導体チップ１、アイランド２１、モールド樹脂５１の上面５１ａの図１の紙面左右方向の幅である。また、ｗ２１、ｗ２２、ｗ２３はそれぞれ半導体チップ１、アイランド２１、モールド樹脂５１の上面５１ａの図１の紙面奥行き方向の幅である。 0 μm ≦ t1 ≦ 400 μm
0 μm ≦ t2 ≦ 150 μm
1.0mm ≦ t3
w11 <w12 <w13
w21 <w22 <w23
Tg ≦ 150 ° C
8ppm / ° C ≦ α
However, t1, t2, and t3 are the thicknesses of the semiconductor chip 1, the island 21, and the mold resin 51, respectively. Further, w11, w12, and w13 are the widths of the semiconductor chip 1, the island 21, and the upper surface 51a of the mold resin 51 in the left-right direction in FIG. Further, w21, w22, and w23 are the widths of the semiconductor chip 1, the island 21, and the upper surface 51a of the mold resin 51 in the depth direction of FIG.

また、Ｔｇはモールド樹脂５１のガラス転移点であり、αはガラス転移点Ｔｇ以下の温度におけるモールド樹脂５１の線膨張係数である。   Tg is a glass transition point of the mold resin 51, and α is a linear expansion coefficient of the mold resin 51 at a temperature equal to or lower than the glass transition point Tg.

なお、上記の実験結果を考慮すれば、アルミパッド１１の破壊を大きく抑制するためには、半導体チップ１の厚みｔ１が２００μｍ以下であることが望ましく、また、モールド樹脂５１の線膨張係数αが１０ｐｐｍ／℃以上であることが望ましい。   In view of the above experimental results, in order to largely suppress the destruction of the aluminum pad 11, it is desirable that the thickness t1 of the semiconductor chip 1 is 200 μm or less, and the linear expansion coefficient α of the mold resin 51 is It is desirable that it is 10 ppm / ° C. or higher.

また、本発明者らが行った実験では、７．２ｍｍ≦ｗ１１≦１０．０ｍｍ、４．３ｍｍ≦ｗ２１≦６．７ｍｍの範囲で評価を行った。この範囲においては、結果に差異がなかった。また、アイランド２１の厚みｔ２を１５０μｍとし、１２．５ｍｍ≦ｗ１２≦１２．８ｍｍ、７．８ｍｍ≦ｗ２２≦９．３ｍｍの範囲で評価を行った。この範囲においては結果に差異がなかった。また、モールド樹脂５１の上面５１ａの寸法は、ｗ１３＝２０ｍｍ、ｗ２３＝１４ｍｍとした。   In the experiment conducted by the present inventors, the evaluation was performed in the range of 7.2 mm ≦ w11 ≦ 10.0 mm, 4.3 mm ≦ w21 ≦ 6.7 mm. There was no difference in results within this range. Moreover, the thickness t2 of the island 21 was set to 150 μm, and the evaluation was performed in the range of 12.5 mm ≦ w12 ≦ 12.8 mm and 7.8 mm ≦ w22 ≦ 9.3 mm. There was no difference in results within this range. The dimensions of the upper surface 51a of the mold resin 51 were w13 = 20 mm and w23 = 14 mm.

なお、上記した範囲もまた一例であり、各要素の寸法等がこの範囲にない場合でも、−３０℃以上０℃以下においてｘ１≦０となれば、本実施形態と同様の効果が得られる。   The above-mentioned range is also an example, and even when the dimensions of each element are not within this range, the same effect as this embodiment can be obtained if x1 ≦ 0 at −30 ° C. or more and 0 ° C. or less.

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して基材および接続部の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Second Embodiment)
A second embodiment of the present invention will be described. In the present embodiment, the configuration of the base material and the connection portion is changed with respect to the first embodiment, and the other parts are the same as those in the first embodiment. Therefore, only the parts different from the first embodiment will be described. .

図５に示すように、本実施形態では、半導体チップ１が基板６に搭載されている。基板６は、例えば、内部配線６１ａが形成された板状の基部６１と、基部６１の表面６１ｂに形成されたパッド６２と、基部６１の裏面６１ｃに形成されたバンプ６３とを備えるインターポーザー等の多層基板により構成される。内部配線６１ａは、基部６１の表面６１ｂと裏面６１ｃとを電気的に接続しており、また、パッド６２およびバンプ６３に接続されている。そして、半導体装置Ｐ１は、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージの半導体装置とされている。基部６１、パッド６２は、それぞれ、本発明の基材、接続部に相当する。   As shown in FIG. 5, in this embodiment, the semiconductor chip 1 is mounted on the substrate 6. The substrate 6 includes, for example, an interposer provided with a plate-like base 61 on which internal wiring 61a is formed, pads 62 formed on the front surface 61b of the base 61, and bumps 63 formed on the back surface 61c of the base 61. The multilayer substrate is used. The internal wiring 61 a electrically connects the front surface 61 b and the back surface 61 c of the base portion 61, and is connected to the pad 62 and the bump 63. The semiconductor device P1 is a semiconductor device of a BGA (Ball Grid Array) package. The base 61 and the pad 62 correspond to the base material and the connection part of the present invention, respectively.

また、本実施形態では、モールド樹脂５１は、基部６１に関しては、半導体チップ１が搭載された表面６１ｂのみを封止している。   In the present embodiment, the mold resin 51 seals only the surface 61 b on which the semiconductor chip 1 is mounted with respect to the base 61.

このような構成の本実施形態においても、半導体装置Ｐ１を構成する各要素の寸法等を適切に選び、−３０℃以上０℃以下においてｘ１≦０となるように半導体装置Ｐ１を構成することにより、第１実施形態と同様の効果が得られる。   Also in this embodiment having such a configuration, by appropriately selecting the dimensions and the like of each element constituting the semiconductor device P1, and configuring the semiconductor device P1 so that x1 ≦ 0 at −30 ° C. or more and 0 ° C. or less. The same effect as the first embodiment can be obtained.

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してモールド樹脂５１の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Third embodiment)
A third embodiment of the present invention will be described. In the present embodiment, the configuration of the mold resin 51 is changed with respect to the first embodiment, and the other parts are the same as those in the first embodiment. Therefore, only the parts different from the first embodiment will be described.

図６に示すように、本実施形態では、モールド樹脂５１はアイランド２１の表面２１ａおよび側面２１ｃに加えて裏面２１ｂも封止している。   As shown in FIG. 6, in this embodiment, the mold resin 51 seals the back surface 21 b in addition to the front surface 21 a and the side surface 21 c of the island 21.

このような構成の本実施形態においても、半導体装置Ｐ１を構成する各要素の寸法等を適切に選び、−３０℃以上０℃以下においてｘ１≦０となるように半導体装置Ｐ１を構成することにより、第１実施形態と同様の効果が得られる。   Also in this embodiment having such a configuration, by appropriately selecting the dimensions and the like of each element constituting the semiconductor device P1, and configuring the semiconductor device P1 so that x1 ≦ 0 at −30 ° C. or more and 0 ° C. or less. The same effect as the first embodiment can be obtained.

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態の半導体装置Ｐ１を基板に搭載したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Fourth embodiment)
A fourth embodiment of the present invention will be described. In the present embodiment, the semiconductor device P1 of the first embodiment is mounted on a substrate, and the other parts are the same as those of the first embodiment. Therefore, only the parts different from the first embodiment will be described.

図７に示すように、本実施形態では、リード２２が板状の基板７に接続され、半導体装置Ｐ１が基板７上に実装されている。基板７は、例えば樹脂、セラミック等により構成される。   As shown in FIG. 7, in this embodiment, the leads 22 are connected to the plate-like substrate 7, and the semiconductor device P <b> 1 is mounted on the substrate 7. The substrate 7 is made of, for example, resin, ceramic or the like.

本実施形態では、リード２２は、モールド樹脂５１より突出しているアウターリード部分にて、パッケージ外部の基板７にはんだ付けされている。これにより、リード２２を介して、半導体チップ１と基板７とが電気的に接続される。また、本実施形態では、アイランド２１の裏面２１ｂと基板７の表面とが、はんだ８を介して接続されている。   In the present embodiment, the lead 22 is soldered to the substrate 7 outside the package at the outer lead portion protruding from the mold resin 51. As a result, the semiconductor chip 1 and the substrate 7 are electrically connected via the lead 22. In this embodiment, the back surface 21 b of the island 21 and the surface of the substrate 7 are connected via the solder 8.

半導体装置Ｐ１を基板７に実装した本実施形態においても、半導体装置Ｐ１を構成する各要素の寸法等が上記した範囲にあれば、第１実施形態と同様に−３０℃以上０℃以下においてｘ１≦０となり、第１実施形態と同様の効果が得られる。   Also in this embodiment in which the semiconductor device P1 is mounted on the substrate 7, if the dimensions of the elements constituting the semiconductor device P1 are in the above-described range, x1 at −30 ° C. or more and 0 ° C. or less as in the first embodiment. Since ≦ 0, the same effect as in the first embodiment can be obtained.

（他の実施形態）
なお、本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。 (Other embodiments)
In addition, this invention is not limited to above-described embodiment, In the range described in the claim, it can change suitably.

例えば、半導体装置Ｐ１が備える各要素を構成する上記の材料は一例であって、各要素を上記の材料以外で構成した場合にも、−３０℃以上０℃以下においてｘ１≦０となれば、第１実施形態と同様の効果が得られる。   For example, the material constituting each element included in the semiconductor device P1 is an example, and even when each element is composed of other than the above material, if x1 ≦ 0 at −30 ° C. or more and 0 ° C. or less, The same effect as the first embodiment can be obtained.

また、第４実施形態では、第１実施形態の半導体装置Ｐ１を基板７に実装したが、第２、第３実施形態の半導体装置Ｐ１を基板７に実装してもよい。   In the fourth embodiment, the semiconductor device P1 of the first embodiment is mounted on the substrate 7. However, the semiconductor device P1 of the second and third embodiments may be mounted on the substrate 7.

１ 半導体チップ
２１ アイランド
２２ リード
４ 銅ワイヤ
５ 樹脂封止体
６１ 基部
６２ パッド DESCRIPTION OF SYMBOLS 1 Semiconductor chip 21 Island 22 Lead 4 Copper wire 5 Resin sealing body 61 Base 62 Pad

Claims (12)

表面（２１ａ、６１ｂ）および裏面（２１ｂ、６１ｃ）を有する板状の基材（２１、６１）と、
前記基材の前記表面に接着剤（３）を介して接合され固定されるとともに、前記基材とは反対側の面にパッド（１１）が形成された板状の半導体チップ（１）と、
前記パッドに接続された銅ワイヤ（４）と、
前記銅ワイヤのうち前記パッドとは反対側の端部に接続された接続部（２２、６２）と、を備え、
前記半導体チップ、前記銅ワイヤ、および、前記基材の前記表面をモールド樹脂（５１）で封止することにより板状の樹脂封止体（５）が形成され、
前記樹脂封止体は、前記モールド樹脂のうち前記半導体チップに対して前記基材とは反対側の上面（５１ａ）が平坦面となる形状か、または、前記モールド樹脂の前記上面が凹む向きに反った形状とされていることを特徴とする半導体装置。 A plate-like substrate (21, 61) having a front surface (21a, 61b) and a back surface (21b, 61c);
A plate-shaped semiconductor chip (1) having a pad (11) formed on the surface opposite to the substrate, and bonded and fixed to the surface of the substrate via an adhesive (3);
A copper wire (4) connected to the pad;
A connection portion (22, 62) connected to an end portion of the copper wire opposite to the pad;
By sealing the semiconductor chip, the copper wire, and the surface of the base material with a mold resin (51), a plate-shaped resin sealing body (5) is formed,
The resin sealing body has a shape in which the upper surface (51a) on the opposite side of the base to the semiconductor chip of the mold resin is a flat surface, or the upper surface of the mold resin is recessed. A semiconductor device characterized by having a warped shape. 前記樹脂封止体は、−３０℃以上０℃以下において、前記モールド樹脂の前記上面が平坦面となる形状か、または、前記モールド樹脂の前記上面が凹む向きに反った形状とされていることを特徴とする請求項１に記載の半導体装置。   The resin sealing body has a shape in which the upper surface of the mold resin is a flat surface or a shape warped in a direction in which the upper surface of the mold resin is recessed at −30 ° C. or more and 0 ° C. or less. The semiconductor device according to claim 1. 前記モールド樹脂は、前記基材の前記表面および前記裏面を連結する面を側面として、前記基材の前記表面に加えて前記側面も封止していることを特徴とする請求項２に記載の半導体装置。   The said mold resin is sealing the said side surface in addition to the said surface of the said base material by making into the side surface the surface which connects the said surface and the said back surface of the said base material. Semiconductor device. 前記半導体チップは、厚みが４００μｍ以下であることを特徴とする請求項３に記載の半導体装置。   The semiconductor device according to claim 3, wherein the semiconductor chip has a thickness of 400 μm or less. 前記半導体チップは、厚みが２００μｍ以下であることを特徴とする請求項４に記載の半導体装置。   The semiconductor device according to claim 4, wherein the semiconductor chip has a thickness of 200 μm or less. 前記基材は、厚みが１５０μｍ以下であることを特徴とする請求項３ないし５のいずれか１つに記載の半導体装置。   The semiconductor device according to claim 3, wherein the base material has a thickness of 150 μm or less. 前記モールド樹脂は、厚みが１．０ｍｍ以上であることを特徴とする請求項３ないし６のいずれか１つに記載の半導体装置。   The semiconductor device according to claim 3, wherein the mold resin has a thickness of 1.0 mm or more. 前記モールド樹脂は、線膨張係数が８ｐｐｍ／℃以上であることを特徴とする請求項３ないし７のいずれか１つに記載の半導体装置。   The semiconductor device according to claim 3, wherein the mold resin has a linear expansion coefficient of 8 ppm / ° C. or more. 前記モールド樹脂は、線膨張係数が１０ｐｐｍ／℃以上であることを特徴とする請求項８に記載の半導体装置。   The semiconductor device according to claim 8, wherein the mold resin has a linear expansion coefficient of 10 ppm / ° C. or more. 前記基材は、前記基材の前記表面に平行な一方向の幅、および、前記基材の前記表面に平行でかつ前記一方向に垂直な他方向の幅が、前記モールド樹脂よりも小さく、かつ、前記半導体チップよりも大きいことを特徴とする請求項３ないし９のいずれか１つに記載の半導体装置。   The base material has a width in one direction parallel to the surface of the base material, and a width in the other direction parallel to the surface of the base material and perpendicular to the one direction is smaller than the mold resin, The semiconductor device according to claim 3, wherein the semiconductor device is larger than the semiconductor chip. 前記モールド樹脂は、前記基材に関しては前記表面のみを封止しており、
前記接続部は、前記基材の前記表面に形成されており、
前記基材は、前記接続部に接続されるとともに前記表面と前記裏面とを電気的に接続する内部配線（６１ａ）を有していることを特徴とする請求項２に記載の半導体装置。 The mold resin seals only the surface with respect to the base material,
The connecting portion is formed on the surface of the base material,
The semiconductor device according to claim 2, wherein the base material has an internal wiring (61 a) that is connected to the connection portion and electrically connects the front surface and the back surface. 前記モールド樹脂は、前記基材の前記表面および前記裏面を連結する面を側面として、前記基材の前記表面に加えて前記側面および前記裏面も封止していることを特徴とする請求項２に記載の半導体装置。   The mold resin seals the side surface and the back surface in addition to the front surface of the base material, with a surface connecting the front surface and the back surface of the base material as a side surface. A semiconductor device according to 1.
JP2015194497A 2015-09-30 2015-09-30 Semiconductor device Pending JP2017069431A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2015194497A JP2017069431A (en) 2015-09-30 2015-09-30 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015194497A JP2017069431A (en) 2015-09-30 2015-09-30 Semiconductor device

Publications (1)

Publication Number Publication Date
JP2017069431A true JP2017069431A (en) 2017-04-06

Family

ID=58492840

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015194497A Pending JP2017069431A (en) 2015-09-30 2015-09-30 Semiconductor device

Country Status (1)

Country Link
JP (1) JP2017069431A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019220002A1 (en) 2019-01-10 2020-07-16 Denso Corporation SEMICONDUCTOR DEVICE AND ELECTRONIC DEVICE

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63110045U (en) * 1987-01-09 1988-07-15
JPH04360561A (en) * 1991-06-07 1992-12-14 Mitsubishi Electric Corp Semiconductor package and its formation
JPH1126652A (en) * 1997-06-27 1999-01-29 Nec Corp Semiconductor device
JP2000031343A (en) * 1998-07-09 2000-01-28 Texas Instr Japan Ltd Semiconductor device
JP2014033230A (en) * 2008-10-10 2014-02-20 Sumitomo Bakelite Co Ltd Semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63110045U (en) * 1987-01-09 1988-07-15
JPH04360561A (en) * 1991-06-07 1992-12-14 Mitsubishi Electric Corp Semiconductor package and its formation
JPH1126652A (en) * 1997-06-27 1999-01-29 Nec Corp Semiconductor device
JP2000031343A (en) * 1998-07-09 2000-01-28 Texas Instr Japan Ltd Semiconductor device
JP2014033230A (en) * 2008-10-10 2014-02-20 Sumitomo Bakelite Co Ltd Semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019220002A1 (en) 2019-01-10 2020-07-16 Denso Corporation SEMICONDUCTOR DEVICE AND ELECTRONIC DEVICE

Similar Documents

Publication Publication Date Title
JP2012227445A (en) Semiconductor device and method of manufacturing the same
CN106057765A (en) Semiconductor package structure and manufacturing method thereof
JP4926726B2 (en) Semiconductor device
JP4307362B2 (en) Semiconductor device, lead frame, and lead frame manufacturing method
JP5169964B2 (en) Mold package mounting structure and mounting method
JP5098239B2 (en) Mold package and manufacturing method thereof
JP2008016469A (en) Semiconductor device
JP2009038196A (en) Electronic device and wire bonding method
JP2013258354A (en) Mold package and manufacturing method of the same
CN105047637B (en) General-purpose lead frame for Flat No Lead package
JP2017069431A (en) Semiconductor device
JP2006210941A (en) Semiconductor device
JP2005311099A (en) Semiconductor device and its manufacturing method
JP2015153987A (en) mold package
JP6131875B2 (en) Semiconductor package
JP2006279088A (en) Method for manufacturing semiconductor device
JP2015056540A (en) Semiconductor device and manufacturing method of the same
JP2013069720A (en) Semiconductor device and method of manufacturing the same
JP5499437B2 (en) Mold package
JP4695672B2 (en) Semiconductor device
JP5587464B2 (en) Manufacturing method of semiconductor device
US8736038B2 (en) Lead frame having increased stability due to reinforced die pads and packaging method using such lead frame
JP5233973B2 (en) Mold package manufacturing method
JP4750076B2 (en) Manufacturing method of semiconductor device
JP4653608B2 (en) Manufacturing method of surface mount type resin hollow package

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180112

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181025

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181030

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20190423