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JP2017068891A - 半導体装置および電子機器 - Google Patents

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拓郎 王丸
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Abstract

【課題】小型かつ高速動作に適した半導体装置を提供する。
【解決手段】第１の回路、書き込み用グローバルビット線対、読み出し用グローバルビット線対およびローカルビット線対を有する半導体装置である。第１の回路は第２乃至第５の回路を有する。第２乃至第５の回路はローカルビット線対によって電気的に接続されている。第２の回路は、書き込み・読み出し選択スイッチとしての機能を有する。第３の回路は、１ビットの相補データを一時的に記憶する、ワーキングメモリとしての機能を有する。第４の回路は、ローカルビット線対をプリチャージする機能を有する。第５の回路はｎ個（ｎは２以上の整数）の第６の回路を有し、第６の回路は、第３の回路から書き込まれた１ビットの相補データを保持する機能を有する。
【選択図】図２

Description

本発明の一態様は、半導体装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書などで開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの動作方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書などにおいて半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
近年、ＩＴ技術が急速に発展し、高性能な半導体装置が数多く開発されている。例えば撮像装置として、超高速度イメージセンサ、超高感度イメージセンサおよび超高解像度イメージセンサなどが開発されている。
また、トランジスタに適用可能な半導体材料として酸化物半導体が注目されている。例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１および特許文献２参照）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
半導体装置が扱うデータ量や消費電力は増加している一方、半導体装置の小型化・薄型化や低消費電力化が求められている。
そこで、本発明の一態様では、消費電力を低減した半導体装置を提供することを課題の１つとする。または、小型の半導体装置を提供することを課題の１つとする。または、高速動作に適した半導体装置を提供することを課題の１つとする。または、低電圧動作に適した半導体装置を提供することを課題の１つとする。または、オフ電流が小さいトランジスタを有する半導体装置を提供することを課題の１つとする。または、広い温度範囲で使用することができる半導体装置を提供することを課題の１つとする。または、信頼性の高い半導体装置を提供することを課題の１つとする。
または、本発明の一態様では、新規な半導体装置、新規な半導体装置の動作方法および新規な電子機器などを提供することを課題の１つとする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書または図面などの記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、および／または他の課題のうち、少なくとも一つの課題を解決するものである。
本発明の一態様は、第１の回路と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、第５の配線と、第６の配線と、を有する半導体装置である。第１の回路は、第１のモードまたは第２のモードで動作し、第１の回路は、第２の回路と、第３の回路と、第４の回路と、第５の回路と、を有し、第５の回路は、ｎ個（ｎは２以上の整数）の第６の回路を有する。また、第２の回路と、第３の回路と、第４の回路と、第５の回路と、は第５の配線および第６の配線により電気的に接続される。第２の回路は、第１の回路が第１のモードで動作する場合は、第１の配線のデータを第５の配線に転送し、第２の配線のデータを第６の配線に転送する機能を有し、また第１の回路が第２のモードで動作する場合は、第５の配線のデータに対応する信号を第３の配線に出力し、第６の配線のデータに対応する信号を第４の配線に出力する機能を有する。第３の回路は、１ビットの撮像データを記憶する機能を有する。また、第３の回路は、第１の回路が第１のモードで動作する場合は、第３の回路に記憶された相補データを第６の回路に書き込む機能を有し、また第１の回路が第２のモードで動作する場合は、第６の回路から転送された相補データを増幅する機能を有する。また、第４の回路は、第５の配線および第６の配線をプリチャージする機能を有する。また、第６の回路は、第３の回路から書き込まれた１ビットの相補データを保持する機能を有する。
また、第２の回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、を有してもよい。第１のトランジスタのソースまたはドレインの一方は、第１の配線と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第５の配線と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第３のトランジスタのゲートと電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、第３の配線と電気的に接続され、第２のトランジスタのソースまたはドレインの他方は、第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第３のトランジスタのソースまたはドレインの他方は、第６のトランジスタのソースまたはドレインの一方と電気的に接続され、第４のトランジスタのソースまたはドレインの一方は、第２の配線と電気的に接続され、第４のトランジスタのソースまたはドレインの他方は、第６の配線と電気的に接続され、第４のトランジスタのソースまたはドレインの他方は、第６のトランジスタのゲートと電気的に接続され、第５のトランジスタのソースまたはドレインの一方は、第４の配線と電気的に接続され、第５のトランジスタのソースまたはドレインの他方は、第６のトランジスタのソースまたはドレインの他方と電気的に接続されている。
また、第３の回路はラッチ回路を有してもよい。
また、第６の回路は、第７のトランジスタと、第８のトランジスタと、第１の容量素子と、第２の容量素子と、を有していてもよい。第７のトランジスタのソースまたはドレインの一方は、第５の配線と電気的に接続され、第７のトランジスタのソースまたはドレインの他方は、第１の容量素子の一方の端子と電気的に接続され、第８のトランジスタのソースまたはドレインの一方は、第６の配線と電気的に接続され、第８のトランジスタのソースまたはドレインの他方は、第２の容量素子の一方の端子と電気的に接続され、第１の容量素子の他方の端子は、第２の容量素子の他方の端子と電気的に接続されている。
また、第７のトランジスタおよび第８のトランジスタは、活性層に酸化物半導体を有してもよい。また、酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有していてもよい。
また、第５の回路は、第２の回路、第３の回路および第４の回路のそれぞれと重なる領域を有していてもよい。
また、本発明の一態様の半導体装置と、表示装置と、を有する電子機器も本発明の一態様である。
本発明の一態様では、消費電力を低減した半導体装置を提供することができる。または、小型の半導体装置を提供することができる。または、高速動作に適した半導体装置を提供することができる。または、低電圧動作に適した半導体装置を提供することができる。または、オフ電流が小さいトランジスタを有する半導体装置を提供することができる。または、広い温度範囲で使用することができる半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。
または、本発明の一態様では、新規な半導体装置、新規な半導体装置の動作方法および新規な電子機器などを提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書または図面などの記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、および／または他の効果のうち、少なくとも一つの効果を有するものである。したがって本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
撮像装置を説明するブロック図およびラインバッファの動作を説明するタイミングチャート。 ラインバッファを説明する回路図。 ラインバッファを説明する回路図。 ラインバッファのデバイス構造を模式的に示す回路図。 ラインバッファの動作を説明するタイミングチャート。 ラインバッファの動作を説明するタイミングチャート。 電位生成回路を説明する回路図およびタイミングチャート。 ラインバッファを説明する回路図。 ラインバッファを説明する回路図。 ラインバッファを説明する回路図。 ラインバッファを説明する回路図。 ラインバッファを説明する回路図。 ラインバッファを説明するブロック図。 ラインバッファの動作を説明するタイミングチャート。 ラインバッファの動作を説明するタイミングチャート。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 半導体層を説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図。 本発明に係る酸化物の原子数比の範囲を説明する図。 ＩｎＭＺｎＯ４の結晶を説明する図。 酸化物の積層構造におけるバンド図。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 撮像装置を収めたパッケージの斜視図および断面図。 撮像装置を収めたパッケージの斜視図および断面図。 電子機器を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また本明細書などにおいて、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
ここで、ソースとドレインとは、トランジスタの構造または動作条件などによって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、「ソース」という用語と、「ドレイン」という用語とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。
また、本明細書などにおいて、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書などに開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とが、本明細書などに開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書などに開示されているものとする。
なお、例えば、トランジスタのソース（または第１の端子など）が、Ｚ１を介して（または介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（または第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することができる。
例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（または第１の端子など）とトランジスタのドレイン（または第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（または第１の端子など）からトランジスタのドレイン（または第２の端子など）への電気的パスであり、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（または第２の端子など）からトランジスタのソース（または第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としての機能を有する場合は、一の導電膜が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、「膜」という用語と、「層」という用語とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁層」という用語を、「絶縁膜」という用語に変更することが可能な場合がある。
なお、一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって大きさが決定される。したがって、「接地」「ＧＮＤ」「グラウンド」などと記載されている場合であっても、必ずしも、電位が０ボルトであるとは限らないものとする。例えば、回路で最も低い電位を基準として、「接地」や「ＧＮＤ」を定義する場合もある。または、回路で中間くらいの電位を基準として、「接地」や「ＧＮＤ」を定義する場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定されることとなる。
なお本明細書において、「上に」、「下に」などの配置を示す用語は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
（実施の形態１）
本実施の形態では、半導体装置の一例として撮像装置について説明する。
本発明の一態様は、一のワーキングメモリあたり複数の長期記憶メモリを有するラインバッファに関する。ラインバッファは、撮像装置が有する画素から出力された撮像データを保持し、保持された当該撮像データを例えば信号処理ＬＳＩのフレームメモリ等に出力する機能を有する。ワーキングメモリはラッチ回路を有し、ＤＲＡＭや不揮発性メモリなどと比較して書き込み速度および読み出し速度が速い。また、長期記憶メモリは、容量素子と、活性層または活性領域を酸化物半導体で形成したトランジスタなどのオフ電流が極めて小さいトランジスタと、を有するメモリである。オフ電流が極めて小さいトランジスタを有するメモリは、ラッチ回路を有するメモリより１ビットあたりの占有面積が小さい。つまり、単位面積あたりの記憶容量が大きい。以上により、本発明の一態様の、一のワーキングメモリあたり複数の長期記憶メモリを有するラインバッファは、小型であっても高速な書き込み動作および読み出し動作を実現することができる。
＜撮像装置＞
図１（Ａ）は、本発明の一態様の撮像装置１０の構成を示すブロック図である。撮像装置１０は、画素１１、回路１３、回路１４、回路１５、回路１６および回路１７を有する。また、画素１１はマトリクス状に配置されてｐ行ｑ列（ｐおよびｑは自然数）の画素アレイ１２を構成する。さらに、回路１６はマトリクス状に配置され、各行の回路１６ごとに回路１７が配置されている。
回路１６は回路１６Ａおよび回路１６Ｂを有し、回路１７は回路１７Ａおよび回路１７Ｂを有する。また、回路１７Ａは回路１６Ａと電気的に接続され、回路１７Ｂは回路１６Ｂと電気的に接続されている。
なお図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
回路１３は、画素アレイ１２の行を選択する、行ドライバとしての機能を有する。回路１４は、画素アレイ１２の列を選択する、列ドライバとしての機能を有する。回路１３は、１行目の画素１１を選択した後に２行目の画素１１を選択し、ｐ行目の画素１１まで順に選択する。つまり、回路１３は画素１１を水平方向に走査する機能を有する。
なお、回路１３および回路１４には、様々な回路、例えば、デコーダやシフトレジスタなどが用いられる。
回路１５は、Ａ／Ｄ変換回路としての機能を有する。画素１１から出力されたアナログの撮像データをデジタルデータに変換する。
本明細書において、「撮像データ」という用語は、画素に照射される光の照度に応じて画素から出力される信号を表す場合がある。また、単に「撮像データ」と記載した場合は、Ａ／Ｄ変換前の撮像データを表す場合もあるし、Ａ／Ｄ変換後の撮像データを表す場合もある。
回路１６Ａおよび回路１６Ｂは、デジタルデータを保持する、ラインバッファとしての機能を有する。回路１５から出力されたデジタルデータは、回路１６Ａまたは回路１６Ｂに書き込まれて保持された後に読み出され、例えば信号処理ＬＳＩのフレームメモリなどに出力される。回路１５から出力されたデジタルデータを、信号処理ＬＳＩのフレームメモリなどに直接出力するのではなく、回路１６Ａまたは回路１６Ｂに保持してから出力することにより、例えば回路１５と、信号処理ＬＳＩのフレームメモリなどとの駆動速度やアクセスタイミングなどが異なる場合であっても回路１５から信号処理ＬＳＩのフレームメモリなどへデジタルデータを出力することができる。
回路１７Ａは回路１６Ａの動作全般を制御する、コントロール回路としての機能を有する。また、回路１７Ｂは回路１６Ｂの動作全般を制御する、コントロール回路としての機能を有する。なお、回路１７Ａおよび回路１７Ｂの機能の詳細は実施の形態３で後述する。
図１（Ｂ）は回路１３、回路１５、回路１６Ａおよび回路１６Ｂの動作を表すタイミングチャートである。期間Ｔ１において、回路１３がＮ行目（Ｎはｐ以下の自然数）の画素１１を選択している最中に、Ｎ行目の画素１１から出力された撮像データが回路１５によりＡ／Ｄ変換される。また、Ｎ−１行目の画素１１から出力され、Ａ／Ｄ変換された撮像データは回路１６Ａに書き込まれる。また、Ｎ−２行目の画素１１から出力された撮像データが回路１６Ｂに保持されており、当該撮像データが回路１６Ｂから読み出される。
次に、期間Ｔ２において、回路１３がＮ＋１行目の画素１１を選択している最中に、Ｎ＋１行目の画素１１から出力された撮像データが回路１５によりＡ／Ｄ変換され、期間Ｔ１で回路１６Ａに書き込まれたＮ−１行目の撮像データが読み出される。そして、期間Ｔ１でＮ行目の画素１１から出力され、Ａ／Ｄ変換された撮像データが回路１６Ｂに書き込まれる。また、期間Ｔ３において、回路１３がＮ＋２行目の画素１１を選択している最中に、Ｎ＋２行目の画素１１から出力された撮像データが回路１５によりＡ／Ｄ変換される。そして、期間Ｔ２でＮ＋１行目の画素１１から出力され、Ａ／Ｄ変換された撮像データが回路１６Ａに書き込まれ、期間Ｔ２で回路１６Ｂに書き込まれたＮ行目の撮像データが読み出される。
このように、ラインバッファを複数（回路１６Ａ、回路１６Ｂ）設けることにより、ラインバッファへの撮像データの書き込みと、ラインバッファからの撮像データの読み出しを並行して行うことができる。これにより、高速に動作する撮像装置１０を提供することができる。
＜ラインバッファ＞
図２に、回路１６Ａおよび回路１６Ｂの回路構成を示す。回路１６Ａは、回路２０、回路３０、回路４０および回路５０を有する。なお、回路１６Ｂの構成は回路１６Ａの構成と同様である。
回路１６Ａと回路１６Ｂは、配線６１ａ（ＷＢＬ）、配線６１ｂ（ＷＢＬＢ）、配線６２ａ（ＲＢＬ）および配線６２ｂ（ＲＢＬＢ）により電気的に接続されている。また、回路２０と、回路３０と、回路４０と、回路５０とは配線６３ａ（ＬＢＬ）および配線６３ｂ（ＬＢＬＢ）により電気的に接続されている。
回路２０は、書き込み・読み出し選択スイッチとしての機能を有する。回路３０は、一時的に１ビットの撮像データを記憶する、ワーキングメモリとしての機能を有する。回路４０は、ローカルビット線である配線６３ａ（ＬＢＬ）および配線６３ｂ（ＬＢＬＢ）のプリチャージを行う、ローカルプリチャージ回路としての機能を有する。回路５０は、ｎビット（ｎは２以上の整数）の撮像データを保持する、長期記憶メモリとしての機能を有する。
なお、ｎは例えば８、１６、３２などの値をとることができる。
配線６１ａ（ＷＢＬ）、配線６１ｂ（ＷＢＬＢ）、配線６２ａ（ＲＢＬ）および配線６２ｂ（ＲＢＬＢ）は、グローバルビット線としての機能を有する。また、配線６３ａ（ＬＢＬ）および配線６３ｂ（ＬＢＬＢ）は、ローカルビット線としての機能を有する。なお、配線６１ａ（ＷＢＬ）および配線６１ｂ（ＷＢＬＢ）には回路１６Ａまたは回路１６Ｂに書き込まれる撮像データが入力され、配線６２ａ（ＲＢＬ）および配線６２ｂ（ＲＢＬＢ）には回路１６Ａまたは回路１６Ｂから読み出された撮像データが出力される。
以上のように、撮像データの書き込み用のグローバルビット線と、撮像データの読み出し用のグローバルビット線とを別とすることにより、図１（Ｂ）に示すように、回路１６Ａへの撮像データの書き込みと並行して、回路１６Ｂに保持された撮像データの読み出しを行うことができる。また、回路１６Ａに保持された撮像データの読み出しと並行して、回路１６Ｂへの撮像データの書き込みを行うことができる。
なお、配線６１ａ（ＷＢＬ）および配線６１ｂ（ＷＢＬＢ）は相補データを伝送するためのビット線対である。また、配線６２ａ（ＲＢＬ）および配線６２ｂ（ＲＢＬＢ）も相補データを伝送するためのビット線対である。つまり、配線６１ｂ（ＷＢＬＢ）は、配線６１ａ（ＷＢＬ）に入力されるデータの論理を反転したデータが入力され、配線６２ｂ（ＲＢＬＢ）は、配線６２ａ（ＲＢＬ）に出力されるデータの論理を反転したデータが出力される。
＜書き込み・読み出し選択スイッチ＞
回路２０は、トランジスタ２１と、トランジスタ２２と、トランジスタ２３と、トランジスタ２４と、トランジスタ２５と、トランジスタ２６と、を有する。なお、トランジスタ２１乃至トランジスタ２６はすべてｎチャネル型トランジスタとする。
なお、本明細書ではｎチャネル型トランジスタをｎ−ｃｈ型トランジスタ、ｐチャネル型トランジスタをｐ−ｃｈ型トランジスタと呼ぶことがある。
トランジスタ２１のソースまたはドレインの一方は、配線６１ａ（ＷＢＬ）と電気的に接続されている。また、トランジスタ２１のソースまたはドレインの他方は、トランジスタ２３のゲートおよび配線６３ａ（ＬＢＬ）と電気的に接続されている。また、トランジスタ２１のゲートは、配線２７（Ｗｓｗ）と電気的に接続されている。また、トランジスタ２２のソースまたはドレインの一方は、配線６２ｂ（ＲＢＬＢ）と電気的に接続されている。また、トランジスタ２２のソースまたはドレインの他方は、トランジスタ２３のソースまたはドレインの一方と電気的に接続されている。また、トランジスタ２２のゲートは、配線２８（Ｒｓｗ）と電気的に接続されている。また、トランジスタ２３のソースまたはドレインの他方は、トランジスタ２６のソースまたはドレインの一方および配線２９と電気的に接続されている。
なお、配線２９には例えばＬレベル電位を印加することができる。
本明細書において、Ｈレベルは高電位を、Ｌレベルは低電位をそれぞれ示す。また、Ｌレベルは例えば接地電位とすることができる。
また、トランジスタ２４のソースまたはドレインの一方は、配線６１ｂ（ＷＢＬＢ）と電気的に接続されている。また、トランジスタ２４のソースまたはドレインの他方は、トランジスタ２６のゲートおよび配線６３ｂ（ＬＢＬＢ）と電気的に接続されている。また、トランジスタ２４のゲートは、配線２７（Ｗｓｗ）と電気的に接続されている。また、トランジスタ２５のソースまたはドレインの一方は、配線６２ａ（ＲＢＬ）と電気的に接続されている。また、トランジスタ２５のソースまたはドレインの他方は、トランジスタ２６のソースまたはドレインの他方と電気的に接続されている。また、トランジスタ２５のゲートは、配線２８（Ｒｓｗ）と電気的に接続されている。
回路１６Ａが書き込み動作を行う場合は、トランジスタ２１およびトランジスタ２４をオンとする。これにより、配線６１ａ（ＷＢＬ）の撮像データが配線６３ａ（ＬＢＬ）に転送され、配線６１ｂ（ＷＢＬＢ）の撮像データが配線６３ｂ（ＬＢＬＢ）に転送される。
また、回路１６Ａが読み出し動作を行う場合は、トランジスタ２２およびトランジスタ２５をオンとする。これにより、配線６３ａ（ＬＢＬ）の撮像データに対応する信号の反転信号が配線６２ｂ（ＲＢＬＢ）に出力され、配線６３ｂ（ＬＢＬＢ）の撮像データに対応する信号の反転信号が配線６２ａ（ＲＢＬ）に出力される。
＜ワーキングメモリ＞
回路３０は、トランジスタ３１と、トランジスタ３２と、トランジスタ３３と、トランジスタ３４と、を有する。なお、トランジスタ３１およびトランジスタ３２はｎ−ｃｈ型トランジスタ、トランジスタ３３およびトランジスタ３４はｐ−ｃｈ型トランジスタとする。
トランジスタ３１のソースまたはドレインの一方、トランジスタ３２のゲート、トランジスタ３３のソースまたはドレインの一方およびトランジスタ３４のゲートは、配線６３ａ（ＬＢＬ）と電気的に接続されている。また、トランジスタ３１のゲート、トランジスタ３２のソースまたはドレインの一方、トランジスタ３３のゲートおよびトランジスタ３４のソースまたはドレインの一方は、配線６３ｂ（ＬＢＬＢ）と電気的に接続されている。
また、トランジスタ３１のソースまたはドレインの他方は、トランジスタ３２のソースまたはドレインの他方および配線３５（ＶＬＬ）と電気的に接続されている。また、トランジスタ３３のソースまたはドレインの他方は、トランジスタ３４のソースまたはドレインの他方および配線３６（ＶＨＨ）と電気的に接続されている。
以上により、トランジスタ３１とトランジスタ３３によりインバータが構成され、トランジスタ３２とトランジスタ３４によりインバータが構成されている。これら２個のインバータの入力端子は、それぞれ他方の出力端子に電気的に接続されており、ラッチ回路が構成される。これにより、１ビットの撮像データを一時的に記憶することができる。また、回路３０は差動増幅回路として機能し、撮像データを増幅して記憶することができる。
回路３０はラッチ回路を有しているため、回路３０へのデータの書き込み速度および回路３０からのデータの読み出し速度が、ＤＲＡＭや不揮発性メモリなどと比較して速いという特徴を有する。
なお、トランジスタ３１およびトランジスタ３２は駆動トランジスタ（プルダウントランジスタ）としての機能を有する。また、トランジスタ３３およびトランジスタ３４はロードトランジスタ（プルアップトランジスタ）としての機能を有する。
また、配線３５（ＶＬＬ）および配線３６（ＶＨＨ）は、２個のインバータに電源電位を供給する機能を有する。電源電位として、例えば配線３５（ＶＬＬ）にＬレベル電位を、配線３６（ＶＨＨ）にＨレベル電位をそれぞれ供給することができる。
＜ローカルプリチャージ回路＞
回路４０は、トランジスタ４１と、トランジスタ４２と、トランジスタ４３と、を有する。なお、トランジスタ４１乃至トランジスタ４３はすべてｎ−ｃｈ型トランジスタとする。
トランジスタ４１のソースまたはドレインの一方およびトランジスタ４２のソースまたはドレインの一方は、配線６３ａ（ＬＢＬ）と電気的に接続されている。また、トランジスタ４１のソースまたはドレインの他方およびトランジスタ４３のソースまたはドレインの一方は、配線６３ｂ（ＬＢＬＢ）と電気的に接続されている。
また、トランジスタ４１のゲート、トランジスタ４２のゲートおよびトランジスタ４３のゲートは、配線４４（ＰＣ）と電気的に接続されている。また、トランジスタ４２のソースまたはドレインの他方は、トランジスタ４３のソースまたはドレインの他方および配線４５（ＶＰＣ）と電気的に接続されている。
トランジスタ４１は、配線６３ａ（ＬＢＬ）と配線６３ｂ（ＬＢＬＢ）の電位を等しくする、イコライザーとしての機能を有する。また、トランジスタ４２は、配線６３ａ（ＬＢＬ）のプリチャージ動作を制御する機能を有する。また、トランジスタ４３は、配線６３ｂ（ＬＢＬＢ）のプリチャージ動作を制御する機能を有する。
また、配線４４（ＰＣ）は、配線６３ａ（ＬＢＬ）および配線６３ｂ（ＬＢＬＢ）のプリチャージ動作制御用の信号を供給するための信号線としての機能を有する。また、配線４５（ＶＰＣ）は、プリチャージ電位を供給するための電源線としての機能を有する。
配線６３ａ（ＬＢＬ）および配線６３ｂ（ＬＢＬＢ）をプリチャージする場合、例えば配線４４（ＰＣ）の電位をＨレベルとすることによりトランジスタ４１、トランジスタ４２およびトランジスタ４３をオンとする。これにより、配線６３ａ（ＬＢＬ）および配線６３ｂ（ＬＢＬＢ）の電位を、配線４５（ＶＰＣ）の電位であるプリチャージ電位とすることができる。
なお、プリチャージ電位として例えば”ＶＤＤ／２”とすることができる。ここで、Ｈレベル電位を”ＶＨＨ”、Ｌレベル電位を”ＶＬＬ”とすると、”ＶＤＤ＝ＶＨＨ＋ＶＬＬ”と定義される。特に、Ｌレベル電位が接地電位である場合、”ＶＤＤ”はＨレベル電位を示す。
＜長期記憶メモリ＞
回路５０は、ｎ個の回路５１を有する。また、１個の回路５１は、回路５２ａと回路５２ｂをそれぞれ１個ずつ有する。回路５２ａは、トランジスタ５３ａと、容量素子５４ａとを有する。また、回路５２ｂは、トランジスタ５３ｂと、容量素子５４ｂとを有する。なお、図２ではトランジスタ５３ａおよびトランジスタ５３ｂはｎ−ｃｈ型トランジスタとしているが、ｐ−ｃｈ型としてもよい。
つまり、回路５０は回路５１、回路５２ａ、回路５２ｂ、トランジスタ５３ａ、トランジスタ５３ｂ、容量素子５４ａおよび容量素子５４ｂをそれぞれｎ個ずつ有する。
１個のトランジスタ５３ａのソースまたはドレインの一方は、１個の容量素子５４ａの一方の端子と電気的に接続されている。また、ｎ個のトランジスタ５３ａのソースまたはドレインの他方は、１本の配線６３ａ（ＬＢＬ）と電気的に接続されている。
また、１個のトランジスタ５３ｂのソースまたはドレインの一方は、１個の容量素子５４ｂの他方の端子と電気的に接続されている。また、ｎ個のトランジスタ５３ｂのソースまたはドレインの他方は、１本の配線６３ｂ（ＬＢＬＢ）と電気的に接続されている。
また、１個のトランジスタ５３ａのゲートおよび１個のトランジスタ５３ｂのゲートは、１本の配線５５（ＷＬ）と電気的に接続されている。つまり、配線５５（ＷＬ）はｎ本設けられ、ｎ個のトランジスタ５３ａのゲートおよびトランジスタ５３ｂのゲートは、ｎ本の互いに異なる配線５５（ＷＬ）と電気的に接続されている。
また、ｎ個の容量素子５４ａの他方の端子およびｎ個の容量素子５４ｂの一方の端子は、１本の配線５６と電気的に接続されている。なお、配線５６には例えばＬレベル電位を印加することができる。
なお、ｎ個の回路５１、ｎ個の回路５２ａ、ｎ個の回路５２ｂ、ｎ個のトランジスタ５３ａ、ｎ個のトランジスタ５３ｂ、ｎ個の容量素子５４ａ、ｎ個の容量素子５４ｂおよびｎ本の配線５５（ＷＬ）を、［０］、［１］、［ｎ−１］などの符号を用いて区別する。
また、回路５２ａは配線６３ａ（ＬＢＬ）から転送された撮像データを保持する機能を有し、回路５２ｂは配線６３ｂ（ＬＢＬＢ）から転送された撮像データを保持する機能を有する。つまり、回路５１は１ビットの相補データを保持する機能を有する。
また、配線５５（ＷＬ）はワード線としての機能を有する。つまり、書き込み動作または読み出し動作を行う回路５１を選択する機能を有する。
ここで、トランジスタ５３ａおよびトランジスタ５３ｂのオフ電流を低減することで、回路５１の保持時間を長くすることができる。ここでいう、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。トランジスタがｎチャネル型である場合、例えば、しきい値電圧が０Ｖ乃至２Ｖ程度であれば、ゲートとソース間の電圧が負の電圧であるときのソースとドレインとの間に流れる電流をオフ電流と呼ぶことができる。また、オフ電流が極めて小さいとは、例えば、チャネル幅１μｍあたりのオフ電流が１００ｚＡ（ゼプトアンペア）以下であることをいう。なお、オフ電流は小さいほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０ｙＡ（ヨクトアンペア）／μｍ以下であることがより好ましい。１ｚＡは１×１０−２１Ａであり、１ｙＡは１×１０−２４Ａである。
このようにオフ電流を極めて小さくするには、トランジスタのチャネル形成領域をバンドギャップが広い半導体で形成すればよい。そのような半導体として、酸化物半導体が挙げられる。酸化物半導体のバンドギャップは３．０ｅＶ以上であるため、活性層または活性領域を酸化物半導体で形成したトランジスタ（以下、ＯＳトランジスタと呼ぶ）は熱励起によるリーク電流が小さく、また、オフ電流が極めて小さい。ＯＳトランジスタのチャネル形成領域は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、例えばＡｌ、Ｇａ、ＹまたはＳｎ）が代表的である。電子供与体（ドナー）となる水分または水素などの不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づけることができる。ここでは、このような酸化物半導体は高純度化された酸化物半導体と呼ぶことができる。高純度化された酸化物半導体を適用することで、チャネル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。
トランジスタ５３ａおよびトランジスタ５３ｂをＯＳトランジスタとすることで、回路５１の保持時間を長くすることができるので、回路５１を不揮発性メモリ回路として用いることができる。これにより、リフレッシュ動作などを行わなくても、またはリフレッシュ動作などの頻度が極めて少なくても回路５１にデータを長期間保持することができ、消費電力を削減することができる。また、ＯＳトランジスタでは、オフ電流特性の温度依存性が小さい。そのため、高温（例えば、１００℃以上）であっても、ＯＳトランジスタの規格化されたオフ電流を１００ｚＡ以下とすることができる。よって、回路５１にＯＳトランジスタを適用することで、高温環境下であってもデータを消失せずに保持することができる。したがって、高温環境下でも高い信頼性を持つ撮像装置１０を得ることができる。
２個のトランジスタと２個の容量素子を有する１個の回路５１により、１ビットの相補データを保持できる。つまり、ラッチ回路を有する回路３０より１ビットあたりの占有面積が小さい。つまり、単位面積あたりの記憶容量が大きい。
以上、本発明の一態様のラインバッファである回路１６は、ＤＲＡＭや不揮発性メモリなどと比較して書き込み速度および読み出し速度が速いメモリである回路３０と、回路３０より単位面積あたりの記憶容量が大きい回路５１と、を有する。以上より、回路１６は、小型かつ高速な書き込み動作および読み出し動作が可能なラインバッファとすることができる。
なお、回路５０に用いることができるメモリは、ＯＳトランジスタを用いたメモリに限らない。例えば、ＯＳトランジスタを用いない不揮発性メモリを回路５０に用いることができる。
なお、回路１６が書き込み動作と読み出し動作を同時に行わない場合、図３に示すように配線６１ａ（ＷＢＬ）と配線６２ｂ（ＲＢＬＢ）を１本の配線とし、配線６１ｂ（ＷＢＬＢ）と配線６２ａ（ＲＢＬ）を１本の配線とすることができる。このような構成とすることにより、撮像装置１０が有する配線の数を減らすことができ、撮像装置１０の小型化を行うことができる。
なお、例えば配線６１ａ（ＷＢＬ）と配線６２ｂ（ＲＢＬＢ）を１本の配線とし、配線６１ｂ（ＷＢＬＢ）と配線６２ａ（ＲＢＬ）は別々の配線としてもよい。また、例えば配線６１ｂ（ＷＢＬＢ）と配線６２ａ（ＲＢＬ）を１本の配線とし、配線６１ａ（ＷＢＬ）と配線６２ｂ（ＲＢＬＢ）を別々の配線としてもよい。
また、グローバルビット線としての機能を有する配線を、配線６１ａ（ＷＢＬ）、配線６１ｂ（ＷＢＬＢ）、配線６２ａ（ＲＢＬ）および配線６２ｂ（ＲＢＬＢ）の他にさらに設けてもよい。
＜デバイス構造＞
撮像装置１０において、回路５０が有するトランジスタ５３ａおよびトランジスタ５３ｂはＯＳトランジスタとし、他のトランジスタは、例えば活性層または活性領域をシリコンで形成したトランジスタ（以下、Ｓｉトランジスタと呼ぶ）などとすることができる。この場合、図４に示す回路１６Ａのデバイス構成例のように、回路２０、回路３０および回路４０が形成されている領域上に、回路５０を形成することができる。このような積層構造とすることで、撮像装置１０の小型化を行うことができる。また、回路１６Ａの大容量化を行うことができる。
また、回路３０が有するトランジスタのチャネル長およびチャネル幅を大きくすることができる。これにより、回路３０が有するトランジスタのしきい値電圧のばらつきを低下させることができる。これにより、ＳＮＭ（Ｓｔａｔｉｃ Ｎｏｉｓｅ Ｍａｒｇｉｎ）が大きくなり、低電圧動作を行うことができる。
なお、図４では回路１６Ａを、Ｓｉトランジスタを有する層（以下、Ｓｉ層と呼ぶ）と、ＯＳトランジスタを有する層（以下、ＯＳ層と呼ぶ）との２層構造としたが、これに限らない。例えば、ＯＳ層を２層形成してもよいし、３層以上形成してもよい。積層数を増加させることにより、図４に示す場合よりさらに撮像装置１０を小型化し、回路１６Ａを大容量化することができる。
なお、回路１６Ｂは、回路１６Ａと同様のデバイス構造とすることができる。また、回路１６ＡのＳｉ層と回路１６ＢのＳｉ層を同じ層に設けることができる。また、回路１６ＡのＯＳ層と回路１６ＢのＯＳ層を同じ層に設けることができる。
＜動作例＞
次に、回路１６Ａの書き込み動作および読み出し動作について、図５および図６に示すタイミングチャートを用いて詳細な説明を行う。該タイミングチャートは、配線２７（Ｗｓｗ）、配線２８（Ｒｓｗ）、配線３５（ＶＬＬ）、配線３６（ＶＨＨ）、配線４４（ＰＣ）、配線５５（ＷＬ）、配線６１ａ（ＷＢＬ）、配線６１ｂ（ＷＢＬＢ）、配線６３ａ（ＬＢＬ）および配線６３ｂ（ＬＢＬＢ）の電位を示す。なお、回路１６Ｂの書き込み動作および読み出し動作は、回路１６Ａの書き込み動作および読み出し動作と同様である。
図５は回路１６Ａの書き込み動作を示すタイミングチャートである。時刻Ｔ００において、配線３５（ＶＬＬ）の電位をＬレベルとし、配線３６（ＶＨＨ）の電位をＨレベルとすることにより、回路３０をアクティブとする。これにより、回路１６Ａが書き込み動作を行えるようになる。
時刻Ｔ０１において、回路１５によりＡ／Ｄ変換された撮像データが配線６１ａ（ＷＢＬ）および配線６１ｂ（ＷＢＬＢ）に転送される。
時刻Ｔ０２において、配線２７（Ｗｓｗ）の電位をＨレベルとすることにより、トランジスタ２１およびトランジスタ２４をオンとする。これにより、撮像データが配線６１ａ（ＷＢＬ）から配線６３ａ（ＬＢＬ）へ、配線６１ｂ（ＷＢＬＢ）から配線６３ｂ（ＬＢＬＢ）へそれぞれ転送され、回路３０に撮像データが書き込まれる。また、配線５５［０］（ＷＬ［０］）の電位をＨレベルとすることにより、トランジスタ５３ａ［０］およびトランジスタ５３ｂ［０］をオンとする。これにより、回路３０に書き込まれた撮像データが、トランジスタ５３ａ［０］を介して容量素子５４ａ［０］に、トランジスタ５３ｂ［０］を介して容量素子５４ｂ［０］にそれぞれ書き込まれる。
なお、容量素子５４ｂ［０］に書き込まれたデータは、容量素子５４ａ［０］に書き込まれた撮像データの論理を反転したデータである。つまり、容量素子５４ａ［０］および容量素子５４ｂ［０］により１ビットの相補データを保持することができる。
時刻Ｔ０３において、配線２７（Ｗｓｗ）の電位をＬレベルとすることにより、トランジスタ２１およびトランジスタ２４をオフとする。これにより、配線６１ａ（ＷＢＬ）と配線６３ａ（ＬＢＬ）との電気的な接続が遮断され、配線６１ｂ（ＷＢＬＢ）と配線６３ｂ（ＬＢＬＢ）との電気的な接続が遮断される。これにより、回路３０に書き込まれた撮像データは、配線６１ａ（ＷＢＬ）および配線６１ｂ（ＷＢＬＢ）から独立することができる。
時刻Ｔ０４において、配線５５［０］（ＷＬ［０］）をＬレベルとすることにより、トランジスタ５３ａ［０］およびトランジスタ５３ｂ［０］をオフとする。トランジスタ５３ａ［０］およびトランジスタ５３ｂ［０］がオンとなっている時刻Ｔ０２乃至時刻Ｔ０４において、回路３０から容量素子５４ａ［０］および容量素子５４ｂ［０］に撮像データが書き込まれ続ける。
時刻Ｔ１１乃至時刻Ｔ１４において、容量素子５４ａ［１］および容量素子５４ｂ［１］に、新たな撮像データが書き込まれる。時刻Ｔ１２において配線５５［１］（ＷＬ［１］）の電位をＨレベルとすることによりトランジスタ５３ａ［１］およびトランジスタ５３ｂ［１］をオンとし、時刻Ｔ１４において配線５５［１］（ＷＬ［１］）の電位をＬレベルとすることによりトランジスタ５３ａ［１］およびトランジスタ５３ｂ［１］をオフとする。その他の動作は、時刻Ｔ０１乃至時刻Ｔ０４における動作と同様である。
このように、容量素子５４ａ［０］および容量素子５４ｂ［０］から容量素子５４ａ［ｎ−１］および容量素子５４ｂ［ｎ−１］まで順に撮像データを書き込む。時刻Ｔ２１乃至時刻Ｔ２４では、容量素子５４ａ［ｎ−１］および容量素子５４ｂ［ｎ−１］に撮像データが書き込まれる。時刻Ｔ２２において配線５５［ｎ−１］（ＷＬ［ｎ−１］）の電位をＨレベルとすることによりトランジスタ５３ａ［ｎ−１］およびトランジスタ５３ｂ［ｎ−１］をオンとし、時刻Ｔ２４において配線５５［ｎ−１］（ＷＬ［ｎ−１］）の電位をＬレベルとすることによりトランジスタ５３ａ［ｎ−１］およびトランジスタ５３ｂ［ｎ−１］をオフとする。その他の動作は、時刻Ｔ０１乃至時刻Ｔ０４における動作と同様である。
時刻Ｔ３０において、配線３５（ＶＬＬ）および配線３６（ＶＨＨ）の電位を”ＶＤＤ／２”とする。これにより、回路３０は非アクティブとなり、書き込み動作が終了する。なお、配線３５（ＶＬＬ）および配線３６（ＶＨＨ）の電位を配線５５（ＷＬ）の電位に同期して制御することもできる。
図６は回路１６Ａの読み出し動作を示すタイミングチャートである。図５に示す書き込み動作により容量素子５４ａ［０］乃至容量素子５４ａ［ｎ−１］および容量素子５４ｂ［０］乃至容量素子５４ｂ［ｎ−１］に保持された撮像データを読み出し、外部へ出力する。
時刻Ｔ０１において、配線３５（ＶＬＬ）および配線３６（ＶＨＨ）の電位を”ＶＤＤ／２”とすることにより、回路３０を非アクティブとする。さらに、配線４５（ＶＰＣ）の電位を”ＶＤＤ／２”とし、配線４４（ＰＣ）の電位をＨレベルとしてトランジスタ４１、トランジスタ４２およびトランジスタ４３をオンとすることにより配線６３ａ（ＬＢＬ）および配線６３ｂ（ＬＢＬＢ）を電位”ＶＤＤ／２”にプリチャージする。以上により、回路１６Ａが読み出し動作を行えるようになる。なお、配線４５（ＶＰＣ）の電位は図６に示していない。
時刻Ｔ０２において、配線４４（ＰＣ）の電位をＬレベルとすることによりトランジスタ４１、トランジスタ４２およびトランジスタ４３をオフとする。また、配線５５［０］（ＷＬ［０］）の電位をＨレベルとすることによりトランジスタ５３ａ［０］およびトランジスタ５３ｂ［０］をオンとする。以上により、容量素子５４ａ［０］に保持された撮像データが配線６３ａ（ＬＢＬ）に、容量素子５４ｂ［０］に保持された撮像データが配線６３ｂ（ＬＢＬＢ）にそれぞれ転送され、そして各撮像データは回路３０に転送される。つまり、容量素子５４ａ［０］および容量素子５４ｂ［０］に保持された１ビットの相補データが、回路３０に転送される。
時刻Ｔ０３において、配線３５（ＶＬＬ）の電位をＬレベル、配線３６（ＶＨＨ）の電位をＨレベルとすることにより、回路３０をアクティブとする。回路３０に転送された撮像データは相補データであるので、回路３０は差動増幅回路として機能し、撮像データを増幅する。このため、容量素子５４ａ［０］に保持された撮像データと、容量素子５４ｂ［０］に保持された撮像データとの電位差が小さくとも信頼性の高い読み出し動作ができる。また、読み出し動作を高速に行うことができる。
時刻Ｔ０４において、配線２８（Ｒｓｗ）の電位をＨレベルとすることによりトランジスタ２２およびトランジスタ２５をオンとする。これにより、回路３０に転送された撮像データに対応する信号の反転信号が配線６２ａ（ＲＢＬ）および配線６２ｂ（ＲＢＬＢ）に出力され、撮像データが外部に読み出される。
なお、時刻Ｔ０３乃至時刻Ｔ０５において、回路３０により増幅された撮像データは、容量素子５４ａ［０］および容量素子５４ｂ［０］に再書き込みされる。これにより、撮像データが回路３０から読み出された後も容量素子５４ａ［０］および容量素子５４ｂ［０］に撮像データを保持し続けることができる。
時刻Ｔ０５において、配線２８（Ｒｓｗ）および配線５５［０］（ＷＬ［０］）の電位をＬレベルとすることによりトランジスタ２２、トランジスタ２５、トランジスタ５３ａ［０］およびトランジスタ５３ｂ［０］をオフとする。また、時刻Ｔ０６において配線３５（ＶＬＬ）および配線３６（ＶＨＨ）の電位を”ＶＤＤ／２”とすることにより回路３０を非アクティブとする。
時刻Ｔ１１乃至時刻Ｔ１６において、容量素子５４ａ［１］および容量素子５４ｂ［１］に保持された撮像データが読み出される。時刻Ｔ１２において配線５５［１］（ＷＬ［１］）の電位をＨレベルとすることによりトランジスタ５３ａ［１］およびトランジスタ５３ｂ［１］をオンとし、時刻Ｔ１５において配線５５［１］（ＷＬ［１］）の電位をＬレベルとすることによりトランジスタ５３ａ［１］およびトランジスタ５３ｂ［１］をオフとする。その他の動作は、時刻Ｔ０１乃至時刻Ｔ０６における動作と同様である。
このように、容量素子５４ａ［０］および容量素子５４ｂ［０］から容量素子５４ａ［ｎ−１］および容量素子５４ｂ［ｎ−１］まで順に撮像データを読み出す。時刻Ｔ２１乃至時刻Ｔ２６では、容量素子５４ａ［ｎ−１］および容量素子５４ｂ［ｎ−１］に保持された撮像データが読み出される。時刻Ｔ２２において配線５５［ｎ−１］（ＷＬ［ｎ−１］）の電位をＨレベルとすることによりトランジスタ５３ａ［ｎ−１］およびトランジスタ５３ｂ［ｎ−１］をオンとし、時刻Ｔ２５において配線５５［ｎ−１］（ＷＬ［ｎ−１］）の電位をＬレベルとすることによりトランジスタ５３ａ［ｎ−１］およびトランジスタ５３ｂ［ｎ−１］をオフとする。その他の動作は、時刻Ｔ０１乃至時刻Ｔ０６における動作と同様である。
図５に示す書き込み動作および図６に示す読み出し動作において、トランジスタ５３ａ［０］乃至トランジスタ５３ａ［ｎ−１］およびトランジスタ５３ｂ［０］乃至トランジスタ５３ｂ［ｎ−１］がオフの間は、容量素子５４ａ［０］乃至容量素子５４ａ［ｎ−１］および容量素子５４ｂ［０］乃至容量素子５４ｂ［ｎ−１］に書き込まれた撮像データは電力を消費せずに保持される。したがって、低消費電力の撮像装置１０を提供することができる。
＜電位生成回路＞
図７（Ａ）に、配線３６（ＶＨＨ）に印加する電位、および配線３５（ＶＬＬ）に印加する電位を生成するための回路７０の構成例を示す。回路７０は、トランジスタ７１と、トランジスタ７２と、トランジスタ７３と、トランジスタ７４とを有する。なお、トランジスタ７１およびトランジスタ７２はｐ−ｃｈ型トランジスタで、トランジスタ７３およびトランジスタ７４はｎ−ｃｈ型トランジスタである。
トランジスタ７１のソースまたはドレインの一方は、トランジスタ７２のソースまたはドレインの一方および配線３６（ＶＨＨ）と電気的に接続されている。また、トランジスタ７１のソースまたはドレインの他方は、配線７６（Ｈ）と電気的に接続されている。また、トランジスタ７２のソースまたはドレインの他方は、トランジスタ７３のソースまたはドレインの一方および配線７８（ＶＤＤ／２）と電気的に接続されている。また、トランジスタ７３のソースまたはドレインの他方は、トランジスタ７４のソースまたはドレインの一方および配線３５（ＶＬＬ）と電気的に接続されている。また、トランジスタ７４のソースまたはドレインの他方は、配線７７（Ｌ）と電気的に接続されている。
なお、配線７６（Ｈ）には、例えばＨレベル電位を印加することができる。また、配線７７（Ｌ）には、例えばＬレベル電位を印加することができる。また、配線７８（ＶＤＤ／２）には、例えば電位ＶＤＤ／２を印加することができる。
また、トランジスタ７２およびトランジスタ７４のゲートは、配線７５ａ（ＳＯａ）と電気的に接続されている。また、トランジスタ７１およびトランジスタ７３のゲートは、配線７５ｂ（ＳＯｂ）と電気的に接続されている。
配線７５ａ（ＳＯａ）にＨレベル電位が印加されている場合は、配線７５ｂ（ＳＯｂ）にＬレベル電位を印加することができる。この場合、配線３６（ＶＨＨ）の電位は配線７６（Ｈ）の電位（例えばＨレベル）となり、配線３５（ＶＬＬ）の電位は配線７７（Ｌ）の電位（例えばＬレベル）となる。つまり、回路３０はアクティブとなる。また、配線７５ａ（ＳＯａ）にＬレベル電位が印加されている場合は、配線７５ｂ（ＳＯｂ）にＨレベル電位を印加することができる。この場合、配線３６（ＶＨＨ）および配線３５（ＶＬＬ）の電位は配線７８（ＶＤＤ／２）の電位となる。つまり、回路３０は非アクティブとなる。
図６に示す読み出し動作では、回路３０と回路５０との間の撮像データの転送に連動して、配線３６（ＶＨＨ）および配線３５（ＶＬＬ）に印加する電位を変化させている。選択された配線５５（ＷＬ）の電位がＨレベルとなるタイミングと、Ｌレベルとなるタイミングとに連動して、配線３６（ＶＨＨ）および配線３５（ＶＬＬ）に印加する電位を変動することが好ましい。これにより、撮像装置１０の応答速度を低下させることなく、可能な限り長い期間回路３０を非アクティブ状態にすることができる。したがって、低消費電力の撮像装置１０を提供することができる。
なお、図５に示す書き込み動作においても、回路３０と回路５０との間の撮像データの転送に連動して、配線３６（ＶＨＨ）および配線３５（ＶＬＬ）に印加する電位を変化させることができる。これにより、撮像装置１０の消費電力をさらに低減することができる。
図７（Ｂ）は、回路７０の動作例を示すタイミングチャートである。該タイミングチャートは、配線５５（ＷＬ）、配線７５ａ（ＳＯａ）、配線７５ｂ（ＳＯｂ）、配線３６（ＶＨＨ）および配線３５（ＶＬＬ）の電位を示す。ここで、配線５５（ＷＬ）の電位がＨレベルとは、配線５５［０］（ＷＬ［０］）乃至配線５５［ｎ−１］（ＷＬ［ｎ−１］）のいずれか１本の配線にＨレベル電位が印加されたことを示す。また、配線５５（ＷＬ）の電位がＬレベルとは、配線５５［０］（ＷＬ［０］）乃至配線５５［ｎ−１］（ＷＬ［ｎ−１］）のすべてにＬレベル電位が印加されたことを示す。
配線７５ａ（ＳＯａ）の電位がＨレベルとなるタイミングは、配線５５（ＷＬ）の電位がＨレベルとなるタイミングよりも時間Ｔｄ１遅延し、配線７５ａ（ＳＯａ）の電位がＬレベルとなるタイミングは、配線５５（ＷＬ）の電位がＬレベルとなるタイミングよりも時間Ｔｄ２遅延している。時間Ｔｄ１は時間Ｔｄ２と同じでも、異なっていてもよい。
以上のように回路７０を動作させることで、回路５０が有するｎ個の回路５１のうちいずれか１個が選択状態になった後に、直ちに回路３０をアクティブ状態にすることができる。また、回路５０が有するｎ個の回路５１をすべて非選択状態にした後に、直ちに回路３０を非アクティブ状態にすることができる。
本実施の形態は撮像装置に限らず、他の半導体装置に適用することができる。例えば、記憶装置に本実施の形態を適用することができる。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、実施の形態１で示した回路２０、回路４０および回路５０の変形例について図面を用いて説明する。
＜書き込み・読み出し選択スイッチ＞
図８（Ａ）は、図２に示す回路２０が有するトランジスタ２１乃至トランジスタ２６をｐ−ｃｈ型とした構成である。必要に応じて、配線２７（Ｗｓｗ）、配線２８（Ｒｓｗ）および配線２９に印加する電位の大小関係を逆にすることなどにより、動作は図５および図６を参照することができる。なお、トランジスタ２１乃至トランジスタ２６のうち、一部のトランジスタをｐ−ｃｈ型に置き換えてもよい。
図８（Ｂ）は、図２に示す回路２０からトランジスタ２３およびトランジスタ２６を除いた構成である。このような構成とすることにより、撮像装置１０が有するトランジスタの数を減らすことができるので、撮像装置１０を小型化することができる。一方、図２に示す回路２０は、図８（Ｂ）に示す回路２０に比べて、読み出し動作の際、配線６３ａ（ＬＢＬ）および配線６３ｂ（ＬＢＬＢ）の負荷が小さいため、読み出し速度を速くすることができる。
＜ローカルプリチャージ回路＞
図９（Ａ）は、図２に示す回路４０が有するトランジスタ４１乃至トランジスタ４３をｐ−ｃｈ型とした構成である。必要に応じて、配線４４（ＰＣ）および配線４５（ＶＰＣ）に印加する電位の大小関係を逆にすることなどにより、動作は図５および図６を参照することができる。なお、トランジスタ４１乃至トランジスタ４３のうち、一部のトランジスタをｐ−ｃｈ型に置き換えてもよい。
図９（Ｂ）は、図２に示す回路４０からトランジスタ４２およびトランジスタ４３を除いた構成である。つまり、回路４０をトランジスタ４１単体の簡易回路イコライザー構成とすることができる。なお、配線６３ａ（ＬＢＬ）および配線６３ｂ（ＬＢＬＢ）のプリチャージは行わない。
図９（Ｃ）は、図２に示す回路４０からトランジスタ４１を除いた構成である。つまり、イコライザーとして機能するトランジスタ４１は省略してもよい。
回路４０を図９（Ｂ）または図９（Ｃ）に示す構成とすることにより、撮像装置１０が有するトランジスタの数を減らすことができる。これにより、撮像装置１０を小型化することができる。
＜長期記憶メモリ＞
図２に示す回路５０では、回路５２ａと回路５２ｂにより回路５１を構成しているが、図１０に示すように回路５１を、回路５２ａおよび回路５２ｂに示す構成の回路を１個だけ有する構成としてもよい。
回路５１は、トランジスタ５３と、容量素子５４とを有する。つまり、回路５０がｍ個（ｍは２以上の整数）の回路５１を有する場合、回路５０はトランジスタ５３と容量素子５４をそれぞれｍ個ずつ有する。なお、図１０ではトランジスタ５３はｎ−ｃｈ型トランジスタとしているが、ｐ−ｃｈ型トランジスタとしてもよい。
１個のトランジスタ５３のソースまたはドレインの一方は、１個の容量素子５４の一方の端子と電気的に接続されている。また、ｍ個のトランジスタ５３のソースまたはドレインの他方は、ローカルビット線としての機能を有する１本の配線６３ａ（ＬＢＬ）または配線６３ｂ（ＬＢＬＢ）と電気的に接続されている。また、ｍ個の容量素子５４の他方の端子は、１本の配線５６と電気的に接続されている。
また、１個のトランジスタ５３のゲートは、１本の配線５５（ＷＬ）と電気的に接続されている。つまり、配線５５（ＷＬ）はｍ本設けられている。
回路５０が有するトランジスタおよび容量素子の数が等しい場合、図１０に示す構成の回路５０では、図２に示す構成の回路５０の２倍の容量の撮像データを保持することができる。これにより、撮像装置１０が有するトランジスタの数を減らすことができるので、撮像装置１０を小型化することができる。一方、図２に示す構成の回路５０は、前述のように相補データを保持することができるので、撮像データの読み出し時に回路３０が撮像データを増幅することができる。これにより、回路５０が図２に示す構成の場合は、回路５０が図１０に示す構成の場合より読み出し速度を速くすることができる。
図１１（Ａ）、（Ｂ）は、図２に示す回路５０が有するトランジスタ５３ａおよびトランジスタ５３ｂにバックゲートを設けた構成である。図１１（Ａ）はバックゲートに定電位を印加する構成であり、しきい値電圧を制御することができる。また、図１１（Ｂ）はフロントゲートと同じ電位がバックゲートに印加される構成であり、オン電流を増加させることができる。
また、回路２０、回路３０および回路４０が有するトランジスタにバックゲートを設けてもよい。また、回路７０が有するトランジスタにバックゲートを設けてもよい。
図１２は、図２に示す構成の回路１６Ａにおいて、トランジスタ２１、トランジスタ２２、トランジスタ２４、トランジスタ２５、トランジスタ４１、トランジスタ４２、トランジスタ４３、トランジスタ５３ａおよびトランジスタ５３ｂをスイッチに置き換えた構成である。以上のトランジスタは、スイッチング機能を有していればトランジスタに限らず任意の素子を用いることができる。なお、トランジスタ２１、トランジスタ２２、トランジスタ２４、トランジスタ２５、トランジスタ４１、トランジスタ４２、トランジスタ４３、トランジスタ５３ａおよびトランジスタ５３ｂのうち一部をトランジスタとし、残りをスイッチング機能を有する他の素子としてもよい。また、回路１６Ｂにおいても、以上のトランジスタのすべてまたは一部をスイッチング機能を有する他の素子に置き換えてもよい。
なお、図２、図８乃至図１２に示す構成は、それぞれ任意に組み合わせることができる。
また、本実施の形態は撮像装置に限らず、他の半導体装置に適用することができる。例えば、記憶装置に本実施の形態を適用することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、図１に示す回路１６および回路１７の詳細なシステム構成例について、図面を用いて説明する。
なお、実施の形態１と同様に、１個の回路１６Ａまたは回路１６Ｂが有する回路５０は、ｎビットの撮像データを保持する機能を有するとする。
図１３は、図１に示す回路１６Ａ、回路１６Ｂ、回路１７Ａおよび回路１７Ｂのシステム構成例を示すブロック図である。撮像装置１０は回路１６Ａ、回路１６Ｂ、回路１７Ａおよび回路１７Ｂをそれぞれｊバンク分（ｊは自然数）だけ有する。
なお、ｊは例えば４、８、１６などの値をとることができる。
なお、バンクとは、領域８０に示すような回路１６Ａ、回路１６Ｂ、回路１７Ａおよび回路１７Ｂの組を表す。
１バンクあたり回路１７Ａと回路１７Ｂは１個ずつ設けられるので、撮像装置１０は回路１７Ａと回路１７Ｂをそれぞれｊ個ずつ有する。なお、１個の回路１７Ａは、１バンク分のすべての回路１６Ａと、ｎ本の配線５５（ＷＬ）により電気的に接続されている。また、１個の回路１７Ｂは、１バンク分のすべての回路１６Ｂと、ｎ本の配線５５（ＷＬ）により電気的に接続されている。
また、回路１６Ａおよび回路１６Ｂは、列ごとに配線６１ａ（ＷＢＬ）、配線６１ｂ（ＷＢＬＢ）、配線６２ａ（ＲＢＬ）および配線６２ｂ（ＲＢＬＢ）により互いに電気的に接続されている。また、ｊ個の回路１７Ａは、１本の配線８１Ａ（Ｗｓｗ＿ｅｎＡ）および１本の配線８２Ａ（Ｒｓｗ＿ｅｎＡ）により互いに電気的に接続されている。また、ｊ個の回路１７Ｂは、１本の配線８１Ｂ（Ｗｓｗ＿ｅｎＢ）および１本の配線８２Ｂ（Ｒｓｗ＿ｅｎＢ）により互いに電気的に接続されている。
また、１個の回路１７Ａには、１本の配線８３（ＢＳ）、１本の配線８４（ＢＳ＋）およびｎ本の配線８５（ＢＷ）が電気的に接続されている。また、１個の回路１７Ｂには、１本の配線８３（ＢＳ）、１本の配線８４（ＢＳ＋）およびｎ本の配線８５（ＢＷ）が電気的に接続されている。
なお、ｊバンク分の回路１６Ａ、回路１６Ｂ、回路１７Ａ、回路１７Ｂ、配線８３（ＢＳ）および配線８４（ＢＳ＋）を、＿０、＿１、＿ｊ−１などの符号を用いて区別する。また、ｎ本の配線８５（ＢＷ）を、［０］、［１］、［ｎ−１］などの符号を用いて区別する。
なお、１バンク分の回路１６Ａと回路１７Ａはｎ本の配線５５（ＷＬ）により電気的に接続されているので、配線５５（ＷＬ）は合計ｎ×ｊ本設けられている。これらを、＿０［０］、＿０［ｎ−１］、＿ｊ−１［０］、＿ｊ−１［ｎ−１］などの符号を用いて区別する。なお、回路１６Ｂと回路１７Ｂを電気的に接続している配線５５（ＷＬ）も同様の符号を用いて区別する。
配線８１Ａ（Ｗｓｗ＿ｅｎＡ）は、回路１６Ａが有する回路３０への撮像データの書き込み動作を制御し、配線８１Ｂ（Ｗｓｗ＿ｅｎＢ）は、回路１６Ｂが有する回路３０への撮像データの書き込み動作を制御する機能を有する。また、配線８２Ａ（Ｒｓｗ＿ｅｎＡ）は、回路１６Ａが有する回路３０への撮像データの読み出し動作を制御し、配線８２Ｂ（Ｒｓｗ＿ｅｎＢ）は、回路１６Ｂが有する回路３０への撮像データの読み出し動作を制御する機能を有する。例えば、回路１６Ａが有する回路３０に撮像データを書き込む場合は配線８１Ａ（Ｗｓｗ＿ｅｎＡ）の電位をＨレベル、配線８２Ａ（Ｒｓｗ＿ｅｎＡ）の電位をＬレベルとする。また、回路１６Ａが有する回路３０に転送された撮像データの読み出しを行う場合は配線８１Ａ（Ｗｓｗ＿ｅｎＡ）の電位をＬレベル、配線８２Ａ（Ｒｓｗ＿ｅｎＡ）の電位をＨレベルとする。
なお、配線８１Ｂ（Ｗｓｗ＿ｅｎＢ）および配線８２Ｂ（Ｒｓｗ＿ｅｎＢ）も、配線８１Ａ（Ｗｓｗ＿ｅｎＡ）および配線８２Ａ（Ｒｓｗ＿ｅｎＡ）と同様の論理で、回路１６Ｂが有する回路３０への撮像データの書き込み動作および読み出し動作を制御する機能を有する。
配線８３（ＢＳ）は、回路１６Ａまたは回路１６Ｂに含まれる回路２０が有するトランジスタのゲート電位を制御する機能を有する。
例えば、配線８３＿０（ＢＳ＿０）の電位をＨレベルとし、さらに配線８１Ａ（Ｗｓｗ＿ｅｎＡ）の電位をＨレベルとすることにより、回路１６Ａ＿０に含まれる配線２７（Ｗｓｗ）の電位がＨレベルとなる。これにより、回路１６Ａ＿０が有するトランジスタ２１およびトランジスタ２４がオンとなり、回路１６Ａ＿０は書き込み動作を行えるようになる。また、例えば配線８３＿０（ＢＳ＿０）の電位をＨレベルとし、さらに配線８２Ａ（Ｒｓｗ＿ｅｎＡ）の電位をＨレベルとすることにより、回路１６Ａ＿０に含まれる配線２８（Ｒｓｗ）の電位がＨレベルとなる。これにより、回路１６Ａ＿０が有するトランジスタ２２およびトランジスタ２５がオンとなり、回路１６Ａ＿０は読み出し動作を行えるようになる。
また、配線８４（ＢＳ＋）および配線８５（ＢＷ）は、配線５５（ＷＬ）を選択する機能を有する。配線８４（ＢＳ＋）はバンクを選択し、配線８５（ＢＷ）は、配線８４（ＢＳ＋）によって選択されたバンク内の配線５５（ＷＬ）のうちの１本を選択する。
例えば、配線８４＿０（ＢＳ＋＿０）および配線８５［０］（ＢＷ［０］）の電位をＨレベルとすることにより、配線５５＿０［０］（ＷＬ＿０［０］）の電位がＨレベルとなる。また、例えば配線８４＿ｊ−１（ＢＳ＋＿ｊ−１）および配線８５［ｎ−１］（ＢＷ［ｎ−１］）の電位をＨレベルとすることにより、配線５５＿ｊ−１［ｎ−１］（ＷＬ＿ｊ−１［ｎ−１］）の電位がＨレベルとなる。
なお、配線８１Ａ（Ｗｓｗ＿ｅｎＡ）、配線８１Ｂ（Ｗｓｗ＿ｅｎＢ）、配線８２Ａ（Ｒｓｗ＿ｅｎＡ）、配線８２Ｂ（Ｒｓｗ＿ｅｎＢ）、配線８３（ＢＳ）、配線８４（ＢＳ＋）および配線８５（ＢＷ）の論理は、必要に応じて、または適宜逆とすることができる。
＜動作例＞
次に、図１３に示すシステムの動作について、図１４および図１５に示すタイミングチャートを用いて詳細な説明を行う。
一般的に、回路５１のような構成の回路は書き込み速度および読み出し速度が遅く、回路３０のようなラッチ回路は書き込み速度および読み出し速度が速い。このため、回路１６Ａが有する回路５１への撮像データの書き込みが終了後に、次のバンクの回路１６Ａが有する回路３０および回路５１への撮像データの書き込みを始めると回路５１の書き込み速度が律速となる。また、回路１６Ａが有する回路３０からの撮像データの読み出しが終了後に、次のバンクの回路１６Ａが有する回路５１からの撮像データの読み出しを始めると回路５１の読み出し速度が律速となる。以上により、回路１６Ａが有する回路５１への撮像データの書き込みと、次のバンクの回路１６Ａが有する回路３０および回路５１への撮像データの書き込みを並行して行うことにより、図１３に示すシステム全体としての書き込み速度を高めることができる。また、回路１６Ａが有する回路５１からの撮像データの読み出しを、前のバンクの回路１６Ａが有する回路３０からの撮像データの読み出しと並行して行うことにより、図１３に示すシステム全体としての読み出し速度を高めることができる。
図１４および図１５に示すタイミングチャートについて、配線８１Ａ（Ｗｓｗ＿ｅｎＡ）、配線８２Ａ（Ｒｓｗ＿ｅｎＡ）、配線８３＿０（ＢＳ＿０）、配線８４＿０（ＢＳ＋＿０）、配線８３＿１（ＢＳ＿１）、配線８４＿１（ＢＳ＋＿１）、配線８３＿ｊ−１（ＢＳ＿ｊ−１）、配線８４＿ｊ−１（ＢＳ＋＿ｊ−１）、配線８５［０］（ＢＷ［０］）、配線８５［ｎ−１］（ＢＷ［ｎ−１］）、配線５５＿０［０］（ＷＬ＿０［０］）および配線５５＿ｊ−１［ｎ−１］（ＷＬ＿ｊ−１［ｎ−１］）の電位を示す。
なお、回路２０、回路３０、回路４０および回路５０は、１個の回路１６Ａにそれぞれ１個ずつ設けられ、また１個の回路１６Ｂにもそれぞれ１個ずつ設けられている。また、配線３５（ＶＬＬ）、配線３６（ＶＨＨ）および配線４４（ＰＣ）は１バンク分の回路１６Ａにそれぞれ１本ずつ設けられ、また１バンク分の回路１６Ｂにもそれぞれ１本ずつ設けられている。さらに、配線６３ａ（ＬＢＬ）および配線６３ｂ（ＬＢＬＢ）は１個の回路１６Ａにそれぞれ１本ずつ設けられ、また１個の回路１６Ｂにもそれぞれ１本ずつ設けられている。以上より、回路１６Ａおよび回路１６Ｂがｊバンク分だけ設けられる場合、回路２０、回路３０、回路４０、回路５０、配線３５（ＶＬＬ）、配線３６（ＶＨＨ）、配線４４（ＰＣ）、配線６３ａ（ＬＢＬ）および配線６３ｂ（ＬＢＬＢ）もそれぞれｊバンク分だけ設けられる。ｊバンク分の回路２０、回路３０、回路４０、回路５０、配線３５（ＶＬＬ）、配線３６（ＶＨＨ）、配線４４（ＰＣ）、配線６３ａ（ＬＢＬ）および配線６３ｂ（ＬＢＬＢ）を、回路１６Ａおよび回路１６Ｂと同様に＿０、＿１、＿ｊ−１などの符号を用いて区別する。
図１４は、図１３に示す回路１６Ａが書き込み動作を行う場合の、回路１７Ａと電気的に接続された配線の電位を示すタイミングチャートである。Ｔ０１乃至Ｔ０６では、回路５１＿０［０］、回路５１＿１［０］および回路５１＿２［０］に撮像データを書き込む。
なお、配線５５（ＷＬ）と回路５１は同数設けられる。つまり、配線５５（ＷＬ）がｎ×ｊ本設けられる場合、回路５１もｎ×ｊ個設けられる。ｎ×ｊ個の回路５１を、配線５５（ＷＬ）と同様に＿０［０］、＿０［ｎ−１］、＿ｊ−１［０］、＿ｊ−１［ｎ−１］などの符号を用いて区別する。
時刻Ｔ０１において、配線８４＿０（ＢＳ＋＿０）および配線８５［０］（ＢＷ［０］）の電位をＨレベルとする。これにより、配線５５＿０［０］（ＷＬ＿０［０］）の電位がＨレベルとなる。また、図１４には示していないが、配線３５＿０（ＶＬＬ＿０）の電位をＬレベル、配線３６＿０（ＶＨＨ＿０）の電位をＨレベルとすることにより、回路３０＿０をアクティブとする。
また、時刻Ｔ０１において配線８３＿０（ＢＳ＿０）の電位をＨレベルとし、時刻Ｔ０２において配線８１Ａ（Ｗｓｗ＿ｅｎＡ）の電位をＨレベルとする。これにより、回路２０＿０が有するトランジスタ２１およびトランジスタ２４がオンとなって配線６１ａ（ＷＢＬ）および配線６１ｂ（ＷＢＬＢ）から回路３０＿０に撮像データが書き込まれ、そして該撮像データの回路５１＿０［０］への書き込みが開始される。
時刻Ｔ０３において、配線８１Ａ（Ｗｓｗ＿ｅｎＡ）および配線８３＿０（ＢＳ＿０）の電位をＬレベルとする。配線８１Ａ（Ｗｓｗ＿ｅｎＡ）および配線８３＿０（ＢＳ＿０）の電位が両方ともＨレベルである場合のみ回路２０＿０が有するトランジスタ２１およびトランジスタ２４がオンとなるので、回路２０＿０が有するトランジスタ２１およびトランジスタ２４はオフとなる。これにより、配線６１ａ（ＷＢＬ）および配線６１ｂ（ＷＢＬＢ）から回路３０＿０への撮像データの書き込みが終了する。
なお、時刻Ｔ０３において、配線８４＿０（ＢＳ＋＿０）および配線８５［０］（ＢＷ［０］）の電位はＨレベルのままである。このため、時刻Ｔ０２乃至時刻Ｔ０３において回路３０＿０に書き込まれた撮像データは、引き続き回路５１＿０［０］に書きこまれる。
また、時刻Ｔ０３において、配線８４＿１（ＢＳ＋＿１）の電位をＨレベルとする。該動作と、配線８５［０］（ＢＷ［０］）の電位がＨレベルとなっていることにより、配線５５＿１［０］（ＷＬ＿１［０］）の電位がＨレベルとなる。なお、配線５５＿１［０］（ＷＬ＿１［０］）の電位は図１４に示していない。
また、図１４には示していないが、時刻Ｔ０３において、配線３５＿１（ＶＬＬ＿１）の電位をＬレベル、配線３６＿１（ＶＨＨ＿１）の電位をＨレベルとすることにより、回路３０＿１をアクティブとする。
また、時刻Ｔ０３において配線８３＿１（ＢＳ＿１）の電位をＨレベルとし、時刻Ｔ０４において配線８１Ａ（Ｗｓｗ＿ｅｎＡ）の電位をＨレベルとする。これにより、回路２０＿１が有するトランジスタ２１およびトランジスタ２４がオンとなって配線６１ａ（ＷＢＬ）および配線６１ｂ（ＷＢＬＢ）から回路３０＿１に撮像データが書き込まれ、そして該撮像データの回路５１＿１［０］への書き込みが開始される。
時刻Ｔ０５において、配線８１Ａ（Ｗｓｗ＿ｅｎＡ）および配線８３＿１（ＢＳ＿１）の電位をＬレベルとする。配線８１Ａ（Ｗｓｗ＿ｅｎＡ）および配線８３＿１（ＢＳ＿１）の電位が両方ともＨレベルである場合のみ回路２０＿１が有するトランジスタ２１およびトランジスタ２４がオンとなるので、回路２０＿１が有するトランジスタ２１およびトランジスタ２４はオフとなる。これにより、配線６１ａ（ＷＢＬ）および配線６１ｂ（ＷＢＬＢ）から回路３０＿１への撮像データの書き込みが終了する。
また、時刻Ｔ０５において、配線８４＿０（ＢＳ＋＿０）の電位をＬレベルとする。これにより、配線５５＿０［０］（ＷＬ＿０［０］）の電位がＬレベルとなり、回路５１＿０［０］への撮像データの書き込みが終了する。また、配線５５＿０［０］（ＷＬ＿０［０］）の電位をＬレベルとした後に、配線３５＿０（ＶＬＬ＿０）および配線３６＿０（ＶＨＨ＿０）の電位を”ＶＤＤ／２”とすることにより、回路３０＿０が非アクティブとなるので、消費電力を低減することができる。
なお、時刻Ｔ０５において、配線８４＿１（ＢＳ＋＿１）および配線８５［０］（ＢＷ［０］）の電位はＨレベルのままである。このため、時刻Ｔ０４乃至時刻Ｔ０５において回路３０＿１に書き込まれた撮像データは、引き続き回路５１＿１［０］に書きこまれる。
また、時刻Ｔ０５において、配線８４＿２（ＢＳ＋＿２）の電位をＨレベルとする。該動作と、配線８５［０］（ＢＷ［０］）の電位がＨレベルとなっていることにより、配線５５＿２［０］（ＷＬ＿２［０］）の電位がＨレベルとなる。なお、配線８４＿２（ＢＳ＋＿２）および配線５５＿２［０］（ＷＬ＿２［０］）の電位は図１４に示していない。
また、図１４には示していないが、時刻Ｔ０５において、配線３５＿２（ＶＬＬ＿２）の電位をＬレベル、配線３６＿２（ＶＨＨ＿２）の電位をＨレベルとすることにより、回路３０＿２をアクティブとする。
また、時刻Ｔ０５において配線８３＿２（ＢＳ＿２）の電位をＨレベルとし、時刻Ｔ０６において配線８１Ａ（Ｗｓｗ＿ｅｎＡ）の電位をＨレベルとする。これにより、回路２０＿２がアクティブとなって配線６１ａ（ＷＢＬ）および配線６１ｂ（ＷＢＬＢ）から回路３０＿２に撮像データが書き込まれ、そして該撮像データの回路５１＿２［０］への書き込みが開始される。
時刻Ｔ１１乃至時刻Ｔ１６では、回路５１＿ｊ−２［０］、回路５１＿ｊ−１［０］および回路５１＿０［１］に撮像データを書き込む。また、時刻Ｔ２１乃至時刻Ｔ２５では、回路５１＿ｊ−２［ｎ−１］および回路５１＿ｊ−１［ｎ−１］に撮像データを書き込む。以上に示すように、図１４に示す動作では、回路５１＿０［０］乃至回路５１＿ｊ−１［０］への撮像データの書き込みを行い、次に回路５１＿０［１］乃至回路５１＿ｊ−１［１］への撮像データの書き込みを行い、順に回路５１＿０［ｎ−１］乃至回路５１＿ｊ−１［ｎ−１］まで撮像データの書き込みを行う。以上が図１３に示す回路１６Ａにおける書き込み動作である。
なお、図１４では、回路３０への撮像データの書き込みが終了した後も、回路３０から回路５１への撮像データの書き込みは行われる。さらに、この際他のバンクの回路１６Ａが有する回路３０および回路５１への撮像データの書き込みも並行して行われる。例えば、時刻Ｔ０４乃至時刻Ｔ０５において、回路３０＿０への撮像データの書き込みは行われないが、回路３０＿０から回路５１＿０［０］への撮像データの書き込みは行われ、並行して回路３０＿１および回路５１＿１への撮像データの書き込みも行われる。つまり、複数のバンクの回路１６Ａが並行して書き込み動作を行う。
一般的に、回路５１のような構成の回路は書き込み速度が遅く、回路３０のようなラッチ回路は書き込み速度が速い。このため、回路１６Ａが有する回路５１への撮像データの書き込みが終了後に、次のバンクの回路１６Ａが有する回路３０および回路５１への撮像データの書き込みを始めると回路５１の書き込み速度が律速となる。このため、図１４に示すように、回路１６Ａが有する回路５１への撮像データの書き込みと、次のバンクの回路１６Ａが有する回路３０および回路５１への撮像データの書き込みを並行して行うことにより、図１３に示すシステム全体としての書き込み速度を高めることができる。
なお、図１４では、回路１６Ａが有する回路５１への撮像データの書き込みは、次のバンクの回路１６Ａが有する回路３０への撮像データの書き込みが終了するまでとしたが、同じバンクの回路１６Ａが有する回路３０への、次の撮像データの書き込みが行われるまでを限度に任意の時間だけ回路５１への撮像データの書き込みを行うことができる。例えば、回路５１＿０［０］への撮像データの書き込みは、例えば回路３０＿２への撮像データの書き込みが終了するまで続けてもよいし、回路３０＿ｊ−１への撮像データの書き込みが終了するまで続けてもよい。また、例えば回路５１＿１［１］への撮像データの書き込みは、例えば回路３０＿３への撮像データの書き込みが終了するまで続けてもよいし、回路３０＿０への撮像データの書き込みが終了するまで続けてもよい。
なお、例えば回路３０＿０への撮像データの書き込みが終了後、回路３０＿１への撮像データの書き込みが開始される前に回路５１＿０［０］への撮像データの書き込みを終了してもよい。例えば、回路３０＿０への撮像データの書き込みの終了と同時に、回路５１＿０［０］への撮像データの書き込みを終了してもよい。
図１５は、図１３に示す回路１６Ａが読み出し動作を行う場合の、回路１７Ａと電気的に接続された配線の電位を示すタイミングチャートである。Ｔ０１乃至Ｔ０６では、回路５１＿０［０］および回路５１＿１［０］に保持された撮像データを外部に読み出す。
時刻Ｔ０１において、配線８４＿０（ＢＳ＋＿０）および配線８５［０］（ＢＷ［０］）の電位をＨレベルとする。これにより、配線５５＿０［０］（ＷＬ＿０［０］）の電位がＨレベルとなる。
なお、時刻Ｔ０１において配線８４＿０（ＢＳ＋＿０）の電位をＨレベルとする前に、図１５には示していないが、配線４４＿０（ＰＣ＿０）の電位をＨレベルとしてその後配線４４＿０（ＰＣ＿０）の電位をＬレベルとすることにより、配線６３ａ＿０（ＬＢＬ＿０）および配線６３ｂ＿０（ＬＢＬＢ＿０）をプリチャージすることができる。これにより、回路５１＿０［０］に保持された撮像データを正しく回路３０＿０に転送できるようになる。
また、時刻Ｔ０１において配線５５＿０［０］（ＷＬ＿０［０］）の電位がＨレベルとなった後に、図１５には示していないが、配線３５＿０（ＶＬＬ＿０）の電位をＬレベル、配線３６＿０（ＶＨＨ＿０）の電位をＨレベルとする。これにより、回路３０＿０がアクティブとなり、回路５１＿０［０］に保持された撮像データが回路３０＿０に転送される。そして、回路３０＿０に転送された撮像データは増幅される。また、配線５５＿０［０］（ＷＬ＿０［０］）の電位がＨレベルであるので、増幅された撮像データは回路５１＿０［０］に再書き込みされる。
時刻Ｔ０２において、配線８３＿０（ＢＳ＿０）の電位をＨレベルとする。また、時刻Ｔ０３において、配線８２Ａ（Ｒｓｗ＿ｅｎＡ）の電位をＨレベルとする。これにより、回路２０＿０が有するトランジスタ２２およびトランジスタ２５がオンとなり、回路５１＿０［０］から回路３０＿０に転送された撮像データが回路２０＿０を介して読み出される。
また、時刻Ｔ０３において、配線８４＿１（ＢＳ＋＿１）の電位をＨレベルとする。該動作と、配線８５［０］（ＢＷ［０］）の電位がＨレベルとなっていることにより、配線５５＿１［０］（ＷＬ＿１［０］）の電位がＨレベルとなる。なお、配線５５＿１［０］（ＷＬ＿１［０］）の電位は図１５には示していない。
なお、時刻Ｔ０３において配線８４＿１（ＢＳ＋＿１）の電位をＨレベルとする前に、図１５には示していないが、配線４４＿１（ＰＣ＿１）の電位をＨレベルとしてその後配線４４＿１（ＰＣ＿１）の電位をＬレベルとすることにより、配線６３ａ＿１（ＬＢＬ＿１）および配線６３ｂ＿１（ＬＢＬＢ＿１）をプリチャージすることができる。これにより、回路５１＿１［０］に保持された撮像データを正しく回路３０＿１に転送できるようになる。
また、時刻Ｔ０３において配線５５＿１［０］（ＷＬ＿１［０］）の電位がＨレベルとなった後に、図１５には示していないが、配線３５＿１（ＶＬＬ＿１）の電位をＬレベル、配線３６＿１（ＶＨＨ＿１）の電位をＨレベルとする。これにより、回路３０＿１がアクティブとなり、回路５１＿１［０］に保持された撮像データが回路３０＿１に転送される。そして、回路３０＿１に転送された撮像データは増幅される。また、配線５５＿１［０］（ＷＬ＿１［０］）の電位がＨレベルであるので、増幅された撮像データは回路５１＿１［０］に再書き込みされる。
時刻Ｔ０４において、配線８２Ａ（Ｒｓｗ＿ｅｎＡ）および配線８３＿０（ＢＳ＿０）の電位をＬレベルとする。回路２０＿０は、配線８２Ａ（Ｒｓｗ＿ｅｎＡ）および配線８３＿０（ＢＳ＿０）の電位が両方ともＨレベルである場合のみアクティブとなるので、回路２０＿０が有するトランジスタ２２およびトランジスタ２５はオフとなる。これにより、回路３０＿０からの撮像データの読み出しが終了する。
また、時刻Ｔ０４において、配線８４＿０（ＢＳ＋＿０）の電位をＬレベルとすることにより、配線５５＿０［０］（ＷＬ＿０［０］）の電位がＬレベルとなる。これにより、回路３０＿０から回路５１＿０［０］への再書き込みが終了する。
なお、時刻Ｔ０４において配線５５＿０［０］（ＷＬ＿０［０］）の電位がＬレベルとなった後に、配線３５＿０（ＶＬＬ＿０）の電位および配線３６＿０（ＶＨＨ＿０）の電位をそれぞれ”ＶＤＤ／２”とする。これにより、回路３０＿０が非アクティブとなるので、消費電力を低減することができる。
また、時刻Ｔ０４において配線８３＿１（ＢＳ＿１）の電位をＨレベルとし、時刻Ｔ０５において配線８２Ａ（Ｒｓｗ＿ｅｎＡ）の電位をＨレベルとする。これにより、回路２０＿１が有するトランジスタ２２およびトランジスタ２５はオンとなり、回路５１＿１［０］から回路３０＿１に転送された撮像データが回路２０＿１を介して読み出される。
また、時刻Ｔ０５において、配線８４＿２（ＢＳ＋＿２）の電位をＨレベルとする。該動作と、配線８５［０］（ＢＷ［０］）の電位がＨレベルとなっていることにより、配線５５＿２［０］（ＷＬ＿２［０］）の電位がＨレベルとなる。なお、配線８４＿２（ＢＳ＋＿２）および配線５５＿２［０］（ＷＬ＿２［０］）の電位は図１５には示していない。
なお、時刻Ｔ０５において配線８４＿２（ＢＳ＋＿２）の電位をＨレベルとする前に、図１５には示していないが、配線４４＿２（ＰＣ＿２）の電位をＨレベルとしてその後配線４４＿２（ＰＣ＿２）の電位をＬレベルとすることにより、配線６３ａ＿２（ＬＢＬ＿２）および配線６３ｂ＿２（ＬＢＬＢ＿２）をプリチャージすることができる。これにより、回路５１＿２［０］に保持された撮像データを正しく回路３０＿２に転送できるようになる。
また、時刻Ｔ０５において配線５５＿２［０］（ＷＬ＿２［０］）の電位がＨレベルとなった後に、図１５には示していないが、配線３５＿２（ＶＬＬ＿２）の電位をＬレベル、配線３６＿２（ＶＨＨ＿２）の電位をＨレベルとする。これにより、回路３０＿２がアクティブとなり、回路５１＿２［０］に保持された撮像データが回路３０＿２に転送される。そして、回路３０＿２に転送された撮像データは増幅される。また、配線５５＿２［０］（ＷＬ＿２［０］）の電位がＨレベルであるので、増幅された撮像データは回路５１＿２［０］に再書き込みされる。
時刻Ｔ０６において、配線８２Ａ（Ｒｓｗ＿ｅｎＡ）および配線８３＿１（ＢＳ＿１）の電位をＬレベルとする。回路２０＿１は、配線８２Ａ（Ｒｓｗ＿ｅｎＡ）および配線８３＿１（ＢＳ＿１）の電位が両方ともＨレベルである場合のみアクティブとなるので、回路２０＿１が有するトランジスタ２２およびトランジスタ２５はオフとなる。これにより、回路３０＿１からの撮像データの読み出しが終了する。
また、時刻Ｔ０６において、配線８４＿１（ＢＳ＋＿１）の電位をＬレベルとすることにより、配線５５＿１［０］（ＷＬ＿１［０］）の電位がＬレベルとなる。これにより、回路３０＿１から回路５１＿１［０］への再書き込みが終了する。
なお、時刻Ｔ０６において配線５５＿１［０］（ＷＬ＿１［０］）の電位がＬレベルとなった後に、配線３５＿１（ＶＬＬ＿１）の電位および配線３６＿１（ＶＨＨ＿１）の電位をそれぞれ”ＶＤＤ／２”とする。これにより、回路３０＿１が非アクティブとなるので、消費電力を低減することができる。
時刻Ｔ１１乃至時刻Ｔ１６では、回路５１＿ｊ−２［０］、回路５１＿ｊ−１［０］および回路５１＿０［１］に保持された撮像データを外部に読み出す。また、時刻Ｔ２１乃至時刻Ｔ２４では、回路５１＿ｊ−２［ｎ−１］および回路５１＿ｊ−１［ｎ−１］に保持された撮像データを外部に読み出す。
以上に示すように、図１５に示す動作では、回路５１＿０［０］乃至回路５１＿ｊ−１［０］から撮像データを読み出し、次に回路５１＿０［１］乃至回路５１＿ｊ−１［１］から撮像データを読み出し、順に回路５１＿０［ｎ−１］乃至回路５１＿ｊ−１［ｎ−１］まで撮像データの読み出しを行う。以上が図１３に示す回路１６Ａにおける読み出し動作である。
なお、図１５では、回路１６Ａが有する回路３０が撮像データの読み出しを行っている最中に、他のバンクの回路１６Ａが有する回路５１が撮像データの読み出しを行う。例えば、時刻Ｔ０３乃至時刻Ｔ０４において、回路５１＿０［０］から回路３０＿０に転送された撮像データの読み出しと、回路５１＿１［０］に保持された撮像データの回路３０＿１への転送が並行して行われる。つまり、複数バンクの回路１６Ａが並行して読み出し動作を行っている。
一般的に、回路５１のような構成の回路は読み出し速度が遅く、回路３０のようなラッチ回路は読み出し速度が速い。このため、回路１６Ａが有する回路３０からの撮像データの読み出しが終了後に、次のバンクの回路１６Ａが有する回路５１からの撮像データの読み出しを始めると回路５１の読み出し速度が律速となる。このため、図１５に示すように、回路１６Ａが有する回路５１からの撮像データの読み出しを、前のバンクの回路１６Ａが有する回路３０からの撮像データの読み出しと並行して行うことにより、図１３に示すシステム全体としての読み出し速度を高めることができる。
なお、図１５では、回路１６Ａが有する回路５１からの撮像データの読み出しは、前のバンクの回路１６Ａが有する回路３０からの撮像データの読み出しを開始してから行ったが、同じバンクの回路１６Ａが有する回路３０が、前の撮像データの読み出しを行った後であれば任意の時間に回路５１から撮像データを読み出すことができる。例えば、回路５１＿ｊ−１［０］からの撮像データの読み出しは、例えば回路３０＿ｊ−３からの撮像データの読み出しと同時に開始してもよいし、回路３０＿０からの撮像データの読み出しと同時に開始してもよい。また、例えば回路５１＿１［１］からの撮像データの読み出しは、例えば回路３０＿ｊ−１からの撮像データの読み出しと同時に開始してもよいし、回路３０＿２からの撮像データの読み出しと同時に開始してもよい。
また、例えば回路５１＿１［０］からの撮像データの読み出しを、回路３０＿０からの撮像データの読み出し後に開始してもよい。例えば、回路５１＿１［０］からの撮像データの読み出しと、回路３０＿１からの撮像データの読み出しを同時に開始してもよい。
図１４に示す書き込み動作および図１５に示す読み出し動作について、配線５５＿ｋ［０］（ＷＬ＿ｋ［０］）乃至配線５５＿ｋ［ｎ−１］（ＷＬ＿ｋ［ｎ−１］）のすべての電位がＬレベルとなっている期間は、配線３５＿ｋ（ＶＬＬ＿ｋ）および配線３６＿ｋ（ＶＨＨ＿ｋ）の電位を”ＶＤＤ／２”とすることができる（ｋは０以上ｊ−１以下の整数）。これにより、書き込み動作および読み出し動作を行っていない回路３０＿ｋを非アクティブとすることができるため、消費電力を低減することができる。
なお、回路１６Ｂの書き込み動作および読み出し動作は、配線８１Ｂ（Ｗｓｗ＿ｅｎＢ）の電位が配線８１Ａ（Ｗｓｗ＿ｅｎＡ）の電位と同様の手順で変動し、配線８２Ｂ（Ｒｓｗ＿ｅｎＢ）の電位が配線８２Ａ（Ｒｓｗ＿ｅｎＡ）の電位と同様の手順で変動する。また、回路１７Ｂと電気的に接続された配線８３（ＢＳ）、配線８４（ＢＳ＋）、配線８５（ＢＷ）および配線５５（ＷＬ）の電位が図１４および図１５に示すように変動する。これ以外は、図１４に示す回路１６Ａの書き込み動作および図１５に示す回路１６Ａ読み出し動作と同様である。
また、本実施の形態は撮像装置に限らず、他の半導体装置に適用することができる。例えば、記憶装置に本実施の形態を適用することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体を有するトランジスタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のために一部の要素を拡大、縮小、または省略して図示している。
図１６（Ａ）は本発明の一態様のトランジスタ４０１の上面図である。また、図１６（Ａ）に示す一点鎖線Ｂ１−Ｂ２方向の断面が図１６（Ｂ）に相当する。また、図１６（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向の断面が図１８（Ａ）に相当する。なお、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ３−Ｂ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ４０１は、基板４１５と、絶縁膜４２０と、酸化物半導体膜４３０と、導電膜４４０と、導電膜４５０と、絶縁膜４６０と、導電膜４７０と、絶縁膜４７５と、絶縁膜４８０と、を有する。
絶縁膜４２０は基板４１５と接し、酸化物半導体膜４３０は絶縁膜４２０と接し、導電膜４４０および導電膜４５０は絶縁膜４２０および酸化物半導体膜４３０と接し、絶縁膜４６０は絶縁膜４２０、酸化物半導体膜４３０、導電膜４４０および導電膜４５０と接し、導電膜４７０は絶縁膜４６０と接し、絶縁膜４７５は絶縁膜４２０、導電膜４４０、導電膜４５０および導電膜４７０と接し、絶縁膜４８０は絶縁膜４７５と接する。
ここで、酸化物半導体膜４３０における、導電膜４４０と接する領域を領域５３１、導電膜４５０と接する領域を領域５３２、絶縁膜４６０と接する領域を領域５３３とする。
また、導電膜４４０および導電膜４５０は酸化物半導体膜４３０と電気的に接続されている。
導電膜４４０はソース電極、導電膜４５０はドレイン電極、絶縁膜４６０はゲート絶縁膜、導電膜４７０はゲート電極としての機能を有する。
また、図１６（Ｂ）に示す領域５３１はソース領域、領域５３２はドレイン領域、領域５３３はチャネル形成領域としての機能を有する。
また、導電膜４４０および導電膜４５０は単層で形成される例を図示しているが、二層以上の積層であってもよい。さらに、導電膜４７０は、導電膜４７１および導電膜４７２の二層で形成される例を図示しているが、一層または三層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。
なお、必要に応じて絶縁膜４８０に平坦化膜としての機能を付加してもよい。
また、本発明の一態様のトランジスタは、図１６（Ｃ）、（Ｄ）に示す構成であってもよい。図１６（Ｃ）はトランジスタ４０２の上面図である。また、図１６（Ｃ）に示す一点鎖線Ｃ１−Ｃ２方向の断面が図１６（Ｄ）に相当する。また、図１６（Ｃ）に示す一点鎖線Ｃ３−Ｃ４方向の断面は、図１８（Ｂ）に相当する。なお、一点鎖線Ｃ１−Ｃ２方向をチャネル長方向、一点鎖線Ｃ３−Ｃ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ４０２は、絶縁膜４６０の端部と導電膜４７０の端部を一致させない点が、トランジスタ４０１と異なる。トランジスタ４０２の構造は、導電膜４４０および導電膜４５０が絶縁膜４６０で広く覆われているため、導電膜４４０および導電膜４５０と、導電膜４７０の間の電気抵抗が高く、ゲートリーク電流の少ない特徴を有している。
トランジスタ４０１およびトランジスタ４０２は、導電膜４７０と導電膜４４０および導電膜４５０が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。当該構成では、酸化物半導体膜４３０にオフセット領域が形成されないため、オン電流の高いトランジスタを形成しやすい。
また、本発明の一態様のトランジスタは、図１６（Ｅ）、（Ｆ）に示す構成であってもよい。図１６（Ｅ）はトランジスタ４０３の上面図である。また、図１６（Ｅ）に示す一点鎖線Ｄ１−Ｄ２方向の断面が図１６（Ｆ）に相当する。また、図１６（Ｅ）に示す一点鎖線Ｄ３−Ｄ４方向の断面は、図１８（Ａ）に相当する。なお、一点鎖線Ｄ１−Ｄ２方向をチャネル長方向、一点鎖線Ｄ３−Ｄ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ４０３の絶縁膜４２０は基板４１５と接し、酸化物半導体膜４３０は絶縁膜４２０と接し、絶縁膜４６０は絶縁膜４２０および酸化物半導体膜４３０と接し、導電膜４７０は絶縁膜４６０と接し、絶縁膜４７５は絶縁膜４２０、酸化物半導体膜４３０および導電膜４７０と接し、絶縁膜４８０は絶縁膜４７５と接し、導電膜４４０および導電膜４５０は酸化物半導体膜４３０および絶縁膜４８０と接する。
絶縁膜４７５および絶縁膜４８０に開口部が設けられ、当該開口部を通じて導電膜４４０および導電膜４５０が酸化物半導体膜４３０と電気的に接続されている。
なお、必要に応じて導電膜４４０、導電膜４５０および絶縁膜４８０に接する絶縁膜（平坦化膜）などを有していてもよい。
また、酸化物半導体膜４３０において、絶縁膜４７５と接し、領域５３１と領域５３３に挟まれた領域を領域５３４とする。また、絶縁膜４７５と接し、領域５３２と領域５３３に挟まれた領域を領域５３５とする。
また、本発明の一態様のトランジスタは、図１７（Ａ）、（Ｂ）に示す構成であってもよい。図１７（Ａ）はトランジスタ４０４の上面図である。また、図１７（Ａ）に示す一点鎖線Ｅ１−Ｅ２方向の断面が図１７（Ｂ）に相当する。また、図１７（Ａ）に示す一点鎖線Ｅ３−Ｅ４方向の断面は、図１８（Ａ）に相当する。なお、一点鎖線Ｅ１−Ｅ２方向をチャネル長方向、一点鎖線Ｅ３−Ｅ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ４０４の絶縁膜４２０は基板４１５と接し、酸化物半導体膜４３０は絶縁膜４２０と接し、導電膜４４０および導電膜４５０は絶縁膜４２０および酸化物半導体膜４３０と接し、絶縁膜４６０は絶縁膜４２０および酸化物半導体膜４３０と接し、導電膜４７０は絶縁膜４６０と接し、絶縁膜４７５は絶縁膜４２０、酸化物半導体膜４３０、導電膜４４０、導電膜４５０および導電膜４７０と接し、絶縁膜４８０は絶縁膜４７５と接する。
トランジスタ４０４は、導電膜４４０および導電膜４５０が酸化物半導体膜４３０の端部を覆うように接している点が、トランジスタ４０３と異なる。
トランジスタ４０３およびトランジスタ４０４は導電膜４７０と、導電膜４４０および導電膜４５０が重なる領域を有さないセルフアライン構造である。セルフアライン構造のトランジスタはゲートと、ソースおよびドレインと、の寄生容量が極めて小さいため、高速動作用途に適している。
また、本発明の一態様のトランジスタは、図１７（Ｃ）、（Ｄ）に示す構成であってもよい。図１７（Ｃ）はトランジスタ４０５の上面図である。また、図１７（Ｃ）に示す一点鎖線Ｆ１−Ｆ２方向の断面が図１７（Ｄ）に相当する。また、図１７（Ｃ）に示す一点鎖線Ｆ３−Ｆ４方向の断面は、図１８（Ａ）に相当する。なお、一点鎖線Ｆ１−Ｆ２方向をチャネル長方向、一点鎖線Ｆ３−Ｆ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ４０５は、導電膜４４０が導電膜４４１と導電膜４４２の２層で形成され、導電膜４５０が導電膜４５１と導電膜４５２の２層で形成されている。また、絶縁膜４２０は基板４１５と接し、酸化物半導体膜４３０は絶縁膜４２０と接し、導電膜４４１および導電膜４５１は酸化物半導体膜４３０と接し、絶縁膜４６０は絶縁膜４２０、酸化物半導体膜４３０、導電膜４４１および導電膜４５１と接し、導電膜４７０は絶縁膜４６０と接し、絶縁膜４７５は絶縁膜４２０、導電膜４４１、導電膜４５１および導電膜４７０と接し、絶縁膜４８０は絶縁膜４７５と接し、導電膜４４２は導電膜４４１および絶縁膜４８０と接し、導電膜４５２は導電膜４５１および絶縁膜４８０と接する。
ここで、導電膜４４１および導電膜４５１は、酸化物半導体膜４３０の上面と接し、側面には接しない構成となっている。
なお、必要に応じて導電膜４４２、導電膜４５２および絶縁膜４８０に接する絶縁膜などを有していてもよい。
また、導電膜４４１および導電膜４５１が酸化物半導体膜４３０と電気的に接続されている。そして、導電膜４４２が導電膜４４１と、導電膜４５２が導電膜４５１とそれぞれ電気的に接続されている。
酸化物半導体膜４３０において、導電膜４４１と重なる領域がソース領域としての機能を有する領域５３１となり、導電膜４５１と重なる領域ドレイン領域としての機能を有する領域５３２となる。
また、本発明の一態様のトランジスタは、図１７（Ｅ）、（Ｆ）に示す構成であってもよい。図１７（Ｅ）はトランジスタ４０６の上面図である。また、図１７（Ｅ）に示す一点鎖線Ｇ１−Ｇ２方向の断面が図１７（Ｆ）に相当する。また、図１７（Ｅ）に示す一点鎖線Ｇ３−Ｇ４方向の断面は、図１８（Ａ）に相当する。なお、一点鎖線Ｇ１−Ｇ２方向をチャネル長方向、一点鎖線Ｇ３−Ｇ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ４０６は、導電膜４４０が導電膜４４１および導電膜４４２の２層で形成され、導電膜４５０が導電膜４５１および導電膜４５２の２層で形成されている点が、トランジスタ４０３と異なる。
トランジスタ４０５およびトランジスタ４０６の構成では、導電膜４４０および導電膜４５０が絶縁膜４２０と接しない構成であるため、絶縁膜４２０中の酸素が導電膜４４０および導電膜４５０に奪われにくくなり、絶縁膜４２０から酸化物半導体膜４３０中への酸素の供給を容易とすることができる。
なお、トランジスタ４０３、トランジスタ４０４およびトランジスタ４０６における領域５３４および領域５３５には、酸素欠損を形成し導電率を高めるための不純物を添加してもよい。酸化物半導体膜に酸素欠損を形成する不純物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該不純物の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
不純物元素として、上記元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体膜に含まれる酸素欠損と酸化物半導体膜中に残存または後から添加される水素の相互作用により、酸化物半導体膜の導電率を高くすることができる。
なお、不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導電体を形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体という。なお、酸化物導電体は酸化物半導体と同様に透光性を有する。
酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致していると推定される。このため、酸化物導電体膜とソースおよびドレインとしての機能を有する導電膜との接触はオーミック接触であり、酸化物導電体膜と、ソースおよびドレインとしての機能を有する導電膜と、の接触抵抗を低減することができる。
また、図１６乃至図１８におけるトランジスタ４０１乃至トランジスタ４０６では、酸化物半導体膜４３０が単層である例を図示したが、酸化物半導体膜４３０は積層であってもよい。図１９（Ａ）は酸化物半導体膜４３０の上面図であり、図１９（Ｂ）、（Ｃ）は、酸化物半導体膜４３０ａおよび酸化物半導体膜４３０ｂの二層構造を有する酸化物半導体膜４３０の断面図である。また、図１９（Ｄ）、（Ｅ）は、酸化物半導体膜４３０ａ、酸化物半導体膜４３０ｂおよび酸化物半導体膜４３０ｃの三層構造を有する酸化物半導体膜４３０の断面図である。
なお、酸化物半導体膜４３０ａおよび酸化物半導体膜４３０ｃは、チャネル領域を形成しないため絶縁膜と呼ぶこともできる。
酸化物半導体膜４３０ａ、酸化物半導体膜４３０ｂ、酸化物半導体膜４３０ｃには、それぞれ組成の異なる酸化物半導体膜などを用いることができる。
トランジスタ４０１乃至トランジスタ４０６の酸化物半導体膜４３０は、図１９（Ｂ）、（Ｃ）または図１９（Ｄ）、（Ｅ）に示す酸化物半導体膜４３０と入れ替えることができる。
また、本発明の一態様のトランジスタは、図２０乃至図２２に示す構成であってもよい。図２０（Ａ）、（Ｃ）、（Ｅ）および図２１（Ａ）、（Ｃ）、（Ｅ）はトランジスタ４０７乃至トランジスタ４１２の上面図である。また、図２０（Ａ）、（Ｃ）、（Ｅ）および図２１（Ａ）、（Ｃ）、（Ｅ）に示す一点鎖線Ｈ１−Ｈ２方向乃至Ｍ１−Ｍ２方向の断面が図２０（Ｂ）、（Ｄ）、（Ｆ）および図２１（Ｂ）、（Ｄ）、（Ｆ）に相当する。また、図２０（Ａ）、（Ｅ）および図２１（Ａ）、（Ｃ）、（Ｅ）に示す一点鎖線Ｈ３−Ｈ４およびＪ３−Ｊ４乃至Ｍ３−Ｍ４方向の断面が図２２（Ａ）に相当する。さらに、図２０（Ｃ）に示す一点鎖線Ｉ３−Ｉ４方向の断面が図２２（Ｂ）に相当する。なお、一点鎖線Ｈ１−Ｈ２方向乃至Ｍ１−Ｍ２方向をチャネル長方向、一点鎖線Ｈ３−Ｈ４方向乃至Ｍ３−Ｍ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ４０７およびトランジスタ４０８は、領域５３１および領域５３２において酸化物半導体膜４３０が二層（酸化物半導体膜４３０ａ、酸化物半導体膜４３０ｂ）である点、領域５３３において酸化物半導体膜４３０が三層（酸化物半導体膜４３０ａ、酸化物半導体膜４３０ｂ、酸化物半導体膜４３０ｃ）である点、および導電膜４４０および導電膜４５０と、絶縁膜４６０と、の間に酸化物半導体膜の一部（酸化物半導体膜４３０ｃ）が介在している点を除き、トランジスタ４０１およびトランジスタ４０２と同様の構成を有する。
トランジスタ４０９、トランジスタ４１０およびトランジスタ４１２は、領域５３１、領域５３２、領域５３４および領域５３５において酸化物半導体膜４３０が二層（酸化物半導体膜４３０ａ、酸化物半導体膜４３０ｂ）である点、領域５３３において酸化物半導体膜４３０が三層（酸化物半導体膜４３０ａ、酸化物半導体膜４３０ｂ、酸化物半導体膜４３０ｃ）である点を除き、トランジスタ４０３、トランジスタ４０４およびトランジスタ４０６と同様の構成を有する。
トランジスタ４１１は、領域５３１および領域５３２において酸化物半導体膜４３０が二層（酸化物半導体膜４３０ａ、酸化物半導体膜４３０ｂ）である点、領域５３３において酸化物半導体膜４３０が三層（酸化物半導体膜４３０ａ、酸化物半導体膜４３０ｂ、酸化物半導体膜４３０ｃ）である点、ならびに導電膜４４１および導電膜４５１と、絶縁膜４６０と、の間に酸化物半導体膜の一部（酸化物半導体膜４３０ｃ）が介在している点を除き、トランジスタ４０５と同様の構成を有する。
また、本発明の一態様のトランジスタは、図２３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）および図２４（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すトランジスタ４０１乃至トランジスタ４１２のチャネル長方向の断面図、ならびに図１８（Ｃ）に示すトランジスタ４０１乃至トランジスタ４０６のチャネル幅方向の断面図および図２２（Ｃ）に示すトランジスタ４０７乃至トランジスタ４１２のチャネル幅方向の断面図のように、酸化物半導体膜４３０と基板４１５との間に導電膜４７３を備えていてもよい。導電膜４７３を第２のゲート（バックゲートともいう）として用いることで、酸化物半導体膜４３０のチャネル形成領域は、導電膜４７０と導電膜４７３により電気的に取り囲まれる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。これにより、オン電流を増加させることができる。また、しきい値電圧の制御を行うことができる。なお、図２３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）および図２４（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電膜４７３の幅を酸化物半導体膜４３０よりも短くしてもよい。さらに、導電膜４７３の幅を導電膜４７０の幅よりも短くしてもよい。
オン電流を増加させるには、例えば、導電膜４７０と導電膜４７３を同電位とし、ダブルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導電膜４７０とは異なる定電位を導電膜４７３に供給すればよい。導電膜４７０と導電膜４７３を同電位とするには、例えば、図１８（Ｄ）および図２２（Ｄ）に示すように、導電膜４７０と導電膜４７３とをコンタクトホールを介して電気的に接続すればよい。
また、本発明の一態様のトランジスタは、図２５（Ａ）、（Ｂ）、（Ｃ）に示す構成とすることもできる。図２５（Ａ）は上面図である。また、図２５（Ｂ）は、図２５（Ａ）に示す一点鎖線Ｎ１−Ｎ２に対応する断面図である。また、図２５（Ｃ）は、図２５（Ａ）に示す一点鎖線Ｎ３−Ｎ４に対応する断面図である。なお、図２５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ４１３の絶縁膜４２０は基板４１５と接し、酸化物半導体膜４３０（酸化物半導体膜４３０ａ、酸化物半導体膜４３０ｂおよび酸化物半導体膜４３０ｃ）は絶縁膜４２０と接し、導電膜４４０および導電膜４５０は酸化物半導体膜４３０ｂと接し、絶縁膜４６０は酸化物半導体膜４３０ｃと接し、導電膜４７０は絶縁膜４６０と接し、絶縁膜４８０は絶縁膜４２０、導電膜４４０および導電膜４５０と接する。なお、酸化物半導体膜４３０ｃ、絶縁膜４６０および導電膜４７０は、絶縁膜４８０に設けられ、酸化物半導体膜４３０ｂに達する開口部に設けられている。
トランジスタ４１３の構成は、前述したその他のトランジスタの構成と比較して、導電膜４４０または導電膜４５０と、導電膜４７０と、が重なる領域が少ないため、寄生容量を小さくすることができる。したがって、トランジスタ４１３は、高速動作を必要とする回路の要素として適している。なお、トランジスタ４１３の上面は、図２５（Ｂ）、（Ｃ）に示すようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などを用いて平坦化することが好ましいが、平坦化しない構成とすることもできる。
また、本発明の一態様のトランジスタにおける導電膜４４０および導電膜４５０は、図２６（Ａ）に示す上面図のように酸化物半導体膜の幅（ＷＯＳ）よりも導電膜４４０および導電膜４５０の幅（ＷＳＤ）が長く形成されていてもよいし、図２６（Ｂ）に示す上面図のように短く形成されていてもよい。特に、ＷＯＳ≧ＷＳＤ（ＷＳＤはＷＯＳ以下）とすることで、ゲート電界が酸化物半導体膜４３０全体にかかりやすくなり、トランジスタの電気特性を向上させることができる。また、図２６（Ｃ）に示すように、導電膜４４０および導電膜４５０が酸化物半導体膜４３０と重なる領域のみに形成されていてもよい。
なお、図２６（Ａ）、（Ｂ）、（Ｃ）において、酸化物半導体膜４３０、導電膜４４０および導電膜４５０のみ図示している。
また、酸化物半導体膜４３０ａおよび酸化物半導体膜４３０ｂを有するトランジスタ、ならびに酸化物半導体膜４３０ａ、酸化物半導体膜４３０ｂおよび酸化物半導体膜４３０ｃを有するトランジスタにおいては、酸化物半導体膜４３０を構成する二層または三層の材料を適切に選択することで酸化物半導体膜４３０ｂに電流を流すことができる。酸化物半導体膜４３０ｂに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得ることができる。したがって、酸化物半導体膜４３０ｂを厚くすることでオン電流が向上する場合がある。
以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、実施の形態４に示したトランジスタの構成要素について詳細を説明する。
＜基板＞
基板４１５には、ガラス基板、石英基板、半導体基板、セラミックス基板、表面が絶縁処理された金属基板などを用いることができる。または、トランジスタやフォトダイオードが形成されたシリコン基板、および当該シリコン基板上に絶縁膜、配線、コンタクトプラグとして機能を有する導電体などが形成されたものを用いることができる。なお、シリコン基板にｐ−ｃｈ型のトランジスタを形成する場合は、ｎ−型の導電型を有するシリコン基板を用いることが好ましい。または、ｎ−型またはｉ型のシリコン層を有するＳＯＩ基板であってもよい。また、シリコン基板に設けるトランジスタがｐ−ｃｈ型である場合は、トランジスタを形成する面の面方位は、（１１０）面であるシリコン基板を用いることが好ましい。（１１０）面にｐ−ｃｈ型トランジスタを形成することで、移動度を高くすることができる。
＜下地絶縁膜＞
下地絶縁膜としての機能を有する絶縁膜４２０は、基板４１５に含まれる要素からの不純物の拡散を防止する役割を有するほか、酸化物半導体膜４３０に酸素を供給する役割を担うことができる。したがって、絶縁膜４２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、膜の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳ法にて、酸素原子に換算した酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。また、基板４１５が他のデバイスが形成された基板である場合、絶縁膜４２０は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ法などで平坦化処理を行うことが好ましい。
例えば、絶縁膜４２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であってもよい。
＜酸化物半導体膜＞
酸化物半導体膜４３０は、酸化物半導体膜４３０ａ、酸化物半導体膜４３０ｂおよび酸化物半導体膜４３０ｃを絶縁膜４２０側から順に積んだ三層構造とすることができる。
なお、酸化物半導体膜４３０が単層の場合は、本実施の形態に示す、酸化物半導体膜４３０ｂに相当する層を用いればよい。
また、酸化物半導体膜４３０が二層の場合は、酸化物半導体膜４３０ａに相当する層および酸化物半導体膜４３０ｂに相当する層を絶縁膜４２０側から順に積んだ積層を用いればよい。この構成の場合、酸化物半導体膜４３０ａと酸化物半導体膜４３０ｂとを入れ替えることもできる。
一例としては、酸化物半導体膜４３０ｂには、酸化物半導体膜４３０ａおよび酸化物半導体膜４３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。
このような構造において、導電膜４７０に電界を印加すると、酸化物半導体膜４３０のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体膜４３０ｂにチャネルが形成される。したがって、酸化物半導体膜４３０ｂは半導体として機能する領域を有するといえるが、酸化物半導体膜４３０ａおよび酸化物半導体膜４３０ｃは絶縁体または半絶縁体として機能する領域を有するともいえる。
また、酸化物半導体膜４３０ａ、酸化物半導体膜４３０ｂ、および酸化物半導体膜４３０ｃとして用いることのできる酸化物半導体は、少なくともＩｎもしくはＺｎを含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、またはＺｒなどがある。また、他のスタビライザーとしては、ランタノイドである、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕなどがある。
酸化物半導体膜４３０ａ、酸化物半導体膜４３０ｂおよび酸化物半導体膜４３０ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
＜ソース電極およびドレイン電極＞
ソース電極として作用する導電膜４４０およびドレイン電極として作用する導電膜４５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる。代表的には、特に酸素と結合しやすいＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。また、低抵抗のＣｕやＣｕ−Ｍｎなどの合金と上記材料との積層を用いてもよい。トランジスタ４０５、トランジスタ４０６、トランジスタ４１１、トランジスタ４１２においては、例えば、導電膜４４１および導電膜４５１にＷ、導電膜４４２および導電膜４５２にＴｉとＡｌとの積層膜などを用いることができる。
上記材料は酸化物半導体膜から酸素を引き抜く性質を有する。そのため、上記材料と接した酸化物半導体膜の一部の領域では酸化物半導体膜中の酸素が脱離し、酸素欠損が形成される。膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著にｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。
また、導電膜４４０および導電膜４５０にＷを用いる場合には、窒素をドーピングしてもよい。窒素をドーピングすることで酸素を引き抜く性質を適度に弱めることができ、ｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。また、導電膜４４０および導電膜４５０をｎ型の半導体層との積層とし、ｎ型の半導体層と酸化物半導体膜を接触させることによってもｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。ｎ型の半導体層としては、窒素が添加されたＩｎ−Ｇａ−Ｚｎ酸化物、酸化亜鉛、酸化インジウム、酸化スズ、酸化インジウムスズなどを用いることができる。
＜ゲート絶縁膜＞
ゲート絶縁膜として作用する絶縁膜４６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁膜４６０は上記材料の積層であってもよい。なお、絶縁膜４６０に、Ｌａ、Ｎ、Ｚｒなどを、不純物として含んでいてもよい。
また、絶縁膜４６０の積層構造の一例について説明する。絶縁膜４６０は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムおよび酸化アルミニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁膜４６０の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
また、酸化物半導体膜４３０と接する絶縁膜４２０および絶縁膜４６０は、窒素酸化物の放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁膜と酸化物半導体が接した場合、窒素酸化物に起因する準位密度が高くなることがある。絶縁膜４２０および絶縁膜４６０には、例えば、窒素酸化物の放出量の少ない酸化窒化シリコン膜または酸化窒化アルミニウム膜などの酸化物絶縁膜を用いることができる。
窒素酸化物の放出量の少ない酸化窒化シリコン膜は、ＴＤＳ法において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８／ｃｍ３以上５×１０１９／ｃｍ３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理による放出量とする。
絶縁膜４２０および絶縁膜４６０として、上記酸化物絶縁膜を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
＜ゲート電極＞
ゲート電極として作用する導電膜４７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕまたはＣｕ−Ｍｎなどの合金や上記材料とＣｕまたはＣｕ−Ｍｎなどの合金との積層を用いてもよい。本実施の形態では、導電膜４７１に窒化タンタル、導電膜４７２にタングステンを用いて導電膜４７０を形成する。
＜保護絶縁膜＞
保護絶縁膜としての機能を有する絶縁膜４７５には、水素を含む窒化シリコン膜または窒化アルミニウム膜などを用いることができる。実施の形態４に示したトランジスタ４０３、トランジスタ４０４、トランジスタ４０６、トランジスタ４０９、トランジスタ４１０、およびトランジスタ４１２では、絶縁膜４７５として水素を含む絶縁膜を用いることで酸化物半導体膜の一部をｎ型化することができる。また、窒化絶縁膜は水分などのブロッキング膜としての作用も有し、トランジスタの信頼性を向上させることができる。
また、絶縁膜４７５としては酸化アルミニウム膜を用いることもできる。特に、実施の形態４に示したトランジスタ４０１、トランジスタ４０２、トランジスタ４０５、トランジスタ４０７、トランジスタ４０８、およびトランジスタ４１１では絶縁膜４７５に酸化アルミニウム膜を用いることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、水素、水分などの不純物の酸化物半導体膜４３０への混入防止、酸素の酸化物半導体膜からの放出防止、絶縁膜４２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体膜中に拡散させることもできる。
また、絶縁膜４７５上には絶縁膜４８０が形成されていることが好ましい。当該絶縁膜には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該絶縁膜は上記材料の積層であってもよい。
ここで、絶縁膜４８０は絶縁膜４２０と同様に化学量論組成よりも多くの酸素を有することが好ましい。絶縁膜４８０から放出される酸素は絶縁膜４６０を経由して酸化物半導体膜４３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅が縮小するとオン電流が低下する。
本発明の一態様のトランジスタ４０７乃至トランジスタ４１２では、チャネルが形成される酸化物半導体膜４３０ｂを覆うように酸化物半導体膜４３０ｃが形成されており、チャネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。
また、本発明の一態様のトランジスタでは、前述したように酸化物半導体膜４３０のチャネル幅方向を電気的に取り囲むようにゲート電極（導電膜４７０）が形成されているため、酸化物半導体膜４３０に対しては上面に垂直な方向からのゲート電界に加えて、側面に垂直な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を高められる。
＜成膜方法＞
本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的にはスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などがある。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（アルゴン、或いは窒素など）をキャリアガスとして導入してもよい。例えば２種類以上の原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらないように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。あるいは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層を成膜し、後から導入される第２の原料ガスが第１の層上に吸着・反応する。つまり、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ層を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いることができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ層を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成してもよい。なお、Ｏ３ガスに変えてＡｒなどの不活性ガスでバブリングして得られたＨ２Ｏガスを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が好ましい。
酸化物半導体膜の成膜には、対向ターゲット式スパッタリング装置を用いることもできる。当該対向ターゲット式スパッタリング装置を用いた成膜法を、ＶＤＳＰ（ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ＳＰ）と呼ぶこともできる。
対向ターゲット式スパッタリング装置を用いて酸化物半導体膜を成膜することによって、酸化物半導体膜の成膜時におけるプラズマ損傷を低減することができる。そのため、膜中の酸素欠損を低減することができる。また、対向ターゲット式スパッタリング装置を用いることで低圧での成膜が可能となるため、成膜された酸化物半導体膜中の不純物濃度（例えば水素、希ガス（アルゴンなど）、水など）を低減させることができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体の材料について説明する。
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここで、酸化物半導体が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
まず、図２７（Ａ）、図２７（Ｂ）、および図２７（Ｃ）を用いて、本発明に係る酸化物半導体が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお、図２７には、酸素の原子数比については記載しない。また、酸化物半導体が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
図２７（Ａ）、図２７（Ｂ）、および図２７（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
図２７（Ａ）および図２７（Ｂ）では、本発明の一態様の酸化物半導体が有する、インジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
一例として、図２８に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図２８は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図２８に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍまたは亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図２８に示すように、インジウム、および酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、および酸素を有する（Ｍ，Ｚｎ）層が２となる。
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物半導体は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］および［Ｍ］に対し［Ｚｎ］が大きくなると、酸化物半導体が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。
ただし、酸化物半導体中において、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が非整数である場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構造とが混在する層状構造となる場合がある。
例えば、酸化物半導体をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
また、酸化物半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。
また、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍ及び亜鉛を有する酸化物半導体では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物半導体はインジウムの含有率が低い酸化物半導体と比較してキャリア移動度が高くなるためである。
一方、酸化物半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、およびその近傍値である原子数比（例えば図２７（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
従って、本発明の一態様の酸化物半導体は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図２７（Ａ）の領域Ａで示される原子数比を有することが好ましい。
また、図２７（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物半導体は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物半導体である。
なお、酸化物半導体が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図示する領域は、酸化物半導体が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
なお、上記酸化物半導体をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
なお、高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
続いて、該酸化物半導体を２層構造、または３層構造とした場合について述べる。酸化物半導体Ｓ１、酸化物半導体Ｓ２、および酸化物半導体Ｓ３の積層構造に接する絶縁体のバンド図と、酸化物半導体Ｓ２および酸化物半導体Ｓ３の積層構造に接する絶縁体のバンド図と、について、図２９を用いて説明する。
図２９（Ａ）は、絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図２９（Ｂ）は、絶縁体Ｉ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、及び絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
酸化物半導体Ｓ１、酸化物半導体Ｓ３は、酸化物半導体Ｓ２よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体Ｓ２の伝導帯下端のエネルギー準位と、酸化物半導体Ｓ１、酸化物半導体Ｓ３の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、酸化物半導体Ｓ１、酸化物半導体Ｓ３の電子親和力よりも、酸化物半導体Ｓ２の電子親和力が大きく、酸化物半導体Ｓ１、酸化物半導体Ｓ３の電子親和力と、酸化物半導体Ｓ２の電子親和力との差は、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
図２９（Ａ）、および図２９（Ｂ）に示すように、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド図を有するためには、酸化物半導体Ｓ１と酸化物半導体Ｓ２との界面、または酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物半導体Ｓ１と酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物半導体Ｓ２がＩｎ−Ｇａ−Ｚｎ酸化物半導体の場合、酸化物半導体Ｓ１、酸化物半導体Ｓ３として、Ｉｎ−Ｇａ−Ｚｎ酸化物半導体、Ｇａ−Ｚｎ酸化物半導体、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物半導体Ｓ２となる。酸化物半導体Ｓ１と酸化物半導体Ｓ２との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物半導体Ｓ１、酸化物半導体Ｓ３を設けることにより、トラップ準位を酸化物半導体Ｓ２より遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。
酸化物半導体Ｓ１、酸化物半導体Ｓ３は、酸化物半導体Ｓ２と比較して、導電率が十分に低い材料を用いる。このとき、酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ１との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面が、主にチャネル領域として機能する。例えば、酸化物半導体Ｓ１、酸化物半導体Ｓ３には、図２７（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物半導体を用いればよい。なお、図２７（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、またはその近傍値である原子数比を示している。
特に、酸化物半導体Ｓ２に領域Ａで示される原子数比の酸化物半導体を用いる場合、酸化物半導体Ｓ１および酸化物半導体Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である酸化物半導体を用いることが好ましい。また、酸化物半導体Ｓ３として、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である酸化物半導体を用いることが好適である。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体の材料について説明する。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図３０（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図３０（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図３０（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図３０（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図３０（Ｅ）に示す。図３０（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図３０（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図３０（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図３１（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
図３１（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
また、図３１（Ｂ）および図３１（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３１（Ｄ）および図３１（Ｅ）は、それぞれ図３１（Ｂ）および図３１（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図３１（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
図３１（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図３１（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図３２（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図３２（Ｂ）に示す。図３２（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図３２（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
図３２（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
図３３に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図３３（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図３３（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図３３（Ａ）および図３３（Ｂ）より、ａ−ｌｉｋｅ ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図３４は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図３４より、ａ−ｌｉｋｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図３４より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図３４より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
＜酸化物半導体のキャリア密度＞
次に、酸化物半導体のキャリア密度について、以下に説明を行う。
酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（ＶＯ）、または酸化物半導体中の不純物などが挙げられる。
酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶＯＨともいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
ここで、酸化物半導体をチャネル領域に用いるトランジスタを考える。
トランジスタのしきい値電圧のマイナスシフトの抑制、またはトランジスタのオフ電流の低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化物半導体のキャリア密度としては、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずかに高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩｄ−Ｖｇ特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる。
上述のキャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」と呼称してもよい。
実質的に真性の酸化物半導体のキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態８）
本実施の形態では、イメージセンサチップを収めたパッケージおよびモジュールの一例について説明する。当該イメージセンサチップには、本発明の一態様の撮像装置の構成を用いることができる。
図３５（Ａ）は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ６５０を固定するパッケージ基板６１０、カバーガラス６２０および両者を接着する接着剤６３０などを有する。
図３５（Ｂ）は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ６４０としたＢＧＡ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）の構成を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ ｇｒｉｄ ａｒｒａｙ）やＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）などであってもよい。
図３５（Ｃ）は、カバーガラス６２０および接着剤６３０の一部を省いて図示したパッケージの斜視図であり、図３５（Ｄ）は、当該パッケージの断面図である。パッケージ基板６１０上には電極パッド６６０が形成され、電極パッド６６０およびバンプ６４０はスルーホール６８０およびランド６８５を介して電気的に接続されている。電極パッド６６０は、イメージセンサチップ６５０が有する電極とワイヤ６７０によって電気的に接続されている。
また、図３６（Ａ）は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ６５１を固定するパッケージ基板６１１、レンズカバー６２１、およびレンズ６３５などを有する。また、パッケージ基板６１１およびイメージセンサチップ６５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ６９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）としての構成を有している。
図３６（Ｂ）は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板６１１の下面および４側面には、実装用のランド６４１が設けられるＱＦＮ（Ｑｕａｄ ｆｌａｔ ｎｏ− ｌｅａｄ ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ ｆｌａｔ ｐａｃｋａｇｅ）や前述したＢＧＡなどであってもよい。
図３６（Ｃ）は、レンズカバー６２１およびレンズ６３５の一部を省いて図示したモジュールの斜視図であり、図３６（Ｄ）は、当該カメラモジュールの断面図である。ランド６４１の一部は電極パッド６６１として利用され、電極パッド６６１はイメージセンサチップ６５１およびＩＣチップ６９０が有する電極とワイヤ６７１によって電気的に接続されている。
イメージセンサチップを上述したような形態のパッケージに収めることで実装が容易になり、様々な半導体装置、電子機器に組み込むことができる。
なお、本実施の形態は撮像装置に限らず、他の半導体装置に適用することができる。例えば、記憶装置に本実施の形態を適用することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態９）
本実施の形態では、本発明の一態様に係る撮像装置を適用できる電子機器の一例について説明する。
本発明の一態様に係る撮像装置、および当該撮像装置を含む半導体装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤーなど）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３７に示す。
図３７（Ａ）は監視カメラであり、筐体７０１、レンズ７０２、支持部７０３などを有する。当該監視カメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。
図３７（Ｂ）はビデオカメラであり、第１筐体７１１、第２筐体７１２、表示部７１３、操作キー７１４、レンズ７１５、接続部７１６などを有する。操作キー７１４およびレンズ７１５は第１筐体７１１に設けられており、表示部７１３は第２筐体７１２に設けられている。当該ビデオカメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
図３７（Ｃ）は携帯データ端末であり、筐体７２１、表示部７２２、カメラ７２３などを有する。表示部７２２が有するタッチパネル機能により情報の入出力を行うことができる。当該携帯データ端末における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
図３７（Ｄ）は腕時計型の情報端末であり、筐体７３１、表示部７３２、リストバンド７３３、操作用のボタン７３４、竜頭７３５、カメラ７３６などを有する。表示部７３２はタッチパネルとなっていてもよい。当該情報端末における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
図３７（Ｅ）は携帯型ゲーム機であり、筐体７４１、筐体７４２、表示部７４３、表示部７４４、マイク７４５、スピーカー７４６、操作キー７４７、スタイラス７４８、カメラ７４９などを有する。なお、図３７（Ｅ）に示した携帯型ゲーム機は、２つの表示部７４３と表示部７４４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。当該携帯型ゲーム機における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
図３７（Ｆ）は検査装置であり、筐体７５１、センサ７５２などを有する。該検査装置は、例えばベルトコンベア７５３に配置された商品７５４に発生したキズを検出することができる。センサ７５２として本発明の一態様の撮像装置を用いることができる。
なお、本発明の一態様の撮像装置を具備していれば、上記で示した電子機器に特に限定されない。
また、本実施の形態で示した電子機器は、本発明の一態様の撮像装置を具備していなくても、本発明の一態様の半導体装置を具備していればよい。例えば、本実施の形態で示した電子機器は、本発明の一態様の記憶装置を具備していればよい。また、本発明の一態様の半導体装置を具備していれば、上記で示した電子機器に特に限定されない。
本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
１０ 撮像装置
１１ 画素
１２ 画素アレイ
１３ 回路
１４ 回路
１５ 回路
１６ 回路
１６Ａ 回路
１６Ｂ 回路
１７ 回路
１７Ａ 回路
１７Ｂ 回路
２０ 回路
２１ トランジスタ
２２ トランジスタ
２３ トランジスタ
２４ トランジスタ
２５ トランジスタ
２６ トランジスタ
２７ 配線
２８ 配線
２９ 配線
３０ 回路
３１ トランジスタ
３２ トランジスタ
３３ トランジスタ
３４ トランジスタ
３５ 配線
３６ 配線
４０ 回路
４１ トランジスタ
４２ トランジスタ
４３ トランジスタ
４４ 配線
４５ 配線
５０ 回路
５１ 回路
５２ａ 回路
５２ｂ 回路
５３ トランジスタ
５３ａ トランジスタ
５３ｂ トランジスタ
５４ 容量素子
５４ａ 容量素子
５４ｂ 容量素子
５５ 配線
５６ 配線
６１ａ 配線
６１ｂ 配線
６２ａ 配線
６２ｂ 配線
６３ａ 配線
６３ｂ 配線
７０ 回路
７１ トランジスタ
７２ トランジスタ
７３ トランジスタ
７４ トランジスタ
７５ａ 配線
７５ｂ 配線
７６ 配線
７７ 配線
７８ 配線
８０ 領域
８１Ａ 配線
８１Ｂ 配線
８２ 配線
８２Ａ 配線
８２Ｂ 配線
８３ 配線
８４ 配線
８５ 配線
４０１ トランジスタ
４０２ トランジスタ
４０３ トランジスタ
４０４ トランジスタ
４０５ トランジスタ
４０６ トランジスタ
４０７ トランジスタ
４０８ トランジスタ
４０９ トランジスタ
４１０ トランジスタ
４１１ トランジスタ
４１２ トランジスタ
４１３ トランジスタ
４１５ 基板
４２０ 絶縁膜
４３０ 酸化物半導体膜
４３０ａ 酸化物半導体膜
４３０ｂ 酸化物半導体膜
４３０ｃ 酸化物半導体膜
４４０ 導電膜
４４１ 導電膜
４４２ 導電膜
４５０ 導電膜
４５１ 導電膜
４５２ 導電膜
４６０ 絶縁膜
４７０ 導電膜
４７１ 導電膜
４７２ 導電膜
４７３ 導電膜
４７５ 絶縁膜
４８０ 絶縁膜
５３１ 領域
５３２ 領域
５３３ 領域
５３４ 領域
５３５ 領域
６１０ パッケージ基板
６１１ パッケージ基板
６２０ カバーガラス
６２１ レンズカバー
６３０ 接着剤
６３５ レンズ
６４０ バンプ
６４１ ランド
６５０ イメージセンサチップ
６５１ イメージセンサチップ
６６０ 電極パッド
６６１ 電極パッド
６７０ ワイヤ
６７１ ワイヤ
６８０ スルーホール
６８５ ランド
６９０ ＩＣチップ
７０１ 筐体
７０２ レンズ
７０３ 支持部
７１１ 筐体
７１２ 筐体
７１３ 表示部
７１４ 操作キー
７１５ レンズ
７１６ 接続部
７２１ 筐体
７２２ 表示部
７２３ カメラ
７３１ 筐体
７３２ 表示部
７３３ リストバンド
７３４ ボタン
７３５ 竜頭
７３６ カメラ
７４１ 筐体
７４２ 筐体
７４３ 表示部
７４４ 表示部
７４５ マイク
７４６ スピーカー
７４７ 操作キー
７４８ スタイラス
７４９ カメラ
７５１ 筐体
７５２ センサ
７５３ ベルトコンベア
７５４ 商品

Claims (7)

  1. 第１の回路と、
    第１の配線と、第２の配線と、第３の配線と、第４の配線と、第５の配線と、第６の配線と、を有し、
    前記第１の回路は、第１のモードまたは第２のモードで動作し、
    前記第１の回路は、第２の回路と、第３の回路と、第４の回路と、第５の回路と、を有し、
    前記第５の回路は、ｎ個（ｎは２以上の整数）の第６の回路を有し、
    前記第２の回路は、前記第３の回路と、前記第５の配線および前記第６の配線により電気的に接続され、
    前記第３の回路は、前記第４の回路と、前記第５の配線および前記第６の配線により電気的に接続され、
    前記第４の回路は、前記第５の回路と、前記第５の配線および前記第６の配線により電気的に接続され、
    前記第２の回路は、前記第１の回路が前記第１のモードで動作する場合は、前記第１の配線のデータを前記第５の配線に転送し、前記第２の配線のデータを前記第６の配線に転送する機能を有し、
    前記第２の回路は、前記第１の回路が前記第２のモードで動作する場合は、前記第５の配線のデータに対応する信号を前記第３の配線に出力し、前記第６の配線のデータに対応する信号を前記第４の配線に出力する機能を有し、
    前記第３の回路は、１ビットの相補データを記憶する機能を有し、
    前記第３の回路は、前記第１の回路が前記第１のモードで動作する場合は、前記第３の回路に記憶された前記相補データを前記第６の回路に書き込む機能を有し、
    前記第３の回路は、前記第１の回路が前記第２のモードで動作する場合は、前記第６の回路から転送された前記相補データを増幅する機能を有し、
    前記第４の回路は、前記第５の配線および前記第６の配線をプリチャージする機能を有し、
    前記第６の回路は、前記第３の回路から書き込まれた１ビットの相補データを保持する機能を有することを特徴とする半導体装置。
  2. 請求項１において、
    前記第２の回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、を有し、
    前記第１のトランジスタのソースまたはドレインの一方は、前記第１の配線と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は、前記第５の配線と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの一方は、前記第３の配線と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの他方は、前記第６のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの一方は、前記第２の配線と電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの他方は、前記第６の配線と電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの他方は、前記第６のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソースまたはドレインの一方は、前記第４の配線と電気的に接続され、
    前記第５のトランジスタのソースまたはドレインの他方は、前記第６のトランジスタのソースまたはドレインの他方と電気的に接続されていることを特徴とする半導体装置。
  3. 請求項１または２において、
    前記第３の回路は、ラッチ回路を有することを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか一項において、
    前記第６の回路は、第７のトランジスタと、第８のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、
    前記第７のトランジスタのソースまたはドレインの一方は、前記第５の配線と電気的に接続され、
    前記第７のトランジスタのソースまたはドレインの他方は、前記第１の容量素子の一方の端子と電気的に接続され、
    前記第８のトランジスタのソースまたはドレインの一方は、前記第６の配線と電気的に接続され、
    前記第８のトランジスタのソースまたはドレインの他方は、前記第２の容量素子の一方の端子と電気的に接続され、
    前記第１の容量素子の他方の端子は、前記第２の容量素子の他方の端子と電気的に接続され、
    前記第７のトランジスタおよび前記第８のトランジスタは、活性層に酸化物半導体を有することを特徴とする半導体装置。
  5. 請求項４において、
    前記酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することを特徴とする半導体装置。
  6. 請求項１乃至５のいずれか一項において、
    前記第５の回路は、前記第２の回路、前記第３の回路、および前記第４の回路のそれぞれと、重なる領域を有することを特徴とする半導体装置。
  7. 請求項１乃至６のいずれか一項に記載の半導体装置と、
    表示装置と、
    を有することを特徴とする電子機器。
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