KR102087443B1

KR102087443B1 - 반도체 장치 및 그 구동 방법

Info

Publication number: KR102087443B1
Application number: KR1020130051102A
Authority: KR
Inventors: 다츠야 오누키; 와타루 우에스기
Original assignee: 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date: 2012-05-11
Filing date: 2013-05-07
Publication date: 2020-03-10
Anticipated expiration: 2033-05-07
Also published as: JP6109637B2; JP2017120682A; JP2014160526A; US20130301331A1; US9299432B2; JP6285589B2; US9640255B2; US20160284407A1; KR20130126494A

Abstract

본 발명은 고속 동작이 가능하고 소비 전력을 저감시킬 수 있는 휘발성 메모리를 갖는 반도체 장치를 제공한다.
예를 들어, 제 1 데이터 유지부 및 제 2 데이터 유지부가 제공된 SRAM과, 제 3 데이터 유지부 및 제 4 데이터 유지부가 제공된 비휘발성 메모리를 갖고, 제 1 데이터 유지부는 트랜지스터를 통하여 제 4 데이터 유지부에 전기적으로 접속되고, 제 2 데이터 유지부는 트랜지스터를 통하여 제 3 데이터 유지부에 전기적으로 접속되고, SRAM가 데이터를 유지하는 기간에는 상기 트랜지스터를 온 상태로 하여, SRAM과 비휘발성 메모리의 양쪽 모두에서 데이터를 유지하고, 전력 공급을 정지하기 전에 상기 트랜지스터를 오프 상태로 하여 데이터를 비휘발화한다.

Description

반도체 장치 및 그 구동 방법{SEMICONDUCTOR DEVICE AND DRIVING METHOD OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치와 그 구동 방법에 관한 것이다. 본 명세서에서 반도체 장치란, 반도체 소자 자체 또는 반도체 소자를 포함한 것을 말하며 이러한 반도체 소자로서 트랜지스터를 예로 들 수 있다. 따라서, 액정 표시 장치나 기억 장치 등도 반도체 장치의 범주에 포함된다.

휘발성 메모리의 일종으로서 SRAM(Static Random Access Memory)가 널리 알려져 있다. 또한, 예를 들어 특허문헌 1에는 SRAM의 데이터를 외부의 문맥 유지부에 유지시킴으로써 소비 전력을 저감시키고 기동 시간의 단축을 도모할 수 있는 반도체 집적 회로가 개시(開示)되어 있다.

한편, 근년에 들어 반도체 특성을 나타내는 금속 산화물(이하, 산화물 반도체라고 부름)이 주목을 받고 있다. 산화물 반도체는 트랜지스터에 적용될 수 있다(특허문헌 2 및 특허문헌 3 참조).

일본국 특개2007-108402호 공보 일본국 특개2007-123861호 공보 일본국 특개2007-096055호 공보

본 발명의 일 형태는 오프 전류가 작은 트랜지스터에 전기적으로 접속된 데이터 유지부와, 상기 데이터 유지부에 전기적으로 접속된 휘발성 메모리(예를 들어 SRAM)를 갖는 기억 장치(반도체 장치)를 제공하는 것을 과제로 한다.

또한, 본 발명의 일 형태는 상기 기억 장치(반도체 장치)의 구동 방법으로, 상기 기억 장치(반도체 장치)가 갖는 휘발성 메모리(예를 들어 SRAM)를 고속으로 동작시킬 수 있는 구동 방법을 제공하는 것을 과제로 한다. 또한, 본 발명의 일 형태는 상기 기억 장치(반도체 장치)의 구동 방법으로, 전력의 공급이 정지되기 직전에 수행하는 유지 동작시의 소비 전력이 저감된 구동 방법을 제공하는 것을 과제로 한다.

본 발명의 일 형태는 휘발성 메모리의 데이터 유지부가 트랜지스터를 통하여 비휘발성 메모리의 데이터 유지부에 전기적으로 접속된 반도체 장치이다. 이와 같은 반도체 장치를 구동함에 있어서, 휘발성 메모리에 데이터를 기록할 때는 상기 트랜지스터를 오프 상태로 한다. 이로써 휘발성 메모리에 대한 기록 동작을 고속으로 수행할 수 있다. 또한, 휘발성 메모리가 데이터를 유지하는 기간에는 상기 트랜지스터를 온 상태로 하여 휘발성 메모리와 비휘발성 메모리 양쪽 모두에서 데이터를 유지하고, 전력의 공급을 정지하기 전에 상기 트랜지스터를 오프 상태로 하여 데이터를 비휘발화한다. 전력을 공급할지 여부는 소자마다 또는 블록마다 선택한다.

본 발명의 일 형태는 제 1 데이터 유지부 및 제 2 데이터 유지부가 제공된 제 1 메모리와, 제 3 데이터 유지부 및 제 4 데이터 유지부가 제공된 제 2 메모리를 갖고, 상기 제 1 데이터 유지부는 제 1 트랜지스터를 통하여 비트선에 전기적으로 접속되고, 상기 제 2 데이터 유지부는 제 2 트랜지스터를 통하여 반전 비트선에 전기적으로 접속되고, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터에는 제 1 워드선이 전기적으로 접속되고, 상기 제 3 데이터 유지부는 제 3 트랜지스터를 통하여 상기 제 2 데이터 유지부에 전기적으로 접속되고, 상기 제 4 데이터 유지부는 제 4 트랜지스터를 통하여 상기 제 1 데이터 유지부에 전기적으로 접속되고, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터에는 제 2 워드선이 전기적으로 접속되고, 상기 제 3 데이터 유지부 및 상기 제 4 데이터 유지부는 각각 다른 2개의 커패시터의 한쪽 전극에 전기적으로 접속되고, 상기 2개의 커패시터의 다른 쪽 전극은 저전위 전원선에 전기적으로 접속되어 있는 기억 소자를 갖고, 복수의 상기 기억 소자가 매트릭스 형태로 배치되고, 상기 제 1 메모리로의 전력의 공급이 정지되기 직전에 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터를 오프 상태로 하는 수단을 갖는 것을 특징으로 하는 반도체 장치이다.

본 발명의 일 형태는 상기 반도체 장치의 구동 방법으로, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터를 온 상태로 하는 것과 동시에 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터를 오프 상태로 하고, 상기 제 1 데이터 유지부 및 상기 제 2 데이터 유지부에 상기 비트선 및 상기 반전 비트선으로부터의 데이터를 기억하고, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터를 오프 상태로 하는 것과 동시에 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터를 온 상태로 하고, 상기 제 1 데이터 유지부 및 상기 제 2 데이터 유지부의 데이터를 상기 제 4 데이터 유지부 및 상기 제 3 데이터 유지부에 기억시키는 반도체 장치의 구동 방법이다.

오프 전류가 작은 트랜지스터에 접속된 데이터 유지부와, 상기 데이터 유지부에 접속된 휘발성 메모리를 갖는 기억 장치(반도체 장치)를 실현할 수 있다.

상기 기억 장치(반도체 장치)를 고속으로 동작시킬 수 있다. 또한, 상기 기억 장치(반도체 장치)에서 휘발성 메모리로의 전력의 공급이 정지되기 직전에 수행하는 유지 동작시의 소비 전력을 저감시킬 수 있다.

도 1은 본 발명의 일 형태인 반도체 장치에 대하여 설명하기 위한 블록도.
도 2는 본 발명의 일 형태인 반도체 장치에 대하여 설명하기 위한 회로도.
도 3a 및 도 3b는 본 발명의 일 형태인 반도체 장치에 대하여 설명하기 위한 단면도.
도 4는 본 발명의 일 형태인 반도체 장치에 대하여 설명하기 위한 단면도.
도 5는 본 발명의 일 형태인 반도체 장치에 대하여 설명하기 위한 회로도.
도 6은 본 발명의 일 형태인 반도체 장치에 대하여 설명하기 위한 회로도.
도 7a 내지 도 7f는 전자 기기의 일례를 도시한 도면.

이하에서 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 아니하며 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 당업자이면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 기재된 실시형태의 내용에 한정하여 해석되는 것은 아니다.

(실시형태 1)

본 실시형태에서는 본 발명의 일 형태인 반도체 장치와 그 구동 방법에 대하여 설명한다.

도 1은 본 발명의 일 형태인 반도체 장치로서 기억 장치(100)를 도시한 것이다. 도 1에 도시된 기억 장치(100)는 기억 소자부(102), 제 1 구동 회로(104), 및 제 2 구동 회로(106)를 갖는다.

기억 소자부(102)에는 복수의 기억 소자(108)가 매트릭스 형태로 배치되어 있다. 도 1에 도시된 예에서는 기억 소자부(102)에 기억 소자(108)가 5행 6열로 배치되어 있다.

제 1 구동 회로(104) 및 제 2 구동 회로(106)는 기억 소자(108)로의 신호 공급을 제어하며 판독시에는 기억 소자(108)로부터의 신호를 취득한다. 예를 들어, 제 1 구동 회로(104)를 워드선 구동 회로로 하고 제 2 구동 회로(106)를 비트선 구동 회로로 한다. 다만, 이에 한정되지 않고 제 1 구동 회로(104)를 비트선 구동 회로로 하고 제 2 구동 회로(106)를 워드선 구동 회로로 하여도 좋다.

또한, 제 1 구동 회로(104) 및 제 2 구동 회로(106)는 각각 배선으로 기억 소자(108)에 전기적으로 접속되어 있다.

기억 소자(108)는 휘발성 메모리와 비휘발성 메모리를 갖는다. 도 2는 기억 소자(108)의 구체적인 회로 구성의 일례를 도시한 것이다. 도 2에 도시된 기억 소자(108)는 제 1 기억 회로(110)와 제 2 기억 회로(112)를 갖는다.

제 1 기억 회로(110)는 제 1 트랜지스터(114), 제 2 트랜지스터(116), 제 3 트랜지스터(118), 제 4 트랜지스터(120), 제 5 트랜지스터(122), 제 6 트랜지스터(124)를 갖는다.

우선, 제 1 기억 회로(110)의 구성에 대하여 설명한다. 제 1 트랜지스터(114)의 소스 및 드레인 중 한쪽은 제 1 단자(130)에 전기적으로 접속되고, 제 1 트랜지스터(114)의 게이트는 제 2 단자(132)에 전기적으로 접속되어 있다. 제 2 트랜지스터(116)의 소스 및 드레인 중 한쪽은 고전위 전원선 Vdd에 전기적으로 접속되고, 제 2 트랜지스터(116)의 소스 및 드레인 중 다른 쪽은 제 1 트랜지스터(114)의 소스 및 드레인 중 다른 쪽과, 제 3 트랜지스터(118)의 소스 및 드레인 중 한쪽과, 제 1 데이터 유지부(140)에 전기적으로 접속되어 있다. 제 3 트랜지스터(118)의 소스 및 드레인 중 다른 쪽은 저전위 전원선 Vss에 전기적으로 접속되어 있다. 제 2 트랜지스터(116)의 게이트와 제 3 트랜지스터(118)의 게이트는 제 2 데이터 유지부(142)에 전기적으로 접속되어 있다.

그리고, 제 4 트랜지스터(120)의 소스 및 드레인 중 한쪽은 제 3 단자(134)에 전기적으로 접속되고, 제 4 트랜지스터(120)의 게이트는 제 4 단자(136)에 전기적으로 접속되어 있다. 제 5 트랜지스터(122)의 소스 및 드레인 중 한쪽은 고전위 전원선 Vdd에 전기적으로 접속되고, 제 5 트랜지스터(122)의 소스 및 드레인 중 다른 쪽은 제 4 트랜지스터(120)의 소스 및 드레인 중 다른 쪽과, 제 6 트랜지스터(124)의 소스 및 드레인 중 한쪽과, 제 2 데이터 유지부(142)에 전기적으로 접속되어 있다. 제 6 트랜지스터(124)의 소스 및 드레인 중 다른 쪽은 저전위 전원선 Vss에 전기적으로 접속되어 있다. 제 5 트랜지스터(122)의 게이트와 제 6 트랜지스터(124)의 게이트는 제 1 데이터 유지부(140)에 전기적으로 접속되어 있다.

제 1 트랜지스터(114), 제 3 트랜지스터(118), 제 4 트랜지스터(120), 및 제 6 트랜지스터(124)는 n채널형 트랜지스터이다.

제 2 트랜지스터(116) 및 제 5 트랜지스터(122)는 p채널형 트랜지스터이다.

제 1 단자(130)는 비트선에 전기적으로 접속되어 있다. 제 2 단자(132)는 제 1 워드선에 전기적으로 접속되어 있다. 제 3 단자(134)는 반전 비트선에 전기적으로 접속되어 있다. 제 4 단자(136)는 제 1 워드선에 전기적으로 접속되어 있다.

상술한 바와 같은 구성을 가짐으로써 제 1 기억 회로(110)는 SRAM를 구성하고 있다. 즉, 제 1 기억 회로(110)는 휘발성 메모리이다. 본 발명의 일 형태인 기억 장치(100)에서는 제 1 기억 회로(110)에 제공된 제 1 데이터 유지부(140) 및 제 2 데이터 유지부(142)가 제 2 기억 회로(112)에 전기적으로 접속되어 있다.

제 2 기억 회로(112)는 제 7 트랜지스터(126)와 제 8 트랜지스터(128)를 갖는다.

다음에, 제 2 기억 회로(112)의 구성에 대하여 설명한다. 제 7 트랜지스터(126)의 소스 및 드레인 중 한쪽은 제 2 데이터 유지부(142)에 전기적으로 접속되고, 제 7 트랜지스터(126)의 소스 및 드레인 중 다른 쪽은 제 1 커패시터(148)의 한쪽 전극에 전기적으로 접속되어 있다. 제 1 커패시터(148)의 다른 쪽 전극에는 저전위 전원선 Vss가 전기적으로 접속되어 있다. 제 8 트랜지스터(128)의 소스 및 드레인 중 한쪽은 제 1 데이터 유지부(140)에 전기적으로 접속되고, 제 8 트랜지스터(128)의 소스 및 드레인 중 다른 쪽은 제 2 커패시터(150)의 한쪽 전극에 전기적으로 접속되어 있다. 제 2 커패시터(150)의 다른 쪽 전극에는 저전위 전원선 Vss가 전기적으로 접속되어 있다. 제 7 트랜지스터(126)의 게이트와 제 8 트랜지스터(128)의 게이트는 제 5 단자(138)에 전기적으로 접속되어 있다.

제 5 단자(138)는 제 2 워드선에 전기적으로 접속되어 있다. 또한, 제 1 워드선과 제 2 워드선은 한쪽의 동작에 따라 다른 쪽의 신호가 제어되는 구성이어도 좋고 각각 독립적으로 제어되는 구성이어도 좋다.

제 7 트랜지스터(126)와 제 8 트랜지스터(128)는 오프 전류가 작은 트랜지스터이다. 또한, 도 2에 예로서 도시된 구성에 있어서 제 7 트랜지스터(126) 및 제 8 트랜지스터(128)를 n채널형 트랜지스터로 하였지만 이에 한정되지 않는다.

제 7 트랜지스터(126)와 제 1 커패시터(148)의 한쪽 전극 사이에는 제 3 데이터 유지부(144)가 형성되어 있다. 제 8 트랜지스터(128)와 제 2 커패시터(150)의 한쪽 전극 사이에는 제 4 데이터 유지부(146)가 형성되어 있다. 제 7 트랜지스터(126)와 제 8 트랜지스터(128)의 오프 전류가 작기 때문에 제 3 데이터 유지부(144) 및 제 4 데이터 유지부(146)의 전하는 장시간에 걸쳐 유지된다. 즉, 제 2 기억 회로(112)는 비휘발성 메모리이다.

제 7 트랜지스터(126)와 제 8 트랜지스터(128)에서는 채널 폭 1μm당 오프 전류가 10aA(1×10^-17A) 이하이면 좋다. 오프 전류가 작은 트랜지스터의 채널 폭 1μm당 오프 전류는 1aA(1×10^-18A) 이하인 것이 바람직하고, 10zA(1×10^-20A) 이하인 것이 더 바람직하고, 1zA(1×10^-21A) 이하인 것이 더욱 바람직하고, 100yA(1×10^-22A) 이하인 것이 가장 바람직하다.

상술한 바와 같이, 제 1 기억 회로(110)는 휘발성 메모리이고, 제 2 기억 회로(112)는 비휘발성 메모리이고, 제 1 기억 회로(110)의 데이터 유지부인 제 1 데이터 유지부(140) 및 제 2 데이터 유지부(142)는 오프 전류가 작은 트랜지스터를 통하여 제 2 기억 회로(112)의 데이터 유지부인 제 3 데이터 유지부(144) 및 제 4 데이터 유지부(146)에 전기적으로 접속되어 있다. 따라서, 오프 전류가 작은 트랜지스터의 게이트 전위를 제어함으로써 제 1 기억 회로(110)의 데이터를 제 2 기억 회로(112)의 데이터 유지부에도 유지시킬 수 있다.

이와 같이 도 2에 도시된 기억 소자(108)는 휘발성 메모리의 데이터를 비휘발성 메모리에 유지시킬 수 있다.

또한, 제 1 기억 회로(110)는 SRAM를 구성하기 때문에 고속 동작이 요구된다. 한편, 제 2 기억 회로(112)에서는 전력의 공급이 정지된 후에 장기간에 걸쳐 데이터를 유지하는 것이 요구된다. 이와 같은 구성은 제 1 기억 회로(110)를 고속 동작이 가능한 트랜지스터를 사용하여 형성하고, 제 2 기억 회로(112)를 오프 전류가 작은 트랜지스터를 사용하여 형성함으로써 실현할 수 있다. 예를 들어, 제 1 기억 회로(110)를 단결정 실리콘 기판에 형성하고, 제 2 기억 회로(112)를 산화물 반도체를 사용하여 형성하면 좋다. 이와 같은 구성의 일례에 대해서는 실시형태 2에 기재한다. 다만, 본 발명의 일 형태는 상술한 구성에 한정되지 않는다.

본 발명의 일 형태인 기억 장치(100)에 있어서, 제 1 트랜지스터(114) 및 제 4 트랜지스터(120)를 온 상태로 하여 휘발성 메모리인 제 1 기억 회로(110)의 데이터 유지부에 데이터를 기록할 때 제 2 기억 회로(112)에 포함된 제 7 트랜지스터(126) 및 제 8 트랜지스터(128)가 온 상태인 경우, 제 1 기억 회로(110)의 데이터 유지부(제 1 데이터 유지부(140) 및 제 2 데이터 유지부(142))가 소정의 전위를 유지하기 위해서는 제 2 기억 회로(112)에 포함된 제 1 커패시터(148) 및 제 2 커패시터(150)에 전하를 축적할 필요가 있다. 따라서, 제 1 기억 회로(110)의 데이터 유지부에 데이터를 기록할 때 제 7 트랜지스터(126)와 제 8 트랜지스터(128)가 온 상태이면 기억 소자(108)의 고속 동작이 저해된다. 또한, 제 2 기억 회로(112)를 단결정 실리콘 기판에 형성한 경우, 오프 전류를 충분히 작게 하기가 어렵고 제 2 기억 회로(112)에 장기간에 걸쳐 기억 내용을 유지하는 것이 어려워진다.

그래서, 본 발명의 일 형태인 반도체 장치에서는 제 1 기억 회로(110)의 데이터 유지부(휘발성 메모리)에 데이터를 기록할 때 제 1 기억 회로(110)의 데이터 유지부와 제 2 기억 회로(112)의 데이터 유지부 사이에 배치된 트랜지스터(즉, 제 7 트랜지스터(126) 및 제 8 트랜지스터(128))를 오프 상태로 해둔다. 이로써 기억 소자(108)의 고속 동작을 실현한다. 또한, 제 1 기억 회로(110)의 데이터 유지부에 데이터를 기록하지 않을 때, 및 데이터 유지부로부터 데이터를 판독하지 않을 때(즉, 제 1 트랜지스터(114) 및 제 4 트랜지스터(120)가 오프 상태일 때)에는 제 1 기억 회로(110)의 데이터 유지부와 제 2 기억 회로(112)의 데이터 유지부 사이에 배치된 트랜지스터를 온 상태로 한다.

기억 소자(108)의 휘발성 메모리에 데이터를 기록할 때의 구체적인 동작을 이하에 기재한다. 우선, 온 상태인 제 7 트랜지스터(126) 및 제 8 트랜지스터(128)를 오프 상태로 한다. 다음에, 제 1 트랜지스터(114) 및 제 4 트랜지스터(120)를 온 상태로 하여 제 1 기억 회로(110)의 데이터 유지부(제 1 데이터 유지부(140) 및 제 2 데이터 유지부(142))에 소정의 전위를 공급한 후, 제 1 트랜지스터(114) 및 제 4 트랜지스터(120)를 오프 상태로 한다. 그 후, 제 7 트랜지스터(126) 및 제 8 트랜지스터(128)를 온 상태로 한다. 이로써 제 2 기억 회로(112)의 데이터 유지부에는 제 1 기억 회로(110)의 데이터 유지부에 유지된 데이터에 대응하는 데이터가 유지된다.

또한, 상술한 바와 같이, 기억 장치(100)의 고속 동작에는, 적어도 제 1 기억 회로(110)의 데이터 유지부에 데이터를 기록하기 위하여 제 1 트랜지스터(114) 및 제 4 트랜지스터(120)를 온 상태로 할 때 제 2 기억 회로(112)에 포함된 제 7 트랜지스터(126) 및 제 8 트랜지스터(128)를 오프 상태로 할 필요가 있다. 다만, 제 1 기억 회로(110)의 데이터 유지부로부터 데이터를 판독하기 위하여 제 1 트랜지스터(114) 및 제 4 트랜지스터(120)를 온 상태로 할 때는 제 2 기억 회로(112)에 포함된 제 7 트랜지스터(126) 및 제 8 트랜지스터(128)는 오프 상태로 하여도 좋고 온 상태로 하여도 좋다.

또한, 제 1 트랜지스터(114) 및 제 4 트랜지스터(120)가 오프 상태인 기간(데이터의 유지 기간)에는 제 7 트랜지스터(126) 및 제 8 트랜지스터(128)를 온 상태로 하여 제 1 기억 회로(110) 및 제 2 기억 회로(112) 양쪽 모두에 데이터를 유지시킨다.

또한, 기억 소자(108)로의 전력의 공급을 정지하는 경우에는 기억 소자(108)로의 전력의 공급이 정지되기 직전에 제 1 기억 회로(110)의 데이터 유지부와 제 2 기억 회로(112)의 데이터 유지부 사이에 배치된 트랜지스터(즉, 제 7 트랜지스터(126) 및 제 8 트랜지스터(128))를 오프 상태로 하여 제 2 기억 회로(112)에 유지된 데이터를 비휘발화한다. 휘발성 메모리로의 전력의 공급이 정지되기 직전에 제 7 트랜지스터(126) 및 제 8 트랜지스터(128)를 오프 상태로 하는 수단은 제 1 구동 회로(104) 및 제 2 구동 회로(106)에 탑재되어도 좋고 이들 구동 회로를 제어하는 다른 제어 회로에 제공되어도 좋다.

또한, 여기서 제 1 기억 회로(110)의 데이터 유지부와 제 2 기억 회로(112)의 데이터 유지부 사이에 배치된 제 7 트랜지스터(126) 및 제 8 트랜지스터(128)를 온 상태 또는 오프 상태로 할지 여부는 기억 소자마다 결정되어도 좋고 기억 소자부(102)를 몇 개로 구분한 블록마다 결정되어도 좋다.

본 발명의 일 형태인 기억 장치(100)에서는 제 1 기억 회로(110)에 데이터를 기록할 때 제 1 기억 회로(110)의 데이터 유지부와 제 2 기억 회로(112)의 데이터 유지부 사이에 배치된 트랜지스터를 오프 상태로 하기 때문에 제 2 기억 회로(112)에 포함된 제 1 커패시터(148) 및 제 2 커패시터(150)에 전하를 축적함이 없이 제 1 기억 회로(110)에 데이터를 기록할 수 있게 되므로 기억 소자(108)를 고속으로 동작시킬 수 있다.

또한, 본 발명의 일 형태인 기억 장치(100)에서는, 기억 장치(100)로의 전력의 공급을 정지(기억 장치(100)의 전원을 차단)하기 전에 기억 장치(100)에 포함된 모든 기억 소자(108)에서 제 1 기억 회로(110)의 데이터 유지부와 제 2 기억 회로(112)의 데이터 유지부 사이에 배치된 트랜지스터를 오프 상태로 하여 데이터를 비휘발화한다. 여기서, 마지막에 데이터를 재기록한 기억 소자(108)에 관해서는 휘발성 메모리에 기록한 데이터를 비휘발성 메모리에도 유지시키기 위한 시간을 고려하여, 제 1 기억 회로(110)의 데이터 유지부와 제 2 기억 회로(112)의 데이터 유지부 사이에 배치된 트랜지스터를 오프 상태로 하는 타이밍을 나머지 기억 소자(108)보다 나중으로 하는 것이 바람직하다. 바꿔 말하면, 기억 장치(100)의 전원이 차단되기 직전에는 마지막에 데이터를 재기록한 기억 소자(108)에 포함된 제 7 트랜지스터(126) 및 제 8 트랜지스터(128)만을 온 상태로 하고 나머지 기억 소자(108)에 포함된 제 7 트랜지스터(126) 및 제 8 트랜지스터(128)를 오프 상태로 하는 것이 바람직하다. 또한, 이 때 마지막에 데이터를 재기록한 기억 소자(108)의 어드레스를 외부 메모리에 기억시켜 두면 나머지 기억 소자(108)로 공급되는 전력을 먼저 정지할 수 있게 되어 바람직하다.

다만, 본 발명의 일 형태인 반도체 장치의 구동 방법은 상술한 설명에 한정되는 것은 아니다.

상술한 바와 같이 하여 기억 장치(100)를 고속으로 동작시킬 수 있다. 또한, 데이터의 유지를 일부의 기억 소자에서만 수행하기 때문에 소비 전력을 억제할 수 있다.

또한, 본 실시형태에서는 휘발성 메모리로서 SRAM를 사용하였지만 이에 한정되지 않고 다른 휘발성 메모리를 사용하여도 좋다.

본 실시형태에 기재된 구성, 방법 등은 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다.

(실시형태 2)

본 실시형태에서는 상술한 기억 장치(100)에 적용될 수 있는 기억 소자의 도 2와는 다른 회로 구성의 예에 대하여 도면을 참조하여 설명한다. 다만, 본 실시형태는 많은 부분이 실시형태 1과 공통되는 구성을 가지므로 실시형태 1과 동일한 부분 또는 같은 기능을 갖는 부분에 대한 반복 설명은 생략한다.

도 5는 기억 장치(100)에 적용될 수 있는 기억 소자(182)의 구성예이다. 도 5에 도시된 기억 소자(182)는 제 1 기억 회로(110)와 제 2 기억 회로(180)를 갖는다.

도 5에 도시된 기억 소자(182)에 있어서 제 1 기억 회로(110)는 도 2에 도시된 기억 소자(108)의 제 1 기억 회로(110)와 같은 구성을 가질 수 있다.

제 2 기억 회로(180)는 도 2에 도시된 제 7 트랜지스터(126)와 제 8 트랜지스터(128)에 더하여 제 9 트랜지스터(160), 제 10 트랜지스터(162), 제 11 트랜지스터(164), 제 12 트랜지스터(166)를 갖는다.

제 2 기억 회로(180)의 구성에 대하여 설명한다. 제 7 트랜지스터(126)의 소스 및 드레인 중 한쪽은 제 2 데이터 유지부(142)에 전기적으로 접속되고, 제 7 트랜지스터(126)의 소스 및 드레인 중 다른 쪽은 제 9 트랜지스터(160)의 게이트와 제 1 커패시터(148)의 한쪽 전극에 전기적으로 접속되어 있다. 제 1 커패시터(148)의 다른 쪽 전극은 제 9 트랜지스터(160)의 소스 및 드레인 중 한쪽과 저전위 전원선 Vss에 전기적으로 접속되어 있다. 제 9 트랜지스터(160)의 소스 및 드레인 중 다른 쪽은 제 10 트랜지스터(162)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 제 10 트랜지스터(162)의 게이트는 제 8 단자(172)에 전기적으로 접속되고, 제 10 트랜지스터(162)의 소스 및 드레인 중 다른 쪽은 제 6 단자(168)에 전기적으로 접속되어 있다.

또한, 제 8 트랜지스터(128)의 소스 및 드레인 중 한쪽은 제 1 데이터 유지부(140)에 전기적으로 접속되고, 제 8 트랜지스터(128)의 소스 및 드레인 중 다른 쪽은 제 11 트랜지스터(164)의 게이트와 제 2 커패시터(150)의 한쪽 전극에 전기적으로 접속되어 있다. 제 7 트랜지스터(126)의 게이트와 제 8 트랜지스터(128)의 게이트는 제 5 단자(138)에 전기적으로 접속되어 있다. 제 2 커패시터(150)의 다른 쪽 전극은 제 11 트랜지스터(164)의 소스 및 드레인 중 한쪽과 저전위 전원선 Vss에 전기적으로 접속되어 있다. 제 11 트랜지스터(164)의 소스 및 드레인 중 다른 쪽은 제 12 트랜지스터(166)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 제 12 트랜지스터(166)의 게이트는 제 9 단자(174)에 전기적으로 접속되고, 제 12 트랜지스터(166)의 소스 및 드레인 중 다른 쪽은 제 7 단자(170)에 전기적으로 접속되어 있다.

제 1 기억 회로(110)의 제 2 단자(132) 및 제 4 단자(136)는 각각 제 1 워드선에 전기적으로 접속되어 있다. 제 2 기억 회로(180)의 제 5 단자(138)는 제 2 워드선에 전기적으로 접속되어 있다. 제 8 단자(172) 및 제 9 단자(174)는 각각 제 3 워드선에 전기적으로 접속되어 있다. 제 1 워드선, 제 2 워드선, 및 제 3 워드선은 각각 이들 중 하나의 동작에 따라 다른 하나의 신호가 제어되는 구성이어도 좋고 각각 독립적으로 제어되는 구성이어도 좋다. 또한, 제 1 워드선과 제 3 워드선을 공통의 워드선으로 하여도 좋다.

또한, 도 5에 도시된 제 1 기억 회로(110)의 제 1 단자(130)는 제 1 비트선에 전기적으로 접속되고 제 3 단자(134)는 제 1 반전 비트선에 전기적으로 접속되어 있다. 그리고, 제 6 단자(168)는 제 2 비트선에 전기적으로 접속되고 제 7 단자(170)는 제 2 반전 비트선에 전기적으로 접속되어 있다. 또한, 제 1 비트선과 제 2 비트선을 공통의 비트선으로 하여도 좋고 제 1 반전 비트선과 제 2 반전 비트선을 공통의 비트선으로 하여도 좋다.

제 7 트랜지스터(126)와 제 8 트랜지스터(128)는 오프 전류가 작은 트랜지스터이다.

제 9 트랜지스터(160) 및 제 10 트랜지스터(162)는 제 3 데이터 유지부(144)에 유지된 데이터의 판독 회로로서 기능한다. 또한, 제 11 트랜지스터(164) 및 제 12 트랜지스터(166)는 제 4 데이터 유지부(146)에 유지된 데이터의 판독 회로로서 기능한다. 따라서, 제 9 트랜지스터(160), 제 10 트랜지스터(162), 제 11 트랜지스터(164), 및 제 12 트랜지스터(166)로서는 고속 동작이 가능한 트랜지스터를 적용하는 것이 바람직하다.

예를 들어, 제 9 트랜지스터(160) 내지 제 12 트랜지스터(166)를 제 1 기억 회로(110)에 포함된 트랜지스터와 동일한 반도체 재료를 사용하여 형성하고, 제 7 트랜지스터(126) 및 제 8 트랜지스터(128)를 산화물 반도체를 사용하여 형성하는 것이 바람직하다. 이 경우, 제 9 트랜지스터(160) 내지 제 12 트랜지스터(166)는 제 1 기억 회로(110)와 동일한 공정으로 제작되는 것이 바람직하다. 예를 들어, 단결정 실리콘 기판에 제 1 기억 회로(110)와, 제 9 트랜지스터(160) 내지 제 12 트랜지스터(166)를 형성하면 좋다.

또한, 도 5에서는 제 2 기억 회로(180)에 포함된 트랜지스터(제 7 트랜지스터(126) 내지 제 12 트랜지스터(166))가 모두 n채널형 트랜지스터인 경우를 예로서 도시하였지만 이에 한정되지 않는다.

제 2 기억 회로(180)에 유지된 데이터의 판독 동작에 대하여 설명한다. 여기서는 제 3 데이터 유지부(144)에 유지된 데이터를 판독하는 경우를 예로 들어 설명한다. 다만, 제 4 데이터 유지부(146)에 유지된 데이터도 마찬가지로 판독할 수 있다. 또한, 제 3 데이터 유지부(144)에 유지된 데이터의 판독과 제 4 데이터 유지부(146)에 유지된 데이터의 판독은 동시에 수행될 수 있다.

우선, 제 6 단자(168)에 프리 차지 전위를 공급하여 프리 차지를 수행한다. 프리 차지 전위는 저전위 전원선 Vss의 전위보다 큰 전위로 한다. 예를 들어, 고전위 전원선 Vdd의 전위로 하면 좋다.

제 6 단자(168)로의 프리 차지 전위의 공급을 정지한 후, 제 10 트랜지스터(162)를 온 상태로 한다. 여기서, 제 3 데이터 유지부(144)에 유지된 데이터가 고전위(High 또는 H)인 경우에는 제 9 트랜지스터(160)와 제 10 트랜지스터(162)가 둘 다 온 상태가 되므로 제 6 단자(168)에 프리 차지된 전위는 저하되어 저전위 전원선 Vss의 전위가 된다. 한편, 제 3 데이터 유지부(144)에 유지된 데이터가 저전위(Low 또는 L)인 경우에는 제 9 트랜지스터(160)가 오프 상태이기 때문에 제 10 트랜지스터(162)를 온 상태로 한 후에도 제 6 단자(168)의 전위는 프리 차지 전위로 유지된다. 따라서, 제 6 단자(168)의 전위에 따라 제 3 데이터 유지부(144)에 유지된 데이터를 판별할 수 있다.

도 2에 도시된 기억 소자(108)와 같이 제 2 기억 회로(112)에 판독 회로를 제공하지 않는 구성으로 하는 경우에는 제 2 기억 회로(112)에 유지된 데이터를 제 1 기억 회로(110)를 통하여 판독할 필요가 있다. 기억 소자(108)로의 전력 공급을 다시 시작하여 데이터를 판독하는 경우에는 예를 들어, 우선 제 1 트랜지스터(114) 및 제 4 트랜지스터(120)를 오프 상태로 한 채 제 7 트랜지스터(126) 및 제 8 트랜지스터(128)를 온 상태로 하여 제 2 기억 회로(112)에 유지된 데이터를 제 1 기억 회로(110)로 복귀시킨다. 데이터 복귀 후에는 제 7 트랜지스터(126) 및 제 8 트랜지스터(128)를 다시 오프 상태로 하여도 좋고 제 7 트랜지스터(126) 및 제 8 트랜지스터(128)를 온 상태로 유지하여도 좋다. 그 후, 제 1 기억 회로(110)의 고전위 전원선 Vdd 및 저전위 전원선 Vss에 전력을 공급하고, 또 제 1 트랜지스터(114) 및 제 4 트랜지스터(120)를 온 상태로 함으로써 제 2 기억 회로(112)에 유지된 데이터에 따른 전위를 제 1 단자(130) 및 제 3 단자(134)로부터 판독할 수 있다.

도 5에 도시된 구성에서는 제 2 기억 회로(180)에 판독 회로로서 기능하는 제 9 트랜지스터(160) 내지 제 12 트랜지스터(166)를 제공함으로써 제 2 기억 회로(180)에 유지된 데이터를 직접 판독할 수 있게 되므로 제 2 기억 회로(180)에 유지된 데이터를 더 고속으로 판독할 수 있다.

또한, 제 2 기억 회로(180)에 유지된 데이터를 판독 회로에 의하여 직접 판독할 수 있기 때문에 제 2 기억 회로(180)에 유지된 데이터를 제 1 기억 회로(110)로 복귀시키지 않은 상태(제 2 기억 회로(180)가 데이터를 유지한 상태)에서 제 1 기억 회로(110)에 새로운 데이터를 기록하는 것도 가능하다. 즉, 휘발성 메모리와 비휘발성 메모리가 각각 다른 데이터를 유지할 수 있어, 1셀당 비트수를 2비트로 증가시킬 수 있다.

또한, 도 5에서는 제 3 데이터 유지부(144)에 유지된 데이터를 판독하기 위한 제 9 트랜지스터 및 제 10 트랜지스터로 구성된 판독 회로와, 제 4 데이터 유지부(146)에 유지된 데이터를 판독하기 위한 제 11 트랜지스터 및 제 12 트랜지스터로 구성된 판독 회로의 2개의 판독 회로를 제공하는 경우를 도시한 것이지만, 본 발명의 일 형태는 이에 한정되지 않는다. 도 5에 도시된 구성에서는 제 3 데이터 유지부(144)와 제 4 데이터 유지부(146)에는 서로 반전된 데이터가 유지되기 때문에 판독 회로를 이들 중 하나의 데이터 유지부에만 제공하여도 좋다. 다만, 제 3 데이터 유지부(144)와 제 4 데이터 유지부(146)에 유지된 데이터를 높은 신뢰성으로 판독하기 위해서는 각 데이터 유지부에 판독 회로가 제공되는 것이 바람직하다.

도 6은 도 5에 도시된 기억 소자(182)의 변형예를 도시한 것이다. 도 6에 도시된 기억 소자(186)는 제 1 기억 회로(110)와 제 2 기억 회로(184)를 갖는다.

도 6에 도시된 제 2 기억 회로(184)에서 제 7 트랜지스터(126)의 게이트는 제 10 단자(176)에 전기적으로 접속되고, 제 8 트랜지스터(128)의 게이트는 제 11 단자(178)에 전기적으로 접속되어 있다. 제 10 단자(176) 및 제 11 단자(178)는 각각 제 2 워드선에 전기적으로 접속되어 있다. 이 외의 구성은 도 5와 마찬가지이므로 자세한 설명을 생략한다.

도 6에 도시된 기억 소자(186)에서는 제 7 트랜지스터(126)의 게이트와 제 8 트랜지스터(128)의 게이트가 각각 다른 단자에 전기적으로 접속되기 때문에 각 트랜지스터를 독립적으로 동작시킬 수 있다. 따라서, 제 3 데이터 유지부(144)와 제 4 데이터 유지부(146)에 유지되는 데이터는 서로 반전된 데이터일 필요는 없다. 따라서, 도 6에 도시된 구성으로 함으로써 1셀당 비트수를 증가시킬 수 있게 된다.

(실시형태 3)

본 실시형태에서는 본 발명의 일 형태인 반도체 장치의 구조의 일례에 대하여 설명한다.

우선, 본 발명의 일 형태인 반도체 장치에 적용될 수 있는 오프 전류가 작은 트랜지스터의 구조의 일례에 대하여 도 3a 및 도 3b에 도시된 단면 모식도를 참조하여 설명한다. 또한, 도 3a 및 도 3b에 도시된 각 구성 요소는 실제 척도와는 다른 경우가 있다.

도 3a에 도시된 트랜지스터는 반도체층(204), 절연층(210), 도전층(212), 절연층(214a) 및 절연층(214b), 절연층(216), 도전층(218a) 및 도전층(218b), 절연층(220)을 갖는다.

반도체층(204)은 절연층(202)을 개재(介在)하여 소자 피(被)형성층(200) 위에 제공되어 있다. 또한, 이에 한정되지 않고 소자 피형성층(200) 위에 반도체층(204)이 직접 제공되어 있어도 좋다.

반도체층(204)은 도펀트가 첨가된 영역(206a) 및 영역(206b)을 갖고 영역(206a)과 영역(206b) 사이에 채널 형성 영역(208)을 갖는다.

절연층(210)은 반도체층(204)의 일부 위에 제공되어 있다.

도전층(212)은 절연층(210)을 개재하여 반도체층(204)에 중첩하여 제공되어 있다.

절연층(214a) 및 절연층(214b)은 도전층(212) 측면에 접하여 제공된 사이드 월 절연층이다.

절연층(216)은 도전층(212) 위에 제공되어 있다.

도전층(218a)은 영역(206a)에 접하여 제공되고 도전층(218b)은 영역(206b)에 접하여 제공되어 있다. 도전층(218a)은 절연층(214a) 측면에도 접하여 제공되어 있다. 도전층(218b)은 절연층(214b) 측면에도 접하여 제공되어 있다.

절연층(220)은 도전층(218a) 및 도전층(218b) 위에 제공되어 있다.

도전층(218a) 및 도전층(218b)과 절연층(220)은 예를 들어, CMP(Chemical Mechanical Polishing) 처리나 에칭 처리를 수행함으로써 형성된다.

또한, 도 3b에 도시된 트랜지스터는 도전층(252), 절연층(254), 절연층(256), 반도체층(258), 도전층(260a) 및 도전층(260b), 도전층(262a) 및 도전층(262b), 절연층(264)을 갖는다.

도전층(252)은 소자 피형성층(250) 위에 제공되어 있다.

절연층(254)은 소자 피형성층(250) 위에 제공되어 있다. 도전층(252) 및 절연층(254)의 표면은 평탄한 것이 바람직하다.

도전층(252) 및 절연층(254)은 예를 들어, CMP 처리나 에칭 처리를 수행함으로써 형성된다.

절연층(256)은 도전층(252) 및 절연층(254) 위에 제공되어 있다.

반도체층(258)은 절연층(256)을 개재하여 도전층(252)에 중첩하여 제공되어 있다.

도전층(260a) 및 도전층(260b)은 반도체층(258)에 접하여 제공되어 있다. 이 때 트랜지스터의 채널 길이에 상당하는 도전층(260a)과 도전층(260b)의 간격은 50nm 미만인 것이 바람직하다. 예를 들어, 전자 빔으로 노광하여 형성된 레지스트마스크를 이용하여 도전막의 일부를 에칭함으로써 도전층(260a)과 도전층(260b)의 간격을 50nm 미만으로 할 수 있다. 또한, 도전층(260a)과 도전층(260b)의 간격은 도 3b에 도시된 바와 같이 도전층(262a)과 도전층(262b)의 간격보다 짧은 것이 바람직하다.

도전층(262a)은 도전층(260a)의 일부 위에 접하여 제공되고, 도전층(262b)은 도전층(260b)의 일부 위에 접하여 제공되어 있다. 또한, 도전층(262a) 및 도전층(262b)의 단위 면적당 전기 저항은 도전층(260a) 및 도전층(260b)의 단위 면적당 전기 저항보다 낮은 것이 바람직하다.

절연층(264)은 반도체층(258) 위를 덮어 제공되어 있다.

다음에, 도 3a 및 도 3b에 도시된 각 구성 요소에 대하여 설명한다. 다만, 이들 구성 요소는 단층 구조이어도 좋고 복수의 층이 적층된 구조이어도 좋다.

절연층(202)은 하지층이다. 절연층(202)은 예를 들어, 산화 갈륨, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 또는 산화 하프늄 등의 재료로 형성하면 좋다.

절연층(254)은 절연층(202)과 같은 재료로 형성하면 좋다.

반도체층(204) 및 반도체층(258)은 트랜지스터의 채널이 형성되는 층(채널 형성층)이다. 여기서, 도 3a에 도시된 반도체층(204) 및 도 3b에 도시된 반도체층(258)에 대하여 설명한다.

반도체층(204) 및 반도체층(258)으로서는 예를 들어, 산화물 반도체층을 사용할 수 있다.

산화물 반도체로서는 예를 들어, 인듐 및 갈륨 중 한쪽 또는 양쪽 모두와 아연을 포함한 금속 산화물, 또는 상기 금속 산화물에 포함되는 갈륨의 일부 또는 전부 대신에 다른 금속 원소를 포함한 금속 산화물 등을 들 수 있다.

상기 금속 산화물로서는 예를 들어, In계 금속 산화물, Zn계 금속 산화물, In-Zn계 금속 산화물, 또는 In-Ga-Zn계 금속 산화물 등을 사용할 수 있다. 또한, 상기 In-Ga-Zn계 금속 산화물에 포함되는 갈륨의 일부 또는 전부 대신에 다른 금속 원소를 포함한 금속 산화물을 사용하여도 좋다.

상기 다른 금속 원소로서는 예를 들어, 티타늄, 지르코늄, 하프늄, 게르마늄, 주석, 란탄, 세륨, 프라세오디뮴, 네오디뮴, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀뮴, 에르븀, 툴륨, 이테르븀, 및 루테튬 중 하나 또는 복수의 원소를 사용하면 좋다. 이들 금속 원소는 스테빌라이저로서의 기능을 갖는다. 또한, 이들 금속 원소의 첨가량은 금속 산화물이 반도체로서 기능할 수 있는 양으로 한다.

예를 들어, 상기 In-Ga-Zn계 금속 산화물에 포함되는 갈륨 전부를 대신하여 주석을 사용하면 In-Sn-Zn계 금속 산화물이 되고, 상기 In-Ga-Zn계 금속 산화물에 포함되는 갈륨의 일부를 대신하여 티타늄을 사용하면 In-Ti-Ga-Zn계 금속 산화물이 된다.

이하에서는 산화물 반도체층의 구조에 대하여 설명한다.

산화물 반도체층은 단결정 산화물 반도체층과 비단결정 산화물 반도체층으로 대별된다. 비단결정 산화물 반도체층이란, 비정질 산화물 반도체층, 미결정 산화물 반도체층, 다결정 산화물 반도체층, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막 등을 말한다.

비정질 산화물 반도체층은 막 내의 원자 배열이 불규칙하고, 결정 성분을 갖지 않는 산화물 반도체층이다. 미소 영역에도 결정부를 갖지 않고 막 전체가 완전한 비정질 구조인 산화물 반도체층이 전형이다.

미결정 산화물 반도체층은 예를 들어, 크기가 1nm 이상 10nm 미만인 미결정(나노 결정이라고도 함)을 포함한다. 따라서, 미결정 산화물 반도체층은 비정질 산화물 반도체층보다 원자 배열의 규칙성이 높다. 그러므로, 미결정 산화물 반도체층은 비정질 산화물 반도체층보다 결함 준위 밀도가 낮은 특징을 갖는다.

CAAC-OS막은 복수의 결정부를 갖는 산화물 반도체층의 하나이며 결정부의 대부분은 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 하나의 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 크기인 경우가 있다. CAAC-OS막은 미결정 산화물 반도체층보다 결함 준위 밀도가 낮은 특징을 갖는다. 이하에서 CAAC-OS막에 대하여 자세히 설명한다.

CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)으로 관찰한 경우 결정부들끼리의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)는 확인되지 않는다. 그러므로, CAAC-OS막에서는 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.

CAAC-OS막을 시료 면에 대략 평행한 방향으로부터 TEM으로 관찰(단면 TEM 관찰)하면 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막 상면의 요철이 반영된 형상을 갖고 CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.

또한, 본 명세서에 있어서, '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다.

한편, CAAC-OS막을 시료면에 대략 수직인 방향으로부터 TEM으로 관찰(평면 TEM 관찰)하면 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 결정부들간에서 금속 원자의 배열에 규칙성은 없다.

단면 TEM 관찰과 평면 TEM 관찰로부터 CAAC-OS막의 결정부가 배향성을 가짐을 알 수 있다.

CAAC-OS막을 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석하면 예를 들어, InGaZnO₄의 결정을 갖는 CAAC-OS막을 out-of-plane법에 의하여 해석한 경우에 회절각(2θ)이 31° 근방일 때 피크가 나타날 수 있다. 이 피크는 InGaZnO₄의 결정의 (009)면에 귀속되기 때문에 CAAC-OS막의 결정이 c축 배향성을 갖고 c축이 피형성면 또는 상면에 대략 수직인 방향으로 배향되는 것을 확인할 수 있다.

한편, CAAC-OS막을 c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의하여 해석하면 2θ가 56° 근방일 때 피크가 나타날 수 있다. 이 피크는 InGaZnO₄의 결정의 (110)면에 귀속된다. InGaZnO₄의 단결정 산화물 반도체층의 경우, 2θ를 56° 근방에 고정시키고 시료 면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)하면 (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 이에 반하여 CAAC-OS막의 경우, 2θ를 56° 근방에 고정시켜 φ 스캔한 경우에도 명료한 피크가 나타나지 않는다.

상술한 것으로부터 CAAC-OS막에 있어서 다른 결정부들간에서는 a축 및 b축의 배향이 불규칙하지만 c축 배향성을 갖고 또 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향되는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각 층은 결정의 ab면에 평행한 면이다.

또한, 결정부는 CAAC-OS막을 성막하였을 때, 또는 가열 처리 등의 결정화 처리를 수행하였을 때 형성된다. 상술한 바와 같이 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의하여 변화시켰을 때 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행하게 되지 않는 경우도 있다.

또한, CAAC-OS막 내의 결정화도는 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방에서부터 결정을 성장시킴으로써 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높게 될 수 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우에는 불순물이 첨가된 영역의 결정화도가 변화되어 부분적으로 결정화도가 다른 영역이 형성될 수도 있다.

또한, InGaZnO₄의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는 31° 근방에 나타나는 2θ의 피크 외에 36° 근방에도 2θ의 피크가 나타날 수 있다. 36° 근방의 2θ의 피크는 ZnGa₂O₄의 결정의 (311)면에 귀속되기 때문에 이것은 InGaZnO₄의 결정을 갖는 CAAC-OS막 내의 일부에 ZnGa₂O₄의 결정이 포함되어 있는 것을 의미한다. CAAC-OS막은 31° 근방에 2θ의 피크가 나타나고 36° 근방에 2θ의 피크가 나타나지 않는 것이 바람직하다.

또한, 본 명세서에 있어서, 삼방정 또는 능면체정은 육방정계에 포함된다.

CAAC-OS막이 사용된 트랜지스터는 가시광이나 자외광의 조사로 인한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.

또한, 산화물 반도체층은 예를 들어, 비정질 산화물 반도체층, 미결정 산화물 반도체층, CAAC-OS막 중 2종류 이상을 갖는 적층막이어도 좋다.

불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 일을 고순도 진성 또는 실질적인 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적어 캐리어 밀도를 낮게 할 수 있는 경우가 있다. 따라서, 상기 산화물 반도체가 채널 형성 영역에 사용된 트랜지스터는 문턱 전압이 음이 되는 전기 특성(노멀리 온이라고도 함)을 갖게 되기 어려운 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮게 되는 경우가 있다. 따라서, 상기 산화물 반도체가 채널 형성 영역에 사용된 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높은 트랜지스터가 될 수 있다. 또한, 산화물 반도체의 트랩 준위에 포획된 전하는 소실될 때까지 걸리는 시간이 길어 마치 고정 전하처럼 행동하는 경우가 있다. 그러므로, 트랩 준위 밀도가 높은 산화물 반도체가 채널 형성 영역에 사용된 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.

또한, 반도체층(204) 및 반도체층(258)으로서 산화물 반도체층을 사용하는 경우, 탈수화·탈수소화를 수행하여 산화물 반도체층 내의 수소, 물, 수산기, 또는 수소화물(수소 화합물이라고도 함) 등 불순물을 제거하고， 또 산화물 반도체층에 산소를 공급하면 산화물 반도체층을 고순도화시킬 수 있어 바람직하다. 예를 들어, 산화물 반도체층과 접하는 층으로서 산소를 포함한 층을 형성하고 가열 처리를 수행함으로써 산화물 반도체층을 고순도화시킬 수 있다.

또한, 성막 직후의 산화물 반도체층은 화학량론적 조성보다 산소가 많은 과포화 상태인 것이 바람직하다. 예를 들어, 스퍼터링법으로 산화물 반도체층을 성막하는 경우, 성막 가스에서 산소가 차지하는 비율이 많은 조건으로 성막하는 것이 바람직하고, 산소 분위기(산소 가스 100%)에서 성막하는 것이 특히 바람직하다. 또한, 산화물 반도체층에 산소가 충분히 공급되어 산소 과포화 상태로 하기 위하여, 산화물 반도체층에 접하는 절연층(절연층(202), 절연층(210), 절연층(256), 및 절연층(264) 등)으로서 과잉 산소를 포함한 절연층(SiO_x(x>2))을 형성하여도 좋다.

과잉 산소를 포함한 절연층은 PCVD법, 플라즈마 스퍼터링법, 또는 다른 스퍼터링법으로 성막 조건을 조정함으로써 막 내에 산소를 많이 포함시켜 형성한다. 또한, 더 많은 과잉 산소를 절연층에 포함시키고자 하는 경우에는 이온 주입법이나 이온 도핑법이나 플라즈마 처리에 의하여 산소를 첨가하면 좋다. 또한, 산화물 반도체층에 산소를 첨가하여도 좋다.

또한, 산화물 반도체층을 형성하는 데 사용하는 스퍼터링 장치에는 흡착형 진공 펌프를 사용하는 것이 바람직하다. 이것은 성막실 내의 잔류 수분이 적은 것이 바람직하기 때문이다. 또한, 스퍼터링 장치에 콜드 트랩이 제공되어 있어도 좋다.

또한, 산화물 반도체층에 대하여 바람직하게는 기판 온도 350℃ 이상 기판의 변형점 미만, 더 바람직하게는 350℃ 이상 450℃ 이하로 가열 처리를 수행하면 좋다. 또한, 나중의 공정에서 가열 처리를 수행하여도 좋다. 이 때 사용하는 가열 처리 장치에 특별한 한정은 없고 전기로를 사용하여도 좋고 GRTA(Gas Rapid Thermal Annealing) 장치 또는 LRTA(Lamp Rapid Thermal Annealing) 장치 등 RTA(Rapid Thermal Annealing) 장치를 사용하여도 좋다. 또한, 가열 처리를 여러 번 수행하여도 좋다.

또한, 상기 가열 처리를 수행한 후, 그 가열 온도를 유지하면서 또는 그 가열 온도에서부터 강온시키는 과정에서, 상기 가열 처리를 수행한 노(爐)와 동일한 노에 고순도 산소 가스, 고순도 N₂O 가스, 또는 초건조(超乾燥) 에어(이슬점이 -40℃ 이하, 바람직하게는 -60℃ 이하의 분위기)를 도입하면 좋다. 이 때 산소 가스 또는 N₂O 가스는 물 및 수소 등을 포함하지 않은 것이 바람직하다. 또한, 가열 처리 장치에 도입하는 산소 가스 또는 N₂O 가스의 순도는 6N 이상이면 좋고 바람직하게는 7N 이상으로 한다. 즉, 산소 가스 또는 N₂O 가스 내의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하로 한다. 이 공정에 의하여 산화물 반도체층에 산소가 공급되어 산화물 반도체층 내의 산소 결함을 억제할 수 있다. 또한, 상기 고순도 산소 가스, 고순도 N₂O 가스, 또는 초건조 에어의 도입은 상기 가열 처리시에 수행하여도 좋다.

고순도화된 산화물 반도체층의 수소 농도의 SIMS 측정값은 5×10¹⁹atoms/cm³ 이하, 바람직하게는 5×10¹⁸atoms/cm³ 이하, 더 바람직하게는 5×10¹⁷atoms/cm³ 이하로 하면 좋다.

고순도화된 산화물 반도체층을 사용하면, 전계 효과 트랜지스터의 산화물 반도체층의 캐리어 밀도를 1×10¹⁴/cm³ 미만, 바람직하게는 1×10¹²/cm³ 미만, 더 바람직하게는 1×10¹¹/cm³ 미만으로 할 수 있다. 이와 같이 캐리어 밀도를 작게 함으로써 전계 효과 트랜지스터의 채널 폭 1μm당 오프 전류를 10aA(1×10^-17A) 이하, 바람직하게는 1aA(1×10^-18A) 이하, 더 바람직하게는 10zA(1×10^-20A) 이하, 더욱 바람직하게는 1zA(1×10^-21A) 이하, 가장 바람직하게는 100yA(1×10^-22A) 이하로 할 수 있다.

영역(206a) 및 영역(206b)에 포함되는 도펀트로서는 예를 들어, 원소 주기율표 제 13족 원소(예를 들어, 붕소 등), 제 15족 원소(예를 들어, 질소, 인, 및 비소 등), 및 희가스 원소(예를 들어, 헬륨, 아르곤, 및 크세논 등)를 들 수 있고, 이들 중 어느 하나 또는 복수를 적용할 수 있다.

절연층(210) 및 절연층(256)은 트랜지스터의 게이트 절연층으로서 기능한다. 절연층(210) 및 절연층(256)으로서는 예를 들어, 산화 갈륨, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 또는 산화 하프늄 등의 재료를 포함한 층을 사용하면 좋다.

도전층(212) 및 도전층(252)은 트랜지스터의 게이트로서 기능한다. 도전층(212) 및 도전층(252)으로서는 예를 들어, 몰리브덴, 티타늄, 크롬, 탄탈, 마그네슘, 은, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐 등의 금속 재료를 포함한 층을 사용하면 좋다.

절연층(214a), 절연층(214b), 및 절연층(216)으로서는 예를 들어, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 또는 산화 하프늄 등의 재료를 포함한 층을 사용하면 좋다.

도전층(218a) 및 도전층(218b), 도전층(260a) 및 도전층(260b), 도전층(262a) 및 도전층(262b)은 트랜지스터의 소스 또는 드레인으로서 기능한다. 도전층(218a) 및 도전층(218b), 도전층(260a) 및 도전층(260b), 도전층(262a) 및 도전층(262b)으로서는 예를 들어, 몰리브덴, 티타늄, 크롬, 탄탈, 마그네슘, 은, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐, 또는 루테늄 등의 도전성 재료를 포함한 층을 사용하면 좋다.

절연층(220) 및 절연층(264)은 보호층으로서 기능한다. 절연층(220) 및 절연층(264)으로서는 예를 들어, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 또는 산화 하프늄 등의 재료를 포함한 층을 사용하면 좋다.

또한, 일례로서 도시된 도 3a의 트랜지스터를 사용한 경우의 반도체 장치의 구조의 일례에 대하여 도 4를 참조하여 설명한다. 도 4는 본 실시형태의 반도체 장치의 구조의 일례를 설명하기 위한 단면 모식도이다.

도 4에 도시된 반도체 장치는 채널 형성층인 단결정 실리콘층(308)을 포함한 트랜지스터(300)와, 절연층(312), 절연층(314), 및 절연층(316)을 개재하여 트랜지스터(300) 위에 적층되며 도 3a에 도시된 트랜지스터로 구성된 트랜지스터(302)를 갖는다. 또한, 트랜지스터(302)에 접하여 절연층(320)이 제공되어 있다.

단결정 실리콘층(308)은 절연층(306)(BOX층이라고도 함)을 개재하여 기판(304) 위에 제공되어 있다. 또한, 기판(304), 절연층(306), 및 단결정 실리콘층(308) 대신에 단결정 반도체 기판의 매립 절연 영역으로 둘러싸인 반도체 영역을 사용하여 트랜지스터(300)를 구성하여도 좋다.

절연층(312)은 보호층으로서 기능한다. 또한, 절연층(314)은 보호층으로서뿐만 아니라 평탄화층으로서도 기능한다. 또한, 절연층(316)은 하지층으로서 기능한다. 절연층(312), 절연층(314), 및 절연층(316)으로서는 절연층(202)과 같은 재료를 포함한 층을 사용하면 좋다.

트랜지스터(302)의 소스 또는 드레인으로서의 기능을 갖는 도전층(318)은 트랜지스터(300)의 게이트로서 기능하는 도전층(310)에 접속되어 있다. 또한, 도전층(318)과 도전층(310)은 복수의 도전층을 통하여 접속되어 있어도 좋다.

또한, 트랜지스터(302)를 오프 전류가 작은 상기 트랜지스터로 함으로써 메모리 셀의 데이터 유지 기간을 길게 할 수 있다.

또한, 트랜지스터(300)를 사용하여 CPU 및 신호 처리 회로 등 논리 회로(휘발성 기억 회로를 포함함)를 구성할 수 있다. 이로써 동작 속도를 빠르게 할 수 있다.

도 4에 도시된 트랜지스터(300)는 실시형태 1에서 설명한 도 2의 제 1 트랜지스터(114), 제 2 트랜지스터(116), 제 3 트랜지스터(118), 제 4 트랜지스터(120), 제 5 트랜지스터(122), 및 제 6 트랜지스터(124)에 상당한다. 도 4에 도시된 트랜지스터(302)는 실시형태 1에서 설명한 도 2의 제 7 트랜지스터(126) 및 제 8 트랜지스터(128)에 상당한다. 따라서, 도 4에 도시된 도전층(318)은 제 1 데이터 유지부(140) 또는 제 2 데이터 유지부(142)로서 기능한다.

본 실시형태에서 설명한 바와 같이 하여 오프 전류가 작은 트랜지스터를 제작할 수 있다. 다만, 오프 전류가 작은 트랜지스터는 본 실시형태에서 설명한 것에 한정되지 않는다. 필요한 시간 동안 데이터 유지부에 데이터를 유지할 수 있을 정도로 오프 전류가 작은 트랜지스터이면 좋고 특정 구성에 한정되는 것은 아니다. 예를 들어, 톱 게이트 톱 콘택트 구조의 트랜지스터를 사용하여도 좋다.

(실시형태 4)

본 발명의 일 형태에 따른 반도체 장치(기억 장치)는 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하고 그 화상을 표시할 수 있는 디스플레이를 갖는 장치) 등에 사용될 수 있다. 이 외에 본 발명의 일 형태에 따른 반도체 장치(기억 장치)가 사용될 수 있는 전자 기기로서 예를 들어, 휴대 전화, 게임기(휴대형 게임기를 포함함), 휴대 정보 단말, 전자 서적, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 7a 내지 도 7f에 도시하였다.

도 7a에 도시된 휴대형 게임기는 하우징(5001), 하우징(5002), 표시부(5003), 표시부(5004), 마이크로폰(5005), 스피커(5006), 조작 키(5007), 스타일러스(stylus)(5008) 등을 갖는다. 또한, 도 7a에 도시된 휴대형 게임기는 2개의 표시부(표시부(5003) 및 표시부(5004))를 갖지만, 휴대형 게임기가 갖는 표시부의 개수는 이에 한정되지 않는다.

도 7b에 도시된 휴대 정보 단말은 제 1 하우징(5601), 제 2 하우징(5602), 제 1 표시부(5603), 제 2 표시부(5604), 접속부(5605), 조작 키(5606) 등을 갖는다. 제 1 표시부(5603)는 제 1 하우징(5601)에 제공되어 있고, 제 2 표시부(5604)는 제 2 하우징(5602)에 제공되어 있다. 그리고, 제 1 하우징(5601)과 제 2 하우징(5602)은 접속부(5605)에 의하여 접속되어 있고, 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도는, 접속부(5605)에 의하여 조정이 가능하다. 접속부(5605)에서의 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도에 따라 제 1 표시부(5603)의 영상을 전환시키는 구성으로 하여도 좋다. 또한, 제 1 표시부(5603) 및 제 2 표시부(5604)의 적어도 한쪽에, 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하여도 좋다. 또한, 위치 입력 장치로서의 기능은 표시 장치에 터치 패널을 제공함으로써 부가할 수 있다. 또는, 위치 입력 장치로서의 기능은, 포토 센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써도 부가할 수 있다.

도 7c에 도시된 노트북형 퍼스널 컴퓨터는 하우징(5401), 표시부(5402), 키보드(5403), 포인팅 디바이스(5404) 등을 갖는다.

도 7d에 도시된 전기 냉동 냉장고는 하우징(5301), 냉장실용 도어(5302), 냉동실용 도어(5303) 등을 갖는다.

도 7e에 도시된 비디오 카메라는 제 1 하우징(5801), 제 2 하우징(5802), 표시부(5803), 조작 키(5804), 렌즈(5805), 접속부(5806) 등을 갖는다. 조작 키(5804) 및 렌즈(5805)는 제 1 하우징(5801)에 제공되어 있고, 표시부(5803)는 제 2 하우징(5802)에 제공되어 있다. 그리고, 제 1 하우징(5801)과 제 2 하우징(5802)은 접속부(5806)에 의하여 접속되어 있고, 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 각도는, 접속부(5806)에 의하여 조정이 가능하다. 접속부(5806)에서의 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 각도에 따라 표시부(5803)의 영상을 전환시키는 구성으로 하여도 좋다.

도 7f에 도시된 일반 자동차는 차체(5101), 바퀴(5102), 계기판(dashboard)(5103), 전조등(5104) 등을 갖는다.

100: 기억 장치
102: 기억 소자부
104: 제 1 구동 회로
106: 제 2 구동 회로
108: 기억 소자
110: 제 1 기억 회로
112: 제 2 기억 회로
114: 제 1 트랜지스터
116: 제 2 트랜지스터
118: 제 3 트랜지스터
120: 제 4 트랜지스터
122: 제 5 트랜지스터
124: 제 6 트랜지스터
126: 제 7 트랜지스터
128: 제 8 트랜지스터
130: 제 1 단자
132: 제 2 단자
134: 제 3 단자
136: 제 4 단자
138: 제 5 단자
140: 제 1 데이터 유지부
142: 제 2 데이터 유지부
144: 제 3 데이터 유지부
146: 제 4 데이터 유지부
148: 제 1 커패시터
150: 제 2 커패시터
160: 제 9 트랜지스터
162: 제 10 트랜지스터
164: 제 11 트랜지스터
166: 제 12 트랜지스터
168: 제 6 단자
170: 제 7 단자
172: 제 8 단자
174: 제 9 단자
176: 제 10 단자
178: 제 11 단자
180: 제 2 기억 회로
182: 기억 소자
184: 제 2 기억 회로
186: 기억 소자
200: 소자 피형성층
202: 절연층
204: 반도체층
206a: 영역
206b: 영역
208: 채널 형성 영역
210: 절연층
212: 도전층
214a: 절연층
214b: 절연층
216: 절연층
218a: 도전층
218b: 도전층
220: 절연층
250: 소자 피형성층
252: 도전층
254: 절연층
256: 절연층
258: 반도체층
260a: 도전층
260b: 도전층
262a: 도전층
262b: 도전층
264: 절연층
300: 트랜지스터
302: 트랜지스터
304: 기판
306: 절연층
308: 단결정 실리콘층
310: 도전층
312: 절연층
314: 절연층
316: 절연층
318: 도전층
320: 절연층
5001: 하우징
5002: 하우징
5003: 표시부
5004: 표시부
5005: 마이크로폰
5006: 스피커
5007: 조작 키
5008: 스타일러스
5101: 차체
5102: 바퀴
5103: 계기판
5104: 전조등
5301: 하우징
5302: 냉장실용 도어
5303: 냉동실용 도어
5401: 하우징
5402: 표시부
5403: 키보드
5404: 포인팅 디바이스
5601: 하우징
5602: 하우징
5603: 표시부
5604: 표시부
5605: 접속부
5606: 조작 키
5801: 하우징
5802: 하우징
5803: 표시부
5804: 조작 키
5805: 렌즈
5806: 접속부

Claims

매트릭스 형태로 배치된 복수의 메모리 소자를 포함하는 반도체 장치에 있어서,
상기 복수의 메모리 소자 중 하나는
제 1 데이터 유지부 및 제 2 데이터 유지부를 포함한 제 1 메모리와;
제 3 데이터 유지부 및 제 4 데이터 유지부를 포함한 제 2 메모리를 포함하고,
상기 제 1 데이터 유지부는 제 1 트랜지스터를 통하여 제 1 비트선에 전기적으로 접속되고,
상기 제 2 데이터 유지부는 제 2 트랜지스터를 통하여 제 1 반전 비트선에 전기적으로 접속되고,
상기 제 1 트랜지스터의 게이트 및 상기 제 2 트랜지스터의 게이트는 제 1 워드선에 전기적으로 접속되고,
상기 제 3 데이터 유지부는 제 3 트랜지스터를 통하여 상기 제 2 데이터 유지부에 전기적으로 접속되고,
상기 제 4 데이터 유지부는 제 4 트랜지스터를 통하여 상기 제 1 데이터 유지부에 전기적으로 접속되고,
상기 제 3 트랜지스터의 게이트 및 상기 제 4 트랜지스터의 게이트는 제 2 워드선에 전기적으로 접속되고,
상기 제 3 데이터 유지부는 제 1 커패시터의 한쪽 전극 및 제 1 판독 회로에 전기적으로 접속되고,
상기 제 4 데이터 유지부는 제 2 커패시터의 한쪽 전극 및 제 2 판독 회로에 전기적으로 접속되고,
상기 제 1 커패시터의 다른 쪽 전극 및 상기 제 2 커패시터의 다른 쪽 전극은 전원선에 전기적으로 접속되고,
상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 상기 제 1 데이터 유지부에 데이터를 기록할 때 오프 상태가 되고,
상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 상기 제 1 메모리로의 전력 공급이 정지되기 직전에 오프 상태가 되는, 반도체 장치.
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제 1 항에 있어서,
상기 제 1 판독 회로는 제 5 트랜지스터 및 제 6 트랜지스터를 포함하고,
상기 제 2 판독 회로는 제 7 트랜지스터 및 제 8 트랜지스터를 포함하고,
상기 제 5 트랜지스터의 게이트는 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽과, 상기 제 1 커패시터의 상기 한쪽 전극에 전기적으로 접속되고,
상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 커패시터의 상기 다른 쪽 전극과, 상기 전원선에 전기적으로 접속되고,
상기 제 5 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 6 트랜지스터의 게이트는 제 3 워드선에 전기적으로 접속되고,
상기 제 6 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 제 2 비트선에 전기적으로 접속되고,
상기 제 7 트랜지스터의 게이트는 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽과, 상기 제 2 커패시터의 상기 한쪽 전극에 전기적으로 접속되고,
상기 제 7 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 커패시터의 상기 다른 쪽 전극과, 상기 전원선에 전기적으로 접속되고,
상기 제 7 트랜지스터의 상기 소스 및 드레인 중 다른 쪽은 상기 제 8 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 8 트랜지스터의 게이트는 상기 제 3 워드선에 전기적으로 접속되고,
상기 제 8 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 제 2 반전 비트선에 전기적으로 접속되는, 반도체 장치.
제 1 항에 있어서,
상기 제 3 트랜지스터 및 상기 제 4 트랜지스터 각각은 산화물 반도체를 포함하는, 반도체 장치.
제 1 항에 있어서,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각은 단결정 실리콘 기판을 포함하는, 반도체 장치.
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전자 기기에 있어서,
제 1 항에 따른 반도체 장치를 포함하는, 전자 기기.
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