JP2015188206A - 半導体装置 - Google Patents

Abstract

【課題】信号伝達速度を低下させることのない半導体装置を提供する。【解決手段】第１のロジックエレメントと、第１のロジックエレメントと電気的に接続された第１のスイッチと、第１のスイッチと電気的に接続された第２のロジックエレメントと、を有し、少なくとも、第１のロジックエレメントは、第２のスイッチを有し、第２のスイッチは、第１のロジックエレメントからの出力電位を、Ｌレベルとする機能を有する半導体装置である。第１のロジックエレメントは、レジスタと電気的に接続されたメモリを有してもよい。メモリは、レジスタのデータを保持する機能を有し、レジスタは、メモリにデータを保持したあと、出力電位をＬレベルとする機能を有する。【選択図】図２

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、例えば、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、半導体装置に関する。特に、本発明の一態様は、ハードウェアの構成を変更することができるプログラマブルロジックデバイスと、上記プログラマブルロジックデバイスを用いた半導体装置、駆動方法に関する。

プログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）は、製造後に使用者が所望の回路構成を設定し、機能させることができる集積回路である。製造時に全ての回路が固定される集積回路に比べて、開発期間の短縮や設計仕様の変更に対する柔軟性などの利点を有しており、半導体装置への利用が進んでいる。

ＰＬＤには、小規模回路となるＰＡＬ（Ｐｒｏｇｒａｍｍａｂｌｅ Ａｒｒａｙ Ｌｏｇｉｃ）やＧＡＬ（Ｇｅｎｅｒｉｃ Ａｒｒａｙ Ｌｏｇｉｃ）、大規模回路となるＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）が挙げられる。本明細書においては、ＰＡＬ、ＧＡＬ、ＣＰＬＤ、ＦＰＧＡ等を含めて、プログラマブルロジックデバイス（以下、ＰＬＤという。）と呼ぶ。

ＰＬＤは、少なくともロジックエレメント（Ｌｏｇｉｃ Ｅｌｅｍｅｎｔ。以下、ＬＥという。）を有する。複数のＬＥ間は配線によって電気的に接続されている。各ＬＥの機能を変更することで、ＰＬＤの機能を変更することができる。また、ＬＥ間の配線の導通状態を変更することで、ＰＬＤの機能を変更することができる。

ＰＬＤは、コンフィギュレーションメモリを搭載することができる。ＰＬＤが、複数の組のコンフィギュレーションメモリを搭載する場合には、異なるコンフィギュレーションデータを格納することができる。ＰＬＤの動作中にコンフィギュレーションデータを別の組に切り替える方式を、マルチコンテキスト方式と呼ぶ。マルチコンテキスト機能を有するＰＬＤは、コンフィギュレーションデータの組を選択するだけで、高速に、回路構成を変更することができる。また、マルチコンテキスト機能を有するＰＬＤは、選択されたコンフィギュレーションデータに応じた回路動作を行なうが、当該動作の間に、非選択のコンフィギュレーションデータを書き換える、所謂、動的再構成が可能となる。

下記の非特許文献１には、マルチコンテキスト方式のＰＬＤについて記載されている。ＰＬＤが有するパストランジスタのブースティング機能を利用して、ノードＳＮの電位を昇圧させることができ、従来のＳＲＡＭを用いた場合より、スイッチング速度が改善されることが記載されている。

Ｙ． Ｏｋａｍｏｔｏ ｅｔ ａｌ．， "Ｎｏｖｅｌ Ａｐｐｌｉｃａｔｉｏｎ ｏｆ Ｃｒｙｓｔａｌｌｉｎｅ Ｉｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｚｉｎｃ−Ｏｘｉｄｅ Ｔｅｃｈｎｏｌｏｇｙ ｔｏ ＬＳＩ： Ｄｙｎａｍｉｃａｌｌｙ Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＬｏｇｉｃＤｅｖｉｃｅ Ｂａｓｅｄ ｏｎ Ｍｕｌｔｉ−ＣＯＮＴＥＸＴ Ａｒｃｈｉｔｅｃｔｕｒｅ，" ＥＣＳ Ｔｒａｎｓ．， ｖｏｌ． ５４， ｎｏ． １， ｐｐ．１４１−１４９， Ｊｕｎ． ２０１３．

スイッチング速度が改善すると、ＬＥ間の信号伝達速度が向上する。信号伝達速度の向上は、ＰＬＤなどの半導体装置の性能を評価する上で重要なポイントである。しかしながら、上記非特許文献のパストランジスタのブースティング機能を利用した場合であってもスイッチング速度が改善しないことが懸念される。以下、これを説明する。

図１０では、ＬＥ１１と、ＬＥ１２との間に、第１のスイッチＳＷ１１や第２のスイッチＳＷ１２を配置した回路構成を示す。第１のスイッチＳＷ１１や第２のスイッチＳＷ１２をあわせて、スイッチ群ＳＷ１と呼ぶことができる。

第１のスイッチＳＷ１１は、ＬＥ１１及びＬＥ１２間の導通、非導通を制御する機能を有する。第２のスイッチＳＷ１２は、第１のスイッチＳＷ１１と同様な構成及び機能を有することができる。これらスイッチについて説明する。

第１のスイッチＳＷ１１は、第１のトランジスタＭ１１、第２のトランジスタＭ１２、第３のトランジスタＭ１３、第１の容量Ｃ１１を有する。第１のトランジスタＭ１１のソース又はドレインの一方は、第２のトランジスタＭ１２のゲートと電気的に接続される。第１のトランジスタＭ１１のソース又はドレインの一方は、第１の容量Ｃ１１の一方の電極と電気的に接続される。第２のトランジスタＭ１２のソース又はドレインの一方は、第３のトランジスタＭ１３のソース又はドレインの一方と電気的に接続される。第１のトランジスタＭ１１のゲートは、第１の信号線１０１と電気的に接続される。第１の信号線１０１から供給される信号を、ＷＬ［０］と表記する。ＷＬ［０］に基づいて、第１のトランジスタＭ１１が選択される。第３のトランジスタＭ１３のゲートは、第２の信号線１０２と電気的に接続される。第２の信号線１０２から供給される信号を、ＣＯＮＴＥＸＴ［０］と表記する。ＣＯＮＴＥＸＴ［０］に基づいて、第３のトランジスタＭ１３が選択される。信号線とは、これら所望の信号を供給することができる配線である。

第２のスイッチＳＷ１２は、第４のトランジスタＭ１４、第５のトランジスタＭ１５、第６のトランジスタＭ１６、第２の容量Ｃ１２を有する。第４のトランジスタＭ１４のソース又はドレインの一方は、第５のトランジスタＭ１５のゲートと電気的に接続される。第４のトランジスタＭ１４のソース又はドレインの一方は、第２の容量Ｃ１２の一方の電極と電気的に接続される。第５のトランジスタＭ１５のソース又はドレインの一方は、第６のトランジスタＭ１６のソース又はドレインの一方と電気的に接続される。第４のトランジスタＭ１４のゲートは、第３の信号線１０３と電気的に接続される。第３の信号線１０３から供給される信号を、ＷＬ［１］と表記する。ＷＬ［１］に基づいて、第４のトランジスタＭ１４が選択される。第６のトランジスタＭ１６のゲートは、第４の信号線１０４と電気的に接続される。第４の信号線１０４から供給される信号を、ＣＯＮＴＥＸＴ［１］と表記する。ＣＯＮＴＥＸＴ［１］に基づいて、第６のトランジスタＭ１６が選択される。信号線とは、これら所望の信号を供給することができる配線である。

第１のトランジスタＭ１１と、第４のトランジスタＭ１４とは、互いのソース又はドレインの他方が電気的に接続されている。互いのソース又はドレインの他方は、第５の信号線１０５と電気的に接続されている。第５の信号線１０５から供給される信号を、ＢＬと表記する。第１のトランジスタＭ１１が選択されている場合、ＢＬに基づいて、第１のトランジスタＭ１１の先のノードＳＮ１１の電位を決めることができる。当該電位は、第１の容量Ｃ１１によって、保持することができる。また第４のトランジスタＭ１４が選択されている場合、ＢＬに基づいて、第４のトランジスタＭ１４の先のノードＳＮ１２の電位を決めることができる。当該電位は、第２の容量Ｃ１２によって、保持することができる。信号線とは、所望の信号を供給することができる配線である。

第２のトランジスタＭ１２と、第５のトランジスタＭ１５とは、互いのソース又はドレインの他方が電気的に接続されている。互いのソース又はドレインの他方は、ＬＥ１１の出力側と電気的に接続されている。ＬＥ１１の出力側の端子をノードＮＤ１１と表記する。第３のトランジスタＭ１３と、第６のトランジスタＭ１６とは、互いのソース又はドレインの他方が、電気的に接続されている。互いのソース又はドレインの他方は、ＬＥ１２の入力側と電気的に接続されている。ＬＥ１２の入力側の端子をノードＮＤ１２と表記する。

このような回路により、少なくとも、以下の動作を行うことができる。ＷＬ［０］により、第１のトランジスタＭ１１の導通、非導通が制御される。ＷＬ［１］により、第４のトランジスタＭ１４の導通、非導通が制御される。第１のトランジスタＭ１１を介して、第１の容量Ｃ１１に、ＢＬに対応するコンフィギュレーションデータが書き込まれる。その後、第１のトランジスタＭ１１が非導通となると、ノードＳＮ１１にコンフィギュレーションデータが格納される。

第４のトランジスタＭ１４を介して、第２の容量Ｃ１２に、ＢＬに対応するコンフィギュレーションデータが書き込まれる。その後、第４のトランジスタＭ１４が非導通となると、ノードＳＮ１２にコンフィギュレーションデータが格納される。ノードＳＮ１１に格納されたコンフィギュレーションデータに依存して、第２のトランジスタＭ１２の導通、非導通が制御される。ノードＳＮ１２に格納されたコンフィギュレーションデータに依存して、第５のトランジスタＭ１５の導通、非導通が制御される。

また、ＣＯＮＴＥＸＴ［０］により、第３のトランジスタＭ１３の導通、非導通を制御することで、所望の回路構成を選択することができる。また、ＣＯＮＴＥＸＴ［１］により、第６のトランジスタＭ１６の導通、非導通を制御することで、所望の回路構成を選択することができる。

図１１に、図１０の回路におけるタイミングチャートを示す。図１１は、第５の信号線１０５から供給されるＢＬのタイミングチャートを示す。図１１は、第１の信号線１０１、第３の信号線１０３からそれぞれ供給されるＷＬ［０］，ＷＬ［１］のタイミングチャートを示す。図１１は、第２の信号線１０２から供給されるＣＯＮＴＥＸＴ［０］のタイミングチャートを示す。図１１は、第４の信号線１０４から供給されるＣＯＮＴＥＸＴ［１］のタイミングチャートを示す。

ＣＯＮＴＥＸＴ［０］が”Ｈ”レベルであり、ＣＯＮＴＥＸＴ［１］が”Ｌ”レベルの状態を第１のコンフィギュレーションデータを選択するとし、ＣＯＮＴＥＸＴ［０］が”Ｌ”レベルであり、ＣＯＮＴＥＸＴ［１］が”Ｈ”レベルの状態を第２のコンフィギュレーションデータを選択すると表記する。第１のコンフィギュレーションデータと、第２のコンフィギュレーションデータとは、いずれか一方しか選択できない。たとえば第１のコンフィギュレーションデータが選択されるときは、第２のコンフィギュレーションデータは非選択である。たとえば第２のコンフィギュレーションデータが選択されるときは、第１のコンフィギュレーションデータは非選択である。

図１１において、トランジスタＭ１１、トランジスタＭ１２、トランジスタＭ１３、トランジスタＭ１４、トランジスタＭ１５、トランジスタＭ１６のゲートに印加した際、導通状態となる電位を”Ｈ”レベルとして表し、非導通状態となる電位を”Ｌ”レベルとして表す。”Ｈ”レベルの電位をＶＤＤとし、”Ｌ”レベルの電位をＧＮＤとするが、相対的な電位差があればよく、ＶＤＤやＧＮＤに限定されるものではない。よって、第１の電位と、第１の電位より低い第２の電位や第１の電位と、第１の電位より高い第２の電位として、表現することができる。

図１１において、ノードＮＤ１１の電位が”Ｌ”レベルの間を時刻Ｔ０からＴ１とする。ＢＬを”Ｈ”レベルとし、次いでＷＬ［０］を”Ｈ”レベルとすることで、ノードＳＮ１１及び第１の容量Ｃ１１を用いて、”Ｈ”レベルに相当するコンフィギュレーションデータを書き込むことができる。その後、ＷＬ［０］を”Ｌ”レベルとし、第１のトランジスタＭ１１を非導通とすることで、ノードＳＮ１１及び第１の容量Ｃ１１を用いて、コンフィギュレーションデータを格納することができる。ＷＬ［０］が”Ｌ”レベルとなった以降であれば、ＢＬは”Ｈ”レベルであっても、”Ｌ”レベルであっても、第１のトランジスタＭ１１を非導通とすることができる。ここでは、ＢＬは、”Ｌ”レベルとする。

時刻Ｔ１にて、第１のコンフィギュレーションデータを選択する。具体的には、ＣＯＮＴＥＸＴ［０］を”Ｈ”レベルとし、第３のトランジスタＭ１３を導通させる。

また、ＬＥ１１側のノードＮＤ１１を”Ｌ”レベルの電位から”Ｈ”レベルの電位へ変化させることで、第２のトランジスタＭ１２のゲート容量を介した容量結合により、ノードＳＮ１１の電位は、たとえば約２ＶＤＤへ昇圧される。第２のトランジスタＭ１２のソース・ゲート間電圧が約２ＶＤＤとなり、かつ第３のトランジスタＭ１３は導通しているため、ＬＥ１２側のノードＮＤ１２の電位は、速やかに”Ｈ”レベルとなる。その結果、上記昇圧が行われない場合と比較して、ノードＮＤ１１とノードＮＤ１２間の信号伝達速度は向上する。

時刻Ｔ２にて、ＬＥ１１側のノードＮＤ１１を”Ｈ”レベルの電位から”Ｌ”レベルの電位へ変化させると、第２のトランジスタＭ１２のゲート容量を介した容量結合により、ノードＳＮ１１の電位はＶＤＤまで降圧される。第２のトランジスタＭ１２のソース・ゲート間電圧がＶＤＤとなり、かつ第３のトランジスタＭ１３は導通しているため、ＧＮＤレベルの場合と比較して、ノードＮＤ１２の電位は速やかに”Ｌ”レベルとなる。

図１１からわかるように、第１のコンフィギュレーションデータを選択している間、ノードＮＤ１１とノードＮＤ１２間の信号伝達速度は向上し続ける。すなわち、一度、第２のトランジスタＭ１２のゲート容量を介した容量結合により、ノードＳＮ１１の電位が昇圧又は降圧されれば、ＬＥ１１とＬＥ１２間の信号伝達速度は向上し続ける。

次にノードＮＤ１１の電位が”Ｌ”レベルとなる間を時刻Ｔ３からＴ４とする。時刻Ｔ３からＴ４では、ＢＬを”Ｈ”レベルとし、ＷＬ［１］を”Ｈ”レベルとすることで、ノードＳＮ１２及び第２の容量Ｃ１２を用いて、”Ｈ”レベルに相当するコンフィギュレーションデータを書き込むことができる。その後、ＷＬ［１］を”Ｌ”レベルとし、第４のトランジスタＭ１４を非導通とすることで、ノードＳＮ１２及び第２の容量Ｃ１２を用いて、コンフィギュレーションデータを格納することができる。ＷＬ［１］が”Ｌ”レベルとなった以降であれば、ＢＬは”Ｈ”レベルであっても、”Ｌ”レベルであっても、第４のトランジスタＭ１４は非導通とすることができる。ここでは、ＢＬは、”Ｌ”レベルとする。

時刻Ｔ４以降、第１のコンフィギュレーションデータを非選択にし、第２のコンフィギュレーションデータを選択する。具体的には、ＣＯＮＴＥＸＴ［０］を”Ｌ”レベルとし、第３のトランジスタＭ１３を非導通にさせ、ＣＯＮＴＥＸＴ［１］を”Ｈ”レベルとし、第６のトランジスタＭ１６を導通させる。

また、ＬＥ１１側のノードＮＤ１１を”Ｌ”レベルの電位から”Ｈ”レベルの電位へ変化させることで、第５のトランジスタＭ１５のゲート容量を介した容量結合により、ノードＳＮ１２の電位は、たとえば約２ＶＤＤへ昇圧される。第５のトランジスタＭ１５のソース・ゲート間電圧が約２ＶＤＤとなり、かつ第６のトランジスタＭ１６は導通しているため、ＬＥ１２側のノードＮＤ１２の電位は、速やかに”Ｈ”レベルとなる。その結果、上記昇圧が行われない場合と比較して、ノードＮＤ１１とノードＮＤ１２間の信号伝達速度が向上する。

時刻Ｔ５にて、ＬＥ１１側のノードＮＤ１１を”Ｈ”レベルの電位から”Ｌ”レベルの電位へ変化させると、第５のトランジスタＭ１５のゲート容量を介した容量結合により、ノードＳＮ１２の電位はＶＤＤまで降圧される。第５のトランジスタＭ１５ソース・ゲート間電圧がＶＤＤとなり、かつ第６のトランジスタＭ１６は導通しているため、ノードＮＤ１２の電位は速やかに”Ｌ”レベルとなる。

図１１からわかるように、第２のコンフィギュレーションデータを選択している間、ノードＮＤ１１とノードＮＤ１２間の信号伝達速度は向上し続ける。すなわち、一度、第５のトランジスタＭ１５のゲート容量を介した容量結合により、ノードＳＮ１２の電位が昇圧又は降圧されれば、ＬＥ１１とＬＥ１２間の信号伝達速度は向上し続ける。

図１２を用いて、図１１とは、別の条件を考える。

図１２において、ノードＮＤ１１の電位が”Ｌ”レベルの間を時刻Ｔ０’からＴ１’とする。図１１と同様に考えることができ、時刻Ｔ０’からＴ１’では、ノードＮＤ１１の電位が”Ｌ”レベルの間に、ＢＬを”Ｈ”レベルとし、ＷＬ［０］を”Ｈ”レベルとすることで、第１の容量Ｃ１１に”Ｈ”レベルに相当するコンフィギュレーションデータを書き込み、その後、ＷＬ［０］を”Ｌ”レベルとし、ＢＬを”Ｌ”レベルとし、第１のトランジスタＭ１１を非導通とすることで、ノードＳＮ１１のコンフィギュレーションデータを格納する。

時刻Ｔ１’にて、第１のコンフィギュレーションデータを選択する。具体的には、ＣＯＮＴＥＸＴ［０］を”Ｈ”レベルとし、第３のトランジスタＭ１３を導通させる。

また、ＬＥ１１側のノードＮＤ１１を”Ｌ”レベルの電位から”Ｈ”レベルの電位へ変化させることで、第２のトランジスタＭ１２のゲート容量を介した容量結合により、ノードＳＮ１１の電位は、たとえば約２ＶＤＤへ昇圧される。
その結果、図１１と同様に、上記昇圧が行われない場合と比較して、ノードＮＤ１１とノードＮＤ１２間の信号伝達速度は向上する。

時刻Ｔ２’にて、ＬＥ１１側のノードＮＤ１１を”Ｈ”レベルの電位から”Ｌ”レベルの電位へ変化させることで、第２のトランジスタＭ１２のゲート容量を介した容量結合により、ノードＳＮ１１の電位はＶＤＤまで降圧される。第２のトランジスタＭ１２のゲート・ソース間電圧がＶＤＤとなるため、ノードＮＤ１２の電位は速やかに”Ｌ”レベルとなる。

次にノードＮＤ１１の電位が”Ｈ”レベルとなっている時刻Ｔ３’からＴ４’とする。時刻Ｔ３’からＴ４’では、ノードＮＤ１１の電位が”Ｈ”レベルの間に、ＢＬを”Ｈ”レベルとし、ＷＬ［１］を”Ｈ”レベルとすることで、ノードＳＮ１２及び第２の容量Ｃ１２を用いて、”Ｈ”レベルに相当するコンフィギュレーションデータを書き込むことができる。その後、ＷＬ［１］を”Ｌ”レベルとし、第４のトランジスタＭ１４を非導通とすることで、ノードＳＮ１２及び第２の容量Ｃ１２を用いて、コンフィギュレーションデータを格納することができる。

時刻Ｔ４’以降、第１のコンフィギュレーションデータを非選択にし、第２のコンフィギュレーションデータを選択する。具体的には、ＣＯＮＴＥＸＴ［０］を”Ｌ”レベルとし、第３のトランジスタＭ１３を非導通にさせ、ＣＯＮＴＥＸＴ［１］を”Ｈ” レベルとし、第６のトランジスタＭ１６を導通させる。

このとき、ＬＥ１１側のノードＮＤ１１が”Ｈ”レベルの状態で、上記時刻Ｔ４’の動作を迎えてしまうと、その後、ＬＥ１１側のノードＮＤ１１が”Ｈ”レベルの電位から”Ｌ”レベルの電位へ変化することとなる。この場合、ノードＳＮ１２の電位は昇圧されず、第５のトランジスタＭ１５のゲート容量を介した容量結合により、ノードＳＮ１２の電位はＶＤＤより小さく、ＧＮＤ近くまで降圧されてしまう。

時刻Ｔ５’にて、ＬＥ１１側のノードＮＤ１１を”Ｌ”レベルの電位から”Ｈ”レベルの電位へ変化させる。ノードＳＮ１２の電位は、時刻Ｔ４’に降圧され、ＶＤＤよりも小さな値となったままであり、第５のトランジスタＭ１５の駆動能力は小さくなる。このように、ノードＮＤ１１とノードＮＤ１２間の信号伝達速度が低下してしまう場合がある。

また、ノードＳＮ１２の電位の降圧幅が大きい場合、ノードＳＮ１２の電位は”Ｈ”レベルから”Ｌ”レベルに変化することもある。この場合、ノードＮＤ１１とノードＮＤ１２間において、正しい論理信号が伝達されないことさえ懸念される。

以上より、選択されたコンフィギュレーションデータに対応した動作時に、非選択のコンフィギュレーションデータを書き換えるマルチコンテキスト方式の場合、ノードＮＤ１１の電位に依存して、ノードＮＤ１１とノードＮＤ１２間の信号伝達速度が低下する場合があった。

本発明の一態様は少なくとも上述した新たな一課題を認識し、当該一課題を解決するために、ＬＥの出力電位を”Ｌ”レベルとする回路構成及びその駆動方法を提案する。または、本発明の一態様は新規な回路を提案する。または、本発明の一態様は新規な回路の駆動方法を提案する。または、本発明の一態様は新規な半導体装置を提案する。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、第１のロジックエレメントと、記第１のロジックエレメントと電気的に接続された第１のスイッチと、記第１のスイッチと電気的に接続された第２のロジックエレメントと、を有し、少なくとも、第１のロジックエレメントは、第２のスイッチを有し、第２のスイッチは、第１のロジックエレメントからの出力電位をＬレベルとする機能を有する半導体装置である。

本発明の一態様は、第１のロジックエレメントと、第１のロジックエレメントと電気的に接続された第１のスイッチと、第１のスイッチと電気的に接続された第２のロジックエレメントと、を有し、少なくとも、第１のロジックエレメントは、論理積回路を有し、論理積回路は、前記第１のロジックエレメントからの出力電位をＬレベルとする機能を有する半導体装置である。

本発明の一態様は、第１のロジックエレメントと、第１のロジックエレメントと電気的に接続された第１のスイッチと、第１のスイッチと電気的に接続された第２のロジックエレメントと、を有し、少なくとも、第１のロジックエレメントは、ＡＮＤ回路を有し、ＡＮＤ回路は、第１のロジックエレメントからの出力電位をＬレベルとする機能を有する半導体装置である。

本発明の一態様において、第１のスイッチは、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量とを有し、第２のトランジスタのゲートは、第１のトランジスタのソース又はドレインの一方と電気的に接続され、第２のトランジスタのゲートは、容量の第１の電極と電気的に接続され、第１のトランジスタのゲートは、第１の信号線と電気的に接続され、第３のトランジスタのゲートは、第２の信号線と電気的に接続され、第２の信号線からの信号に基づき、複数のコンテキストのうち、いずれか一を選択する機能を有することができる。

本発明の一態様において、第１のトランジスタは、酸化物半導体層を有することができ、第２のトランジスタは、酸化物半導体層を有することができる。

本発明の一態様は、第１のロジックエレメントと、第１のロジックエレメントと電気的に接続された、スイッチと、スイッチと電気的に接続された、第２のロジックエレメントとを有し、少なくとも、第１のロジックエレメントは、レジスタと電気的に接続されたメモリを有し、メモリは、レジスタのデータを保持する機能を有し、レジスタは、メモリにデータを保持したあと、出力電位をＬレベルとする機能を有する半導体装置である。

本発明の一態様において、メモリは、酸化物半導体層を有するトランジスタを有することができる。

本発明の一態様によれば、コンフィギュレーションを行う際に、容量結合による電荷保持ノードの昇圧効果を用いて、信号伝達速度が向上した半導体装置及びその駆動方法を提供することができる。

本発明の一態様によれば、上記信号伝達速度を低下させることのない半導体装置及びその駆動方法を提供することができる。または、本発明の一態様によれば、新規な半導体装置を提供することができる。または、本発明の一態様によれば、新規な半導体装置の駆動方法を提供することができる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

本実施の形態に係る半導体装置の構成を説明する図。 本実施の形態に係る半導体装置の構成を説明する図。 本実施の形態に係る半導体装置の構成を説明する図。 本実施の形態に係るタイミングチャートを説明する図。 本実施の形態に係る半導体装置の構成を説明する図。 本実施の形態に係る半導体装置の構成を説明する図。 本実施の形態に係る半導体装置の構成を説明する図。 本実施の形態に係る半導体装置の構成を説明する図。 本実施の形態に係る電子機器等の構成を説明する図。 半導体装置の構成を説明する図。 タイミングチャートを説明する図。 タイミングチャートを説明する図。 本実施の形態に係る半導体装置の構成を説明する図。 本実施の形態に係る半導体装置の構成を説明する図。 本実施の形態に係る半導体装置の構成を説明する図。 本実施の形態に係るタイミングチャートを説明する図。 本実施の形態に係る半導体装置の構成を説明する図。 本実施の形態に係る半導体装置の構成を説明する図。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

ここで、先に説明した図１１のタイミングチャートと、図１２のタイミングチャートとの違いから、本発明者等は、ノードＮＤ１１とノードＮＤ１２間の信号伝達速度が向上するためには、少なくとも、コンフィギュレーションデータを書き込む際（図１１の時刻Ｔ４、図１２の時刻Ｔ４’）に、ＬＥ１１の出力電位であるノードＮＤ１１の電位が”Ｌ”レベルとなっていることが好ましいことを見出した。

（実施の形態１）
本実施の形態では、コンフィギュレーションデータを書き込む際に、ＬＥの出力電位が”Ｌ”レベルとなる半導体装置の一構成について説明する。

図１に、本発明の一態様におけるＰＬＤの回路構成を示す。図１に示すように、複数のＬＥ（ＬＥ２１、ＬＥ２２、・・・、ＬＥ２ｎ）、複数のスイッチ（ＳＷ２１−２１、ＳＷ２１−２２、・・・、ＳＷ２１−２ｎ、ＳＷ２２−２１、ＳＷ２２−２２、・・・、ＳＷ２２−２ｎ、・・・、ＳＷ２ｎ−２１、ＳＷ２ｎ−２２、・・・、ＳＷ２ｎ−２ｎ）、第１のドライバ、第２のドライバを有する。第１のドライバは、ビットドライバ（ＢＤ２）として機能する。第２のドライバは、ワードドライバ（ＷＤ２）として機能する。複数のＳＷはそれぞれ、複数のＬＥ間を電気的に接続している。

ＬＥは内部にコンフィギュレーションメモリを有する。当該コンフィギュレーションメモリに格納されたコンフィギュレーションデータに基づき、入力された信号に応じて、特定の出力信号を出力する機能を有する。

複数のＳＷは、複数のＬＥ間の導通状態（オンとオフ）を制御する機能を有する。図１では、ＬＥ２１と電気的に接続されるＳＷは、少なくともＳＷ２１−２１、ＳＷ２２−２１・・・ＳＷ２ｎ−２１、ＳＷ２１−２２、・・・ＳＷ２１−２ｎがある。ＳＷ２１−２１、ＳＷ２２−２１・・・ＳＷ２ｎ−２１は、少なくとも、ＬＥ２１の入力側と電気的に接続されている。ＳＷ２１−２１、ＳＷ２１−２２、・・・ＳＷ２１−２ｎは、少なくともＬＥ２１の入力側及び出力側に電気的に接続されている。図１のような回路構成のため、ＳＷは、ＬＥよりも多く配置される。

図１において、ＬＥ２１への入力は１端子で説明されるが、入力の端子は複数あってもよく、４つの入力端子を配置することができる。この場合、ＬＥ２１と電気的に接続されるスイッチの数が、図１で示された回路構成よりも増加することとなる。

ビットドライバ（ＢＤ２）、ワードドライバ（ＷＤ２）は、ＬＥ及びＳＷのコンフィギュレーションを制御する機能を有する。ワードドライバ（ＷＤ２）は、ＷＬを出力する機能、当該ＷＬを出力する信号線を選択する機能を有する。ビットドライバ（ＢＤ２）、ワードドライバ（ＷＤ２）以外に、コントローラ等を有する。

コンフィギュレーションが行なわれる複数のＳＷは、ＷＬによって選択される。図１に示す回路構成において、コンフィギュレーションが行なわれるＳＷは、２種類の信号（ＷＬ［０］、ＷＬ［１］）によって選択される。選択されたＳＷは、ＢＬの電位に依存したコンフィギュレーションデータによりコンフィギュレーションが行われる。具体的に、ＳＷ２１−２２を用いて説明すると、ＳＷ２１−２２は２種類の信号（ＷＬ２２［０］、ＷＬ２２［１］）に基づいて選択され、選択されたとき、ＢＬ２１の電位に依存したコンフィギュレーションデータにより、コンフィギュレーションが行われる。

図２では、図１の２つのＬＥとその間の１つのＳＷについて、より具体的に説明する。２つのＬＥをそれぞれ、ＬＥ２１，ＬＥ２２とする。ＬＥ２１と，ＬＥ２２との間にある、スイッチをＳＷ２１−２２と示す。

本発明の一態様のＬＥは、少なくともスイッチを有することが特徴となる。図２では、ＬＥ２１にスイッチ２０１を設けた場合で説明するが、ＬＥ２２にも同様なスイッチを設けることができる。図１で示されたＬＥにも、同様なスイッチを設けることができる。

上記スイッチ２０１は論理積回路を有する。論理積回路は、２個以上の入力端子と、１個の出力端子を有する。すべての入力端子に入力１が入る場合にだけ、出力端子に出力１が出力され、それ以外の場合は０を出力することができる回路である。論理積回路には、たとえばＡＮＤ回路を用いることができる。

スイッチ２０１は、コントローラから出力された信号（ＳＷＩＴＣＨ）によって制御される。ＳＷＩＴＣＨは、第１１の信号線２１１からスイッチ２０１へ入力される。レジスタ２０３の出力信号が”Ｈ”レベルであっても、ＳＷＩＴＣＨを”Ｌ”レベルとすることで、スイッチ２０１からは、”Ｌ”レベルの信号が出力されることになる。

上記したように、少なくとも、スイッチ２０１を有することで、ＬＥ２１からの信号を、”Ｌ”レベルとすることができる。

レジスタ２０３は、ルックアップテーブル（以下、ＬＵＴ）２０２からの出力信号を保持し、第１０の信号線２１０からの信号（クロック信号であって、以下ＣＬＫと記す）に同期して、対応する出力値を出力する機能を有する。

ＬＵＴ２０２と、レジスタ２０３との間を、ノードＮＤ２１とする。レジスタ２０３と、スイッチ２０１との間を、ノードＮＤ２２とする。

その他、ＬＥ２１は、記憶装置２０４を有する。記憶装置２０４が有するコンフィギュレーションデータに従って、ＬＵＴ２０２では、実行される論理演算が定義される。ＬＵＴ２０２は、複数の入力信号に対して、定められた一つの出力信号を出力する。

記憶装置２０４は、第２の信号線１０２及び第４の信号線１０４と電気的に接続される。第２の信号線１０２には、第１のコンフィギュレーションデータを選択するための信号ＣＯＮＴＥＸＴ［０］が供給される。第４の信号線１０４には、第２のコンフィギュレーションデータを選択するための信号ＣＯＮＴＥＸＴ［１］が供給される。ＣＯＮＴＥＸＴ［０］やＣＯＮＴＥＸＴ［１］は、コントローラから出力される。

ＣＯＮＴＥＸＴ［０］が”Ｈ”レベルであり、ＣＯＮＴＥＸＴ［１］が”Ｌ”レベルの状態を第１のコンフィギュレーションデータを選択するとし、ＣＯＮＴＥＸＴ［０］が”Ｌ”レベルであり、ＣＯＮＴＥＸＴ［１］が”Ｈ”レベルの状態を第２のコンフィギュレーションデータを選択すると表記する。第１のコンフィギュレーションデータと、第２のコンフィギュレーションデータとは、いずれか一方しか選択できない。たとえば第１のコンフィギュレーションデータが選択されるときは、第２のコンフィギュレーションデータは非選択である。たとえば第２のコンフィギュレーションデータが選択されるときは、第１のコンフィギュレーションデータは非選択である。

第１のコンフィギュレーションデータ及び第２のコンフィギュレーションデータのうち、どちらか一方を選択することで、所望の回路構成を得ることができる。また、選択したコンフィギュレーションデータに対応した回路動作時に、非選択のコンフィギュレーションデータを変更することができる。すなわち、半導体装置はマルチコンテキスト機能を有する。

本実施の形態において、コンフィギュレーションデータを選択する際の電位を”Ｈ”レベルとして表し、非選択する際の電位を”Ｌ”レベルとして表す。”Ｈ”レベルの電位をＶＤＤとし、”Ｌ”レベルの電位をＧＮＤとするが、相対的な電位差があればよく、ＶＤＤやＧＮＤに限定されるものではない。

ＬＥ２２は、上記したＬＥ２１と同じ構成を有することができる。ＬＥ２２もスイッチ２０１を有することができる。

ＬＥ２１とＬＥ２２との間には、スイッチＳＷ２１−２２が設けられている。スイッチＳＷ２１−２２は、第２の信号線１０２及び第４の信号線１０４と電気的に接続されている。

ＬＥ２１と、スイッチＳＷ２１−２２と間を、ノードＮＤ２３とする。スイッチＳＷ２１−２２と、ＬＥ２２と間を、ノードＮＤ２４とする。

図３に、スイッチＳＷ２１−２２の回路構成を例示す。スイッチＳＷ２１−２２は、第１のスイッチＳＷ２１及び第２のスイッチＳＷ２２を有する。スイッチＳＷ２１−２２は、複数のスイッチを有することができ、スイッチ群と呼ぶことができる。第１のスイッチＳＷ２１は、ＬＥ２１及びＬＥ２２間の導通、非導通を制御する機能を有する。第２のスイッチＳＷ２２は、第１のスイッチＳＷ２１と同様な構成及び機能を有することができる。これらスイッチについて説明する。

第１のスイッチＳＷ２１は、第１のトランジスタＭ２１、第２のトランジスタＭ２２、第３のトランジスタＭ２３、第１の容量Ｃ２１を有する。第１のトランジスタＭ２１のソース又はドレインの一方は、第２のトランジスタＭ２２のゲートと電気的に接続される。第１のトランジスタＭ２１のソース又はドレインの一方は、第１の容量Ｃ２１の一方の電極と電気的に接続される。第２のトランジスタＭ２２のソース又はドレインの一方は、第３のトランジスタＭ２３のソース又はドレインの一方と電気的に接続される。第１のトランジスタＭ２１のゲートは、第１の信号線３０１と電気的に接続される。第１の信号線３０１から供給される信号を、ＷＬ［０］と表記する。ＷＬ［０］に基づいて、第１のトランジスタＭ２１が選択される。第３のトランジスタＭ２３のゲートは、第２の信号線３０２と電気的に接続される。第２の信号線３０２から供給される信号を、ＣＯＮＴＥＸＴ［０］と表記する。ＣＯＮＴＥＸＴ［０］に基づいて、第３のトランジスタＭ２３が選択される。信号線とは、これら所望の信号を供給することができる配線である。

第２のスイッチＳＷ２２は、第４のトランジスタＭ２４、第５のトランジスタＭ２５、第６のトランジスタＭ２６、第２の容量Ｃ２２を有する。第４のトランジスタＭ２４のソース又はドレインの一方は、第５のトランジスタＭ２５のゲートと電気的に接続される。第４のトランジスタＭ２４のソース又はドレインの一方は、第２の容量Ｃ２２の一方の電極と電気的に接続される。第５のトランジスタＭ２５のソース又はドレインの一方は、第６のトランジスタＭ２６のソース又はドレインの一方と電気的に接続される。第４のトランジスタＭ２４のゲートは、第３の信号線３０３と電気的に接続される。第３の信号線３０３から供給される信号を、ＷＬ［１］と表記する。第６のトランジスタＭ２６のゲートは、第４の信号線３０４と電気的に接続される。第４の信号線３０４から供給される信号を、ＣＯＮＴＥＸＴ［１］と表記する。信号線とは、これら所望の信号を供給することができる配線である。

第１のトランジスタＭ２１と、第４のトランジスタＭ２４とは、互いのソース又はドレインの他方が電気的に接続されている。互いのソース又はドレインの他方は、第５の信号線３０５と電気的に接続されている。第５の信号線３０５から供給される信号を、ＢＬと表記する。第１のトランジスタＭ２１が選択されている場合、ＢＬに基づいて、第１のトランジスタＭ２１の先のノードＳＮ２１の電位を決めることができる。当該電位は、第１の容量Ｃ２１によって、保持することができる。また第４のトランジスタＭ２４が選択されている場合、ＢＬに基づいて、第４のトランジスタＭ２４の先のノードＳＮ２２の電位を決めることができる。当該電位は、第２の容量Ｃ２２によって、保持することができる。信号線とは、所望の信号を供給することができる配線である。

第２のトランジスタＭ２２と、第５のトランジスタＭ２５とは、互いのソース又はドレインの他方が電気的に接続されている。互いのソース又はドレインの他方は、ＬＥ２１の出力側と電気的に接続されている。ＬＥ２１の出力側の端子をノードＮＤ２３と表記する。第３のトランジスタＭ２３と、第６のトランジスタＭ２６とは、互いのソース又はドレインの他方が、電気的に接続されている。互いのソース又はドレインの他方は、ＬＥ２２の入力側と電気的に接続されている。ＬＥ２２の入力側の端子をノードＮＤ２４と表記する。

このような回路により、少なくとも、以下の動作を行うことができる。ＷＬ［０］により、第１のトランジスタＭ２１の導通、非導通を制御することができ、ノードＳＮ２１及び第１の容量Ｃ２１を用いて、第５の信号線３０５から供給される信号に対応するコンフィギュレーションデータを書き込むことができる。ノードＳＮ２１に格納されたコンフィギュレーションデータに依存して、第２のトランジスタＭ２２の導通、非導通が制御される。また、ＣＯＮＴＥＸＴ［０］により、第３のトランジスタＭ２３の導通、非導通を制御することで、所望の回路構成を選択することができる。

ＷＬ［１］により、第４のトランジスタＭ２４の導通、非導通を制御し、ノードＳＮ２２および第２の容量Ｃ２２を用いて、ＢＬに対応するコンフィギュレーションデータを書き込むことができる。ノードＳＮ２２に格納されたコンフィギュレーションデータに依存して、第５のトランジスタＭ２５の導通、非導通が制御される。また、ＣＯＮＴＥＸＴ［１］、第６のトランジスタＭ２６の導通、非導通を制御することで、所望の回路構成を選択することができる。

図４に図３の回路におけるタイミングチャートを示す。ここで、ＬＵＴ２０２の出力値としてノードＮＤ２１のような出力波形が出力されるとする。また、”Ｈ”レベルに相当する電位をＶＤＤ、”Ｌ”レベルに相当する電位をＧＮＤとする場合で説明するが、相対的な電位差があればよく、ＶＤＤやＧＮＤに限定されるものではない。よって、第１の電位と、第１の電位より低い第２の電位や第１の電位と、第１の電位より高い第２の電位として、表現することができる。

時刻Ｔ０からＴ１の間、すなわちノードＮＤ２３の電位が”Ｌ”レベルの間に、ＢＬを、”Ｈ”レベルとし、ＷＬ［０］を”Ｈ”レベルとすることで、ノードＳＮ２１及び第１の容量Ｃ２１を用いて、”Ｈ”レベルに相当するコンフィギュレーションデータを書き込むことができる。その後、ＷＬ［０］を”Ｌ”レベルとし、ＢＬを”Ｌ”レベルとし、第１のトランジスタＭ２１を非導通とすることで、ノードＳＮ２１及び第１の容量Ｃ２１を用いて、コンフィギュレーションデータを格納することができる。コンフィギュレーションデータは一定期間格納される必要があるため、オフ電流が非常に小さい、酸化物半導体を有するトランジスタを、第１のトランジスタＭ２１に適用するとよい。酸化物半導体を有するトランジスタのオフ電流は非常に小さいものであるため、第１の容量Ｃ２１は設けなくともよいと考えることもできる。

なお、ＷＬ［０］が”Ｌ”レベルとなった以降であれば、ＢＬは”Ｈ”レベルであっても、”Ｌ”レベルであっても、第１のトランジスタＭ２１を非導通とすることができる。

時刻Ｔ１にて、第１のコンフィギュレーションデータを選択する。具体的には、ＣＯＮＴＥＸＴ［０］を”Ｈ”レベルとし、第３のトランジスタＭ２３を導通させる。

また、ＬＥ２１側のノードＮＤ２３を”Ｌ”レベルの電位から”Ｈ”レベルの電位へ変化させることで、第２のトランジスタＭ２２のゲート容量を介した容量結合により、ノードＳＮ２１の電位は、たとえば約２ＶＤＤにまで昇圧される。第２のトランジスタＭ２２のソース・ゲート間電圧が約２ＶＤＤとなり、かつ第３のトランジスタＭ２３は導通しているため、ＬＥ２２側のノードＮＤ２４の電位は、速やかに”Ｈ”レベルとなる。その結果、上記昇圧が行われない場合と比較して、ノードＮＤ２３とノードＮＤ２４間の信号伝達速度は向上する。

ノードＳＮ２１の昇圧幅は、第１の容量Ｃ２１の容量値が小さいほど、大きくなる。その結果、信号伝達速度がより向上する。酸化物半導体を用いて第１のトランジスタＭ２１を構成する場合、第１の容量Ｃ２１の容量値はシリコン半導体を用いて構成した場合より、小さくすることができ、好ましい。

第２のトランジスタＭ２２は、酸化物半導体を有するトランジスタやシリコンを有するトランジスタ等、どのようなトランジスタを用いてもよい。第２のトランジスタＭ２２のソース・ゲート間電圧を昇圧させることができるため、たとえば、シリコンを有するトランジスタより、オン電流が小さいとされる酸化物半導体を有するトランジスタを適用しても、信号伝達速度を向上させることができるため、好ましい。

時刻Ｔ２にて、ＬＥ２１側のノードＮＤ２３を”Ｈ”レベルの電位から”Ｌ”レベルの電位へ変化させると、第２のトランジスタＭ２２のゲート容量を介した容量結合により、ノードＳＮ２１の電位はＶＤＤまで降圧される。第２のトランジスタＭ２２のゲート・ソース間電圧がＶＤＤとなり、かつ第３のトランジスタＭ２３は導通しているため、ＧＮＤレベルの場合と比較して、ノードＮＤ２４の電位は速やかに”Ｌ”レベルとなる。

図４からわかるように、第１のコンフィギュレーションデータを選択している間、ノードＮＤ２３とノードＮＤ２４間の信号伝達速度は向上し続ける。すなわち、一度、第２のトランジスタＭ２２のゲート容量を介した容量結合により、ノードＳＮ２１の電位が昇圧又は降圧されれば、ＬＥ２１とＬＥ２２間の信号伝達速度は向上し続けることとなる。

次に時刻Ｔ３からＴ４の間に第２のコンフィギュレーションデータのコンフィギュレーションを開始する。この時、ノードＮＤ２１及びノードＮＤ２２は”Ｈ”レベルの電位であるが、第１１の信号線２１１からの信号（ＳＷＩＴＣＨ）を”Ｌ”レベルにすれば、論理積回路の出力を”Ｌ”レベルとすることができる。その結果、ノードＮＤ２３の電位を、論理積回路がない場合と比較して、確実に”Ｌ”レベルとすることができる。

ノードＮＤ２４についても同様に考えることができる。ノードＮＤ２４の電位を”Ｌ”レベルとすることができる。

したがって、時刻Ｔ３からＴ４の間、ノードＮＤ２３の電位を”Ｌ”レベルとすることができ、この間に、ＢＬを”Ｈ”レベルとし、ＷＬ［１］を”Ｈ”レベルとすることで、ノードＳＮ２２及び第２の容量Ｃ２２を用いて、”Ｈ”レベルに相当するコンフィギュレーションデータを書き込むことができる。その後、ＷＬ［１］を”Ｌ”レベルとし、ＢＬを”Ｌ”レベルとし、第４のトランジスタＭ２４を非導通とすることで、ノードＳＮ２２及び第２の容量Ｃ２２を用いて、コンフィギュレーションデータを格納することができる。

なお、第２のコンフィギュレーションデータのコンフィギュレーション中に、ノードＮＤ２３の電位を”Ｌ”レベルにできればよいため、第１１の信号線２１１（ＳＷＩＴＣＨ）を”Ｌ”レベルの電位に変えるタイミングは、第２のコンフィギュレーションデータのコンフィギュレーション直前からでもよい。

第２のコンフィギュレーションデータのコンフィギュレーション終了後、第１のコンフィギュレーションデータを非選択にするため、ＣＯＮＴＥＸＴ［０］を”Ｌ”レベルとして、第３のトランジスタＭ２３を非導通にさせる。

また、第１１の信号線２１１（ＳＷＩＴＣＨ）を”Ｈ”レベルとすることで、図２に示したノードＮＤ２２の論理信号が、ノードＮＤ２３に伝播する。すなわち、ノードＮＤ２３の電位は”Ｌ”レベルから”Ｈ”レベルへ変化する。従って、第５のトランジスタＭ２５のゲート容量を介した容量結合により、ノードＳＮ２２の電位は、たとえば約２ＶＤＤへ昇圧される。第５のトランジスタＭ２５のソース・ゲート間電圧が約２ＶＤＤとなる。

時刻Ｔ４にて、第２のコンフィギュレーションデータを選択する。具体的には、ＣＯＮＴＥＸＴ［１］を”Ｈ”レベルとし、第６のトランジスタＭ２６を導通させることでノードＮＤ２３の論理信号がノードＮＤ２４に伝播される。このとき、ノードＳＮ２２の電位は昇圧されているため、昇圧が行われない場合と比較して、ノードＮＤ２３とノードＮＤ２４間の信号伝達速度は向上する。

ノードＮＤ２４は、ノードＮＤ２３と同様に考えることができる。第１１の信号線２１１（ＳＷＩＴＣＨ）を”Ｌ”レベルとすると、ノードＮＤ２４の電位を”Ｌ”レベルとすることができる。

図４では時刻Ｔ３からＴ４の間、ノードＮＤ２４の電位は、”Ｌ”レベルとなっているため、ＬＥ２２が有するレジスタ２０３のデータが間違った値に更新されることが懸念される。しかしながら、時刻Ｔ３からＴ５の間、第１０の信号線２１０からの信号（ＣＬＫ）を停止させることで、ＬＥ２２が有するレジスタ２０３のデータは、時刻Ｔ３の直前のデータのまま保持される。すなわち、第１１の信号線２１１の信号（ＳＷＩＴＣＨ）により、ＬＥ２１の出力信号を”Ｌ”レベルとしても、ＬＥ２２へ間違った論理信号が伝播されることを抑制することができる。

時刻Ｔ６にて、ＬＥ２１側のノードＮＤ２３が”Ｈ”レベルの電位から”Ｌ”レベルの電位へ変化することで、第５のトランジスタＭ２５のゲート容量を介した容量結合により、ノードＳＮ２２の電位はＶＤＤまで降圧される。第５のトランジスタＭ２５のゲート・ソース間電圧はＶＤＤであるため、ノードＮＤ２４の電位は速やかに”Ｌ”レベルとなる。

図４からわかるように、第２のコンフィギュレーションデータを選択している間、ノードＮＤ２３とノードＮＤ２４間の信号伝達速度は向上し続ける。すなわち、一度、第５のトランジスタＭ２５のゲート容量を介した容量結合により、ノードＳＮ２２の電位が昇圧又は降圧されれば、ＬＥ２１とＬＥ２２間の信号伝達速度は向上し続ける。

本実施の形態では、コンテキスト数を２で説明したが、コンテキスト数は３以上でもよい。

（実施の形態２）
本実施の形態では、コンフィギュレーションデータを書き込む際に、ＬＥの出力電位が”Ｌ”レベルとなる半導体装置の一構成について説明する。

図１３に、本発明の一態様におけるＰＬＤの回路構成を示す。図１３に示すように、複数のＬＥ（ＬＥ２１、ＬＥ２２、・・・、ＬＥ２ｎ）、複数のスイッチ（ＳＷ２１−２１、ＳＷ２１−２２、・・・、ＳＷ２１−２ｎ、ＳＷ２２−２１、ＳＷ２２−２２、・・・、ＳＷ２２−２ｎ、・・・、ＳＷ２ｎ−２１、ＳＷ２ｎ−２２、・・・、ＳＷ２ｎ−２ｎ）、第１のドライバ、第２のドライバを有する。第１のドライバは、ビットドライバ（ＢＤ２）として機能する。第２のドライバは、ワードドライバ（ＷＤ２）として機能する。複数のＳＷはそれぞれ、複数のＬＥ間を電気的に接続している。

ＬＥは内部にコンフィギュレーションメモリを有する。当該コンフィギュレーションメモリに格納されたコンフィギュレーションデータに基づき、入力された信号に応じて、特定の出力信号を出力する機能を有する。

複数のＳＷは、複数のＬＥ間の導通状態（オンとオフ）を制御する機能を有する。図１３では、ＬＥ２１と電気的に接続されるＳＷは、少なくともＳＷ２１−２１、ＳＷ２２−２１・・・ＳＷ２ｎ−２１、ＳＷ２１−２２、・・・ＳＷ２１−２ｎがある。ＳＷ２１−２１、ＳＷ２２−２１・・・ＳＷ２ｎ−２１は、少なくとも、ＬＥ２１の入力側と電気的に接続されている。ＳＷ２１−２１、ＳＷ２１−２２、・・・ＳＷ２１−２ｎは、少なくともＬＥ２１の入力側及び出力側に電気的に接続されている。図１３のような回路構成のため、ＳＷは、ＬＥよりも多く配置される。

図１３において、ＬＥ２１への入力は１端子で説明されるが、入力の端子は複数あってもよく、例えば４つの入力端子を配置することができる。この場合、ＬＥ２１と電気的に接続されるスイッチの数が、図１３で示された回路構成よりも増加することとなる。

ビットドライバ（ＢＤ２）、ワードドライバ（ＷＤ２）は、ＬＥ及びＳＷのコンフィギュレーションを制御する機能を有する。ワードドライバ（ＷＤ２）は、ＷＬを出力する機能や当該ＷＬを出力する信号線を選択する機能を有する。

コンフィギュレーションが行なわれる複数のＳＷは、ＷＬによって選択される。図１３に示す回路構成において、コンフィギュレーションが行なわれるＳＷは、２種類の信号（ＷＬ［０］、ＷＬ［１］］によって選択される。選択されたＳＷは、ＢＬの電位に依存したコンフィギュレーションデータによりコンフィギュレーションが行われる。具体的に、ＳＷ２１−２２を用いて説明すると、ＳＷ２１−２２は２種類の信号（ＷＬ２２［０］、ＷＬ２２［１］）に基づいて選択され、選択されたとき、ＢＬ２１の電位に依存したコンフィギュレーションデータにより、コンフィギュレーションが行われる。

図１４では、図１３の２つのＬＥとその間の１つのＳＷについて、より具体的に説明する。２つのＬＥをそれぞれ、ＬＥ２１、ＬＥ２２とする。ＬＥ２１と，ＬＥ２２との間にある、スイッチをＳＷ２１−２２と示す。

本発明の一態様のＬＥは、内部に第２の記憶装置（単にメモリと呼ぶ）を有する。図１４では、ＬＥ２１に第２のメモリに設ける構成を説明するが、ＬＥ２２にも同様な第２のメモリを設けることができる。図１３で示されたＬＥにも、同様な第２のメモリを設けることができる。

上記第２のメモリは、少なくとも、レジスタ２０３のデータを保持することと、レジスタ２０３のデータをリセットする（”Ｌ”レベルにする）ことができればよい。不揮発性メモリなどを適用してもよいが、データの退避及び復帰を繰り返すため、酸化物半導体を用いたメモリ回路が好ましい。酸化物半導体を用いたメモリ回路等の具体例は、以下の＜第２のメモリ３０６の例＞にて説明する。レジスタ２０３のデータを”Ｌ”レベルにすることで、ＬＥ２１からは”Ｌ”レベルの信号が出力されることになる。レジスタ２０３は順序回路であって、入力されたデータを保持する機能を有する。

上記したように、少なくとも、第２のメモリを有することで、レジスタ２０３のデータを失うことなく、ＬＥ２１からの信号を、”Ｌ”レベルとすることができる。

レジスタ２０３は、第２０の信号線２２０からの信号（ＲＥＳＥＴ）により、レジスタ２０３のデータ及び出力をリセットする（”Ｌ”レベルにする）機能を有する。ここでは、第２０の信号線２２０が”Ｈ”レベルの時に、当該レジスタ２０３のデータ及び出力をリセットすることとする。第２のメモリ３０６は、第２１の信号線２２１からの信号（ＳＡＶＥ）により、レジスタ２０３のデータを、第２のメモリ３０６の内部のメモリに保存する機能を有する。また第２のメモリ３０６は、第２２の信号線２２２からの信号（ＬＯＡＤ）により、必要なときに当該レジスタ２０３のデータを読み出す機能を有する。ここでは、第２１の信号線２２１からの信号（ＳＡＶＥ）が”Ｈ”レベルの時に、当該レジスタ２０３のデータを保存し、第２２の信号線２２２からの信号（ＬＯＡＤ）が”Ｈ”レベルの時に当該レジスタ２０３のデータを読み出すこととする。

レジスタ２０３は、ルックアップテーブル（以下、ＬＵＴ）２０２からの出力信号を保持し、第１０の信号線２１０からの信号（クロック信号であって、以下ＣＬＫと記す）に同期して、対応する出力値を出力する機能を有する。

ＬＵＴ２０２と、レジスタ２０３との間を、ノードＮＤ３１とする。レジスタ２０３と、スイッチＳＷ２１−２２との間を、ノードＮＤ３２とする。

その他、ＬＥ２１は、記憶装置（単に第１のメモリとも呼ぶことができる）２０４を有する。記憶装置２０４が有するコンフィギュレーションデータに従って、ＬＵＴ２０２では、実行される論理演算が定義される。従ってＬＵＴ２０２は、複数の入力信号に対して、定められた一つの出力信号を出力する。

記憶装置２０４は、第２の信号線１０２及び第４の信号線１０４と電気的に接続される。第２の信号線１０２には、第１のコンフィギュレーションデータを選択するための信号ＣＯＮＴＥＸＴ［０］が供給される。第４の信号線１０４には、第２のコンフィギュレーションデータを選択するための信号ＣＯＮＴＥＸＴ［１］が供給される。

ＣＯＮＴＥＸＴ［０］が”Ｈ”レベルであり、ＣＯＮＴＥＸＴ［１］が”Ｌ”レベルの状態を第１のコンフィギュレーションデータを選択するとし、ＣＯＮＴＥＸＴ［０］が”Ｌ”レベルであり、ＣＯＮＴＥＸＴ［１］が”Ｈ”レベルの状態を第２のコンフィギュレーションデータを選択すると表記する。第１のコンフィギュレーションデータと、第２のコンフィギュレーションデータとは、いずれか一方しか選択できない。たとえば第１のコンフィギュレーションデータが選択されるときは、第２のコンフィギュレーションデータは非選択である。たとえば第２のコンフィギュレーションデータが選択されるときは、第１のコンフィギュレーションデータは非選択である。

第１のコンフィギュレーションデータ及び第２のコンフィギュレーションデータのうち、どちらか一方を選択することで、所望の回路構成を得ることができる。また、選択したコンフィギュレーションデータに対応した回路動作時に、非選択のコンフィギュレーションデータを変更することができる。すなわち、マルチコンテキスト機能を有する半導体装置である。

本実施の形態において、コンフィギュレーションデータを選択する際の電位を”Ｈ”レベルとして表し、非選択する際の電位を”Ｌ”レベルとして表す。”Ｈ”レベルの電位をＶＤＤとし、”Ｌ”レベルの電位をＧＮＤとするが、相対的な電位差があればよく、ＶＤＤやＧＮＤに限定されるものではない。

ＬＥは複数設けられており、ＬＥ２２は、上記したＬＥ２１と同じ構成を有することができる。すなわち、ＬＥ２２も第２のメモリを有することができる。

ＬＥ２１とＬＥ２２との間には、スイッチＳＷ２１−２２が設けられている。スイッチＳＷ２１−２２は、第２の信号線１０２及び第４の信号線１０４と電気的に接続されている。

ＬＥ２１と、スイッチＳＷ２１−２２と間を、ノードＮＤ３２とする。スイッチＳＷ２１−２２と、ＬＥ２２と間を、ノードＮＤ３３とする。

図１５に、スイッチＳＷ２１−２２の回路構成を例示す。スイッチＳＷ２１−２２は、第１のスイッチＳＷ３１及び第２のスイッチＳＷ３２を有する。スイッチＳＷ２１−２２は、複数のスイッチを有することができ、スイッチ群と呼ぶことができる。第１のスイッチＳＷ３１は、ＬＥ２１及びＬＥ２２間の導通、非導通を制御する機能を有する。第２のスイッチＳＷ３２は、第１のスイッチＳＷ３１と同様な構成及び機能を有することができる。これらスイッチについて説明する。

第１のスイッチＳＷ３１は、第１のトランジスタＭ３１、第２のトランジスタＭ３２、第３のトランジスタＭ３３、第１の容量Ｃ３１を有する。第１のトランジスタＭ３１のソース又はドレインの一方は、第２のトランジスタＭ３２のゲートと電気的に接続される。第１のトランジスタＭ３１のソース又はドレインの一方は、第１の容量Ｃ３１の一方の電極と電気的に接続される。第２のトランジスタＭ３２のソース又はドレインの一方は、第３のトランジスタＭ３３のソース又はドレインの一方と電気的に接続される。第１のトランジスタＭ３１のゲートは、第１の信号線３０１と電気的に接続される。第１の信号線３０１から供給される信号を、ＷＬ［０］と表記する。ＷＬ［０］に基づいて、第１のトランジスタＭ３１が選択される。第３のトランジスタＭ３３のゲートは、第２の信号線３０２と電気的に接続される。第２の信号線３０２から供給される信号を、ＣＯＮＴＥＸＴ［０］と表記する。ＣＯＮＴＥＸＴ［０］に基づいて、第３のトランジスタＭ３３が選択される。信号線とは、これら所望の信号を供給することができる配線である。

第２のスイッチＳＷ３２は、第４のトランジスタＭ３４、第５のトランジスタＭ３５、第６のトランジスタＭ３６、第２の容量Ｃ３２を有する。第４のトランジスタＭ３４のソース又はドレインの一方は、第５のトランジスタＭ３５のゲートと電気的に接続される。第４のトランジスタＭ３４のソース又はドレインの一方は、第２の容量Ｃ３２の一方の電極と電気的に接続される。第５のトランジスタＭ３５のソース又はドレインの一方は、第６のトランジスタＭ３６のソース又はドレインの一方と電気的に接続される。第４のトランジスタＭ３４のゲートは、第３の信号線３０３と電気的に接続される。第３の信号線３０３から供給される信号を、ＷＬ［１］と表記する。第６のトランジスタＭ３６のゲートは、第４の信号線３０４と電気的に接続される。第４の信号線３０４から供給される信号を、ＣＯＮＴＥＸＴ［１］と表記する。信号線とは、これら所望の信号を供給することができる配線である。

第１のトランジスタＭ３１と、第４のトランジスタＭ３４とは、互いのソース又はドレインの他方が電気的に接続されている。互いのソース又はドレインの他方は、第５の信号線３０５と電気的に接続されている。第５の信号線３０５から供給される信号を、ＢＬと表記する。第１のトランジスタＭ３１が選択されている場合、ＢＬに基づいて、第１のトランジスタＭ３１の先のノードＳＮ３１の電位を決めることができる。当該電位は、第１の容量Ｃ３１によって、保持することができる。また第４のトランジスタＭ３４が選択されている場合、ＢＬに基づいて、第４のトランジスタＭ３４の先のノードＳＮ３２の電位を決めることができる。当該電位は、第２の容量Ｃ３２によって、保持することができる。信号線とは、所望の信号を供給することができる配線である。

第２のトランジスタＭ３２と、第５のトランジスタＭ３５とは、互いのソース又はドレインの他方が電気的に接続されている。互いのソース又はドレインの他方は、ＬＥ２１の出力側と電気的に接続されている。ＬＥ２１の出力側の端子をノードＮＤ３２と表記する。第３のトランジスタＭ３３と、第６のトランジスタＭ３６とは、互いのソース又はドレインの他方が、電気的に接続されている。互いのソース又はドレインの他方は、ＬＥ２２の入力側と電気的に接続されている。ＬＥ２２の入力側の端子をノードＮＤ３３と表記する。

このような回路により、少なくとも、以下の動作を行うことができる。ＷＬ［０］により、第１のトランジスタＭ３１の導通、非導通を制御することができ、ノードＳＮ３１及び第１の容量Ｃ３１を用いて、第５の信号線３０５から供給される信号に対応するコンフィギュレーションデータを書き込むことができる。ノードＳＮ３１に格納されたコンフィギュレーションデータに依存して、第２のトランジスタＭ３２の導通、非導通が制御される。また、ＣＯＮＴＥＸＴ［０］により、第３のトランジスタＭ３３の導通、非導通を制御することで、所望の回路構成を選択することができる。

ＷＬ［１］により、第４のトランジスタＭ３４の導通、非導通を制御し、ノードＳＮ３２を用いて、ＢＬに対応するコンフィギュレーションデータを書き込むことができる。ノードＳＮ３２に格納されたコンフィギュレーションデータに依存して、第５のトランジスタＭ３５の導通、非導通が制御される。また、ＣＯＮＴＥＸＴ［１］、第６のトランジスタＭ３６の導通、非導通を制御することで、所望の回路構成を選択することができる。

図１６に、図１５の回路におけるタイミングチャートを示す。ここで、ＬＵＴ２０２の出力値としてノードＮＤ３１のような出力波形が出力されるとする。また、”Ｈ”レベルに相当する電位をＶＤＤ、”Ｌ”レベルに相当する電位をＧＮＤとする場合で説明するが、相対的な電位差があればよく、ＶＤＤやＧＮＤに限定されるものではない。よって、第１の電位と、第１の電位より低い第２の電位や第１の電位と、第１の電位より高い第２の電位として、表現することができる。

時刻Ｔ０からＴ１の間、すなわちノードＮＤ３２の電位が”Ｌ”レベルの間に、ＢＬを”Ｈ”レベルとし、ＷＬ［０］を”Ｈ”レベルとすることで、ノードＳＮ３１及び第１の容量Ｃ３１を用いて、”Ｈ”レベルに相当するコンフィギュレーションデータを書き込むことができる。その後、ＷＬ［０］を”Ｌ”レベルとし、ＢＬを”Ｌ”レベルとし、第１のトランジスタＭ３１を非導通とすることで、ノードＳＮ３１及び第１の容量Ｃ３１を用いて、コンフィギュレーションデータを格納することができる。コンフィギュレーションデータは一定期間格納される必要があるため、オフ電流が非常に小さい、酸化物半導体を有するトランジスタを、第１のトランジスタＭ３１に適用するとよい。酸化物半導体を有するトランジスタのオフ電流は非常に小さいものであるため、第１の容量Ｃ３１は設けなくともよいと考えることもできる。

なお、ＷＬ［０］が”Ｌ”レベルとなった以降であれば、ＢＬは”Ｈ”レベルであっても、”Ｌ”レベルであっても、第１のトランジスタＭ３１を非導通とすることができる。

時刻Ｔ１にて、第１のコンフィギュレーションデータを選択する。具体的には、ＣＯＮＴＥＸＴ［０］を”Ｈ”レベルとし、第３のトランジスタＭ３３を導通させる。

また、ＬＥ２１側のノードＮＤ３２を”Ｌ”レベルの電位から”Ｈ”レベルの電位へ変化させることで、第２のトランジスタＭ３２のゲート容量を介した容量結合により、ノードＳＮ３１の電位は、たとえば約２ＶＤＤにまで昇圧される。第２のトランジスタＭ３２のソース・ゲート間電圧が約２ＶＤＤとなり、かつ第３のトランジスタＭ３３は導通しているため、ＬＥ２２側のノードＮＤ３３の電位は、速やかに”Ｈ”レベルとなる。その結果、上記昇圧が行われない場合と比較して、ノードＮＤ３２とノードＮＤ３３間の信号伝達速度は向上する。

ノードＳＮ３１の昇圧幅は、第１の容量Ｃ３１の容量値が小さいほど、大きくなる。その結果、信号伝達速度がより向上する。酸化物半導体を用いて第１のトランジスタＭ３１を構成する場合、第１の容量Ｃ３１の容量値はシリコン半導体を用いて構成した場合より、小さくすることができ、好ましい。

第２のトランジスタＭ３２は、酸化物半導体を有するトランジスタやシリコンを有するトランジスタ等、どのようなトランジスタを用いてもよい。第２のトランジスタＭ３２のソース・ゲート間電圧を昇圧させることができるため、たとえば、シリコンを有するトランジスタより、オン電流が小さいとされる酸化物半導体を有するトランジスタを適用しても、信号伝達速度を向上させることができるため、好ましい。

時刻Ｔ２にて、ＬＥ２１側のノードＮＤ３２を”Ｈ”レベルの電位から”Ｌ”レベルの電位へ変化させると、第２のトランジスタＭ３２のゲート容量を介した容量結合により、ノードＳＮ３１の電位は約ＶＤＤまで降圧される。第２のトランジスタＭ３２のゲート・ソース間電圧がＶＤＤとなり、かつ第３のトランジスタＭ３３は導通しているため、ＧＮＤレベルの場合と比較して、ノードＮＤ３３の電位は速やかに”Ｌ”レベルとなる。

図１６からわかるように、第１のコンフィギュレーションデータを選択している間、ノードＮＤ３２とノードＮＤ３３間の信号伝達速度は向上し続ける。すなわち、一度、第２のトランジスタＭ３２のゲート容量を介した容量結合により、ノードＳＮ３１の電位が昇圧又は降圧されれば、ＬＥ２１とＬＥ２２間の信号伝達速度は向上し続けることとなる。

時刻Ｔ３からＴ４の間に、レジスタ２０３のデータを第２のメモリ３０６に退避させる。すなわち、ＳＡＶＥを”Ｈ”レベルの電位にすることで、第２のメモリ３０６にノードＮＤ３２のデータ（”Ｈ”レベルの電位）を保存することができる。

時刻Ｔ４からＴ５の間に第２のコンフィギュレーションデータのコンフィギュレーションを開始する。この時、ノードＮＤ３１は”Ｈ”レベルの電位であるが、ＲＥＳＥＴを”Ｈ”レベルの電位に変える事で、レジスタ２０３のデータ及び出力を、”Ｌ”レベルとすることができる。すなわちノードＮＤ３２の電位を強制的に”Ｌ”レベルとすることができる。

トランジスタＭ３２、トランジスタＭ３３が導通状態であるため、ノードＮＤ３２とノードＮＤ３３間は導通する。したがって、ノードＮＤ３３は”Ｌ”レベルとなる。

したがって、時刻Ｔ４からＴ５の間、すなわちノードＮＤ３２の電位が”Ｌ”レベルの間に、ＢＬに”Ｈ”レベルの信号を、ＷＬ［１］に”Ｈ”レベルの信号を与えることで、ノードＳＮ３２及び第２の容量Ｃ３２を用いて、”Ｈ”レベルに相当するコンフィギュレーションデータを書き込むことができる。その後、ＢＬに”Ｌ”レベルの信号を、ＷＬ［１］に”Ｌ”レベルの信号を与え、第４のトランジスタＭ３４を非導通とすることで、ノードＳＮ３２及び第２の容量Ｃ３２を用いて、コンフィギュレーションデータを格納することができる。

なお、第２のコンフィギュレーションデータのコンフィギュレーション中に、ノードＮＤ３２の電位を”Ｌ”レベルにできればよいため、ＲＥＳＥＴを”Ｈ”レベルの電位に変えるタイミングは、ＳＡＶＥの電位を”Ｈ”レベルとし、レジスタ２０３のデータを退避させた後であれば、第２のコンフィギュレーションデータのコンフィギュレーション前からでもよい。

第２のコンフィギュレーションデータのコンフィギュレーション終了後、第１のコンフィギュレーションデータを非選択にするため、ＣＯＮＴＥＸＴ［０］を”Ｌ”レベルとして、第３のトランジスタＭ３３を非導通にさせる。

また、時刻Ｔ５からＴ６の間に、第２のメモリ３０６に退避させたデータをレジスタ２０３に復帰させる。ＬＯＡＤを”Ｈ”レベルの電位にすることで、時刻Ｔ３からＴ４の間に第２のメモリ３０６に退避させていたデータ（”Ｈ”レベルの電位）をレジスタ２０３に復元することができる。すなわち、ノードＮＤ３２の電位は”Ｌ”レベルから”Ｈ”レベルへ変化する。従って、第５のトランジスタＭ３５のゲート容量を介した容量結合により、ノードＳＮ３２の電位は、たとえば約２ＶＤＤへ昇圧される。第５のトランジスタＭ３５のソース・ゲート間電圧が約２ＶＤＤとなる。

その後、ＣＯＮＴＥＸＴ［１］を”Ｈ”レベルとし、第６のトランジスタＭ３６を導通させることでノードＮＤ３２の論理信号がノードＮＤ３３に伝播される。このとき、ノードＳＮ３２の電位は昇圧されているため、昇圧が行われない場合と比較して、ノードＮＤ３２とノードＮＤ３３間の信号伝達速度は向上する。

ノードＮＤ３３は、ノードＮＤ３２と同様に考えることができる。第２のメモリにデータを退避させた後から復帰させるまでの間に、ノードＮＤ３３の電位を”Ｌ”レベルとすることができる。

時刻Ｔ７にて、ノードＮＤ３２が”Ｈ”レベルの電位から”Ｌ”レベルの電位へ変化することで、第５のトランジスタＭ３５のゲート容量を介した容量結合により、ノードＳＮ３２の電位はＶＤＤまで降圧される。第５のトランジスタＭ３５のゲート・ソース間電圧はＶＤＤであるため、ＧＮＤの場合と比較しても、ノードＮＤ３３の電位は速やかに”Ｌ”レベルとなる。

図１６からわかるように、第２のコンフィギュレーションデータを選択している間、ノードＮＤ３２とノードＮＤ３３間の信号伝達速度は向上し続ける。すなわち、一度、ノードＮＤ３２の電位がＬレベルの間に第２のコンフィギュレーションデータにコンフィギュレーションすることができれば、ＬＥ２１とＬＥ２２間の信号伝達速度は向上し続ける。

また、図１５等に示す回路を用いた場合、時刻Ｔ３からＴ４の間のレジスタ２０３のデータは第２のメモリ３０６に退避させているため、第１０の信号線２１０からの信号ＣＬＫに同期してレジスタ２０３のデータが変更しても問題ない。すなわち、図１６等に示す回路を用いた場合、第１０の信号線２１０からの信号ＣＬＫを止めることができる。または第１０の信号線２１０からのクロック周波数を遅くすることができる。

本実施の形態では、コンテキスト数を２で説明したが、コンテキスト数は３以上でもよい。

＜第２のメモリ３０６の例＞
図１７には、第２のメモリ３０６の回路例を示す。レジスタ２０３と電気的に接続された第２のメモリ３０６は、少なくとも、第１のインバータ６８、第１のトランジスタ７０、第２のトランジスタ７４、第３のトランジスタ７６、容量７２を有する回路を複数有する。当該回路の一つを回路６６Ａ，その他を回路６６Ｂと表記する。回路６６Ａは、第２のインバータ５４を介して、回路６６Ｂと電気的に接続されており、回路６６Ａ及び回路６６Ｂの組で、レジスタ２０３の”Ｈ”レベルのデータ又は”Ｌ”レベルのデータを保持することができる。

第１のインバータ６８の入力端子は、レジスタ２０３と電気的に接続される。第１のインバータ６８の出力端子は、第１のトランジスタ７０のソース又はドレインの一方と電気的に接続される。第１のトランジスタ７０のゲートは、第２１の信号線２２１と電気的に接続され、ＳＡＶＥ信号が入力される。第２のトランジスタ７４のゲートは、第１のトランジスタ７０のソース又はドレインの他方と電気的に接続される。第１のトランジスタ７０のソース又はドレインの他方は、容量７２の第１の電極と電気的に接続される。ここをノードＦ１と呼ぶ。第３のトランジスタ７６のゲートは、第２２の信号線２２２と電気的に接続され、ＬＯＡＤ信号が入力される。第３のトランジスタ７６のソース又はドレインの一方は、第２のトランジスタ７４のソース又はドレインの一方と電気的に接続される。第３のトランジスタ７６のソース又はドレインの他方は、第１のインバータ６８の入力端子と電気的に接続される。

このような第２のメモリ３０６において、第１のトランジスタ７０は酸化物半導体を用いるとよい。酸化物半導体を用いたトランジスタは、オフ電流が非常に小さいため、オフ電流が流れやすいシリコンを用いたトランジスタと比べても、ノードＦ１と容量７２とを用いて、データを確実に保持することができる。

第２のトランジスタ７４及び第３のトランジスタ７６は、酸化物半導体を用いたトランジスタを用いることができる。また、第２のトランジスタ７４及び第３のトランジスタ７６は、シリコン半導体を用いたトランジスタを用いることができる。

図１６のようにＳＡＶＥが”Ｈ”レベルとなると、第１のトランジスタ７０は導通する。保持するレジスタ２０３のデータに応じて、第１のトランジスタ７０のソース電位は、”Ｈ”レベル電位、又は”Ｌ”レベル電位となっており、これに応じて、ノードＦ１の電位も”Ｈ”レベル又は”Ｌ”レベルとなる。そして、当該電位を容量７２に書き込むことができる。ＳＡＶＥが”Ｌ”レベルとなると、第１のトランジスタ７０は非導通となり、容量７２にデータを格納することができる。

図１６のようにＬＯＡＤが”Ｈ”レベルとなると、第３のトランジスタ７６は導通する。第２のトランジスタ７４は、ノードＦ１の電位に応じて導通する。第２のトランジスタ７４及び第３のトランジスタ７６が導通しているとき、レジスタ２０３にデータを復帰することができる。

このように第２のメモリにも、酸化物半導体を用いたトランジスタを適用することができる。酸化物半導体を用いたトランジスタを有する回路は、フラッシュメモリと異なり、データの書き込みによる絶縁膜の劣化はなく、書き込み回数の制限もない。容量７２に格納したデータは、第１のトランジスタ７０のオフ電流が非常に小さいため、長期にわたって保持することができる。

（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置の構成について、図面を参照しながら説明する。

〈半導体装置の断面構造の例〉
図５に、図２、図３で示したスイッチＳＷ２１−２２の断面構造を、一例として示す。図５におけるトランジスタ２３は、たとえば、図３における第２のトランジスタＭ２２、第５のトランジスタＭ２５に適用することができる。図５におけるトランジスタ２２は、たとえば、図３における第１のトランジスタＭ２１、第４のトランジスタＭ２４に適用することができる。

図５において、破線Ａ１−Ａ２で示す領域では、トランジスタ２２及びトランジスタ２３のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ２２及びトランジスタ２３のチャネル幅方向における構造を示している。ただし、本発明の一態様では、トランジスタ２２のチャネル長方向とトランジスタ２３のチャネル長方向とが、必ずしも一致していなくともよい。

なお、チャネル長方向とは、ソース領域及びドレイン領域として機能する一対の不純物領域間において、キャリアが最短距離で移動する方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。

また、図５では、酸化物半導体膜にチャネル形成領域を有するトランジスタ２２が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ２３上に形成されている場合を例示している。

トランジスタ２３は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ２３は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ２２はトランジスタ２３上に積層されていなくとも良く、トランジスタ２２とトランジスタ２３とは、同一の層に形成されていても良い。

シリコンの薄膜を用いてトランジスタ２３を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

トランジスタ２３が形成される基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図５では、単結晶シリコン基板を基板４００として用いる場合を例示している。

また、トランジスタ２３は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図５では、トレンチ分離法を用いてトランジスタ２３を電気的に分離する場合を例示している。具体的に、図５では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、トランジスタ２３を素子分離させる場合を例示している。

また、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタ２３の不純物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、トランジスタ２３は、チャネル形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６とを有する。

トランジスタ２３では、チャネル形成領域４０４における凸部の側部及び上部と、ゲート電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ２３の基板上における占有面積を小さく抑えつつ、トランジスタ２３におけるキャリアの移動量を増加させることができる。その結果、トランジスタ２３は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ２３のオン電流をより大きくすることができ、電界効果移動度もより高められる。

なお、バルクの半導体基板を用いたトランジスタ２３の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。

トランジスタ２３上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ電気的に接続されている導電膜４１２、導電膜４１３と、ゲート電極４０６に電気的に接続されている導電膜４１４とが、形成されている。

そして、導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６に電気的に接続されており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続されており、導電膜４１４は、絶縁膜４１１上に形成された導電膜４１８に電気的に接続されている。

導電膜４１６乃至導電膜４１８上には、絶縁膜４２０が設けられている。そして、絶縁膜４２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４２１が設けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。

絶縁膜４２１上には絶縁膜４２２が設けられており、絶縁膜４２２上には、トランジスタ２２が設けられている。

トランジスタ２２は、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０を覆っているゲート絶縁膜４３１と、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。なお、絶縁膜４２０乃至絶縁膜４２２には開口部が設けられており、導電膜４３３は、上記開口部において導電膜４１８に接続されている。

なお、図５において、トランジスタ２２は、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、絶縁膜４２２を間に挟んで半導体膜４３０と重なるゲート電極を、さらに有していても良い。

トランジスタ２２が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。

また、図５では、トランジスタ２２が、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ２２は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。

また、図５に示すように、トランジスタ２２は、半導体膜４３０が、絶縁膜４２２上において順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタ２２が有する半導体膜４３０が、単膜の金属酸化物膜で構成されていても良い。

〈トランジスタについて〉
次いで、酸化物半導体膜にチャネル形成領域を有するトランジスタ２２の構成例について説明する。

図６に、酸化物半導体膜にチャネル形成領域を有するトランジスタ２２の構成を、一例として示す。図６（Ａ）には、トランジスタ２２の上面図を示す。なお、図６（Ａ）では、トランジスタ２２のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図６（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図６（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図６（Ｃ）に示す。

図６に示すように、トランジスタ２２は、絶縁表面９７に形成された絶縁膜９１上において順に積層された酸化物半導体膜９２ａ及び酸化物半導体膜９２ｂと、酸化物半導体膜９２ｂに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、酸化物半導体膜９２ｂ、導電膜９３及び導電膜９４上の酸化物半導体膜９２ｃと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ上に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。なお、絶縁表面９７は、ガラス基板や半導体基板などの表面であってもよいし、ガラス基板や半導体基板上に半導体素子が形成された素子基板の表面であってもよい。

また、トランジスタ２２の、具体的な構成の別の一例を、図７に示す。図７（Ａ）には、トランジスタ２２の上面図を示す。なお、図７（Ａ）では、トランジスタ２２のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図７（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図７（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図７（Ｃ）に示す。

図７に示すように、トランジスタ２２は、絶縁膜９１上において順に積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと、酸化物半導体膜９２ｃに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ、導電膜９３及び導電膜９４上に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。

なお、図６及び図７では、積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃを用いるトランジスタ２２の構成を例示している。トランジスタ２２が有する酸化物半導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物半導体膜で構成されていても良い。

酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃが順に積層されている半導体膜をトランジスタ２２が有する場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜９２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜９２ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

上記構成の半導体膜をトランジスタ２２が有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化物半導体膜９２ｂにチャネル領域が形成される。即ち、酸化物半導体膜９２ｂと絶縁膜９５との間に酸化物半導体膜９２ｃが設けられていることによって、絶縁膜９５と離隔している酸化物半導体膜９２ｂに、チャネル領域を形成することができる。

また、酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ｃの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ２２の電界効果移動度が高くなる。

また、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ２２の閾値電圧が変動してしまう。しかし、酸化物半導体膜９２ａは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ２２の閾値電圧等の電気的特性のばらつきを、低減することができる。

また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０^−７Ｐａ以上１×１０^−４Ｐａ以下の程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。

高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜９２ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜９２ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１とすると_、ｘ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下であって、ｚ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ_１／ｙ_１を１以上６以下とすることで、酸化物半導体膜９２ｂとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。

具体的に、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２とすると_、ｘ_２／ｙ_２＜ｘ_１／ｙ_１であって、ｚ_２／ｙ_２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ_２／ｙ_２を１以上６以下とすることで、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。

なお、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜９２ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。

３層構造の半導体膜において、酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜９２ｂが結晶質であることにより、トランジスタ２２に安定した電気的特性を付与することができるため、酸化物半導体膜９２ｂは結晶質であることが好ましい。

なお、チャネル形成領域とは、トランジスタ２２の半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。

例えば、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃとして、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。

また、酸化物半導体膜９２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜９２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。

なお、酸化物半導体膜９２ａ乃至９２ｃは、スパッタリング法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。

なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。

具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０^６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０^−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。

なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体膜を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。

酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。

例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。

例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

また、トランジスタ２２において、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタ２２の移動度及びオン電流を高めることができ、それにより、トランジスタ２２を用いた半導体装置の高速動作を実現することができる。

高速動作が実現する酸化物半導体膜を有するトランジスタは、図５のトランジスタ２３として使用することができる。このようにトランジスタ２３も酸化物半導体膜を有する場合、トランジスタ２３は、トランジスタ２２と同層に形成するとよい。すなわち、共通の出発膜を酸化物半導体層として、エッチングしたものを用いて、トランジスタ２２と、トランジスタ２３を構成することができる。なお酸化物半導体膜を有するトランジスタ２３上に、酸化物半導体膜を有するトランジスタ２２を形成する場合、集積度を高めることができる。

また本発明の一態様は、信号伝達速度を向上させることができるため、ｎ型化された領域を有さない酸化物半導体膜を有するトランジスタであっても、図５のトランジスタ２３に適用することができる。

なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。

複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ２２に用いる場合、ｎ型化される領域は、チャネル領域となる酸化物半導体膜９２ｂにまで達していることが、トランジスタ２２の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好ましい。

絶縁膜９１は、加熱により上記酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜９１は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０^１８ｓｐｉｎｓ／ｃｍ^３以下であることが好ましい。

絶縁膜９１は、加熱により上記酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜９１は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。

なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。

なお、図６及び図７に示すトランジスタ２２は、チャネル領域が形成される酸化物半導体膜９２ｂの端部のうち、導電膜９３及び導電膜９４とは重ならない端部、言い換えると、導電膜９３及び導電膜９４が位置する領域とは異なる領域に位置する端部と、導電膜９６とが、重なる構成を有する。酸化物半導体膜９２ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいやすいと考えられる。しかし、図６及び図７に示すトランジスタ２２では、導電膜９３及び導電膜９４とは重ならない酸化物半導体膜９２ｂの端部と、導電膜９６とが重なるため、導電膜９６の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜９２ｂの端部を介して導電膜９３と導電膜９４の間に流れる電流を、導電膜９６に与える電位によって制御することができる。このようなトランジスタ２２の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。

具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ２２がオフとなるような電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ２２では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜９２ｂの端部における導電膜９３と導電膜９４の間の長さが短くなっても、トランジスタ２２のオフ電流を小さく抑えることができる。よって、トランジスタ２２は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。

また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ２２がオンとなるような電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れる電流を大きくすることができる。当該電流は、トランジスタ２２の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜９２ｂの端部と、導電膜９６とが重なることで、酸化物半導体膜９２ｂにおいてキャリアの流れる領域が、絶縁膜９５に近い酸化物半導体膜９２ｂの界面近傍のみでなく、酸化物半導体膜９２ｂの広い範囲においてキャリアが流れるため、トランジスタ２２におけるキャリアの移動量が増加する。この結果、トランジスタ２２のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ^２／Ｖ・ｓ以上、さらには２０ｃｍ^２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットについて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３、２：１：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。特に、Ｉｎ、Ｇａ、Ｚｎのｍｏｌ数比が２：１：３のターゲットを用いて作製されたＣＡＡＣ−ＯＳ膜は、一定の範囲におけるＣＡＡＣ−ＯＳの回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう）を高くすることができるので、当該ＣＡＡＣ−ＯＳ膜にチャネル形成領域を有するトランジスタの周波数特性（ｆ特）を高めることができる。

なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ^＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０^１６／ｃｍ^３以下、好ましくは１×１０^１６／ｃｍ^３以下、更に好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。

また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値は、１×１０^１８／ｃｍ^３以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。

〈半導体装置の断面構造の例〉
図８に、図２、図３で示したスイッチＳＷ２１−２２の断面構造を、一例として示す。

なお、図８では、酸化物半導体膜にチャネル形成領域を有するトランジスタ２２が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ２３上に形成されている場合を例示している。

トランジスタ２３は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ２３は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ２２はトランジスタ２３上に積層されていなくとも良く、トランジスタ２２とトランジスタ２３とは、同一の層に形成されていても良い。

シリコンの薄膜を用いてトランジスタ２３を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

トランジスタ２３が形成される半導体基板６０１は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図８では、単結晶シリコン基板を半導体基板６０１として用いる場合を例示している。

また、トランジスタ２３は、素子分離法により電気的に分離されている。素子分離法として、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図８では、トレンチ分離法を用いてトランジスタ２３を電気的に分離する場合を例示している。具体的に、図８では、半導体基板６０１にエッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに埋め込むことで形成される素子分離領域６１０により、トランジスタ２３を素子分離させる場合を例示している。

トランジスタ２３上には、絶縁膜６１１が設けられている。絶縁膜６１１には開口部が形成されている。そして、上記開口部には、トランジスタ２３のソース及びドレインにそれぞれ電気的に接続されている導電膜６２５及び導電膜６２６と、トランジスタ２３のゲートに電気的に接続されている導電膜６２７とが、形成されている。

そして、導電膜６２５は、絶縁膜６１１上に形成された導電膜６３４に電気的に接続されており、導電膜６２６は、絶縁膜６１１上に形成された導電膜６３５に電気的に接続されており、導電膜６２７は、絶縁膜６１１上に形成された導電膜６３６に電気的に接続されている。

導電膜６３４乃至導電膜６３６上には、絶縁膜６１２が形成されている。絶縁膜６１２には開口部が形成されており、上記開口部に、導電膜６３６に電気的に接続された導電膜６３７が形成されている。そして、導電膜６３７は、絶縁膜６１２上に形成された導電膜６５１に、電気的に接続されている。

また、導電膜６５１上には、絶縁膜６１３が形成されている。絶縁膜６１３には開口部が形成されており、上記開口部に、導電膜６５１に電気的に接続された導電膜６５２が形成されている。そして、導電膜６５２は、絶縁膜６１３上に形成された導電膜６５３に、電気的に接続されている。また、絶縁膜６１３上には、導電膜６４４が形成されている。

導電膜６５３及び導電膜６４４上には絶縁膜６６１が形成されている。そして、図８では、絶縁膜６６１上にトランジスタ２２が形成されている。

トランジスタ２２は、絶縁膜６６１上に、酸化物半導体を含む半導体膜７０１と、半導体膜７０１上の、ソースまたはドレインとして機能する導電膜７２１及び導電膜７２２と、半導体膜７０１、導電膜７２１及び導電膜７２２上のゲート絶縁膜６６２と、ゲート絶縁膜６６２上に位置し、導電膜７２１と導電膜７２２の間において半導体膜７０１と重なっているゲート電極７３１と、を有する。なお、導電膜７２２は、絶縁膜６６１に設けられた開口部において、導電膜６５３に電気的に接続されている。

そして、トランジスタ２２では、半導体膜７０１において、導電膜７２１に重なる領域と、ゲート電極７３１に重なる領域との間に、領域７１０が存在する。また、トランジスタ２２では、半導体膜７０１において、導電膜７２２に重なる領域と、ゲート電極７３１に重なる領域との間に、領域７１１が存在する。領域７１０及び領域７１１に、導電膜７２１、導電膜７２２、及びゲート電極７３１をマスクとしてアルゴン等の希ガス、ｐ型の導電型を半導体膜７０１に付与する不純物、或いは、ｎ型の導電型を半導体膜７０１に付与する不純物を添加することで、半導体膜７０１のうちゲート電極７３１に重なる領域よりも、領域７１０及び領域７１１の抵抗率を下げることができる。

そして、トランジスタ２２上に、絶縁膜６６３が設けられている。

なお、図８において、トランジスタ２２は、ゲート電極７３１を半導体膜７０１の片側において少なくとも有していれば良いが、半導体膜７０１を間に挟んで存在する一対のゲート電極を有していても良い。

トランジスタ２２が、半導体膜７０１を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。

また、図８では、トランジスタ２２が、一のゲート電極７３１に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ２２は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。

〈半導体装置の断面構造の例〉
図１８に、図１４、図１５で示したスイッチＳＷ２１−２２の断面構造を、一例として示す。

図１８では、第１のトランジスタＭ３１と、第２のトランジスタＭ３２と、第１の容量Ｃ３１の断面構造を示す。第１のトランジスタＭ３１は、半導体層の下側にゲートがあるボトムゲート構造で、第２のトランジスタＭ３２は、半導体層の上側にゲートがあるトップゲート構造を有する。

基板５２０は、上記した基板４００と同様な構成を有することができる。

基板５２０上には、トランジスタ５２１、トランジスタ５２２、容量５２３が設けられている。トランジスタ５２１は、第１のトランジスタＭ３１に適用することができる。トランジスタ５２２は、第２のトランジスタＭ３２に適用することができる。容量５２３は、第１の容量Ｃ３１に適用することができる。

基板５２０上に、導電膜を形成する。所定の形状に加工し、第１の導電層５２４、第２の導電層５２５とすることができる。第１の導電層５２４は、トランジスタ５２１のゲートとして機能することができる。第２の導電層５２５は、容量５２３の一方の電極として機能することができる。これらは出発膜を同じ導電膜として、形成されたものである。導電膜は、上記導電性材料と同様な材料を有することができる。

第１の導電層５２４、第２の導電層５２５上に、絶縁膜５２８を形成する。絶縁膜５２８は、トランジスタ５２１において、ゲート絶縁膜として機能する領域を有し、容量５２３において、誘電体として機能する領域を有し、トランジスタ５２２において、下地膜として機能する領域を有する。絶縁膜５２８は、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。

絶縁膜５２８上に、半導体膜を形成する。所定の形状に加工し、第１の半導体層５３４、第２の半導体層５３５とすることができる。第１の半導体層５３４は、少なくとも、トランジスタ５２１のチャネル形成領域となる領域を有する。第２の半導体層５３５は、少なくとも、トランジスタ５２２のチャネル形成領域となる領域を有する。半導体膜は、上記した酸化物半導体膜と同様な構成を有することができる。半導体膜にＣＡＡＣ−ＯＳ膜を適用すると、オフ電流が非常に小さくなり、少なくとも、第１のトランジスタＭ３１に好適である。

上記半導体層上に、導電膜を形成する。所定の形状に加工し、第３の導電層５３０、第４の導電層５３１、第５の導電層５３２、第６の導電層５３３とすることができる。第３の導電層５３０は、トランジスタ５２１のソース又はドレインの一方として、機能することができる。第４の導電層５３１は、トランジスタ５２１のソース又はドレインの他方として、機能することができる。第４の導電層５３１は、容量５２３の他方の電極として、機能することができる。第５の導電層５３２は、トランジスタ５２２のソース又はドレインの一方として、機能することができる。第６の導電層５３３は、トランジスタ５２２のソース又はドレインの他方として、機能することができる。これらは出発膜を同じ導電膜として、形成されたものである。導電膜は、上記導電性材料と同様な材料を有することができる。

第３の導電層５３０乃至第６の導電層５３３上に、絶縁膜５３６を形成する。
絶縁膜５３６は、トランジスタ５２１において、保護膜として機能することができる。絶縁膜５３６は、トランジスタ５２２において、ゲート絶縁膜として機能することができる。絶縁膜５３６は、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。

絶縁膜５３６に開口部５３７を形成する。

絶縁膜５３６上に、導電膜を形成する。所定の形状に加工して、第７の導電層５３９、第８の導電層５４０とすることができる。第７の導電層５３９は、トランジスタ５２１のソース又はドレインの一方と、トランジスタ５２２のゲートとを電気的に接続する配線として機能することができる。第８の導電層５４０は、トランジスタ５２２のゲートとして機能することができる。これらは出発膜を同じ導電膜として、形成されたものである。導電膜は、上記導電性材料と同様な材料を有することができる。

トランジスタ５２２において、少なくとも第５の導電層５３２、第６の導電層５３３、第８の導電層５４０をマスクとして、元素を半導体層５３５に添加してもよい。当該元素にはアルゴン等の希ガス、燐、ボロン等が挙げられる。当該元素が添加された領域５４１は、添加されていない領域よりも、抵抗が下がることとなる。その結果、トランジスタ５２２のオン電流を向上させることができる。

第７の導電層５３９、第８の導電層５４０上に、絶縁膜５４３を形成する。絶縁膜５４３は、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。

このような構成を、第１のトランジスタＭ３１、第２のトランジスタＭ３２、第１の容量Ｃ３１に適用することができる。同様に、第４のトランジスタＭ３４、第５のトランジスタＭ３５、第２の容量Ｃ３２に適用することができる。

〈電子機器の例〉
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図９に示す。

図９（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図９（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図９（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図９（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。

図９（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。

図９（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。

図９（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。本発明の一態様にかかる半導体装置は、普通自動車の各種集積回路に用いることができる。

＜その他＞
なお、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されるものではない。

ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。

なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。

なお、明細書の中の図面や文章において規定されていない内容について、その内容を除くことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に入らないことを規定することができる。

具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第６のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとっているような第６のトランジスタを有していない、と規定して発明を構成することができる。または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続されている第６のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。

別の具体例としては、ある値について、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下であることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定することも可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能である。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除くと発明を規定することも可能である。なお、ある値について、「このような範囲であることが好ましい」、「これらを満たすことが好適である」となどと記載されていたとしても、ある値は、それらの記載に限定されない。つまり、「好ましい」、「好適である」などと記載されていたとしても、必ずしも、それらの記載には、限定されない。

別の具体例としては、ある値について、例えば、「ある電圧が、１０Ｖであることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。

別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、導電膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、半導体膜である場合を除く、と発明の一態様を規定することが可能である。

別の具体例としては、ある積層構造について、例えば、「Ａ膜とＢ膜との間に、ある膜が設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の積層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａ膜とその膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。

なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。

なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。

なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そして、その発明の一態様は明確であると言える。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、または、Ｆを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Ａは、ＢとＥとを有する」、「Ａは、ＥとＦとを有する」、「Ａは、ＣとＥとＦとを有する」、または、「Ａは、ＢとＣとＤとＥとを有する」などの発明の一態様を構成することは可能である。

なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は、明確であると言える。

なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は明確であると言える。

Ｃ１１ 容量
Ｃ１２ 容量
Ｃ２１ 容量
Ｃ２２ 容量
Ｃ３１ 容量
Ｃ３２ 容量
Ｆ１ ノード
Ｍ１１ トランジスタ
Ｍ１２ トランジスタ
Ｍ１３ トランジスタ
Ｍ１４ トランジスタ
Ｍ１５ トランジスタ
Ｍ１６ トランジスタ
Ｍ２１ トランジスタ
Ｍ２２ トランジスタ
Ｍ２３ トランジスタ
Ｍ２４ トランジスタ
Ｍ２５ トランジスタ
Ｍ２６ トランジスタ
Ｍ３１ トランジスタ
Ｍ３２ トランジスタ
Ｍ３３ トランジスタ
Ｍ３４ トランジスタ
Ｍ３５ トランジスタ
Ｍ３６ トランジスタ
Ｎ２３ ノード
Ｎ２４ ノード
Ｎ３３ トランジスタ
ＮＤ１１ ノード
ＮＤ１２ ノード
ＮＤ２１ ノード
ＮＤ２２ ノード
ＮＤ２３ ノード
ＮＤ２４ ノード
ＮＤ３１ ノード
ＮＤ３２ ノード
ＮＤ３３ ノード
ＳＮ１１ ノード
ＳＮ１２ ノード
ＳＮ２１ ノード
ＳＮ２２ ノード
ＳＮ３１ ノード
ＳＮ３２ ノード
ＳＷ１ スイッチ群
ＳＷ１１ スイッチ
ＳＷ１２ スイッチ
ＳＷ２１ スイッチ
ＳＷ２１−２２ スイッチ
ＳＷ２２ スイッチ
ＳＷ３１ スイッチ
ＳＷ３２ スイッチ
２ｎ−２ｎ ＳＷ
２ｎ−２１ ＳＷ
２ｎ−２２ ＳＷ
２１−２ｎ ＳＷ
２１−２１ ＳＷ
２１−２２ ＳＷ
２２ トランジスタ
２２−２ｎ ＳＷ
２２−２１ ＳＷ
２２−２２ ＳＷ
２３ トランジスタ
３２ ノード
３３ ノード
５４ インバータ
６６Ａ 回路
６６Ｂ 回路
６８ インバータ
７０ トランジスタ
７２ 容量
７４ トランジスタ
７６ トランジスタ
９１ 絶縁膜
９２ａ 酸化物半導体膜
９２ｂ 酸化物半導体膜
９２ｃ 酸化物半導体膜
９３ 導電膜
９４ 導電膜
９５ 絶縁膜
９６ 導電膜
９７ 絶縁表面
１０１ 信号線
１０２ 信号線
１０３ 信号線
１０４ 信号線
１０５ 信号線
２０１ スイッチ
２０２ ＬＵＴ
２０３ レジスタ
２０４ 記憶装置
２１０ 信号線
２１１ 信号線
２２０ 信号線
２２１ 信号線
２２２ 信号線
３０１ 信号線
３０２ 信号線
３０３ 信号線
３０４ 信号線
３０５ 信号線
３０６ メモリ
４００ 基板
４０１ 素子分離領域
４０２ 不純物領域
４０３ 不純物領域
４０４ チャネル形成領域
４０５ 絶縁膜
４０６ ゲート電極
４１１ 絶縁膜
４１２ 導電膜
４１３ 導電膜
４１４ 導電膜
４１６ 導電膜
４１７ 導電膜
４１８ 導電膜
４２０ 絶縁膜
４２１ 絶縁膜
４２２ 絶縁膜
４３０ 半導体膜
４３０ａ 酸化物半導体膜
４３０ｃ 酸化物半導体膜
４３１ ゲート絶縁膜
４３２ 導電膜
４３３ 導電膜
４３４ ゲート電極
５２０ 基板
５２１ トランジスタ
５２２ トランジスタ
５２３ 容量
５２４ 導電層
５２５ 導電層
５２８ 絶縁膜
５３０ 導電層
５３１ 導電層
５３２ 導電層
５３３ 導電層
５３４ 半導体層
５３５ 半導体層
５３６ 絶縁膜
５３７ 開口部
５３９ 導電層
５４０ 導電層
５４１ 領域
５４３ 絶縁膜
６０１ 半導体基板
６１０ 素子分離領域
６１１ 絶縁膜
６１２ 絶縁膜
６１３ 絶縁膜
６２５ 導電膜
６２６ 導電膜
６２７ 導電膜
６３４ 導電膜
６３５ 導電膜
６３６ 導電膜
６３７ 導電膜
６４４ 導電膜
６５１ 導電膜
６５２ 導電膜
６５３ 導電膜
６６１ 絶縁膜
６６２ ゲート絶縁膜
６６３ 絶縁膜
７０１ 半導体膜
７１０ 領域
７１１ 領域
７２１ 導電膜
７２２ 導電膜
７３１ ゲート電極
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (8)

1. 第１のロジックエレメントと、
   前記第１のロジックエレメントと電気的に接続された第１のスイッチと、
   前記第１のスイッチと電気的に接続された第２のロジックエレメントと、を有し、
   少なくとも、前記第１のロジックエレメントは、第２のスイッチを有し、
   前記第２のスイッチは、前記第１のロジックエレメントからの出力電位をＬレベルとする機能を有することを特徴とする半導体装置。
2. 第１のロジックエレメントと、
   前記第１のロジックエレメントと電気的に接続された第１のスイッチと、
   前記第１のスイッチと電気的に接続された第２のロジックエレメントと、を有し、
   少なくとも、前記第１のロジックエレメントは、論理積回路を有し、
   前記論理積回路は、前記第１のロジックエレメントからの出力電位をＬレベルとする機能を有することを特徴とする半導体装置。
3. 第１のロジックエレメントと、
   前記第１のロジックエレメントと電気的に接続された第１のスイッチと、
   前記第１のスイッチと電気的に接続された第２のロジックエレメントと、を有し、
   少なくとも、前記第１のロジックエレメントは、ＡＮＤ回路を有し、
   前記ＡＮＤ回路は、前記第１のロジックエレメントからの出力電位をＬレベルとする機能を有することを特徴とする半導体装置。
4. 請求項１乃至請求項３のいずれか一において、
   前記第１のスイッチは、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量とを有し、
   前記第２のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第２のトランジスタのゲートは、前記容量の第１の電極と電気的に接続され、
   前記第１のトランジスタのゲートは、第１の信号線と電気的に接続され、
   前記第３のトランジスタのゲートは、第２の信号線と電気的に接続され、
   前記第２の信号線からの信号に基づき、複数のコンテキストのうち、いずれか一を選択する機能を有することを特徴とする半導体装置。
5. 第１のロジックエレメントと、
   前記第１のロジックエレメントと電気的に接続された、スイッチと、
   前記スイッチと電気的に接続された、第２のロジックエレメントとを有し、
   少なくとも、前記第１のロジックエレメントは、レジスタと電気的に接続されたメモリを有し、
   前記メモリは、前記レジスタのデータを保持する機能を有し、
   前記レジスタは、前記メモリにデータを保持したあと、出力電位をＬレベルとする機能を有することができることを特徴とする半導体装置。
6. 請求項５において、
   前記メモリは、酸化物半導体層を有するトランジスタを有することを特徴とする半導体装置。
7. 請求項１乃至請求項６のいずれか一において、
   前記第１のトランジスタは、酸化物半導体を有することを特徴とする半導体装置。
8. 請求項１乃至請求項７のいずれか一において、
   前記第２のトランジスタは、酸化物半導体を有することを特徴とする半導体装置。

Images