JP2015146711A - マルチフェーズ型ｄｃ／ｄｃコンバータ - Google Patents

Abstract

【課題】簡単な回路構成のマルチフェーズ型ＤＣ／ＤＣコンバータを提供する。【解決手段】スイッチング動作することによって入力電圧を所定の定電圧に変換して出力電圧として出力し、且つ、並列接続された複数のＤＣ／ＤＣコンバータ回路１〜３を備えたマルチフェーズ型ＤＣ／ＤＣコンバータであって、複数のうちの１つのＤＣ／ＤＣコンバータ回路１〜３をスイッチング動作させる駆動信号ＰＷＭ１を所定タイミング毎に出力する制御回路２０と、この制御回路２０から出力される駆動信号ＰＷＭ１を入力して、駆動信号ＰＷＭ１に対して遅延した遅延駆動信号ＰＷＭ２,ＰＷＭ３を発生させて、スイッチング動作の開始時のタイミングが互いに重ならないように、ＤＣ／ＤＣコンバータ回路２,３を駆動させる遅延装置３０とを備えた。【選択図】図１

Description

この発明は、並列接続された複数のＤＣ／ＤＣコンバータ回路を備えたマルチフェーズ型ＤＣ／ＤＣコンバータに関する。

従来から、複数のＤＣ／ＤＣコンバータ回路を並列接続したマルチフェーズ型ＤＣ／ＤＣコンバータが知られている（特許文献１参照）。

かかるマルチフェーズ型ＤＣ／ＤＣコンバータは、制御回路によって複数のＤＣ／ＤＣコンバータ回路の出力位相をずらして出力電圧のリップルを小さくするようにしたものである。制御回路は、コンパレータと、パルス信号生成部と、パルス分配部と、フェーズ制御部と、周波数制御部とを有している。

このようなマルチフェーズ型ＤＣ／ＤＣコンバータにあっては、位相をずらすためのフェーズ制御部や周波数制御部などを設けているので、構成が複雑になってしまうなどの問題があった。

この発明の目的は、簡単な回路構成のマルチフェーズ型ＤＣ／ＤＣコンバータを提供することにある。

請求項１の発明は、スイッチング動作することによって入力電圧を所定の定電圧に変換して出力電圧として出力し、且つ、並列接続された複数のＤＣ／ＤＣコンバータ回路を備えたマルチフェーズ型ＤＣ／ＤＣコンバータであって、
複数のうちの１つのＤＣ／ＤＣコンバータ回路をスイッチング動作させる駆動信号を所定のタイミング毎に出力する制御装置と、
この制御装置から出力される駆動信号を入力して、該駆動信号に対して遅延した遅延駆動信号を発生させて、スイッチング動作の開始時のタイミングが互いに重ならないように、他のＤＣ／ＤＣコンバータ回路を駆動させる遅延装置とを備えたことを特徴とする。

この発明によれば、簡単な回路構成のマルチフェーズ型ＤＣ／ＤＣコンバータを提供することができる。

この発明に係るマルチフェーズ型ＤＣ／ＤＣコンバータの構成を示したブロック図である。 図１のマルチフェーズ型ＤＣ／ＤＣコンバータの動作を示したタイムチャートである。 図１のマルチフェーズ型ＤＣ／ＤＣコンバータの制御回路を具体的に示したブロック図である。 図３に示すマルチフェーズ型ＤＣ／ＤＣコンバータの動作を示したタイムチャートである。 第２実施例のマルチフェーズ型ＤＣ／ＤＣコンバータの構成を示したブロック図である。 図５に示すマルチフェーズ型ＤＣ／ＤＣコンバータの動作を示したタイムチャートである。 第３実施例のマルチフェーズ型ＤＣ／ＤＣコンバータの構成を示したブロック図である。 図７に示すマルチフェーズ型ＤＣ／ＤＣコンバータの動作を示したタイムチャートである。 第４実施例のマルチフェーズ型ＤＣ／ＤＣコンバータの構成を示したブロック図である。 図９に示すマルチフェーズ型ＤＣ／ＤＣコンバータの動作を示したタイムチャートである。 整流素子とスイッチング素子とを用いて昇圧型のＤＣ／ＤＣコンバータ回路を構成する例を示す回路図である。 整流素子とスイッチング素子とを用いて降圧型のＤＣ／ＤＣコンバータ回路を構成する例を示す回路図である。

以下、この発明に係るマルチフェーズ型ＤＣ／ＤＣコンバータの実施の形態である実施例を図面に基づいて説明する。

［第１実施例］
図１に示すマルチフェーズ型ＤＣ／ＤＣコンバータ１０は、降圧型のコンバータであり、並列接続された複数のＤＣ／ＤＣコンバータ回路１〜３と、制御回路（制御装置）２０と、遅延装置３０と、出力端子Ｑ１に接続されたコンデンサＣ０とを有している。出力端子Ｑ１には負荷１００が接続されている。

並列接続された複数のＤＣ／ＤＣコンバータ回路１〜３は、スイッチング動作することによって、入力電圧ＶＩＮを所定の定電圧に変換して出力電圧ＶＯＵＴとして出力端子Ｑ１から出力する。
［ＤＣ／ＤＣコンバータ回路］
ＤＣ／ＤＣコンバータ回路１は、直列接続された２つのスイッチング素子Ｍ１Ｈ,Ｍ１Ｌと、このスイッチング素子Ｍ１Ｈ,Ｍ１Ｌをオン・オフさせるコンバータ駆動回路１１と、インダクタＬ１とを有している。

スイッチング素子Ｍ１Ｈのゲートはコンバータ駆動回路１１の出力端子１１ａに接続され、スイッチング素子Ｍ１Ｈのドレインは入力電圧ＶＩＮが印加される入力端子１Ａに接続され、ソースはインダクタＬ１を介して出力端子Ｑ１に接続されている。

スイッチング素子Ｍ１Ｌのゲートはコンバータ駆動回路１１の出力端子１１ｂに接続され、スイッチング素子Ｍ１Ｌのドレインはグランドに接続され、ソースはスイッチング素子Ｍ１Ｈのソースに接続されている。

すなわち、直列接続された２つのスイッチング素子Ｍ１Ｈ,Ｍ１Ｌが入力端子１Ａとグランド間に接続され、２つのスイッチング素子Ｍ１Ｈ,Ｍ１Ｌの接続点と出力端子Ｑ１との間にインダクタＬ１が接続されている。

コンバータ駆動回路１１の出力端子１１ａ,１１ｂからＬレベルの制御信号Ｇ１ａ,Ｇ１ｂが出力されると、スイッチング素子Ｍ１Ｈがオンし、スイッチング素子Ｍ１Ｌがオフする。また、出力端子１１ａ,１１ｂからＨレベルの制御信号Ｇ１ａ,Ｇ１ｂが出力されると、スイッチング素子Ｍ１Ｈがオフし、スイッチング素子Ｍ１Ｌがオンするようになっている。

コンバータ駆動回路１１は、Ｈレベルの駆動信号ＰＷＭ１を入力すると出力端子１１ａ,１１ｂからＬレベルの制御信号Ｇ１ａ,Ｇ１ｂを出力し、駆動信号ＰＷＭ１がＬレベルになると出力端子１１ａ,１１ｂからＨレベルの制御信号Ｇ１ａ,Ｇ１ｂを出力する。

他のＤＣ／ＤＣコンバータ回路２,３もＤＣ／ＤＣコンバータ回路１と同様な構成なので、その説明は省略する。
［制御回路］
制御回路２０は、出力端子Ｑ１の出力電圧ＶＯＵＴに基づいてＨレベルの駆動信号（パルス信号）ＰＷＭ１を所定のタイミング毎に出力していく。この駆動信号ＰＷＭ１は、コンバータ駆動回路１１と後述する遅延回路１４へ入力する。
［遅延装置］
遅延装置３０は、駆動信号ＰＷＭ１を入力して遅延駆動信号ＰＷＭ２,ＰＷＭ３を発生させるもので、複数の遅延回路１４,１５から構成されている。

遅延回路１４は、駆動信号ＰＷＭ１を入力してこの駆動信号ＰＷＭ１を所定時間遅延させた遅延駆動信号ＰＷＭ２を出力する。遅延駆動信号ＰＷＭ２はコンバータ駆動回路１２に入力する。

遅延回路１５は、遅延駆動信号ＰＷＭ２を入力してこの遅延駆動信号ＰＷＭ２を所定時間遅延させた遅延駆動信号ＰＷＭ３を出力する。遅延駆動信号ＰＷＭ３はコンバータ駆動回路１３に入力する。
［動 作］
次に、上記のように構成されるマルチフェーズ型ＤＣ／ＤＣコンバータ１０の動作を図２に示すタイムチャートを参照しながら説明する。

制御回路２０から駆動信号ＰＷＭ１が、出力端子Ｑ１の出力電圧に基づいて図２に示すように所定のタイミング毎に出力されていく。

いま、例えば時点ｔ１で駆動信号ＰＷＭ１が出力されると、コンバータ駆動回路１１の出力端子１１ａ,１１ｂから出力されている制御信号Ｇ１ａ,Ｇ１ｂはＬレベルとなり、スイッチング素子Ｍ１Ｈがオンし、スイッチング素子Ｍ１Ｌはオフとなる。このスイッチング素子Ｍ１Ｈのオンにより、インダクタＬ１に流れる電流ＩＬ１は増加していく。

駆動信号ＰＷＭ１は遅延回路１４にも入力するので、時点ｔ１から所定時間（遅延時間）Ｓｔだけ遅延した時点ｔ２で、遅延回路１４から遅延駆動信号ＰＷＭ２が出力される。この遅延駆動信号ＰＷＭ２により、コンバータ駆動回路１２の出力端子１２ａ,１２ｂから出力されている制御信号Ｇ２ａ,Ｇ２ｂはＬレベルとなり、スイッチング素子Ｍ２Ｈがオンし、スイッチング素子Ｍ２Ｌはオフとなる。このスイッチング素子Ｍ２Ｈのオンにより、インダクタＬ２に流れる電流ＩＬ２は増加していく。

同様に、時点ｔ２から所定時間Ｓｔ遅延した時点ｔ３で、遅延回路１５から遅延駆動信号ＰＷＭ３が出力される。この遅延駆動信号ＰＷＭ３により、コンバータ駆動回路１３の出力端子１３ａ,１３ｂから出力されている制御信号Ｇ３ａ,Ｇ３ｂはＬレベルとなり、スイッチング素子Ｍ３Ｈがオンし、スイッチング素子Ｍ３Ｌはオフとなる。このスイッチング素子Ｍ３Ｈのオンにより、インダクタＬ３に流れる電流ＩＬ３は増加していく。

そして、図２に示すように、インダクタＬ１〜Ｌ３に流れる電流ＩＬ１〜ＩＬ３のグラフに示すように時点ｔ１〜ｔ３で谷部Ｕ１〜Ｕ３となる。

制御回路２０から出力されている駆動信号ＰＷＭ１がＬレベルになると（時点ｔａ）、コンバータ駆動回路１１の出力端子１１ａ,１１ｂから出力されている制御信号Ｇ１ａ,Ｇ１ｂはＨレベルとなる。これにより、スイッチング素子Ｍ１Ｈがオフし、スイッチング素子Ｍ１Ｌはオンとなる。このスイッチング素子Ｍ１Ｈのオフにより、インダクタＬ１に流れる電流ＩＬ１は減少していく。

時点ｔａから所定時間Ｓｔ遅延した時点ｔｂで、遅延回路１４から出力されている遅延駆動信号ＰＷＭ２がＬレベルとなる。これにより、コンバータ駆動回路１２の出力端子１２ａ,１２ｂから出力されている制御信号Ｇ２ａ,Ｇ２ｂはＨレベルとなり、スイッチング素子Ｍ２Ｈがオフし、スイッチング素子Ｍ２Ｌはオンとなる。このスイッチング素子Ｍ２Ｈのオフにより、インダクタＬ２に流れる電流ＩＬ２は減少していく。

同様に、時点ｔｂから所定時間Ｓｔ遅延した時点ｔｃで、遅延回路１５から出力されている遅延駆動信号ＰＷＭ３がＬレベルとなる。この遅延駆動信号ＰＷＭ３のＬレベルにより、コンバータ駆動回路１３の出力端子１３ａ,１３ｂから出力されている制御信号Ｇ３ａ,Ｇ３ｂはＨレベルとなり、スイッチング素子Ｍ３Ｈがオフし、スイッチング素子Ｍ３Ｌはオンとなる。このスイッチング素子Ｍ３Ｈのオフにより、インダクタＬ３に流れる電流ＩＬ３は減少していく。

そして、図２に示すように、インダクタＬ１〜Ｌ３に流れる電流ＩＬ１〜ＩＬ３のグラフでは時点ｔａ〜ｔｃでピークＰ１〜Ｐ３となる。

これら動作が繰り返し行われ、図２に示すように、各インダクタＬ１〜Ｌ３に流れる電流ＩＬ１〜ＩＬ３のピークＰ１〜Ｐ３や谷部Ｕ１〜Ｕ３の時点が互いにずれている。このため、負荷１００に流れる出力電流ＩＯＵＴ（＝ＩＬ１+ＩＬ２+ＩＬ３）はリップルの少ないものとなる。また、ピークＰ１〜Ｐ３や谷部Ｕ１〜Ｕ３の間隔が一定となるように、遅延時間Ｓｔや駆動信号ＰＷＭ１のパルス幅を設定すれば、さらにリップルを小さくすることができる。

すなわち、スイッチング周期Ｔを複数のＤＣ／ＤＣコンバータ回路１〜３の数で割った時間を遅延時間Ｓｔとし、駆動信号ＰＷＭ１に対してこの遅延時間Ｓｔの整数倍だけ遅延させた遅延駆動信号ＰＷＭ２,ＰＷＭ３を出力させる。これにより、リップルをさらに小さくすることができる。

このように、１つの駆動信号ＰＷＭ１からこの駆動信号ＰＷＭ１に対して遅延時間が異なる複数の遅延駆動信号ＰＷＭ２,ＰＷＭ３を生成して、動作開始時のタイミングが異なるように、複数のＤＣ／ＤＣコンバータ回路２,３を動作させるようにしたものである。このため、従来のようにフェーズ制御部や周波数制御部を設ける必要がなく、マルチフェーズ型ＤＣ／ＤＣコンバータ１０の構成は至って簡単なものとなる。

この実施例では、遅延回路１４,１５の遅延時間Ｓｔは同一となっているが、必ずしも同一である必要はない。
［具体例］
図３に示すマルチフェーズ型ＤＣ／ＤＣコンバータ１１０の制御回路１２０は、図１に示す制御回路２０の構成の一例を具体的に示すものであり、この制御回路１２０は、比較器（第１比較器）２１と基準電圧生成回路２２とで構成したものである。

比較器２１は、出力端子Ｑ１の出力電圧ＶＯＵＴと予め設定された基準電圧ＶＲＥＦとを比較して、出力電圧ＶＯＵＴが基準電圧ＶＲＥＦ以下になるとＨレベルの駆動信号ＰＷＭ１を出力する。そして、出力電圧ＶＯＵＴが基準電圧ＶＲＥＦより大きくなると駆動信号ＰＷＭ１はＬレベルとなる。すなわち、駆動信号ＰＷＭ１の出力は停止されることになる。なお、比較器２１は出力電圧ＶＯＵＴと基準電圧ＶＲＥＦとを比較するが、出力電圧ＶＯＵＴを分圧した分圧電圧と基準電圧ＶＲＥＦとを比較するようにしてもよい。

図３に示す制御回路１２０は、出力電圧ＶＯＵＴが基準電圧ＶＲＥＦ以下になる毎に駆動信号であるＨレベルの駆動信号ＰＷＭ１を出力する。すなわち、制御回路１２０は、出力電圧ＶＯＵＴが基準電圧ＶＲＥＦ以下になるタイミング毎に駆動信号ＰＷＭ１を出力していく。
［動 作］
次に、図４に示すタイムチャートを参照しながらマルチフェーズ型ＤＣ／ＤＣコンバータ１１０の動作を説明する。

比較器２１は、出力電圧ＶＯＵＴが基準電圧ＶＲＥＦを下回ると（時点ｔ１ａ）、比較器２１から出力されている駆動信号ＰＷＭ１はＬレベルからＨレベルになる。このＨレベルの駆動信号ＰＷＭ１がコンバータ駆動回路１１に入力されると、コンバータ駆動回路１１の出力端子１１ａ,１１ｂから出力されている制御信号Ｇ１ａ,Ｇ２ｂはＬレベルとなる。これにより、スイッチング素子Ｍ１Ｌはオフされ、スイッチング素子Ｍ１Ｈはオンする。

スイッチング素子Ｍ１Ｈのオンにより、入力電圧ＶＩＮが印加されている入力端子１ＡからインダクタＬ１に電流が供給され、インダクタＬ１に流れる電流ＩＬ１は（ＶＩＮ−ＶＯＵＴ）／Ｌの傾きで上昇していく（時点ｔ１ａ）。

また、駆動信号ＰＷＭ１は、遅延回路１４に入力され、この遅延回路１４から所定時間Ｓｔだけ遅延した遅延駆動信号ＰＷＭ２が出力される（時点ｔ２ａ）。コンバータ駆動回路１２に遅延駆動信号ＰＷＭ２が入力されと、コンバータ駆動回路１２の出力端子１２ａ,１２ｂの制御信号Ｇ２ａ,Ｇ２ｂはＬレベルとなり、スイッチング素子Ｍ２Ｌはオフされ、スイッチング素子Ｍ２Ｈはオンされる。

スイッチング素子Ｍ２Ｈがオンされることにより、入力電圧ＶＩＮが印加されている入力端子２ＡからインダクタＬ２に電流が供給され、インダクタＬ２に流れる電流ＩＬ２は（ＶＩＮ−ＶＯＵＴ）／Ｌの傾きで上昇していく（時点ｔ２ａ）。

他方、遅延駆動信号ＰＷＭ２は遅延回路１５に入力される。この遅延回路１５からは、遅延駆動信号ＰＷＭ２より所定時間Ｓｔだけ遅延した遅延駆動信号ＰＷＭ３が出力される（時点ｔ３ａ）。コンバータ駆動回路１３に遅延駆動信号ＰＷＭ３が入力されと、コンバータ駆動回路１３の出力端子１３ａ,１３ｂの制御信号Ｇ３ａ,Ｇ３ｂはＬレベルとなり、スイッチング素子Ｍ３Ｌはオフされ、スイッチング素子Ｍ３Ｈはオンされる。

スイッチング素子Ｍ３Ｈがオンされることにより、入力電圧ＶＩＮが印加されている入力端子３ＡからインダクタＬ３に電流が供給され、インダクタＬ３に流れる電流ＩＬ３は（ＶＩＮ−ＶＯＵＴ）／Ｌの傾きで上昇していく（時点ｔ３ａ）。

電流ＩＬ１,ＩＬ２,ＩＬ３が上昇して、これら電流ＩＬ１〜ＩＬ３の合計が出力電流ＩＯＵＴを上回ると、コンデンサＣ０に電流が流れ、コンデンサＣ０に電荷が蓄積されて、出力電圧ＶＯＵＴが上昇する。

比較器２１は出力電圧ＶＯＵＴを基準電圧ＶＲＥＦと比較して、出力電圧ＶＯＵＴが基準電圧ＶＲＥＦを上回ると（時点ｔ１ｂ）、比較器２１の駆動信号ＰＷＭ１がＨレベルからＬレベルになる。コンバータ駆動回路１１にＬレベルの駆動信号ＰＷＭ１信号が入力されると、コンバータ駆動回路１１の出力端子１１ａ,１１ｂから出力されている制御信号Ｇ１ａ,Ｇ２ｂはＨレベルとなる。これにより、スイッチング素子Ｍ１Ｌはオンされ、スイッチング素子Ｍ１Ｈはオフする。

スイッチング素子Ｍ１Ｌがオンされることにより、グランドからインダクタＬ１に電流ＩＬ１が流れ、電流ＩＬ１はＶＯＵＴ／Ｌの傾きで減少していく（時点ｔ１ｂ）。

駆動信号ＰＷＭ１がＬレベルになって時点ｔ１ｂから所定時間Ｓｔ遅延した時点ｔ２ｂで、遅延回路１４から出力されている遅延駆動信号ＰＷＭ２がＬレベルとなる。これにより、コンバータ駆動回路１２の出力端子１２ａ,１２ｂから出力されている制御信号Ｇ２ａ,Ｇ２ｂはＨレベルとなり、スイッチング素子Ｍ２Ｈがオフし、スイッチング素子Ｍ２Ｌはオンとなる。

スイッチング素子Ｍ２Ｌがオンされることにより、グランドからインダクタＬ２に電流ＩＬ２が流れ、電流ＩＬ２はＶＯＵＴ／Ｌの傾きで減少していく（点ｔ２ｂ）。

遅延駆動信号ＰＷＭ２がＬレベルになって時点ｔ２ｂから所定時間Ｓｔ遅延した時点ｔ３ｂで、遅延回路１５から出力されている遅延駆動信号ＰＷＭ３がＬレベルとなる。これにより、コンバータ駆動回路１３の出力端子１３ａ,１３ｂから出力されている制御信号Ｇ３ａ,Ｇ３ｂはＨレベルとなり、スイッチング素子Ｍ３Ｈがオフし、スイッチング素子Ｍ３Ｌはオンとなる。

スイッチング素子Ｍ３Ｌがオンされることにより、グランドからインダクタＬ３に電流ＩＬ３が流れ、電流ＩＬ３はＶＯＵＴ／Ｌの傾きで減少していく（時点ｔ３ｂ）。

電流ＩＬ１,ＩＬ２,ＩＬ３が減少して、電流ＩＬ１,ＩＬ２,ＩＬ３の合計が出力電流ＩＯＵＴを下回ると、コンデンサＣ０から負荷に電流が流れ、コンデンサＣ０から電荷が放出され、出力電圧ＶＯＵＴが減少する。

これら動作が繰り返し行われ、図４に示すように、各インダクタＬ１〜Ｌ３に流れる電流ＩＬ１〜ＩＬ３のピークＰ１〜Ｐ３や谷部Ｕ１〜Ｕ３の時点が互いにずれる。このため、３つのコンバータ回路１〜３が同じ位相で動作する場合に比べて、負荷１００に流れる出力電流ＩＯＵＴのリップルを小さくすることができる。

また、図３に示すマルチフェーズ型ＤＣ／ＤＣコンバータ１１０の構成は、上述と同様に至って簡単なものとなる。
［第２実施例］
図５に示す第２実施例のマルチフェーズ型ＤＣ／ＤＣコンバータ２１０の制御回路２００は、図１に示す制御回路２０の構成の他の例を具体的に示したものである。
［制御回路］
制御回路２００は、基準電圧ＶＲＥＦを出力する基準電圧生成回路２２と、誤差増幅器２０３と、スロープ生成回路２０４と、比較器（第２比較器）２０１と、オン時間設定回路（パルス幅設定回路）２０５と、フリップフロップ２０６とを備えている。
［誤差増幅器］
誤差増幅器２０３は、出力電圧ＶＯＵＴと基準電圧ＶＲＥＦとの電圧差を増幅した誤差電圧ＥＲＲＯＵＴ、すなわち出力電圧ＶＯＵＴと基準電圧ＶＲＥＦと差に応じた誤差電圧ＥＲＲＯＵＴを出力する。
［スロープ生成回路］
スロープ生成回路（スロープ電圧生成回路）２０４は、インダクタＬ１に流れる電流ＩＬ１を検出する電流検出器２０７の検出電流に基づいた電圧波形であるスロープ電圧ＳＬＯＰＥを生成する。
［比較器］
比較器２０１は、スロープ電圧ＳＬＯＰＥが誤差電圧ＥＲＲＯＵＴを下回るとＨレベルの比較信号ＣＭＰＯＵＴを出力し、スロープ電圧ＳＬＯＰＥが誤差電圧ＥＲＲＯＵＴ以上のときＬレベルの比較信号ＣＭＰＯＵＴを出力する。
［フリップフロップ］
フリップフロップ２０６は、セット端子ＳにＨレベルの信号が入力されると、出力端子Ｑ１からＨレベルの駆動信号ＰＷＭ１を出力し、リセット端子ＲにＨレベルのリセット信号ＨＯＦＦが入力されると駆動信号ＰＷＭ１の出力を停止する。すなわち、フリップフロップ２０６の出力端子Ｑ１はＬレベルとなる。
［オン時間設定回路］
オン時間設定回路２０５は、Ｈレベルの駆動信号ＰＷＭ１が入力されると、この入力された時点から予め設定された設定時間後にＨレベルのリセット信号ＨＯＦＦを出力する。この設定時間は任意に設定可能となっている。
［動 作］
次に、マルチフェーズ型ＤＣ／ＤＣコンバータ２１０の動作を図６に示すタイムチャートを参照しながら説明する。

誤差増幅器２０３が出力電圧ＶＯＵＴと基準電圧ＶＲＥＦの電圧差分を増幅した誤差電圧ＥＲＲＯＵＴを出力すると、比較器２０１は、スロープ生成回路２０４のスロープ電圧ＳＬＯＰＥと誤差電圧ＥＲＲＯＵＴとを比較する。そして、スロープ電圧ＳＬＯＰＥが誤差電圧ＥＲＲＯＵＴを下回ると、比較器２０１はＨレベルの比較信号ＣＭＰＯＵＴを出力する（時点ｔ１０）。

この比較信号ＣＭＰＯＵＴにより、フリップフロップ２０６は出力端子ＱからＨレベルの駆動信号ＰＷＭ１を出力する。この駆動信号ＰＷＭ１により、上述と同様にしてスイッチング素子Ｍ１Ｈがオンし、スイッチング素子Ｍ１ＬがオフしてインダクタＬ１に電流ＩＬ１が流れる。上述と同様にインダクタＬ１に流れる電流ＩＬ１は（ＶＩＮ−ＶＯＵＴ）／Ｌの傾きで上昇していく（時点ｔ１０）。

そして、上述と同様にして、遅延回路１４,１５から遅延駆動信号ＰＷＭ２,ＰＷＭ３が出力されていき（時点ｔ１１,ｔ１２）、インダクタＬ２,Ｌ３に電流ＩＬ２,ＩＬ３が流れていく。このインダクタＬ２,Ｌ３に流れる電流ＩＬ２,ＩＬ３は（ＶＩＮ−ＶＯＵＴ）／Ｌの傾きで上昇していく（時点ｔ１１,ｔ１２）。

電流ＩＬ１,ＩＬ２,ＩＬ３が上昇して、これら電流ＩＬ１〜ＩＬ３の合計が出力電流ＩＯＵＴを上回ると、コンデンサＣ０に電流が流れ、コンデンサＣ０に電荷が蓄積されて、出力電圧ＶＯＵＴが上昇する。

一方、オン時間設定回路２０５は、フリップフロップ２０６から出力されたＨレベルの駆動信号ＰＷＭ１を入力した時点から設定時間ＳＴ後に、Ｈレベルのリセット信号ＨＯＦＦを出力する(時点ｔ１０ａ)。このリセット信号ＨＯＦＦにより、フリップフロップ２０６は駆動信号ＰＷＭ１の出力を停止し、出力端子Ｑ１はＬレベルとなる。

駆動信号ＰＷＭ１がＨレベルからＬレベルになると、上述のように、スイッチング素子Ｍ１Ｌはオンされ、スイッチング素子Ｍ１Ｈはオフする。スイッチング素子Ｍ１Ｌのオンにより、グランドからインダクタＬ１に電流が流れ、電流ＩＬ１はＶＯＵＴ／Ｌの傾きで減少していく（時点ｔ１０ａ）。

同様にして遅延回路１４,１５から出力されている遅延駆動信号ＰＷＭ２,ＰＷＭ３の出力が停止されていき（時点ｔ１１ａ,ｔ１２ａ）、インダクタＬ２,Ｌ３に流れる電流ＩＬ２,ＩＬ３が減少していく。インダクタＬ２,Ｌ３に流れる電流ＩＬ２,ＩＬ３は（ＶＩＮ−ＶＯＵＴ）／Ｌの傾きで減少していく（時点ｔ１１ａ,ｔ１２ａ）。

これら動作が繰り返し行われることにより、図６に示すように、各インダクタＬ１〜Ｌ３に流れる電流ＩＬ１〜ＩＬ３のピークＰ１〜Ｐ３や谷部Ｕ１〜Ｕ３の時点が互いにずれる。このため、３つのコンバータ回路１〜３が同じ位相で動作する場合に比べて、負荷１００に流れる出力電流ＩＯＵＴのリップルを小さくすることができる。

また、１つの駆動信号ＰＷＭ１に対して遅延時間が異なる複数の遅延駆動信号ＰＷＭ２,ＰＷＭ３を生成しているので、マルチフェーズ型ＤＣ／ＤＣコンバータ２１０の構成は、フェーズ制御部や周波数制御部を設ける必要がなく、至って簡単なものとなる。

また、図５に示すように、フィードバックループに誤差増幅器２０３を設けていることにより、位相設計をすればフィードバック電圧を増幅することができる。このため、出力電圧ＶＯＵＴの安定度を上げることができ、入力電圧ＶＩＮの変動や出力電流ＩＯＵＴの変動に対して出力電圧ＶＯＵＴが安定する。また、スロープ生成回路２０４は、フィードバックした電流ＩＬ１に基づいてスロープ電圧ＳＬＯＰＥを生成しているので、位相設計がし易くなる。このため、マルチフェーズ型ＤＣ／ＤＣコンバータ２１０のフィードバック周波数を上げることができ、このため応答性を向上させることができる。

さらに、オン時間設定回路２０５とフリップフロップ２０６とにより、駆動信号ＰＷＭ１及び遅延駆動信号ＰＷＭ２,ＰＷＭ３のパルス幅（オン時間）を設定することができ、定常状態での発振周波数を間接的に決定することができる。例えば、入力電圧ＶＩＮ＝３.６Ｖ、出力電圧ＶＯＵＴ＝１.８Ｖの場合、オン時間／オフ時間＝５０％／５０％となり、オン時間を０.５μｓに設定した場合、１周期は１μｓ、発振周波数は１ＭＨｚとなる。この入力電圧ＶＩＮや出力電圧ＶＯＵＴを変更しても、この変更に応じてパルス幅を変更することにより、発振周波数を一定にすることができる。

第２実施例では、スロープ電圧ＳＬＯＰＥが誤差電圧ＥＲＲＯＵＴを下回った場合、比較器２０１からＨレベルの比較信号ＣＭＰＯＵＴを出力させているが、この逆であってもよい。すなわち、スロープ電圧ＳＬＯＰＥが誤差電圧ＥＲＲＯＵＴ以上になったとき、Ｈレベルの比較信号ＣＭＰＯＵＴを出力させるようにしてもよい。この場合、誤差増幅器２０３及び比較器２０１の非反転入力端子(＋)及び反転入力端子（−）を逆にし、スロープ生成回路２０４のスロープ電圧ＳＬＯＰＥを反転させる。

この第２実施例の制御回路２００は、比較器２０１の比較結果に基づいて駆動信号ＰＷＭ１を出力させるものである。
［第３実施例］
図７は第３実施例のマルチフェーズ型ＤＣ／ＤＣコンバータ３１０の構成を示す。このマルチフェーズ型ＤＣ／ＤＣコンバータ３１０は、遅延装置３３０を備えている。

遅延装置３３０は、制御回路２０から出力される駆動信号ＰＷＭ１を入力する２つの遅延回路３１４,３１５から構成されている。遅延回路３１４は、駆動信号ＰＷＭ１を入力すると所定時間Ｓｔ遅延させた遅延駆動信号ＰＷＭ２を出力する。遅延回路３１５は、駆動信号ＰＷＭ１を入力すると所定時間Ｓｔの２倍の遅延時間だけ遅延させた遅延駆動信号ＰＷＭ３を出力する。

このマルチフェーズ型ＤＣ／ＤＣコンバータ３１０の動作は、図８のタイムチャートに示すように、第１実施例と同様であり、同様な効果を有するのでその説明は省略する。
［第４実施例］
図９は第４実施例のマルチフェーズ型ＤＣ／ＤＣコンバータ４１０の構成を示す。このマルチフェーズ型ＤＣ／ＤＣコンバータ４１０は、昇圧型のコンバータであり、並列接続された複数のＤＣ／ＤＣコンバータ回路４０１〜４０３と、制御回路２０と、遅延装置３０等とを有している。

ＤＣ／ＤＣコンバータ回路４０１は、スイッチング素子Ｍ１Ｈ,Ｍ１Ｌと、このスイッチング素子Ｍ１Ｈ,Ｍ１Ｌをオン・オフさせるコンバータ駆動回路１１と、インダクタＬ１とを有している。

スイッチング素子（第２スイッチング素子）Ｍ１Ｈのゲートはコンバータ駆動回路１１の出力端子１１ｂに接続され、スイッチング素子Ｍ１ＨのドレインはインダクタＬ１を介して入力端子１Ａに接続され、ソースは出力端子Ｑ１に接続されている。

スイッチング素子（第１スイッチング素子）Ｍ１Ｌのゲートはコンバータ駆動回路１１の出力端子１１ａに接続され、スイッチング素子Ｍ１Ｌのドレインはグランドに接続され、ソースはスイッチング素子Ｍ１Ｈのドレインに接続されている。

他のＤＣ／ＤＣコンバータ回路４０２,４０３もＤＣ／ＤＣコンバータ回路４０１と同様な構成なので、その説明は省略する。
［動 作］
次に、マルチフェーズ型ＤＣ／ＤＣコンバータ４１０の動作を図１０のタイムチャートを参照しながら簡単に説明する。

制御回路２０から駆動信号ＰＷＭ１が、出力端子Ｑ１の出力電圧に基づいて図１０に示すように所定のタイミング毎に出力されていく。

コンバータ駆動回路１１は、駆動信号ＰＷＭ１を入力すると(時点ｔ２１)、出力端子１１ａ,１１ｂの制御信号Ｇ１ａ,Ｇ１ｂはＨレベルとなり、スイッチング素子Ｍ１Ｈがオフし、スイッチング素子Ｍ１Ｌはオンとなる。このスイッチング素子Ｍ１Ｌのオンにより、入力端子１ＡからインダクタＬ１に電流が供給され、電流ＩＬ１はＶＩＮ／Ｌの傾きで上昇していく。

駆動信号ＰＷＭ１は遅延回路１４,１５にも入力するので、時点ｔ２１から所定時間Ｓｔ,２Ｓｔだけ遅延した時点ｔ２２,ｔ２３で、遅延回路１４,１５から遅延駆動信号ＰＷＭ２,ＰＷＭ３が出力される。この遅延駆動信号ＰＷＭ２,ＰＷＭ３により、コンバータ駆動回路１２,１３の出力端子１２ａ,１２ｂ、１３ａ,１３ｂの制御信号Ｇ２ａ,Ｇ２ｂ、Ｇ３ａ,Ｇ３ｂはＨレベルとなる。

これにより、スイッチング素子Ｍ２Ｌ,Ｍ３Ｌはオンし、スイッチング素子Ｍ２Ｈ,Ｍ３Ｈがオフする。このスイッチング素子Ｍ２Ｌ,Ｍ３Ｌのオンにより、入力端子２Ａ,３ＡからインダクタＬ２,Ｌ３に電流が供給され、電流ＩＬ２,ＩＬ３はＶＩＮ／Ｌの傾きで上昇していく。

制御回路２０の駆動信号ＰＷＭ１がＬレベルになると（時点ｔ２１ａ）、コンバータ駆動回路１１の制御信号Ｇ１ａ,Ｇ１ｂはＬレベルとなり、スイッチング素子Ｍ１Ｌがオフし、スイッチング素子Ｍ１Ｈがオンとなる。このスイッチング素子Ｍ１Ｈのオンにより、入力端子１ＡからインダクタＬ１を通って出力端子Ｑ１に電流が流れ、インダクタＬ１の電流ＩＬ１は（ＶＯＵＴ−ＶＩＮ）／Ｌの傾きで減少していく。

時点ｔ２１ａから所定時間Ｓｔ,２Ｓｔだけ遅延した時点ｔ２２ａ,ｔ２３ａで、遅延回路１４,１５から出力される遅延駆動信号ＰＷＭ２,ＰＷＭ３がＬレベルとなる。

これにより、コンバータ駆動回路１２,１３の出力端子１２ａ,１２ｂ、１３ａ,１３ｂの制御信号Ｇ２ａ,Ｇ２ｂ、Ｇ３ａ,Ｇ３ｂはＬレベルとなり、スイッチング素子Ｍ２Ｈ,Ｍ３Ｈがオンし、スイッチング素子Ｍ２Ｌ,Ｍ３Ｌはオフとなる。このスイッチング素子Ｍ２Ｈ,Ｍ３Ｈのオンにより、インダクタＬ２,Ｌ３に流れる電流ＩＬ２,ＩＬ３は（ＶＯＵＴ−ＶＩＮ）／Ｌの傾きで減少していく。

これら動作が繰り返し行われ、図１０に示すように、各インダクタＬ１〜Ｌ３に流れる電流ＩＬ１〜ＩＬ３のピークＰ１〜Ｐ３や谷部Ｕ１〜Ｕ３の時点が互いにずれる。このため、負荷１００に流れる出力電流ＩＯＵＴ（＝ＩＬ１+ＩＬ２+ＩＬ３）はリップルの少ないものとなる。

第４実施例も、１つの駆動信号ＰＷＭ１に対して遅延時間が異なる複数の遅延駆動信号ＰＷＭ２,ＰＷＭ３を生成して、複数のＤＣ／ＤＣコンバータ回路４０２,４０３をスイッチング動作させるものであるから、フェーズ制御部や周波数制御部を設ける必要がない。このため、マルチフェーズ型ＤＣ／ＤＣコンバータ４１０の構成は至って簡単なものとなる。

上記実施例では、いずれも一対のスイッチング素子Ｍ１Ｈ,Ｍ１Ｌ、Ｍ２Ｈ,Ｍ２Ｌ、Ｍ３Ｈ,Ｍ３Ｌを用いてＤＣ／ＤＣコンバータ回路１〜３を構成しているが、図１１に示すように、一つのスイッチング素子Ｍ１Ｌと整流素子Ｄ１とで構成してもよい。また、図１２に示すように、一つのスイッチング素子Ｍ１Ｈと整流素子Ｄ１とで構成するようにしてもよい。なお、図１１は昇圧型のＤＣ／ＤＣコンバータ回路を構成し、図１２は降圧型のＤＣ／ＤＣコンバータ回路を構成するものである。

上記実施例はいずれも、３つのＤＣ／ＤＣコンバータ回路１〜３、４０１〜４０３を並列接続した場合について説明したが、これに限らず、２のＤＣ／ＤＣコンバータ回路であってもよく、また４つ以上のＤＣ／ＤＣコンバータ回路を並列接続してもよい。この場合、複数のうちの所望の数のＤＣ／ＤＣコンバータ回路だけを動作させるようにしてもよい。この場合、動作させるＤＣ／ＤＣコンバータ回路の数に拘わらず、駆動信号ＰＷＭ１のパルス幅を変える必要はなく、単に所望以外のＤＣ／ＤＣコンバータ回路を動作しないように設定するだけでよい。

この発明は、上記実施例に限られるものではなく、特許請求の範囲の発明の要旨を逸脱しない限り、設計の変更や追加等は許容される。

１〜３ ＤＣ／ＤＣコンバータ回路
１０ マルチフェーズ型ＤＣ／ＤＣコンバータ
１１〜１３ コンバータ駆動回路
１４ 遅延回路
１５ 遅延回路
２０ 制御回路（制御装置）
３０ 遅延装置
Ｍ１Ｈ スイッチング素子
Ｍ１Ｌ スイッチング素子
Ｍ２Ｈ スイッチング素子
Ｍ２Ｌ スイッチング素子
Ｍ３Ｈ スイッチング素子
Ｍ３Ｌ スイッチング素子
Ｌ１〜Ｌ３ インダクタ

特開２０１０−１１９１７７号公報

Claims (10)

1. スイッチング動作することによって入力電圧を所定の定電圧に変換して出力電圧として出力し、且つ、並列接続された複数のＤＣ／ＤＣコンバータ回路を備えたマルチフェーズ型ＤＣ／ＤＣコンバータであって、
   複数のうちの１つのＤＣ／ＤＣコンバータ回路をスイッチング動作させる駆動信号を所定のタイミング毎に出力する制御装置と、
   この制御装置から出力される駆動信号を入力して、該駆動信号に対して遅延した遅延駆動信号を発生させて、スイッチング動作の開始時のタイミングが互いに重ならないように、他のＤＣ／ＤＣコンバータ回路を駆動させる遅延装置とを備えたことを特徴とするマルチフェーズ型ＤＣ／ＤＣコンバータ。
2. 前記制御装置は、前記出力電圧と予め設定された基準電圧とを比較する第１比較器を有し、前記出力電圧が基準電圧以下になったことを第１比較器が検出したとき、前記駆動信号を出力することを特徴とする請求項１に記載のマルチフェーズ型ＤＣ／ＤＣコンバータ。
3. 前記制御装置は、前記出力電圧と予め設定された基準電圧との差に応じた誤差電圧を出力する誤差増幅器と、前記１つのＤＣ／ＤＣコンバータ回路の出力電流に応じたスロープ電圧を生成するスロープ電圧生成回路と、このスロープ電圧生成回路から出力されるスロープ電圧と前記誤差増幅器が出力する誤差電圧とを比較する第２比較器とを有し、この第２比較器の比較結果に基づいて前記駆動信号を出力させることを特徴とする請求項１に記載のマルチフェーズ型ＤＣ／ＤＣコンバータ。
4. 前記駆動信号はパルス信号であり、そのパルス信号のパルス幅を設定するパルス幅設定回路を有することを特徴とする請求項３に記載のマルチフェーズ型ＤＣ／ＤＣコンバータ。
5. 前記遅延装置は、複数の遅延回路から構成され、複数のうちの１つの遅延回路は前記駆動信号を入力して前記遅延駆動信号を出力し、他の遅延回路の１つはその遅延駆動信号を入力して別な遅延駆動信号を出力するようにして、前記駆動信号に対してそれぞれ遅延時間が異なる複数の遅延駆動信号を出力することを特徴とする請求項１ないし請求項４のいずれか１つに記載のマルチフェーズ型ＤＣ／ＤＣコンバータ。
6. 前記各遅延回路は、前記駆動信号が出力される周期を並列接続された前記ＤＣ／ＤＣコンバータ回路の数で割った時間を遅延時間とすることを特徴とする請求項５に記載のマルチフェーズ型ＤＣ／ＤＣコンバータ。
7. 前記遅延装置は、それぞれ遅延時間が異なる複数の遅延回路から構成され、各遅延回路は、前記駆動信号を入力して遅延時間が異なる遅延駆動信号をそれぞれ出力することを特徴とする請求項１ないし請求項４のいずれか１つに記載のマルチフェーズ型ＤＣ／ＤＣコンバータ。
8. 前記駆動信号が出力される周期を並列接続された前記ＤＣ／ＤＣコンバータ回路の数で割った時間を遅延時間とし、
   前記各遅延回路の遅延駆動信号は、前記遅延時間の整数倍の遅延時間を有することを特徴とする請求項７に記載のマルチフェーズ型ＤＣ／ＤＣコンバータ。
9. 前記各ＤＣ／ＤＣコンバータ回路は、一対のスイッチング素子またはスイッチング素子及び整流素子を有し、スイッチング素子をスイッチング動作させることによって、入力電圧を降圧して出力する降圧型のコンバータであることを特徴とする請求項１ないし請求項８のいずれか１つに記載のマルチフェーズ型ＤＣ／ＤＣコンバータ。
10. 前記各ＤＣ／ＤＣコンバータ回路は、一対のスイッチング素子またはスイッチング素子及び整流素子を有し、スイッチング素子をスイッチング動作させることによって、入力電圧を昇圧して出力する昇圧型のコンバータであることを特徴とする請求項１ないし請求項８のいずれか１つに記載のマルチフェーズ型ＤＣ／ＤＣコンバータ。