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WO2024106696A1 - 무선 통신 시스템에서 전력 증폭기에 드레인 전압을 제공하기 위한 전원 공급 회로 및 전원 공급 회로를 포함하는 전자 장치 - Google Patents

무선 통신 시스템에서 전력 증폭기에 드레인 전압을 제공하기 위한 전원 공급 회로 및 전원 공급 회로를 포함하는 전자 장치 Download PDF

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Publication number
WO2024106696A1
WO2024106696A1 PCT/KR2023/011905 KR2023011905W WO2024106696A1 WO 2024106696 A1 WO2024106696 A1 WO 2024106696A1 KR 2023011905 W KR2023011905 W KR 2023011905W WO 2024106696 A1 WO2024106696 A1 WO 2024106696A1
Authority
WO
WIPO (PCT)
Prior art keywords
circuit
power supply
dcdc converter
dcdc
pwm control
Prior art date
Application number
PCT/KR2023/011905
Other languages
English (en)
French (fr)
Inventor
이재진
박정규
박무현
전현규
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to CN202380084291.4A priority Critical patent/CN120322965A/zh
Priority to US18/238,341 priority patent/US20240162868A1/en
Publication of WO2024106696A1 publication Critical patent/WO2024106696A1/ko

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    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H03F1/0211—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the supply voltage or current
    • H03F1/0216—Continuous control
    • H03F1/0222—Continuous control by using a signal derived from the input signal
    • H03F1/0227—Continuous control by using a signal derived from the input signal using supply converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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    • H02M3/145—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
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    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • H03K7/08—Duration or width modulation ; Duty cycle modulation

Definitions

  • This disclosure relates to a power supply circuit in a wireless communication system, and more specifically, to a power supply circuit that provides a drain voltage to a power amplifier in a wireless communication system. It relates to electronic devices including.
  • DCDC (direct current to direct current) converter refers to a device that converts direct current to direct current. Electronic devices may have different operating voltage ranges. In order to supply the appropriate voltage to the corresponding electronic devices, a DCDC converter needs to convert the voltage to other direct currents.
  • a power supply circuit includes a plurality of DCDC (direct current direct current) converter circuits; and a pulse width modulation (PWM) controller operatively connected to the plurality of DCDC converter circuits.
  • the PWM controller may be configured to obtain the current voltage of a power amplifier (PA).
  • the PWM controller may be configured to obtain a reference voltage for the power amplifier.
  • the PWM controller may be configured to generate PWM control signals for the plurality of DCDC converter circuits based on the difference between the current voltage and the reference voltage.
  • the PWM controller may be configured to provide the PWM control signals to the plurality of DCDC converter circuits.
  • Each DCDC converter circuit of the plurality of DCDC converter circuits includes a transformer, a primary active clamping circuit connected to the primary end of the transformer, and a secondary end of the transformer. end) may include a secondary resonance converter circuit connected to the end).
  • the secondary resonance converter circuit may include a diode configured to provide a regeneration current from the secondary terminal of the transformer to an output terminal of the secondary resonance converter circuit.
  • an electronic device includes a field programmable gate array (FPGA) including a digital predistortion (DPD) circuit, a power amplifier (PA), a plurality of direct current direct current (DCDC) converter circuits, and It may include a pulse width modulation (PWM) controller operatively connected to the FPGA, the power amplifier, and the plurality of DCDC converter circuits.
  • the PWM controller may be configured to obtain the current voltage of the power amplifier.
  • the PWM controller may be configured to obtain a reference voltage for the power amplifier from the DPD circuit.
  • the PWM controller may be configured to generate PWM control signals for the plurality of DCDC converter circuits based on the difference between the current voltage and the reference voltage.
  • the PWM controller may be configured to provide the PWM control signals to the plurality of DCDC converter circuits.
  • Each DCDC converter circuit of the plurality of DCDC converter circuits includes a transformer, a primary active clamping circuit connected to the primary end of the transformer, and a secondary end of the transformer. may include a secondary resonance converter circuit connected to the end).
  • the secondary resonance converter circuit may include a diode configured to provide regeneration current from the secondary terminal of the transformer to an output terminal of the secondary resonance converter circuit.
  • FIG. 1 illustrates a wireless communication system according to one or more embodiments.
  • FIG. 2 illustrates a fronthaul interface according to one or more embodiments.
  • 3A and 3B illustrate examples of wireless communication circuits including multiple parallel resonant converters according to one or more embodiments.
  • FIG. 4 illustrates a functional configuration of an electronic device including multiple parallel resonant converters according to one or more embodiments.
  • Figure 5 shows an example of pulse width modulation (PWM) for each channel of a multi-parallel resonant converter according to one or more embodiments.
  • PWM pulse width modulation
  • FIG. 6 illustrates an example PWM controller of a multi-parallel resonant converter according to one or more embodiments.
  • FIG. 7A and 7B show an example of a DCDC converter circuit for each channel of a multi-parallel resonant converter according to one or more embodiments.
  • FIG. 8 shows an example of response speed of a multi-parallel resonant converter according to one or more embodiments.
  • FIGS. 9A, 9B, and 9C are diagrams for explaining the performance of a multi-parallel resonant converter according to one or more embodiments.
  • Circuits used in the following description e.g., communication circuit, resonance circuit, wireless communication circuit, clamping circuit, converter circuit
  • terms referring to resources e.g., symbol, period, cycle ( cycle, duty, interval)
  • terms for computational states e.g. step, operation, procedure
  • terms referring to components e.g. circuit, chip, Terms referring to an integrated circuit (IC), a logic circuit), a channel, a term referring to network entities, a term referring to a device component, etc. are exemplified for convenience of explanation. Accordingly, the present disclosure is not limited to the terms described below, and other terms having equivalent technical meaning may be used.
  • the expressions greater than or less than may be used to determine whether a specific condition is satisfied or fulfilled, but this is only a description for expressing an example, and the description of more or less may be used. It's not exclusion. Conditions written as ‘more than’ can be replaced with ‘more than’, conditions written as ‘less than’ can be replaced with ‘less than’, and conditions written as ‘more than and less than’ can be replaced with ‘greater than and less than’.
  • 'A' to 'B' means at least one of the elements from A to (including A) and B (including B).
  • 'C' and/or 'D' means including at least one of 'C' or 'D', i.e. ⁇ 'C', 'D', 'C' and 'D' ⁇ .
  • the present disclosure uses terms used in some communication standards (e.g., 3rd Generation Partnership Project (3GPP), European Telecommunications Standards Institute (ETSI), extensible radio access network (xRAN), and open-radio access network (O-RAN).
  • 3GPP 3rd Generation Partnership Project
  • ETSI European Telecommunications Standards Institute
  • xRAN extensible radio access network
  • OF-RAN open-radio access network
  • the present disclosure relates to an apparatus and method for providing a drain voltage at high speed to a power amplifier (PA) in a wireless communication system.
  • PA power amplifier
  • the present disclosure describes a technology for providing a drain voltage at high speed and reducing switching loss and electromagnetic interference by interleaving a plurality of DCDC converter circuits using a resonant converter in parallel in a wireless communication system. do.
  • the electronic device to which the circuit and device are applied and the communication environment of the electronic device are described.
  • FIG. 1 illustrates a wireless communication system according to one or more embodiments.
  • FIG. 1 illustrates a base station 110 and a terminal 120 as some of the nodes that use a wireless channel in a wireless communication system.
  • FIG. 1 shows only one base station, the wireless communication system may further include other base stations that are the same or similar to base station 110.
  • the base station 110 is a network infrastructure that provides wireless access to the terminal 120.
  • the base station 110 has coverage defined based on the distance at which signals can be transmitted.
  • the base station 110 includes 'access point (AP)', 'eNodeB (eNB)', '5G node (5th generation node)', and 'next generation nodeB'.
  • AP access point
  • eNB eNodeB
  • gNB gNodeB
  • TRP transmission/reception point
  • the terminal 120 is a device used by a user and communicates with the base station 110 through a wireless channel.
  • the link from the base station 110 to the terminal 120 is called downlink (DL), and the link from the terminal 120 to the base station 110 is called uplink (UL).
  • the terminal 120 and another terminal may communicate with each other through a wireless channel.
  • the link between the terminal 120 and other terminals (device-to-device link, D2D) is referred to as a sidelink, and the sidelink may be used interchangeably with the PC5 interface.
  • terminal 120 may operate without user involvement.
  • the terminal 120 is a device that performs machine type communication (MTC) and may not be carried by the user.
  • the terminal 120 may be a narrowband (NB)-internet of things (IoT) device.
  • MTC machine type communication
  • IoT narrowband-internet of things
  • the terminal 120 includes 'user equipment (UE)', 'customer premises equipment (CPE)', 'mobile station', and 'subscriber station'. , may be referred to as a ‘remote terminal’, a ‘wireless terminal’, an electronic device’, or a ‘user device’ or other terms with equivalent technical meaning. .
  • each base station has a digital processing unit (or distributed unit (DU)) and a radio frequency (RF) processing unit (RF processing unit, or RU). It was installed to include the functions of a radio unit).
  • DU digital processing unit
  • RF radio frequency
  • RU radio frequency processing unit
  • the DU and RU of the base station are separated, one or more RUs are connected to one DU through a wired network, and one or more RUs are deployed geographically distributed to cover a specific area.
  • a structure has been proposed.
  • the deployment structure and expansion examples of the base station according to various embodiments of the present disclosure are described through FIG. 2.
  • Fronthaul refers to the interface between the entity of the radio access network and the base station, unlike the backhaul between the base station and the core network.
  • Figure 2 shows an example of a fronthaul structure between a DU (210) and one RU (220), but this is only for convenience of explanation and the present disclosure is not limited thereto.
  • the embodiment of the present disclosure can also be applied to the fronthaul structure between one DU and multiple RUs.
  • embodiments of the present disclosure can be applied to a fronthaul structure between one DU and two RUs.
  • embodiments of the present disclosure can also be applied to a fronthaul structure between one DU and three RUs.
  • the base station 110 may include a DU 210 and a RU 220.
  • the fronthaul 215 between the DU 210 and the RU 220 may be operated through the F x interface.
  • an interface such as enhanced common public radio interface (eCPRI) or radio over ethernet (ROE) may be used.
  • eCPRI enhanced common public radio interface
  • ROE radio over ethernet
  • DU performs functions for PDCP (packet data convergence protocol), RLC (radio link control), MAC (media access control), and PHY (physical).
  • PDCP packet data convergence protocol
  • RLC radio link control
  • MAC media access control
  • PHY physical
  • the RU may be implemented to perform more functions for the PHY layer in addition to the radio frequency (RF) function.
  • RF radio frequency
  • DU 210 may be responsible for upper layer functions of the wireless network.
  • the DU 210 may perform the functions of the MAC layer and part of the PHY layer.
  • part of the PHY layer is performed at a higher level among the functions of the PHY layer, for example, channel encoding (or channel decoding), scrambling (or descrambling), modulation (or demodulation), and layer mapping (layer mapping) (or layer demapping).
  • the DU 210 if the DU 210 complies with the O-RAN standard, it may be referred to as an O-RAN DU (O-DU).
  • DU 210 may be represented as a replacement for a first network entity for a base station (eg, gNB) in embodiments of the present disclosure, if necessary.
  • a base station eg, gNB
  • the RU 220 may be responsible for lower layer functions of the wireless network.
  • RU 220 may perform some of the functions of the PHY layer and RF functions.
  • some of the functions of the PHY layer are those performed at a relatively lower level than the DU 210 among the functions of the PHY layer, for example, iFFT conversion (or FFT conversion), CP insertion (CP removal), digital beam May include foaming.
  • iFFT conversion or FFT conversion
  • CP insertion CP removal
  • digital beam May include foaming.
  • An example of this specific functional separation is detailed in Figure 4.
  • RU 220 is an 'access unit (AU)', 'access point (AP)', 'transmission/reception point (TRP)', 'remote radio head (RRH) )', 'radio unit (RU)', or other terms with equivalent technical meaning.
  • the RU 220 if the RU 220 complies with the O-RAN standard, it may be referred to as an O-RAN RU (O-RU).
  • the RU 220 may be replaced with a second network entity for a base station (eg, gNB) in embodiments of the present disclosure, if necessary.
  • a base station eg, gNB
  • the base station 110 includes a DU 210 and a RU 220, but embodiments of the present disclosure are not limited thereto.
  • the base station includes a centralized unit (CU) configured to perform the functions of the upper layers of the access network (e.g., packet data convergence protocol (PDCP), radio resource control (RRC)) and a lower layer. It can be implemented as a distributed deployment according to distributed units (DUs) configured to perform functions.
  • the distributed unit (DU) may include the digital unit (DU) and radio unit (RU) of FIG. 1.
  • the core e.g.
  • 5GC 5G core or NGC (next generation core) network and the radio network (RAN), base stations may be implemented in a structure in which CU, DU, and RU are arranged in that order.
  • the interface between the CU and distributed unit (DU) may be referred to as the F1 interface.
  • a centralized unit is connected to one or more DUs and can be responsible for functions of a higher layer than the DU.
  • the CU may be responsible for the functions of the radio resource control (RRC) and packet data convergence protocol (PDCP) layers
  • RRC radio resource control
  • PDCP packet data convergence protocol
  • DU performs RLC (radio link control), MAC (media access control), and some functions of the PHY (physical) layer (high PHY), and RU is responsible for the remaining functions of the PHY layer (low PHY).
  • a digital unit may be included in a distributed unit (DU) depending on the distributed deployment implementation of the base station.
  • a digital unit (DU) and RU are described, but various embodiments of the present disclosure are based on a base station arrangement including a CU or an arrangement where the DU is directly connected to the core network (i.e., CU and DU can be applied to both integrated and implemented as a single entity, a base station (e.g., NG-RAN node).
  • a base station e.g., NG-RAN node
  • the power amplifier (PA) of network equipment e.g., base station 110 or RU 220
  • PA power amplifier
  • Envelope tracking technology is a technology that increases PA efficiency by tracking the amplitude of an RF signal and adjusting the bias voltage of the amplifier based on the tracking result.
  • the drain voltage of the transistor of the power amplifier may be provided variably.
  • a reference voltage e.g., 48V
  • the reference voltage refers to the target voltage to be provided by the power supply circuit.
  • a large space for heat dissipation a large, high-performance power semiconductor, and components (eg, resistor, inductor, capacitor) are required.
  • a supply of 100A (ampere)/500ns (nanosecond) may be required.
  • a multi-step tracking method using an appropriate number (e.g., 2 or 3) of general DCDC circuits can be used.
  • a plurality of voltage levels to be used in the drain voltage are set in advance, and the circuit according to the multi-step tracking method can supply one of various voltages to the drain of the PA through a switch according to the system output.
  • efficiency can be maintained at an appropriate level.
  • the drain voltage cannot satisfy all output conditions of the system, optimal efficiency is difficult to achieve.
  • the multi-step tracking method is still disadvantageous in terms of space.
  • the multi-parallel resonant converter may include DCDC converter circuits arranged in parallel.
  • each DCDC converter circuit may include two or more resonant converters centered on a transformer.
  • the DCDC converter circuits can be interleaved through a PWM controller.
  • 3A and 3B illustrate examples of wireless communication circuits including multiple parallel resonant converters according to one or more embodiments.
  • Terms such as '... unit' and '... unit' used hereinafter refer to a unit that processes at least one function or operation, which can be implemented through hardware, software, or a combination of hardware and software. there is.
  • an electronic device may include a plurality of transmission paths.
  • Each transmission path may include a power amplifier (PA) and an antenna (or radiator).
  • the first transmission path may include the first PA 320-a and the first antenna 310-a.
  • the second transmission path may include a second PA 320-b and a second antenna 310-b.
  • the third transmission path may include a third PA 320-c and a third antenna 310-c.
  • the fourth transmission path may include a fourth PA (320-d) and a fourth antenna (310-d).
  • An electronic device may include a power supply circuit for each transmit path.
  • the electronic device e.g., RU 220
  • a power supply circuit may be connected to the PA to provide a voltage to be supplied to the drain of the PA.
  • the electronic device eg, RU 220
  • the electronic device may include a second power supply circuit 330-b for the second PA 320-b.
  • the electronic device eg, RU 220
  • the electronic device may include a fourth power supply circuit 330-d for the fourth PA 320-d.
  • the power supply circuit may include a DC-DC converter.
  • the power supply circuit may be referred to as a DC supply, DC power unit, power supply unit, power supply, DC power supply, or a term with equivalent technical meaning.
  • a description of the power amplifier 320 will be provided to explain each of the first PA (320-a), the second PA (320-b), the third PA (320-c), and the fourth PA (320-d). This can be provided.
  • the description of the power amplifier 320 may be understood as a description of an individual power amplifier.
  • each of the first power supply circuit (330-a), the second power supply circuit (330-b), the third power supply circuit (330-c), and the fourth power supply circuit (330-d) To explain, a description of the power supply circuit 330 may be provided.
  • the description of the power supply circuit 330 may be understood as a description of an individual power supply circuit.
  • an electronic device may include one power supply circuit for a plurality of PAs.
  • the electronic device e.g., RU 220
  • FIG. 4 illustrates a functional configuration of an electronic device (e.g., RU 220) including multiple parallel resonant converters according to one or more embodiments.
  • Terms such as '... unit' and '... unit' used hereinafter refer to a unit that processes at least one function or operation, which can be implemented through hardware, software, or a combination of hardware and software. there is.
  • an electronic device may include a field programmable gate array (FPGA) 420.
  • a digital predistortion (DPD) circuit 425 may be implemented on the FPGA 420.
  • the DPD circuit 425 may provide the power supply circuit with a reference voltage required to compensate for non-linearity of a power amplifier (eg, PA 320). In other words, the DPD circuit 425 can provide the power supply circuit with a reference voltage that the DCDC converter must follow.
  • the electronic device (e.g., RU 220) has a power supply circuit (e.g., a first power supply circuit 330-a, a second power supply circuit 330-b, and a third power supply) having multiple parallel resonant converters. It may include a circuit 330-c, a fourth power supply circuit 330-d, or a fifth power supply circuit 350).
  • the power supply circuit may include a plurality of DCDC converters and a PWM controller.
  • each channel DCDC converter among the plurality of DCDC converters may provide a drain voltage for the PA (320).
  • the plurality of DCDC converters may include a first channel DCDC converter 411, a second channel DCDC converter 412, a third channel DCDC converter 413, and a fourth channel DCDC converter 414. there is.
  • Each of the plurality of DCDC converters may be connected to the PA (320).
  • each channel DCDC converter may include a transformer (or a coupled inductor).
  • Each channel DCDC converter may have 1 It may include a primary converter circuit, the transformer, and a secondary converter circuit. The primary converter circuit and the secondary converter circuit may be isolated from each other.
  • a PWM controller may be combined with the plurality of DCDC converters.
  • the PWM controller is a PWM controller combined with a first channel DCDC converter 411, a second channel DCDC converter 412, a third channel DCDC converter 413, and a fourth channel DCDC converter 414 ( 430) may be included.
  • the plurality of DCDC converters may be connected in parallel with the PWM controller 430.
  • the PWM controller 430 may provide a PWM control signal to each of the plurality of DCDC converters.
  • the PWM control signal may be applied as a gate voltage to transistors (eg, FETs) of each channel DCDC converter.
  • the PWM controller 430 may include a control circuit (eg, integrated circuit, IC) for interleaving multiple channels.
  • the PWM controller 430 may generate a PWM control signal for controlling the output voltage to each channel DCDC converter.
  • the PWM controller 430 may receive an input for a reference voltage and an input for the current voltage of the PA (320).
  • the reference voltage refers to the target voltage to be provided by the power supply circuit.
  • the PWM controller 430 may generate PWM control signals having parameters (eg, amplitude, period) determined based on the reference voltage and the current voltage of the PA 320.
  • FIG. 5 shows an example of pulse width modulation (PWM) for each channel of a multi-parallel resonant converter according to one or more embodiments.
  • PWM pulse width modulation
  • the power supply circuit including the multiple parallel resonant converter can generate a first PWM control signal 501 for a first channel DCDC converter (e.g., first channel DCDC converter 411). there is.
  • the power supply circuit may generate a second PWM control signal 502 for a second channel DCDC converter (e.g., second channel DCDC converter 412).
  • the power supply circuit may generate a third PWM control signal 503 for a third channel DCDC converter (eg, third channel DCDC converter 413).
  • the power supply circuit may generate a fourth PWM control signal 504 for a fourth channel DCDC converter (eg, fourth channel DCDC converter 414).
  • the power supply circuit may generate a first PWM control signal 501 in a default (i.e., 0 degree) state. Pulses of the first PWM control signal 501 may be generated from time t 0 to time t 1 . The length of the pulse of the first PWM control signal 501 may correspond to 1/4 of the one cycle.
  • the power supply circuit may generate a second PWM control signal 502 whose phase is shifted by 90 degrees from the first PWM control signal 501.
  • Pulses of the second PWM control signal 502 may be generated from time t 1 to time t 2 .
  • the length of the pulse of the second PWM control signal 502 may correspond to 1/4 of the one period.
  • the power supply circuit may generate a third PWM control signal 503 whose phase is shifted by 90 degrees from the second PWM control signal 502. Pulses of the third PWM control signal 503 may be generated from time t 2 to time t 3 .
  • the length of the pulse of the third PWM control signal 503 may correspond to 1/4 of the one cycle.
  • the power supply circuit may generate a fourth PWM control signal 504 whose phase is shifted by 90 degrees from the third PWM control signal 503.
  • Pulses of the fourth PWM control signal 504 may be generated from time t 3 to time t 4 .
  • the length of the pulse of the fourth PWM control signal 504 may correspond to 1/4 of the one cycle. Pulses generated during one cycle from the time point (t 0 ) to the time point (t 4 ) may be repeated in the next cycle (e.g., the cycle from the time point (t 4 ) to the time point (t 8 ).
  • PWM control signals for each of the four channels are described in FIG. 5, embodiments of the present disclosure are not limited thereto.
  • PWM control signals that move sequentially by degrees may be used.
  • the phase of the six aligned PWM control signals may be sequentially shifted by 60 degrees.
  • eight PWM control signals can be used. When the eight PWM control signals are aligned, the phase of the eight aligned PWM control signals may be sequentially shifted by 45 degrees.
  • FIG. 6 illustrates an example PWM controller of a multi-parallel resonant converter according to one or more embodiments.
  • a power supply circuit (e.g., a first power supply circuit (330-a), a second power supply circuit (330-b), a third power supply circuit (330-c), and a fourth power supply.
  • Circuit 330-d, or fifth power supply circuit 350) may include a PWM controller (eg, PWM controller 430).
  • PWM controller 430 may obtain input voltage 640.
  • the input voltage 640 may refer to a voltage (hereinafter referred to as current voltage) currently supplied to a power amplifier (e.g., PA 310).
  • the PWM controller 430 may obtain a reference voltage 650.
  • the reference voltage 650 refers to the target voltage to be provided by the power supply circuit.
  • the PWM controller 430 may receive information about the reference voltage 650 required by the PA 320 for each RF output symbol from a DPD circuit (e.g., DPD circuit 425). .
  • the reference voltage 650 refers to the target value of the drain voltage to be supplied to the power amplifier (eg, PA 320).
  • the PWM controller 430 may generate PWM control signals based on the difference between the input voltage 640 and the reference voltage 650.
  • the difference between the input voltage 640 and the reference voltage 650 may be provided to an individual amplification circuit through a proportional-integral (PI) control circuit 655.
  • the individual amplification circuit can be used to generate a PWM control signal for the gate voltage of each channel DCDC converter.
  • the PWM controller 430 may provide the difference between the input voltage 640 and the reference voltage 650 to a separate amplifier circuit to generate a PWM control signal.
  • the individual amplification circuit may include a power supply, amplifier, logic gate, and RC circuit.
  • the PWM controller 430 may generate a PWM control signal for each of a plurality of DCDC converters.
  • the plurality of DCDC converters may include a first channel DCDC converter 411, a second channel DCDC converter 412, a third channel DCDC converter 413, and a fourth channel DCDC converter 414. You can.
  • the PWM controller 430 may generate PWM control signals by generating a duty cycle with a constant control gain.
  • the PWM controller 430 may provide a PWM control signal for the DCDC converter of each channel.
  • the PWM controller 430 may perform a phase shift for at least some of the plurality of DCDC converters to cover one period (eg, 360 degrees). For example, there may be X number of DCDC converters.
  • the PWM controller 430 It is possible to generate PWM control signals that move sequentially by degrees. For example, for four DCDC converters, PWM controller 430 may generate PWM control signals whose phase is sequentially shifted by 90 degrees.
  • source power providing different phase conversions may be input to individual amplifiers.
  • PWM controller 430 may include first source 605a.
  • the first source 605a may provide power with a phase of 0 degrees to the first amplifier.
  • the output of the first amplifier may be provided to the first gate 610a through a logic gate and an RC circuit. That is, a first PWM control signal (eg, first PWM control signal 501) may be applied to the first gate 610a.
  • PWM controller 430 may include a second source 605b.
  • the second source 605b may provide power having a phase of 90 degrees to the second amplifier.
  • the output of the second amplifier may be provided to the second gate 610b through a logic gate and an RC circuit. That is, a second PWM control signal (eg, second PWM control signal 502) may be applied to the second gate 610b.
  • PWM controller 430 may include a third source 605c.
  • the third source 605c may provide power with a phase of 180 degrees to the third amplifier.
  • the output of the third amplifier may be provided to the third gate 610c through a logic gate and an RC circuit.
  • a third PWM control signal (eg, third PWM control signal 503) may be applied to the third gate 610c.
  • PWM controller 430 may include a fourth source 605d.
  • the fourth source 605d may provide power with a phase of 270 degrees to the fourth amplifier.
  • the output of the fourth amplifier may be provided to the fourth gate 610d through a logic gate and an RC circuit. That is, a fourth PWM control signal (eg, fourth PWM control signal 504) may be applied to the fourth gate 610d.
  • the secondary stage circuit (eg, resonant converter circuit) of each channel DCDC converter of the plurality of DCDC converters may include a synchronous rectifier.
  • a separate gate voltage may be required.
  • the output of the first gate 610a may be provided to the first gate_SR 620a through a logic gate and an RC circuit.
  • the output of the first gate_SR (620a) can be used to activate the synchronous rectifier (eg, MOS_SR in FIG. 7B) of the first channel DCDC converter 411.
  • the output of the second gate 610b may be provided to the second gate_SR 620b through a logic gate and an RC circuit.
  • the output of the second gate_SR (620b) can be used to activate the synchronous rectifier of the second channel DCDC converter (412). Additionally, the output of the third gate 610c may be provided to the third gate_SR 630c through a logic gate and an RC circuit. The output of the third gate_SR (630c) can be used to activate the synchronous rectifier of the third channel DCDC converter (413). Additionally, the output of the fourth gate 610d may be provided to the fourth gate_SR 620d through a logic gate and an RC circuit. The output of the fourth gate_SR (620d) can be used to activate the synchronous rectifier of the fourth channel DCDC converter (414).
  • FIGS. 7A and 7B show an example of a DCDC converter circuit for each channel of a multi-parallel resonant converter according to one or more embodiments.
  • the DCDC converter circuit depicted in FIGS. 7A to 7B includes the first channel DCDC converter 411, the second channel DCDC converter 412, the third channel DCDC converter 413, and the fourth channel DCDC converter 414 of FIG. 4. ) exemplifies one of the following.
  • the DCDC converter circuit may include a primary stage circuit (circuit including an input stage) and a secondary stage circuit (circuit including an output stage) that are isolated through a transformer 730.
  • the DCDC converter circuit may include a forward converter in which power is directly transferred to the secondary circuit when the primary circuit is switched on.
  • both the first circuit and the second circuit may include a resonance circuit to reduce switching losses through zero-voltage switching (ZVS).
  • the DCDC converter may include a primary active clamping circuit 720 at the primary stage with respect to the transformer.
  • the DCDC converter may include a secondary resonance converter circuit 740 in the secondary stage based on the transformer.
  • the DCDC converter circuit may include a primary active clamping circuit 720, a transformer 730, and a secondary resonant converter circuit 740.
  • the primary active clamping circuit 720 and the secondary resonant converter circuit 740 may be insulated from each other through the transformer 730.
  • primary active clamping circuit 720 may receive input 710.
  • Input 710 may include a PWM control signal provided from a PWM controller (e.g., PWM controller 430).
  • the input 710 may include a gate signal for driving each of the first control FET (or main FET) and clamp FET of the primary active clamping circuit 720.
  • the first control FET (or main FET) and clamp FET may be driven.
  • the primary active clamping circuit 720 may transfer the voltage generated based on the input 710 and the reference voltage to the secondary stage of the transformer 730.
  • the primary active clamping circuit 720 may include the first control FET.
  • the primary active clamping circuit 720 may include a first resonance capacitor. Through the first resonant capacitor of the primary active clamping circuit 720, the source-drain voltage (V ds ) of the first control FET can operate even at 0 voltage. Due to operation at zero voltage, switching losses can be reduced.
  • secondary resonant converter circuit 740 may provide output 760.
  • Output 760 may include a drain voltage to be supplied to a power amplifier (e.g., PA 320).
  • the secondary resonant converter circuit 740 may include a second control FET.
  • the secondary resonant converter circuit 740 may include a turn-on delay circuit for the second control FET.
  • the secondary resonance converter circuit 740 may include a resonance circuit.
  • the secondary resonance converter circuit 740 may include a second resonance capacitor for resonance with the leakage inductor by the transformer 730.
  • the secondary resonant converter circuit 740 includes a diode for suppressing spikes in the source-drain voltage (V ds ) of the first control FET and regenerating the reverse current of the transformer 730 to the output. (hereinafter referred to as a regenerative diode) may be included.
  • regeneration means that when the current provided from the transformer 730 to the secondary side (e.g., secondary resonance converter circuit 740) is cut off, the remaining energy is not consumed in the circuit and the output (e.g., secondary resonance converter circuit 740) is not consumed. It refers to a technology that regenerates to the circuit 740) or input (primary active clamping circuit 720).
  • switching loss of the second control FET can be reduced. Additionally, when switching the FET quickly to quickly respond to the drain voltage of the PA 320, switching loss proportional to the switching frequency may be reduced due to the regenerative diode and the second resonance capacitor. Reduced switching losses can increase the efficiency of the DCDC converter and reduce the heat generation of the FET.
  • FIG. 7B an example detailed circuit diagram of a DCDC converter including a primary active clamping circuit 720, a transformer 730, and a secondary resonant converter circuit 740 is depicted.
  • a reference voltage (eg, 48V) provider and a primary active clamping circuit 720 may be disposed in the primary stage based on the transformer 730.
  • a PWM control signal may be applied to the primary active clamping circuit 720 through the gate (eg, first gate 610a) depicted in FIG. 6.
  • the gate eg, first gate 610a
  • the components for the first channel DCDC converter 411 e.g., the first PWM control signal 501, the first gate 610a, and the first gate_SR (620a)
  • the descriptions in FIG. 7b can be applied to other channel DCDC converters (e.g., the second channel DCDC converter 412, the third channel DCDC converter 413, and the fourth channel DCDC converter 414). You can.
  • the output of the first gate 610a may be input to the primary active clamping circuit 720.
  • the forward converter generates a voltage spike on both ends of the switch due to the energy stored in the leakage inductance or magnetizing inductance of the transformer 730, resulting in not only power loss but also damage to the switch. Excessive voltage stress is applied.
  • the primary active clamping circuit 720 may be used to form a discharge path for energy stored in leakage inductance or magnetization inductance to suppress the voltage stress.
  • the first active clamping circuit 720 drives the clamp FET when the first control FET (Main FET) is blocked to prevent loss of the switching element due to energy stored in leakage inductance or magnetization inductance and to improve power conversion efficiency by recycling energy. can be increased.
  • zero-voltage switching (ZVS) of the first control FET and clamp FET is possible, thereby reducing switching loss, increasing efficiency, and reducing switching heat generation. You can.
  • the output of the first gate 610a may be input to the secondary resonance converter circuit 740.
  • the secondary resonance converter circuit 740 may include a delay circuit for the second control FET (MOS_Ctrl).
  • the secondary resonance converter circuit 740 may include a resonance circuit.
  • the resonance circuit may include a resonance capacitor 743 to create resonance with the leakage inductance caused by the secondary inductor 731 of the transformer 730. Through the delay circuit for the second control FET and the resonance circuit by the second resonance capacitor 743, the switching loss of the second control FET can be reduced.
  • the secondary resonance converter circuit 740 may include a regenerative diode 741 for regenerative current provided from the transformer 730 to the output terminal (V_out).
  • the regenerative diode 741 can clamp the spike voltage (Vds) generated when the second control FET is turned off and regenerate the reverse current of the transformer 730 to the output. Additionally, the output of the first gate_SR (620a) may be applied to a synchronous rectifier (MOS_SR). Through a synchronous rectifier, efficiency can be improved through a voltage drop of the second control FET (MOS_Ctrl). According to one embodiment, the voltage (V_out) of the output terminal of the secondary resonance converter circuit 740 may be provided as the drain voltage (PA_Drain) of the PA (320).
  • one DCDC converter circuit is described, but as shown in FIG. 4, a first channel DCDC converter 411, a second channel DCDC converter 412, a third channel DCDC converter 413, and fourth channel DCDC converters 414 may be connected in parallel.
  • PWM control signals e.g., the output of the first gate 610a in FIG. 6, the output of the second gate 610b, and the third gate
  • the DCDC converter of each channel can operate with the phase interleaved by 90 degrees.
  • the DCDC converter of each channel can provide fast response performance through high-speed switching. By changing the PWM every 90 degrees, the ripple of the output voltage can be reduced and the control response speed can be faster.
  • the PWM controller 430 includes a plurality of DCDC converters (e.g., a first channel DCDC converter 411, a second channel DCDC converter 412, a third channel DCDC converter 413, and a fourth The channel DCDC converter 414) can be controlled.
  • PWM control signals that are outputs of the PWM controller 430 (e.g., the output of the first gate 610a, the output of the second gate 610b, the output of the third gate 610c, and the fourth gate 610d in FIG. 6 ), each of which can be used to drive the control FET of the corresponding DCDC converter.
  • the power supply device can supply the drain voltage of all steps to the PA 320 at high speed.
  • the input current can be small.
  • the size of the line filter can be reduced.
  • the secondary stage circuit e.g., secondary resonance converter circuit 740
  • the size of the LC filter which is a ripple filter of the output stage, may be reduced.
  • multiple DCDC converters are arranged in parallel, the current provided to each channel DCDC converter is supplied in parallel, and IR loss is greatly reduced. This reduces component size, allowing the power supply to be placed adjacent to the PA 320 and increasing efficiency.
  • FIG. 8 shows an example of response speed of a multi-parallel resonant converter according to one or more embodiments.
  • the graph 801 shows the power supply (e.g., 1 power supply circuit 330-a, 2nd power supply circuit 330-b, and 3rd power supply circuit 330-c) over time. ), and the output voltage of the fourth power supply circuit 330-d, or the fifth power supply device 350).
  • the horizontal axis of the graph 801 represents time (unit: seconds), and the vertical axis of the graph 803 represents voltage (unit: V (volt)).
  • Graph 803 shows the reference voltage over time.
  • the horizontal axis of the graph 803 represents time (unit: seconds), and the vertical axis of the graph 803 represents voltage (unit: V).
  • the reference voltage may be changed according to one embodiment.
  • the reference voltage can be changed from about 36V to about 48V.
  • the output voltage of the power supply may change.
  • the output of the power supply can be varied from about 36V to about 48V.
  • the time at which the output of the power supply changes from about 36V to about 48V, that is, the time from the previous value of the reference voltage to the current value, may be referred to as follow-up time 810.
  • a shorter tracking time may mean a faster tracking speed.
  • the tracking time 810 may be approximately 200 nanoseconds (ns).
  • the tracking time 810 of a power supply device including a multi-parallel resonant converter according to embodiments may be shorter than about 100 us (microseconds), which is the tracking time of a conventional method such as a multi-step tracking method. That is, the tracking speed of a power supply device including a multi-parallel resonant converter according to embodiments may be faster than the tracking speed of a conventional method such as the multi-step tracking method.
  • the power amplifier e.g., PA 320
  • drain voltages for all stages can be supplied.
  • FIGS. 9A, 9B, and 9C are diagrams for explaining the performance of a multi-parallel resonant converter according to one or more embodiments.
  • graph 901 represents the input current of a single-channel converter
  • graph 903 represents the input current of a multi-parallel resonant converter
  • the horizontal axis of the graph 901 represents time, and the vertical axis represents current (unit: A (ampere)).
  • the horizontal axis of the graph 903 represents time, and the vertical axis represents current (unit: A).
  • the input current of the single channel converter has a swing range from about +25mA (milliampere) to -25mA. In other words, the input current ripple of the single channel converter is about 50mA.
  • the input current of the multi-parallel resonant converter may have a swing range ranging from about +4mA to -4mA.
  • the input current ripple of the multi-parallel resonant converter is about 8mA.
  • the ripple of the input current using the multi-parallel resonant converter is reduced.
  • the size of the EMC (Electromagnetic compatibility) filter can also be designed to be relatively small and noise can be reduced.
  • graph 931 represents the source-drain voltage of a single-channel converter
  • graph 933 represents the source-drain voltage of a multi-parallel resonant converter (in other words, the Vds of the FET of the primary active clamping circuit). indicates.
  • the horizontal axis of the graph 931 represents time, and the vertical axis represents voltage (unit: V).
  • the horizontal axis of the graph 933 represents time, and the vertical axis represents current (unit: A).
  • the source-drain voltage of the single-channel converter is approximately 150V.
  • the source-drain voltage of the multi-parallel resonant converter is approximately 85V.
  • the graph 961 represents the output voltage of the single-channel converter
  • the graph 963 represents the output voltage of the multi-parallel resonant converter (in other words, the secondary resonant converter circuit 740).
  • the horizontal axis of the graph 963 represents time, and the vertical axis represents current (unit: A).
  • the output voltage of the single channel converter has a ripple size of about 25mV.
  • the output voltage of the multi-parallel resonant converter has a ripple size of about 10 mV.
  • the drain voltage of all steps can be supplied at high speeds of 500 ns or less (e.g., 200 ns or less). Since each secondary output stage also uses a resonant converter, the size of the LC filter, which is the ripple filter of the output stage, can be reduced. Because the four DCDC converters are placed in parallel, each current is supplied in parallel, greatly reducing IR losses (losses proportional to the square of the current). In addition, since the size of the components of the power supply device can be miniaturized, it is possible to place the power source of the power amplifier, which is very advantageous in terms of PI (Power integration) design.
  • the power supply device according to embodiments of the present disclosure can reduce spatial constraints of the power supply device and reduce EMI by interleaving a plurality of DCDC converters arranged in parallel.
  • the power supply circuit includes a plurality of direct current (DCDC) converter circuits; and a pulse width modulation (PWM) controller operatively connected to the plurality of DCDC converter circuits.
  • the PWM controller may be configured to obtain the current voltage of a power amplifier (PA).
  • the PWM controller may be configured to obtain a reference voltage for the PA.
  • the PWM controller may be configured to generate PWM control signals for the plurality of DCDC converter circuits based on the difference between the current voltage and the reference voltage.
  • the PWM controller may be configured to provide the PWM control signals to the plurality of DCDC converter circuits.
  • Each DCDC converter circuit of the plurality of DCDC converter circuits includes a transformer, a primary active clamping circuit connected to the primary end of the transformer, and a secondary end of the transformer. end) may include a secondary resonance converter circuit connected to the end).
  • the secondary resonance converter circuit may include a diode configured to provide a regeneration current from the secondary terminal of the transformer to an output terminal of the secondary resonance converter circuit.
  • the secondary resonance converter circuit may include a resonance circuit for resonance with leakage inductance caused by the inductor of the secondary stage of the transformer.
  • the resonance circuit may include a resonance capacitor.
  • the secondary resonance converter circuit may include a second field effect transistor (FET) and a delay circuit configured to delay turn-on of the second FET.
  • FET field effect transistor
  • the secondary resonant converter circuit may include a synchronous rectifier between the circuit and the resonant capacitor.
  • the diode may be configured to clamp the spike voltage that occurs when the second FET is turned off.
  • the diode may be configured to pass the regenerative current generated from the secondary stage of the transformer to the output stage of the secondary resonance converter circuit.
  • the synchronous rectifier may include a transistor configured to operate based on a synchronous rectifier (SR) control signal.
  • the SR control signal may be generated based on a PWM control signal for a DCDC converter circuit.
  • the DCDC converter may include the synchronous rectifier.
  • the primary active clamping circuit may include a first field effect transistor (FET) and a clamp field effect transistor (FET) for zero-voltage switching (ZVS).
  • the first FET may be configured to operate based on a PWM control signal.
  • the clamp FET may be configured to operate based on the inverse signal of the PWM control signal.
  • one control signal among the PWM control signals may be activated.
  • the output of the DCDC converter circuit corresponding to the one control signal may be provided to the power amplifier as a drain voltage.
  • the plurality of DCDC converter circuits may be connected in parallel to the PWM controller. Duty cycles of the PWM control signals may be the same. The size of the duty cycle may be related to the number of the plurality of DCDC converter circuits.
  • the PWM control signals may have different phases.
  • the phase difference between two adjacent PWM control signals may be related to the number of the plurality of DCDC converter circuits.
  • an electronic device includes a field programmable gate array (FPGA) including a digital predistortion (DPD) circuit, a power amplifier (PA), a plurality of direct current direct current (DCDC) converter circuits, and It may include a pulse width modulation (PWM) controller operatively connected to the FPGA, the power amplifier, and the plurality of DCDC converter circuits.
  • the PWM controller may be configured to obtain the current voltage of the power amplifier.
  • the PWM controller may be configured to obtain a reference voltage for the power amplifier from the DPD circuit.
  • the PWM controller may be configured to generate PWM control signals for the plurality of DCDC converter circuits based on the difference between the current voltage and the reference voltage.
  • the PWM controller may be configured to provide the PWM control signals to the plurality of DCDC converter circuits.
  • Each DCDC converter circuit of the plurality of DCDC converter circuits includes a transformer, a primary active clamping circuit connected to the primary end of the transformer, and a secondary end of the transformer. end) may include a secondary resonance converter circuit connected to the end).
  • the secondary resonance converter circuit may include a diode configured to provide a regeneration current from the secondary terminal of the transformer to an output terminal of the secondary resonance converter circuit.
  • the secondary resonance converter circuit may include a resonance circuit for resonance with leakage inductance caused by the inductor of the secondary stage of the transformer.
  • the resonance circuit may include a resonance capacitor.
  • the secondary resonance converter circuit may include a second field effect transistor (FET) and a delay circuit configured to delay turn-on of the second FET.
  • FET field effect transistor
  • the secondary resonant converter circuit may include a synchronous rectifier.
  • the synchronous rectifier may be disposed between the delay circuit and the resonance capacitor.
  • the diode may be configured to clamp the spike voltage that occurs when the second FET is turned off.
  • the diode may be configured to pass the regenerative current generated from the secondary stage of the transformer to the output stage of the secondary resonance converter circuit.
  • the synchronous rectifier may include a transistor that operates according to a synchronous rectifier (SR) control signal.
  • the SR control signal may be generated based on a PWM control signal for a DCDC converter circuit including the synchronous rectifier.
  • the primary active clamping circuit may include a first field effect transistor (FET) and a clamp field effect transistor (FET) for zero-voltage switching (ZVS).
  • the first FET may operate according to a PWM control signal.
  • the clamp FET may operate according to the inverse signal of the PWM control signal.
  • one control signal among the PWM control signals may be activated.
  • the output of the DCDC converter circuit corresponding to the one control signal may be provided to the PA as a drain voltage.
  • the plurality of DCDC converter circuits may be connected in parallel to the PWM controller.
  • the PWM control signals may have the same duty cycle.
  • the size of the duty cycle may be related to the number of the plurality of DCDC converter circuits.
  • the PWM control signals may have different phases.
  • the phase difference between two adjacent PWM control signals may be related to the number of the plurality of DCDC converter circuits.
  • a computer-readable storage medium that stores one or more programs (software modules) may be provided.
  • One or more programs stored in a computer-readable storage medium are configured to be executable by one or more processors in an electronic device (configured for execution).
  • One or more programs include instructions that cause the electronic device to execute methods according to embodiments described in the claims or specification of the present disclosure.
  • These programs may include random access memory, non-volatile memory, including flash memory, read only memory (ROM), and electrically erasable programmable ROM. (electrically erasable programmable read only memory, EEPROM), magnetic disc storage device, compact disc-ROM (CD-ROM), digital versatile discs (DVDs), or other types of disk storage. It can be stored in an optical storage device or magnetic cassette. Alternatively, it may be stored in a memory consisting of a combination of some or all of these. Additionally, multiple configuration memories may be included.
  • non-volatile memory including flash memory, read only memory (ROM), and electrically erasable programmable ROM. (electrically erasable programmable read only memory, EEPROM), magnetic disc storage device, compact disc-ROM (CD-ROM), digital versatile discs (DVDs), or other types of disk storage. It can be stored in an optical storage device or magnetic cassette. Alternatively, it may be stored in a memory consisting of a combination of some or all of these. Additionally, multiple configuration memories may
  • the program may be distributed through a communication network such as the Internet, an intranet, a local area network (LAN), a wide area network (WAN), or a storage area network (SAN), or a combination thereof. It may be stored on an attachable storage device that is accessible. This storage device can be connected to a device performing an embodiment of the present disclosure through an external port. Additionally, a separate storage device on a communications network may be connected to the device performing embodiments of the present disclosure.
  • a communication network such as the Internet, an intranet, a local area network (LAN), a wide area network (WAN), or a storage area network (SAN), or a combination thereof. It may be stored on an attachable storage device that is accessible. This storage device can be connected to a device performing an embodiment of the present disclosure through an external port. Additionally, a separate storage device on a communications network may be connected to the device performing embodiments of the present disclosure.

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Abstract

실시예들에 있어서, 전원 공급 회로가 제공된다. 상기 전원 공급 회로는 복수의 DCDC(direct current direct current) 컨버터 회로들; 및 상기 복수의 DCDC 컨버터 회로들과 작동적으로(operatively) 연결되는 PWM(pulse width modulation) 제어기(controller)를 포함할 수 있다. 상기 PWM 제어기는, 전력 증폭기(power amplifier, PA)의 현재 전압을 획득하도록 구성될 수 있다. 상기 PWM 제어기는, 상기 전력 증폭기를 위한 기준 전압을 획득하도록 구성될 수 있다. 상기 PWM 제어기는 상기 현재 전압 및 상기 기준 전압 차이에 기반하여, 상기 복수의 DCDC 컨버터 회로들을 위한 PWM 제어 신호들을 생성하도록 구성될 수 있다. 상기 PWM 제어기는, 상기 PWM 제어 신호들을 상기 복수의 DCDC 컨버터 회로들에게 제공하도록 구성될 수 있다.

Description

무선 통신 시스템에서 전력 증폭기에 드레인 전압을 제공하기 위한 전원 공급 회로 및 전원 공급 회로를 포함하는 전자 장치
본 개시(disclosure)는 무선 통신 시스템의 전력 공급 회로에 관한 것이고, 보다 구체적으로, 무선 통신 시스템에서 전력 증폭기(power amplifier)에 드레인 전압(drain voltage)을 제공하는 전원 공급 회로(power supply circuit)를 포함하는 전자 장치에 관한 것이다.
DCDC(direct current to direct current) 컨버터란, 직류를 직류로 변환하는 기기를 의미한다. 전자 장치들은 동작 가능한 전압 범위가 다를 수 있다. 해당 전자 장치들에 적합한 전압을 공급하기 위하여, DCDC 컨버터는 다른 직류들(direct currents)로 전압을 변환할 필요가 있다.
상술한 정보는 본 개시에 대한 이해를 돕기 위한 목적으로 하는 배경 기술(related art)로 제공될 수 있다. 상술한 내용 중 어느 것도 본 개시와 관련된 종래 기술(prior art)로서 적용될 수 있는지에 대하여 어떠한 주장이나 결정이 제기되지 않는다.
실시예들에 있어서, 전원 공급 회로가 제공된다. 상기 전원 공급 회로는 복수의 DCDC(direct current direct current) 컨버터 회로들; 및 상기 복수의 DCDC 컨버터 회로들과 작동적으로(operatively) 연결되는 PWM(pulse width modulation) 제어기(controller)를 포함할 수 있다. 상기 PWM 제어기는, 전력 증폭기(power amplifier, PA)의 현재 전압을 획득하도록 구성될 수 있다. 상기 PWM 제어기는, 상기 전력 증폭기를 위한 기준 전압을 획득하도록 구성될 수 있다. 상기 PWM 제어기는 상기 현재 전압 및 상기 기준 전압 차이에 기반하여, 상기 복수의 DCDC 컨버터 회로들을 위한 PWM 제어 신호들을 생성하도록 구성될 수 있다. 상기 PWM 제어기는, 상기 PWM 제어 신호들을 상기 복수의 DCDC 컨버터 회로들에게 제공하도록 구성될 수 있다. 상기 복수의 DCDC 컨버터 회로들의 각 DCDC 컨버터 회로는, 변압기(transformer), 상기 변압기의 1차 단(primary end)에 연결되는 1차 액티브 클램핑(active clamping) 회로, 및 상기 변압기의 2차 단(secondary end)에 연결되는 2차 공진 컨버터 회로를 포함할 수 있다. 상기 2차 공진 컨버터 회로는, 상기 변압기의 상기 2차 단으로부터 상기 2차 공진 컨버터 회로의 출력 단으로의 회생(regeneration) 전류를 제공하도록 구성되는 다이오드(diode)를 포함할 수 있다.
실시예들에 있어서, 전자 장치는, DPD(digital predistortion) 회로를 포함하는 FPGA(field Programmable Gate Array), 전력 증폭기(power amplifier, PA), 복수의 DCDC(direct current direct current) 컨버터 회로들, 및 상기 FPGA, 상기 전력 증폭기, 및 상기 복수의 DCDC 컨버터 회로들과 작동적으로(operatively) 연결되는, PWM(pulse width modulation) 제어기(controller)를 포함할 수 있다. 상기 PWM 제어기는, 상기 전력 증폭기의 현재 전압을 획득하도록 구성될 수 있다. 상기 PWM 제어기는, 상기 DPD 회로로부터 상기 전력 증폭기를 위한 기준 전압을 획득하도록 구성될 수 있다. 상기 PWM 제어기는, 상기 현재 전압 및 상기 기준 전압 차이에 기반하여, 상기 복수의 DCDC 컨버터 회로들을 위한 PWM 제어 신호들을 생성하도록 구성될 수 있다. 상기 PWM 제어기는, 상기 PWM 제어 신호들을 상기 복수의 DCDC 컨버터 회로들에게 제공하도록 구성될 수 있다. 상기 복수의 DCDC 컨버터 회로들의 각 DCDC 컨버터 회로는, 변압기(transformer), 상기 변압기의 1차 단(primary end)에 연결되는 1차 액티브 클램핑(active clamping) 회로, 및 상기 변압기의 2차 단(secondary end)에 연결되는 2차 공진 컨버터 회로를 포함할 수 있다. 상기 2차 공진 컨버터 회로는, 상기 변압기의 상기 2차 단으로부터 상기 2차 공진 컨버터 회로의 출력 단으로의 회생(regeneration) 전류를 제공하도록 구성되는 다이오드(diode)를 포함할 수 있다.
본 개시의 특정 실시예들의 상술된 및 기타 측면, 특징 및 이점은 첨부된 도면과 함께 취해진 다음의 설명으로부터 더욱 명백해질 것이다.
도 1은 하나 이상의 실시예들에 따른 무선 통신 시스템을 도시한다.
도 2는 하나 이상의 실시예들에 따른 프론트홀(fronthaul) 인터페이스를 도시한다.
도 3a 및 도 3b는 하나 이상의 실시예들에 따른 다중 병렬 공진형 컨버터를 포함하는 무선 통신 회로의 예를 도시한다.
도 4는 하나 이상의 실시예들에 따른 다중 병렬 공진형 컨버터를 포함하는 전자 장치의 기능적 구성을 도시한다.
도 5는 하나 이상의 실시예들에 따른 다중 병렬 공진형 컨버터의 각 채널을 위한 PWM(pulse width modulation)의 예를 도시한다.
도 6은 하나 이상의 실시예들에 따른 다중 병렬 공진형 컨버터의 PWM 제어기의 예를 도시한다.
도 7a 및 도 7b는 하나 이상의 실시예들에 따른 다중 병렬 공진형 컨버터의 각 채널을 위한 DCDC 컨버터 회로의 예를 도시한다.
도 8은 하나 이상의 실시예들에 따른 다중 병렬 공진형 컨버터의 응답 속도의 예를 도시한다.
도 9a, 도 9b, 및 도 9c는 하나 이상의 실시예들에 따른 다중 병렬 공진형 컨버터의 성능을 설명하기 위한 도면이다.
본 개시에서 사용되는 용어들은 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 다른 실시예의 범위를 한정하려는 의도가 아닐 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다. 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 용어들은 본 개시에 기재된 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가질 수 있다. 본 개시에 사용된 용어들 중 일반적인 사전에 정의된 용어들은, 관련 기술의 문맥상 가지는 의미와 동일 또는 유사한 의미로 해석될 수 있으며, 본 개시에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 경우에 따라서, 본 개시에서 정의된 용어일지라도 본 개시의 실시예들을 배제하도록 해석될 수 없다.
이하에서 설명되는 본 개시의 다양한 실시예들에서는 하드웨어적인 접근 방법을 예시로서 설명한다. 하지만, 본 개시의 다양한 실시예들에서는 하드웨어와 소프트웨어를 모두 사용하는 기술을 포함하고 있으므로, 본 개시의 다양한 실시예들이 소프트웨어 기반의 접근 방법을 제외하는 것은 아니다.
이하 설명에서 사용되는 회로를 지칭하는 용어(예: 통신 회로, 공진 회로, 무선 통신 회로, 클램핑 회로, 컨버터 회로), 자원을 지칭하는 용어(예: 심볼(symbol), 주기(period), 사이클(cycle), 듀티(duty), 구간(interval)), 연산 상태를 위한 용어(예: 단계(step), 동작(operation), 절차(procedure)), 부품을 지칭하는 용어(예: 회로, 칩, IC(integrated circuit), 논리회로), 채널을 지칭하는 용어, 네트워크 객체(network entity)들을 지칭하는 용어, 장치의 구성 요소를 지칭하는 용어 등은 설명의 편의를 위해 예시된 것이다. 따라서, 본 개시가 후술되는 용어들에 한정되는 것은 아니며, 동등한 기술적 의미를 가지는 다른 용어가 사용될 수 있다.
또한, 본 개시에서, 특정 조건의 만족(satisfied), 충족(fulfilled) 여부를 판단하기 위해, 초과 또는 미만의 표현이 사용될 수 있으나, 이는 일 예를 표현하기 위한 기재일 뿐 이상 또는 이하의 기재를 배제하는 것이 아니다. '이상'으로 기재된 조건은 '초과', '이하'로 기재된 조건은 '미만', '이상 및 미만'으로 기재된 조건은 '초과 및 이하'로 대체될 수 있다. 또한, 이하, 'A' 내지 'B'는 A부터(A 포함) B까지의(B 포함) 요소들 중 적어도 하나를 의미한다. 이하, 'C' 및/또는 'D'는 'C' 또는 'D' 중 적어도 하나, 즉, {'C', 'D', 'C'와 'D'}를 포함하는 것을 의미한다.
본 개시는, 일부 통신 규격(예: 3GPP(3rd Generation Partnership Project), ETSI(European Telecommunications Standards Institute), xRAN(extensible radio access network), O-RAN(open-radio access network)에서 사용되는 용어들을 이용하여 다양한 실시예들을 설명하지만, 이는 설명을 위한 예시일 뿐이다. 본 개시의 다양한 실시예들은, 다른 통신 시스템에서도, 용이하게 변형되어 적용될 수 있다.
이하 본 개시는 무선 통신 시스템에서 전력 증폭기(power amplifier, PA)에 고속으로 드레인 전압을 제공하기 위한 장치 및 방법에 관한 것이다. 구체적으로, 본 개시는 무선 통신 시스템에서, 공진형 컨버터를 이용하는 복수의 DCDC 컨버터 회로들을 병렬로 인터리빙시킴으로써, 고속으로 드레인 전압을 제공하고, 스위칭 손실 및 전자기 간섭(electromagnetic interference)을 줄이기 위한 기술을 설명한다. 이하, 본 개시의 전력 증폭기에 전원 공급을 위한 회로 및 장치를 설명하기 위하여, 상기 회로 및 장치가 적용되는 전자 장치 및 상기 전자 장치의 통신 환경이 서술된다.
도 1은 하나 이상의 실시예들에 따른 무선 통신 시스템을 도시한다.
도 1을 참고하면, 도 1은 무선 통신 시스템에서 무선 채널을 이용하는 노드(node)들의 일부로서, 기지국(110) 및 단말(120)을 예시한다. 도 1은 하나의 기지국만을 도시하나, 무선 통신 시스템은 기지국(110)과 동일 또는 유사한 다른 기지국을 더 포함할 수 있다.
기지국(110)은 단말(120)에게 무선 접속을 제공하는 네트워크 인프라스트럭쳐(infrastructure)이다. 기지국(110)은 신호를 송신할 수 있는 거리에 기초하여 정의되는 커버리지(coverage)를 가진다. 기지국(110)은 기지국(base station) 외에 '액세스 포인트(access point, AP)', '이노드비(eNodeB, eNB)', '5G 노드(5th generation node)', '지노드비(next generation nodeB, gNB)', '무선 포인트(wireless point)', '송수신 포인트(transmission/reception point, TRP)' 또는 이와 동등한 기술적 의미를 가지는 다른 용어로 지칭될 수 있다.
단말(120)은 사용자에 의해 사용되는 장치로서, 기지국(110)과 무선 채널을 통해 통신을 수행한다. 기지국(110)에서 단말(120)을 향하는 링크는 하향링크(downlink, DL), 단말(120)에서 기지국(110)을 향하는 링크는 상향링크(uplink, UL)라 지칭된다. 또한, 도 1에 도시되지 않았으나, 단말(120)과 다른 단말은 상호 간 무선 채널을 통해 통신을 수행할 수 있다. 이때, 단말(120) 및 다른 단말 간 링크(device-to-device link, D2D)는 사이드링크(sidelink)라 지칭되며, 사이드링크는 PC5 인터페이스와 혼용될 수 있다. 다른 일부 실시예들에서, 단말(120)은 사용자의 관여 없이 운영될 수 있다. 일 실시예에 따라, 단말(120)은 기계 타입 통신(machine type communication, MTC)을 수행하는 장치로서, 사용자에 의해 휴대되지 아니할 수 있다. 또한, 일 실시예에 따라, 단말(120)은 NB(narrowband)-IoT(internet of things) 기기일 수 있다.
단말(120)은 단말(terminal) 외 '사용자 장비(user equipment, UE)', '고객 댁내 장치'(customer premises equipment, CPE), '이동국(mobile station)', '가입자국(subscriber station)', '원격 단말(remote terminal)', '무선 단말(wireless terminal)', 전자 장치(electronic device)', 또는 '사용자 장치(user device)' 또는 이와 동등한 기술적 의미를 가지는 다른 용어로 지칭될 수 있다.
종래에, 비교적 기지국의 셀반경이 큰 통신 시스템에서, 각 기지국은 각 기지국이 디지털 처리부(digital processing unit)(혹은 DU(distributed unit)) 및 RF(radio frequency) 처리부(RF processing unit, 또는 RU(radio unit))의 기능을 포함하도록 설치되었다. 그러나, 4G(4th generation) 및/또는 그 이후의 통신 시스템(예: 5G)에서 높은 주파수 대역이 사용되고, 기지국의 셀 커버리지가 작아짐에 따라, 특정 지역을 커버하기 위한 기지국들의 수가 증가하였다. 기지국들을 설치하기 위한 사업자의 설치 비용 부담 또한 증가하였다. 기지국의 설치 비용을 최소화하기 위해, 기지국의 DU와 RU가 분리되어 하나의 DU에 하나 이상의 RU들이 유선 망을 통해 연결되고, 특정 지역을 커버하기위해 지형적으로 분산된(distributed) 하나 이상의 RU들이 배치되는 구조가 제안되었다. 이하, 도 2를 통해 본 개시의 다양한 실시예들에 따른 기지국의 배치 구조 및 확장 예들이 서술된다.
도 2는 하나 이상의 실시예들에 따른 프론트홀(fronthaul) 인터페이스를 도시한다. 프론트홀이란, 기지국과 코어망 사이의 백홀(backhaul)과 달리, 무선 접속망(radio access network)과 기지국의 엔티티 사이의 인터페이스를 지칭한다. 도 2는 DU(210)와 하나의 RU(220) 사이의 프론트홀 구조의 예를 도시하나, 이는 설명의 편의를 위한 것에 불과하며 본 개시가 이에 제한되는 것이 아니다. 다시 말해서, 본 개시의 실시예는 하나의 DU와 복수의 RU들 사이의 프론트홀 구조에도 적용될 수 있다. 예를 들어, 본 개시의 실시예는 하나의 DU와 2개의 RU들 사이의 프론트홀 구조에 적용될 수 있다. 또한, 본 개시의 실시예는 하나의 DU와 3개의 RU들 사이의 프론트홀 구조에도 적용될 수 있다.
도 2를 참고하면, 기지국(110)은 DU(210)와 RU(220)을 포함할 수 있다. DU(210)과 RU(220) 사이의 프론트홀(215)은 Fx 인터페이스를 통해 운용될 수 있다. 프론트홀(215)의 운용을 위해, 예를 들어, eCPRI(enhanced common public radio interface), ROE(radio over ethernet)와 같은 인터페이스가 사용될 수 있다.
통신 기술이 발달함에 따라 모바일 데이터 트래픽이 증가하고, 이에 따라 디지털 유닛과 무선 유닛 사이의 프론트홀에서 요구되는 대역폭 요구량이 크게 증가하였다. C-RAN(centralized/cloud radio access network)와 같은 배치에서, DU는 PDCP(packet data convergence protocol), RLC(radio link control), MAC(media access control), PHY(physical)에 대한 기능들을 수행되고, RU는 RF(radio frequency) 기능에 더하여 PHY 계층에 대한 기능들을 보다 더 수행하도록 구현될 수 있다.
DU(210)는 무선 망의 상위 계층 기능을 담당할 수 있다. 예를 들어, DU(210)는 MAC 계층의 기능, PHY 계층의 일부를 수행할 수 있다. 여기서, PHY 계층의 일부란, PHY 계층의 기능들 중에서 보다 높은 단계에서 수행되는 것으로, 일 예로, 채널 인코딩(혹은 채널 디코딩), 스크램블링(혹은 디스크램블링), 변조(혹은 복조), 레이어 매핑(layer mapping)(혹은 레이어 디매핑)을 포함할 수 있다. 일 실시예에 따라, DU(210)가 O-RAN 규격에 따르는 경우, O-DU(O-RAN DU)로 지칭될 수 있다. DU(210)는, 필요에 따라 본 개시의 실시예들에서 기지국(예: gNB)을 위한 제1 네트워크 엔티티로 대체되어 표현될 수 있다.
RU(220)는 무선 망의 하위 계층 기능을 담당할 수 있다. 예를 들어, RU(220)는 PHY 계층의 기능들의 일부 및 RF 기능을 수행할 수 있다. 여기서, PHY 계층의 기능들의 일부란, PHY 계층의 기능들 중에서 DU(210)보다 상대적으로 낮은 단계에서 수행되는 것으로, 일 예로, iFFT 변환(혹은 FFT 변환), CP 삽입(CP 제거), 디지털 빔포밍을 포함할 수 있다. 이러한 구체적인 기능 분리의 예는 도 4에서 자세히 서술된다. RU(220)는 '액세스 유닛(access unit, AU) ', '액세스 포인트(access point, AP)', '송수신 포인트(transmission/reception point, TRP)', '원격 무선 장비(remote radio head, RRH) ', '무선 유닛(radio unit, RU)' 또는 이와 동등한 기술적 의미를 가지는 다른 용어로 지칭될 수 있다. 일 실시예에 따라, RU(220)이 O-RAN 규격에 따르는 경우, O-RU(O-RAN RU)로 지칭될 수 있다. RU(220)는, 필요에 따라 본 개시의 실시예들에서 기지국(예: gNB)을 위한 제2 네트워크 엔티티로 대체되어 표현될 수 있다.
도 2는 기지국(110)이 DU(210)와 RU(220)를 포함하는 것으로 서술되었으나, 본 개시의 실시예들은 이에 한정되지 않는다. 실시예들에 따른 기지국은 액세스 망의 상위 계층(upper layers)(예: PDCP(packet data convergence protocol), RRC(radio resource control))의 기능을 수행하도록 구성되는 CU(centralized unit)와 하위 계층의 기능을 수행하도록 구성되는 DU(distributed unit)에 따른 분산형 배치(distributed deployment)로 구현될 수 있다. 이 때, DU(distributed unit)는 도 1의 DU(digital unit)과 RU(radio unit)을 포함할 수 있다. 코어(예: 5GC(5G core) 혹은 NGC(next generation core)) 망과 무선망(RAN) 사이에서, 기지국은 CU, DU, RU 순으로 배치되는 구조로 구현될 수 있다. CU와 DU(distributed unit) 간 인터페이스는 F1 인터페이스로 지칭될 수 있다.
CU(centralized unit)는 하나 이상의 DU들과 연결되어, DU보다 상위 계층의 기능을 담당할 수 있다. 예를 들어, CU는 RRC(radio resource control) 및 PDCP(packet data convergence protocol) 계층의 기능을 담당하고, DU와 RU가 하위 계층의 기능을 담당할 수 있다. DU는, RLC(radio link control), MAC(media access control), PHY(physical) 계층의 일부 기능들(high PHY)을 수행하고, RU는 PHY 계층의 나머지 기능들(low PHY)을 담당할 수 있다. 또한, 일 예로, DU(digital unit)는 기지국의 분산형 배치 구현에 따라, DU(distributed unit)에 포함될 수 있다. 이하, 별도의 정의가 없는 한 DU(digital unit)와 RU의 동작들로 서술되나, 본 개시의 다양한 실시예들은, CU를 포함하는 기지국 배치 혹은 DU가 직접 코어망과 연결되는 배치(즉, CU와 DU가 하나의 엔티티인 기지국(예: NG-RAN node)로 통합되어 구현) 모두에 적용될 수 있다.
네트워크 장비(예: 기지국(110) 또는 RU(220))의 전력 증폭기(power amplifier, PA)는, 상기 네트워크 장비의 전력의 대부분을 사용하기 때문에, PA의 효율을 높이기 위한 연구가 진행되고 있다. 포락선 추적(envelope tracking) 기술은, RF 신호의 진폭(amplitude)을 추적하고, 상기 추적 결과에 기반하여 증폭기의 바이어스 전압을 조정함으로써, PA의 효율을 증가시키는 기술이다. PA의 가변적인 출력에 따라, 전력 증폭기의 트랜지스터(transistor)의 드레인 전압이 가변적으로 제공될 수 있다. 그러나, PA의 드레인 전압을 기준 전압(예: 48V)으로 매우 빠른 속도로 가변시키기 위해서는, PA의 드레인 단에 대한 입력 캐패시터(input capacitor)에 의해, 매우 큰 전류의 변화가 제공되어야 한다. 여기서, 기준 전압은 전원 공급 회로에 의해 제공하고자 하는 목표 전압(target voltage)을 의미한다. 상기 전류의 변화를 위해, 방열을 위한 넓은 공간, 고성능의 대형 전력 반도체, 및 부품들(예: 저항(resistor), 인덕터(inductor), 캐패시터(capacitor))가 요구된다. 예를 들어, 드레인 캐패시터가 5uF일 때, 100A(ampere)/500ns(nanosecond)의 공급이 요구될 수 있다.
상술된 바와 같이, PA의 효율을 높이기 위한 포락선 추적 기술에서, 직접적으로 실시간 드레인 전압을 가변하기 위해서는 많은 공간과 고성능 전력용 소자들이 요구된다. 공간적인 설계 제약이나 대형 부품의 기생(parasitic) 인덕턴스 특성이 크기 때문에, 최고 효율이 달성되기 어렵다. 적정 수준(최고 효율의 약 60%수준)의 효율을 올리는 방법으로서, 적정 개수(예: 2개, 3개)의 일반 DCDC 회로들을 이용한 멀티-스텝 추적 방법이 이용될 수 있다. 드레인 전압에서 이용될 복수의 전압 레벨들이 미리 설정되고, 상기 멀티-스텝 추적 방법에 따른 회로는, 시스템 출력에 따라 다양한 전압들 중에서 하나를 스위치를 통해 PA의 드레인(drain)에 공급할 수 있다. 복수의 전압 레벨들이 선택적으로 제공됨에 따라, 효율이 적정 수준으로 유지될 수 있다. 그러나, 드레인 전압이 시스템의 모든 출력 조건들을 만족할 수 없기 때문에, 최적의 효율은 달성되기 어렵다. 뿐만 아니라, 전압 값이 다른 복수의 전원부들이 요구되기 때문에, 상기 멀티-스텝 추적 방법은 공간적인 측면에서 여전히 불리하다.
상술된 문제들을 해소하기 위해, 본 개시의 실시예들은, 효율적인 공간 활용 및 고속 응답 성능을 제공하기 위한 다중 병렬 공진형 컨버터를 제안한다. 상기 다중 병렬 공진형 컨버터는, 병렬로 배치되는 DCDC 컨버터 회로들을 포함할 수 있다. 여기서, 각 DCDC 컨버터 회로는 변압기(transformer)를 중심으로 2개 이상의 공진형 컨버터들을 포함할 수 있다. 상기 DCDC 컨버터 회로들은 PWM 제어기를 통해, 인터리빙될 수 있다.
도 3a 및 도 3b는 하나 이상의 실시예들에 따른 다중 병렬 공진형 컨버터를 포함하는 무선 통신 회로의 예를 도시한다. 이하 사용되는 '...부', '...기' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어, 또는, 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
도 3a를 참고하면, 전자 장치(예: RU(220))는 복수의 송신 경로들을 포함할 수 있다. 각 송신 경로는 전력 증폭기(power amplifier, PA) 및 안테나(혹은 방사체)를 포함할 수 있다. 예를 들어, 제1 송신 경로는 제1 PA(320-a) 및 제1 안테나(310-a)를 포함할 수 있다. 제2 송신 경로는 제2 PA(320-b) 및 제2 안테나(310-b)를 포함할 수 있다. 제3 송신 경로는 제3 PA(320-c) 및 제3 안테나(310-c)를 포함할 수 있다. 제4 송신 경로는 제4 PA(320-d) 및 제4 안테나(310-d)를 포함할 수 있다.
전자 장치(예: RU(220))는 각 송신 경로를 위한 전원 공급 회로를 포함할 수 있다. 전자 장치(예: RU(220))는 각 PA를 위한 전원 공급 회로를 포함할 수 있다. PA의 드레인에 공급될 전압을 제공하기 위하여, 상기 PA에 전원 공급 회로가 연결될 수 있다. 예를 들어, 전자 장치(예: RU(220))는 제1 PA(320-a)를 위한 제1 전원 공급 회로(330-a)를 포함할 수 있다. 전자 장치(예: RU(220))는 제2 PA(320-b)를 위한 제2 전원 공급 회로(330-b)를 포함할 수 있다. 전자 장치(예: RU(220))는 제3 PA(320-c)를 위한 제3 전원 공급 회로(330-c)를 포함할 수 있다. 전자 장치(예: RU(220))는 제4 PA(320-d)를 위한 제4 전원 공급 회로(330-d)를 포함할 수 있다. 일 실시예에 따라, 상기 전원 공급 회로는 DC-DC 컨버터를 포함할 수 있다. 상기 전원 공급 회로는 DC 서플라이, DC 전원부, 전원 공급부, 전원 공급기, DC 전원 공급기, 또는 이와 동등한 기술적 의미를 갖는 용어로 지칭될 수 있다.
이하, 제1 PA(320-a), 2 PA(320-b), 제3 PA(320-c), 제4 PA(320-d) 각각을 설명하기 위하여, 전력 증폭기(320)에 대한 설명이 제공될 수 있다. 전력 증폭기(320)에 대한 설명은 개별 전력 증폭기에 대한 설명으로 이해될 수 있다. 또한, 이하, 제1 전원 공급 회로(330-a), 제2 전원 공급 회로(330-b), 제3 전원 공급 회로(330-c), 및 제4 전원 공급 회로(330-d) 각각을 설명하기 위하여, 전원 공급 회로(330)에 대한 설명이 제공될 수 있다. 전원 공급 회로(330)에 대한 설명은 개별 전원 공급 회로에 대한 설명으로 이해될 수도 있다.
도 3a에서는 각 PA를 위한 개별 전원 공급 회로가 배치되는 예가 서술되었으나, 본 개시의 실시예들은 이에 한정되지 않는다. 도 3b를 참고하면, 다른 일 실시예에 따라, 전자 장치(예: RU(220))는 복수의 PA들을 위한 하나의 전원 공급 회로를 포함할 수 있다. 예를 들어, 전자 장치(예: RU(220))는 제1 PA(320-a), 제2 PA(320-b), 제3 PA(320-c), 및 제4 PA(320-d)를 위한 제5 전원 공급 회로(350)를 포함할 수 있다.
도 4는 하나 이상의 실시예들에 따른 다중 병렬 공진형 컨버터를 포함하는 전자 장치(예: RU(220))의 기능적 구성을 도시한다. 이하 사용되는 '...부', '...기' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어, 또는, 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
도 4를 참고하면, 전자 장치(예: RU(220))는 FPGA(field Programmable Gate Array)(420)를 포함할 수 있다. FPGA(420) 상에 DPD(digital predistortion) 회로(425)가 구현될 수 있다. DPD 회로(425)는 전력 증폭기(예: PA(320))의 비선형성(non-linearity)을 보상하기 위하여 요구되는 기준 전압을 상기 전원 공급 회로에게 제공할 수 있다. 즉, DPD 회로(425)는 DCDC 컨버터가 추종해야 할 기준 전압을 전원 공급 회로에게 제공할 수 있다.
전자 장치(예: RU(220))는 다중 병렬 공진형 컨버터를 갖는 전원 공급 회로(예: 제1 전원 공급 회로(330-a), 제2 전원 공급 회로(330-b), 제3 전원 공급 회로(330-c), 및 제4 전원 공급 회로(330-d), 또는 제5 전원 공급 회로(350))를 포함할 수 있다. 상기 전원 공급 회로는 복수의 DCDC 컨버터들과 PWM 제어기를 포함할 수 있다.
일 실시예에 따라, 상기 복수의 DCDC 컨버터들 중에서 각 채널 DCDC 컨버터는 PA(320)를 위한 드레인 전압을 제공할 수 있다. 예를 들어, 상기 복수의 DCDC 컨버터들은 제1 채널 DCDC 컨버터(411), 제2 채널 DCDC 컨버터(412), 제3 채널 DCDC 컨버터(413), 및 제4 채널 DCDC 컨버터(414)를 포함할 수 있다. 상기 복수의 DCDC 컨버터들 각각은 PA(320)과 연결될 수 있다. 일 실시예에 따라, 절연 특성을 가지면서 고속으로 FET 스위칭을 구현하기 위하여, 각 채널 DCDC 컨버터는 변압기(transformer)(혹은 커플드 인덕터(coupled inductor)를 포함할 수 있다. 각 채널 DCDC 컨버터는 1차 컨버터 회로, 상기 변압기, 및 2차 컨버터 회로를 포함할 수 있다. 상기 변압기를 통해 상기 1차 컨버터 회로 및 상기 2차 컨버터 회로는 서로 절연될(isolated) 수 있다.
일 실시예에 따라, PWM 제어기는, 상기 복수의 DCDC 컨버터들과 결합될 수 있다. 예를 들어, 상기 PWM 제어기는 제1 채널 DCDC 컨버터(411), 제2 채널 DCDC 컨버터(412), 제3 채널 DCDC 컨버터(413), 및 제4 채널 DCDC 컨버터(414)와 결합되는 PWM 제어기(430)를 포함할 수 있다. 스위칭 시 손실을 최소화하기 위하여, 상기 복수의 DCDC 컨버터들은 PWM 제어기(430)와 병렬로 연결될 수 있다. 일 실시예에 따라, 상기 복수의 DCDC 컨버터들 각각의 활성 시간을 제어하기 위하여, PWM 제어기(430)는, 상기 복수의 DCDC 컨버터들 각각에게 PWM 제어 신호를 제공할 수 있다. 상기 PWM 제어 신호는, 각 채널 DCDC 컨버터의 트랜지스터들(예: FET들)에 대한 게이트 전압(gate voltage)으로 적용될 수 있다. PWM 제어기(430)는 복수의 채널들의 인터리빙을 위한 제어 회로(예: integrated circuit, IC)를 포함할 수 있다. PWM 제어기(430)는 각 채널 DCDC 컨버터로의 출력 전압 제어를 위한 PWM 제어 신호를 생성할 수 있다.
일 실시예에 따라, PWM 제어기(430)는 기준 전압(reference voltage)에 대한 입력 및 현재 PA(320)의 전압에 대한 입력을 수신할 수 있다. 상기 기준 전압은 전원 공급 회로에 의해 제공하고자 하는 목표 전압(target voltage)을 의미한다. PWM 제어기(430)는 상기 기준 전압 및 현재 PA(320)의 전압에 기반하여 결정되는 파라미터들(예: 진폭, 주기)을 갖는 PWM 제어 신호들을 생성할 수 있다.
도 5는 하나 이상의 실시예들에 따른 다중 병렬 공진형 컨버터의 각 채널을 위한 PWM(pulse width modulation)의 예를 도시한다. 도 5에서는 도 4에 도시된 4개의 DCDC 컨버터들을 위하여, 4개의 PWM 제어 신호들이 이용될 수 있다.
도 5를 참고하면, 상기 다중 병렬 공진형 컨버터를 포함하는 전원 공급 회로는 제1 채널 DCDC 컨버터(예: 제1 채널 DCDC 컨버터(411))를 위해 제1 PWM 제어 신호(501)를 생성할 수 있다. 상기 전원 공급 회로는 제2 채널 DCDC 컨버터(예: 제2 채널 DCDC 컨버터(412))를 위해 제2 PWM 제어 신호(502)를 생성할 수 있다. 상기 전원 공급 회로는 제3 채널 DCDC 컨버터(예: 제3 채널 DCDC 컨버터(413))를 위해 제3 PWM 제어 신호(503)를 생성할 수 있다. 상기 전원 공급 회로는 제4 채널 DCDC 컨버터(예: 제4 채널 DCDC 컨버터(414))를 위해 제4 PWM 제어 신호(504)를 생성할 수 있다.
하나의 주기(period)는 P(=t4-t0=t8-t4)일 수 있다. 하나의 주기를 2π 라디안(radian)이고 할 때, 상기 주기 전체에서 전원을 공급하기 위하여, 각 PWM 제어 신호는 90도(=
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라디안(radian))씩 이동될 수 있다. 예를 들어, 상기 전원 공급 회로는 기본(즉, 0도) 상태의 제1 PWM 제어 신호(501)를 생성할 수 있다. 제1 PWM 제어 신호(501)의 펄스는 시점(t0)부터 시점(t1)까지 생성될 수 있다. 제1 PWM 제어 신호(501)의 펄스의 길이는 상기 하나의 주기의 1/4에 대응할 수 있다. 또한, 상기 전원 공급 회로는 상기 제1 PWM 제어 신호(501)로부터 위상이 90도 이동된 제2 PWM 제어 신호(502)를 생성할 수 있다. 제2 PWM 제어 신호(502)의 펄스는 시점(t1)부터 시점(t2)까지 생성될 수 있다. 제2 PWM 제어 신호(502)의 펄스의 길이는 상기 하나의 주기의 1/4에 대응할 수 있다. 또한, 상기 전원 공급 회로는 상기 제2 PWM 제어 신호(502)로부터 위상이 90도 이동된 제3 PWM 제어 신호(503)를 생성할 수 있다. 제3 PWM 제어 신호(503)의 펄스는 시점(t2)부터 시점(t3)까지 생성될 수 있다. 제3 PWM 제어 신호(503)의 펄스의 길이는 상기 하나의 주기의 1/4에 대응할 수 있다. 또한, 상기 전원 공급 회로는 상기 제3 PWM 제어 신호(503)로부터 위상이 90도 이동된 제4 PWM 제어 신호(504)를 생성할 수 있다. 제4 PWM 제어 신호(504)의 펄스는 시점(t3)부터 시점(t4)까지 생성될 수 있다. 제4 PWM 제어 신호(504)의 펄스의 길이는 상기 하나의 주기의 1/4에 대응할 수 있다. 시점(t0)부터 시점(t4)까지의 한 주기 동안 생성된 펄스들은 다음 주기(예: 시점(t4)부터 시점(t8)까지의 주기)에도 반복될 수 있다.
도 5에서는 4개의 채널들 각각을 위한 PWM 제어 신호가 서술되었으나, 본 개시의 실시예들은 이에 한정되지 않는다. 실시예들에 따라, X개의 채널들을 위한 X개의 DCDC 컨버터들을 인터리빙하는 경우,
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도 만큼 순차적으로 이동하는 PWM 제어 신호들이 이용될 수 있다. 예를 들면, 각 채널의 DCDC 컨버터를 위하여, 6개의 PWM 제어 신호들이 이용될 수 있다. 상기 6개의 PWM 제어 신호들이 정렬되는 경우, 상기 정렬된 6개의 PWM 제어 신호들은 순차적으로 60도씩 위상이 이동될 수 있다. 다른 예를 들면, 각 채널의 DCDC 컨버터를 위하여, 8개의 PWM 제어 신호들이 이용될 수 있다. 상기 8개의 PWM 제어 신호들이 정렬되는 경우, 상기 정렬된 8개의 PWM 제어 신호들은 순차적으로 45도씩 위상이 이동될 수 있다.
도 6은 하나 이상의 실시예들에 따른 다중 병렬 공진형 컨버터의 PWM 제어기의 예를 도시한다.
도 6을 참고하면, 전원 공급 회로(예: 제1 전원 공급 회로(330-a), 제2 전원 공급 회로(330-b), 제3 전원 공급 회로(330-c), 및 제4 전원 공급 회로(330-d), 또는 제5 전원 공급 회로(350))는 PWM 제어기(예: PWM 제어기(430))를 포함할 수 있다. 일 실시예에 따라, PWM 제어기(430)는 입력 전압(640)을 획득할 수 있다. 입력 전압(640)은 전력 증폭기(예: PA(310))에 현재 공급되는 전압(이하, 현재 전압)을 의미할 수 있다. 일 실시예에 따라, PWM 제어기(430)는 기준 전압(reference voltage)(650)을 획득할 수 있다. 기준 전압(650)은 전원 공급 회로에 의해 제공하고자 하는 목표 전압(target voltage)을 의미한다. 예를 들어, PWM 제어기(430)는 매 순간 RF 출력 심볼에 대해 PA(320)에 의해 요구되는 기준 전압(650)에 대한 정보를 DPD 회로(예: DPD 회로(425))로부터 수신할 수 있다. 기준 전압(650)은 전력 증폭기(예: PA(320))에 공급될 드레인 전압의 목표 값을 의미한다. PWM 제어기(430)는 입력 전압(640) 및 기준 전압(650) 차이에 기반하여 PWM 제어 신호들을 생성할 수 있다.
입력 전압(640) 및 기준 전압(650)의 차이는 PI(Proportional-Integral) 제어 회로(655)를 통해, 개별 증폭 회로에 제공될 수 있다. 상기 개별 증폭 회로는, 각 채널 DCDC 컨버터의 게이트 전압을 위한 PWM 제어 신호를 생성하기 위해 이용될 수 있다. PWM 제어기(430)는, PWM 제어 신호를 생성하기 위하여, 개별 증폭 회로에 입력 전압(640) 및 기준 전압(650)의 차이를 제공할 수 있다. 상기 개별 증폭 회로는, 전원, 증폭기, 논리 게이트, 및 RC 회로를 포함할 수 있다.
PWM 제어기(430)는 복수의 DCDC 컨버터들 각각을 위한 PWM 제어 신호를 생성할 수 있다. 예를 들어, 상기 복수의 DCDC 컨버터들은, 제1 채널 DCDC 컨버터(411), 제2 채널 DCDC 컨버터(412), 제3 채널 DCDC 컨버터(413), 및 제4 채널 DCDC 컨버터(414)를 포함할 수 있다. PWM 제어기(430)는 일정한 제어 이득을 갖는 듀티 사이클을 생성함으로써, PWM 제어 신호들을 생성할 수 있다. PWM 제어기(430)는, 각 채널의 DCDC 컨버터를 위한 PWM 제어 신호를 제공할 수 있다. 일 실시예에 따라, PWM 제어기(430)는 하나의 주기(one period)(예: 360도)를 커버하기 위하여, 복수의 DCDC 컨버터들 중에서 적어도 일부에 대한 위상 천이를 수행할 수 있다. 예를 들어, 상기 복수의 DCDC 컨버터들이 X 개일 수 있다. X개의 DCDC 컨버터들을 인터리빙하기 위하여, PWM 제어기(430)는
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도 만큼 순차적으로 이동하는 PWM 제어 신호들을 생성할 수 있다. 예를 들면, 4개의 DCDC 컨버터들을 위해, PWM 제어기(430)는 위상이 90도 만큼 순차적으로 이동되는(shifted), PWM 제어 신호들을 생성할 수 있다.
복수의 DCDC 컨버터들의 인터리빙을 위하여, 서로 다른 위상 변환을 제공하는 소스 전원이 개별 증폭기에 입력될 수 있다. 예를 들어, PWM 제어기(430)는 제1 소스(605a)를 포함할 수 있다. 제1 채널 DCDC 컨버터(411)를 위한 제1 PWM 제어 신호를 생성하기 위하여, 제1 소스(605a)는 제1 증폭기에 0도의 위상을 갖는 전원을 제공할 수 있다. 상기 제1 증폭기의 출력은, 논리 게이트 및 RC 회로를 통해, 제1 게이트(610a)로 제공될 수 있다. 즉, 제1 게이트(610a)에 제1 PWM 제어 신호(예: 제1 PWM 제어 신호(501))가 인가될 수 있다. PWM 제어기(430)는 제2 소스(605b)를 포함할 수 있다. 제2 채널 DCDC 컨버터(412)를 위한 제2 PWM 제어 신호를 생성하기 위하여, 제2 소스(605b)는 제2 증폭기에 90도의 위상을 갖는 전원을 제공할 수 있다. 상기 제2 증폭기의 출력은, 논리 게이트 및 RC 회로를 통해, 제2 게이트(610b)로 제공될 수 있다. 즉, 제2 게이트(610b)에 제2 PWM 제어 신호(예: 제2 PWM 제어 신호(502))가 인가될 수 있다. PWM 제어기(430)는 제3 소스(605c)를 포함할 수 있다. 제3 채널 DCDC 컨버터(413)를 위한 제3 PWM 제어 신호를 생성하기 위하여, 제3 소스(605c)는 제3 증폭기에 180도의 위상을 갖는 전원을 제공할 수 있다. 상기 제3 증폭기의 출력은, 논리 게이트 및 RC 회로를 통해, 제3 게이트(610c)로 제공될 수 있다. 즉, 제3 게이트(610c)에 제3 PWM 제어 신호(예: 제3 PWM 제어 신호(503))가 인가될 수 있다. PWM 제어기(430)는 제4 소스(605d)를 포함할 수 있다. 제4 채널 DCDC 컨버터(414)를 위한 제4 PWM 제어 신호를 생성하기 위하여, 제4 소스(605d)는 제4 증폭기에 270도의 위상을 갖는 전원을 제공할 수 있다. 상기 제4 증폭기의 출력은, 논리 게이트 및 RC 회로를 통해, 제4 게이트(610d)로 제공될 수 있다. 즉, 제4 게이트(610d)에 제4 PWM 제어 신호(예: 제4 PWM 제어 신호(504))가 인가될 수 있다.
복수의 DCDC 컨버터들의 각 채널 DCDC 컨버터의 2차 단 회로(예: 공진 컨버터 회로)는 동기 정류기(synchronous rectifier)를 포함할 수 있다. 상기 동기 정류기를 활성화하기 위하여, 별도의 게이트 전압이 요구될 수 있다. 예를 들면, 제1 게이트(610a)의 출력은 논리 게이트 및 RC 회로를 통해, 제1 게이트_SR(620a)에게 제공될 수 있다. 제1 게이트_SR(620a)의 출력은 제1 채널 DCDC 컨버터(411)의 동기 정류기(예: 도 7b의 MOS_SR)를 활성화시키기 위해 이용될 수 있다. 또한, 제2 게이트(610b)의 출력은 논리 게이트 및 RC 회로를 통해, 제2 게이트_SR(620b)에게 제공될 수 있다. 제2 게이트_SR(620b)의 출력은 제2 채널 DCDC 컨버터(412)의 동기 정류기를 활성화시키기 위해 이용될 수 있다. 또한, 제3 게이트(610c)의 출력은 논리 게이트 및 RC 회로를 통해, 제3 게이트_SR(630c)에게 제공될 수 있다. 제3 게이트_SR(630c)의 출력은 제3 채널 DCDC 컨버터(413)의 동기 정류기를 활성화시키기 위해 이용될 수 있다. 또한, 제4 게이트(610d)의 출력은 논리 게이트 및 RC 회로를 통해, 제4 게이트_SR(620d)에게 제공될 수 있다. 제4 게이트_SR(620d)의 출력은 제4 채널 DCDC 컨버터(414)의 동기 정류기를 활성화시키기 위해 이용될 수 있다.
도 7a 및 도 7b는 하나 이상의 실시예들에 따른 다중 병렬 공진형 컨버터의 각 채널을 위한 DCDC 컨버터 회로의 예를 도시한다. 도 7a 내지 도 7b에서 서술되는 DCDC 컨버터 회로는 도 4의 제1 채널 DCDC 컨버터(411), 제2 채널 DCDC 컨버터(412), 제3 채널 DCDC 컨버터(413), 및 제4 채널 DCDC 컨버터(414) 중 하나를 예시한다.
도 7a를 참고하면, DCDC 컨버터 회로는 변압기(730)를 통해 절연되는 1차 단 회로(입력 단을 포함하는 회로) 및 2차 단 회로(출력 단을 포함하는 회로)를 포함할 수 있다. 일 실시예에 따라, DCDC 컨버터 회로는 1차 단 회로의 스위치가 온 되는 경우, 2차 단 회로에 전력이 바로 전달되는 포워드 컨버터(forward converter)를 포함할 수 있다. 고속으로 스위칭 시, 영전압 스위칭(zero-voltage switching, ZVS)을 통해 스위칭 손실을 줄이기 위해, 상기 1차 단 회로 및 상기 2차단 회로 모두 공진 회로를 포함할 수 있다. 일 실시예에 따라, 상기 DCDC 컨버터는 변압기를 기준으로 상기 1차 단에서 1차 액티브 클램핑 회로(720)를 포함할 수 있다. 상기 DCDC 컨버터는 상기 변압기를 기준으로 상기 2차 단에서 2차 공진 컨버터 회로(740)를 포함할 수 있다. 이하, 본 개시의 실시예들에 따른 DCDC 컨버터 회로는 1차 액티브 클램핑 회로(720), 변압기(730), 및 2차 공진 컨버터 회로(740)를 포함할 수 있다. 1차 액티브 클램핑 회로(720) 및 2차 공진 컨버터 회로(740)는 변압기(730)를 통해, 서로 절연될 수 있다.
일 실시예에 따라, 1차 액티브 클램핑 회로(720)는 입력(710)을 수신할 수 있다. 입력(710)은 PWM 제어기(예: PWM 제어기(430))로부터 제공된 PWM 제어 신호를 포함할 수 있다. 입력(710)은 1차 액티브 클램핑 회로(720)의 제1 제어 FET(혹은 메인 FET)와 클램프 FET 각각을 구동시키기 위한 게이트 신호를 포함할 수 있다. 입력(710)의 펄스에 따라, 제1 제어 FET(혹은 메인 FET)와 클램프 FET가 구동될 수 있다. 1차 액티브 클램핑 회로(720)는, 입력(710) 및 기준 전압에 기반하여 생성되는 전압을 변압기(730)의 2차 단으로 전달할 수 있다. 1차 액티브 클램핑 회로(720)는 상기 제1 제어 FET를 포함할 수 있다. 제1 제어 FET가 온(on) 되면, 변압기(730)를 통해, 전압이 2차 공진 컨버터 회로(740)로 제공될 수 있다. 1차 액티브 클램핑 회로(720)는 제1 공진 캐패시터를 포함할 수 있다. 1차 액티브 클램핑 회로(720)의 상기 제1 공진 캐패시터를 통해, 제1 제어 FET의 소스 드레인 전압(Vds)은 0 전압에서도 동작할 수 있다. 0 전압에서의 동작으로 인해, 스위칭 손실이 감소할 수 있다.
일 실시예에 따라, 2차 공진 컨버터 회로(740)는 출력(760)을 제공할 수 있다. 출력(760)은 전력 증폭기(예: PA(320))에 공급될 드레인 전압을 포함할 수 있다. 2차 공진 컨버터 회로(740)는 제2 제어 FET를 포함할 수 있다. 2차 공진 컨버터 회로(740)는 상기 제2 제어 FET를 위한 턴 온 지연 회로를 포함할 수 있다. 2차 공진 컨버터 회로(740)는 공진 회로를 포함할 수 있다. 2차 공진 컨버터 회로(740)는 변압기(730)에 의한 누설(leakage) 인덕터와의 공진을 위하여, 제2 공진 캐패시터를 포함할 수 있다. 일 실시예에 따라, 2차 공진 컨버터 회로(740)는 제1 제어 FET의 소스 드레인 전압(Vds)의 스파이크를 억제하고, 변압기(730)의 역전류를 출력에 회생(regenerating)시키기 위한 다이오드(이하, 회생 다이오드)를 포함할 수 있다. 여기서, 회생이란, 변압기(730)에서 2차 측(예: 2차 공진 컨버터 회로(740))으로 제공되는 전류가 끊길 때의 남는 에너지를 회로에서 소비하지 않고, 출력(예: 2차 공진 컨버터 회로(740)) 혹은 입력(1차 액티브 클램핑 회로(720)) 쪽으로 재생시키는 기술을 의미한다.
상기 제2 제어 FET의 턴 온 지연 회로와 상기 제2 공진 캐패시터에 의한 공진 회로를 통해, 상기 제2 제어 FET의 스위칭 손실이 감소할 수 있다. 또한, PA(320)의 드레인 전압에 빠르게 응답하기 위해 FET를 빠르게 스위칭 시, 상기 회생 다이오드 및 제2 공진 캐패시터로 인해, 스위칭 주파수에 비례하는 스위칭 손실이 감소할 수 있다. 감소된 스위칭 손실로 인해, DCDC 컨버터의 효율이 높아지고 FET의 발열량이 감소할 수 있다.
도 7b를 참고하면, 1차 액티브 클램핑 회로(720), 변압기(730), 및 2차 공진 컨버터 회로(740)를 포함하는 DCDC 컨버터의 상세 회로도의 예가 서술된다.
도 7b를 참고하면, 변압기(730)를 기준으로 1차 단은, 기준 전압(예: 48V) 제공부와 1차 액티브 클램핑 회로(720)가 배치될 수 있다. 1차 액티브 클램핑 회로(720)에 도 6에서 서술된 게이트(예: 제1 게이트(610a))를 통해, PWM 제어 신호가 인가될 수 있다. 도 7b에서는, 설명의 편의를 위하여, 제1 채널 DCDC 컨버터(411)를 위한 구성요소들(예: 제1 PWM 제어 신호(501), 제1 게이트(610a), 및 제1 게이트_SR(620a))이 예로 서술되나, 도 7b에서의 설명들은 다른 채널 DCDC 컨버터들(예: 제2 채널 DCDC 컨버터(412), 제3 채널 DCDC 컨버터(413), 제4 채널 DCDC 컨버터(414))에게 적용될 수 있다.
제1 게이트(610a)의 출력은 1차 액티브 클램핑 회로(720)에 입력될 수 있다. 포워드 컨버터는 스위칭 동작시, 변압기(730)의 누설인덕턴스(leakage inductance) 또는 자화인덕턴스(magnetizing inductance)에 저장된 에너지에 의해 스위치의 양단에 전압 스파이크(voltage spike)가 발생하여 전력 손실은 물론 상기 스위치에 과도한 전압 스트레스(voltage stress)가 가해지게 된다. 상기 전압 스트레스를 억제하기 위하여 누설인덕턴스 또는 자화인덕턴스에 저장된 에너지의 방전 경로를 형성하기 위해 1차 액티브 클램핑 회로(720)가 이용될 수 있다. 1차 액티브 클램핑 회로(720)는 제1 제어 FET(Main FET)의 차단시, 클램프 FET를 구동하여 누설인덕턴스 또는 자화인덕턴스에 저장된 에너지로 인한 스위칭 소자의 망실을 방지하고 에너지를 재활용함으로써 전력 변환 효율의 높일 수 있다. 또한, 1차 액티브 클램핑 회로(720)를 통해, 제1 제어 FET 및 클램프 FET의 영전압 스위칭(zero-voltage switching, ZVS)이 가능해지므로, 스위칭 손실이 적어져 효율이 증가되고 스위칭 발열이 감소할 수 있다.
제1 게이트(610a)의 출력은 2차 공진 컨버터 회로(740)에 입력될 수 있다. 일 실시예에 따라, 2차 공진 컨버터 회로(740)는 제2 제어 FET(MOS_Ctrl)를 위한 지연 회로를 포함할 수 있다. 일 실시예에 따라, 2차 공진 컨버터 회로(740)는 공진 회로를 포함할 수 있다. 상기 공진 회로는 변압기(730)의 2차 인덕터(731)에 의한 누설 인덕턴스와 공진을 형성하기 위한, 공진 캐패시터(743)를 포함할 수 있다. 상기 제2 제어 FET를 위한 지연 회로와 상기 제2 공진 캐패시터(743)에 의한 공진 회로를 통해, 상기 제2 제어 FET의 스위칭 손실이 감소할 수 있다. 일 실시예에 따라, 2차 공진 컨버터 회로(740)는 변압기(730)로부터 출력 단(V_out)으로 제공되는 회생 전류를 위한 회생 다이오드(741)를 포함할 수 있다. 회생 다이오드(741)는, 제2 제어 FET의 오프 시, 발생하는 스파이크 전압(Vds)을 클램프하고, 변압기(730)의 역전류를 출력에 회생시킬 수 있다. 또한, 제1 게이트_SR(620a)의 출력은 동기 정류기(synchronous rectifier)(MOS_SR)에 인가될 수 있다. 동기 정류기를 통해, 제2 제어 FET(MOS_Ctrl)의 전압 강하를 통해 효율이 향상될 수 있다. 일 실시예에 따라, 2차 공진 컨버터 회로(740)의 출력 단의 전압(V_out)은, PA(320)의 드레인 전압(PA_Drain)으로 제공될 수 있다.
도 7a 내지 도 7b에서는 하나의 DCDC 컨버터 회로가 서술되었으나, 도 4에 도시된 바와 같이, 제1 채널 DCDC 컨버터(411), 제2 채널 DCDC 컨버터(412), 제3 채널 DCDC 컨버터(413), 및 제4 채널 DCDC 컨버터(414)들이 병렬로 연결될 수 있다. 기준 전압(즉, 증폭기의 드레인 전압)을 추종하도록, PWM 제어기(430)의 PWM 제어 신호들(예: 도 6의 제1 게이트(610a)의 출력, 제2 게이트(610b)의 출력, 제3 게이트(610c)의 출력, 제4 게이트(610d)의 출력)에 의해, 각 채널의 DCDC 컨버터는 위상을 90도씩 인터리빙되면서 동작할 수 있다. 상기 기준 전압을 빠르게 추종하기 위해, 각 채널의 DCDC 컨버터는 고속의 스위칭을 통해 빠른 응답 성능을 제공할 수 있다. 90도 마다 PWM이 변경됨으로써, 출력 전압의 리플이 감소하고, 제어의 응답 속도가 빨라질 수 있다.
실시예들에 따른, PWM 제어기(430)는 복수의 DCDC 컨버터들(예: 제1 채널 DCDC 컨버터(411), 제2 채널 DCDC 컨버터(412), 제3 채널 DCDC 컨버터(413), 및 제4 채널 DCDC 컨버터(414))을 제어할 수 있다. PWM 제어기(430)의 출력들인 PWM 제어 신호들(예: 도 6의 제1 게이트(610a)의 출력, 제2 게이트(610b)의 출력, 제3 게이트(610c)의 출력, 제4 게이트(610d)의 출력) 각각은, 해당 DCDC 컨버터의 제어용 FET를 구동시키도록 이용될 수 있다.
빠른 위상 변환 및 회생(regenerating)을 통해, PA(320)의 드레인 전압(PA_Drain)의 단계마다 적절한 명령이 제공될 수 있다. 즉, 실시예들에 따른 전원 공급 장치는 PA(320)에 고속으로 모든 스텝들의 드레인 전압을 공급할 수 있다. 입력 전류가 작아질 수 있다. 사인파를 통해, 라인 필터의 크기가 감소할 수 있다. 2차 단 회로(예: 2차 공진 컨버터 회로(740))도 공진 회로를 포함하기 때문에, 출력 단의 리플 필터인 LC 필터의 크기가 감소할 수 있다. 또한, 복수의 DCDC 컨버터들이 병렬로 배치되므로, 각 채널 DCDC 컨버터에 제공되는 전류가 병렬로 공급되고, IR 손실이 크게 감소한다. 이로 인해, 부품 크기가 작아지므로, 전원 공급 장치가 PA(320)에 인접하게 배치될 수 있고, 효율이 증가할 수 있다.
도 8은 하나 이상의 실시예들에 따른 다중 병렬 공진형 컨버터의 응답 속도의 예를 도시한다.
도 8을 참고하면, 그래프(801)는 시간에 따른 전원 공급 장치(예: 1 전원 공급 회로(330-a), 제2 전원 공급 회로(330-b), 제3 전원 공급 회로(330-c), 및 제4 전원 공급 회로(330-d), 또는 제5 전원 공급 장치(350))의 출력 전압을 나타낸다. 그래프(801)의 가로축은 시간(단위: 초(second))을 나타내고, 그래프(803)의 세로축은 전압(단위: V(volt))을 나타낸다. 그래프(803)는 시간에 따른 기준 전압을 나타낸다. 그래프(803)의 가로축은 시간(단위: 초)을 나타내고, 그래프(803)의 세로축은 전압(단위: V)을 나타낸다.
일 실시예에 따라 기준 전압이 변경될 수 있다. 예를 들어, 상기 기준 전압은 약 36V에서 약 48V로 변경될 수 있다. 상기 기준 전압이 변경되는 것에 기반하여, 상기 전원 공급 장치의 출력 전압이 변경될 수 있다. 상기 전원 공급 장치의 출력이 약 36V에서 약 48V로 변경될 수 있다. 상기 전원 공급 장치의 출력이 약 36V에서 약 48V로 변경되는 시간, 즉, 상기 기준 전압의 이전 값으로부터 현재 값까지 도달하는 시간은 추종 시간(810)으로 지칭될 수 있다. 추종 시간이 짧을수록, 추종 속도가 빠른 것을 의미할 수 있다. 예를 들어, 추종 시간(810)은 약 200ns(nanoseconds)일 수 있다. 실시예들에 따른 다중 병렬 공진형 컨버터를 포함하는 전원 공급 장치의 추종 시간(810)은, 멀티-스텝 추적 방법과 같은 기존 방식의 추종 시간인 약 100us(microseconds)보다 짧을 수 있다. 즉, 실시예들에 따른 다중 병렬 공진형 컨버터를 포함하는 전원 공급 장치의 추종 속도는, 상기 멀티-스텝 추적 방법과 같은 기존 방식의 추종 속도보다 빠를 수 있다. 전력 증폭기(예: PA(320))가 요구하는 RF 심볼에 대해, 모든 단계 별 드레인 전압이 공급될 수 있다.
도 9a, 도 9b, 및 도 9c는 하나 이상의 실시예들에 따른 다중 병렬 공진형 컨버터의 성능을 설명하기 위한 도면이다.
도 9a를 참고하면, 그래프(901)는 단일 채널 컨버터의 입력 전류를 나타내고, 그래프(903)는 다중 병렬 공진형 컨버터의 입력 전류를 나타낸다. 그래프(901)의 가로축은 시간을 나타내고, 세로축은 전류(단위: A(ampere))를 나타낸다. 그래프(903)의 가로축은 시간을 나타내고, 세로축은 전류(단위: A)를 나타낸다. 상기 단일 채널 컨버터의 입력 전류는 약 +25mA(milliampere)부터 -25mA 범위의 스윙 구간을 갖는다. 다시 말해, 상기 단일 채널 컨버터의 입력 전류 리플은 약 50mA이다. 상기 다중 병렬 공진형 컨버터의 입력 전류는 약 +4mA부터 -4mA 범위의 스윙 구간을 가질 수 있다. 다시 말해, 상기 다중 병렬 공진형 컨버터의 입력 전류 리플은 약 8mA이다. 그래프(901) 및 그래프(903)를 통해, 다중 병렬 공진형 컨버터를 이용한 입력 전류의 리플이 감소함이 식별될 수 있다. 또한, 입력 전류의 스윙 폭을 싱글 채널 대비, 약 1/6 수준으로 낮추기 때문에, EMC(Electromagnetic compatibility) 필터의 사이즈 또한 상대적으로 작게 설계되고 노이즈가 저감될 수 있다.
도 9b를 참고하면, 그래프(931)는 단일 채널 컨버터의 소스 드레인 전압을 나타내고, 그래프(933)는 다중 병렬 공진형 컨버터의 소스 드레인 전압(다시 말해, 1차 액티브 클램핑 회로의 FET의 Vds)을 나타낸다. 그래프(931)의 가로축은 시간을 나타내고, 세로축은 전압(단위: V))를 나타낸다. 그래프(933)의 가로축은 시간을 나타내고, 세로축은 전류(단위: A)를 나타낸다. 상기 단일 채널 컨버터의 소스 드레인 전압은 약 150V의 크기를 갖는다. 상기 다중 병렬 공진형 컨버터의 소스 드레인 전압은 약 85V의 크기를 갖는다. 상기 다중 병렬 공진형 컨버터를 통해, 1차 액티브 클램핑 회로의 메인 FET에 요구되는 Vds가 감소하므로, 더 낮은 전위차를 제공하는 트랜지스터(예: 100V FET)가 사용될 수 있다.
도 9c를 참고하면, 그래프(961)는 단일 채널 컨버터의 출력 전압을 나타내고, 그래프(963)는 다중 병렬 공진형 컨버터의 출력 전압(다시 말해, 2차 공진 컨버터 회로(740)를 나타낸다. 그래프(961)의 가로축은 시간을 나타내고, 세로축은 전압(단위: V))를 나타낸다. 그래프(963)의 가로축은 시간을 나타내고, 세로축은 전류(단위: A)를 나타낸다. 상기 단일 채널 컨버터의 출력 전압은 약 25mV의 리플 크기를 갖는다. 상기 다중 병렬 공진형 컨버터의 출력 전압은 약 10mV의 리플 크기를 갖는다. 그래프(961) 및 그래프(963)를 통해, 다중 병렬 공진형 컨버터를 이용한 출력 전압의 리플이 감소함이 식별될 수 있다.
전력 증폭기에 의해 요구되는 실시간 RF 심볼에 대해, 500ns 이하(예: 200ns 이하)의 고속으로 모든 스텝의 드레인 전압이 공급될 수 있다. 각 2차측 출력 단도 공진형인 컨버터를 사용하므로 출력 단의 리플 필터인 LC 필터의 크기가 감소할 수 있다. 4개의 DCDC 컨버터들이 병렬로 배치되기 때문에, 각 전류가 병렬로 공급되므로, IR 손실(전류 제곱에 비례한 손실)이 크게 감소한다. 뿐만 아니라, 전원 공급 장치의 부품의 크기가 소형화될 수 있으므로, 전력 증폭기의 전원의 배치가 가능하여 PI(Power integration) 설계 측면에서 매우 유리하다. 본 개시의 실시예들에 따른 전원 공급 장치는, 병렬로 배치되는 복수의 DCDC 컨버터들을 인터리빙함으로써, 전원 공급 장치의 공간적 제약을 줄이고, EMI를 저감시킬 수 있다.
본 개시에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시예들에 있어서, 전원 공급 회로는, 복수의 DCDC(direct current direct current) 컨버터 회로들; 및 상기 복수의 DCDC 컨버터 회로들과 작동적으로(operatively) 연결되는 PWM(pulse width modulation) 제어기(controller)를 포함할 수 있다. 상기 PWM 제어기는, 전력 증폭기(power amplifier, PA)의 현재 전압을 획득하도록 구성될 수 있다. 상기 PWM 제어기는, 상기 PA를 위한 기준 전압을 획득하도록 구성될 수 있다. 상기 PWM 제어기는 상기 현재 전압 및 상기 기준 전압의 차이에 기반하여, 상기 복수의 DCDC 컨버터 회로들을 위한 PWM 제어 신호들을 생성하도록 구성될 수 있다. 상기 PWM 제어기는, 상기 PWM 제어 신호들을 상기 복수의 DCDC 컨버터 회로들에게 제공하도록 구성될 수 있다. 상기 복수의 DCDC 컨버터 회로들의 각 DCDC 컨버터 회로는, 변압기(transformer), 상기 변압기의 1차 단(primary end)에 연결되는 1차 액티브 클램핑(active clamping) 회로, 및 상기 변압기의 2차 단(secondary end)에 연결되는 2차 공진 컨버터 회로를 포함할 수 있다. 상기 2차 공진 컨버터 회로는, 상기 변압기의 상기 2차 단으로부터 상기 2차 공진 컨버터 회로의 출력 단으로의 회생(regeneration) 전류를 제공하도록 구성되는 다이오드(diode)를 포함할 수 있다.
일 실시예에 따라, 상기 2차 공진 컨버터 회로는 상기 변압기의 상기 2차 단의 인덕터에 의한 누설 인덕턴스와의 공진을 위한 공진 회로를 포함할 수 있다. 상기 공진 회로는 공진 캐패시터(resonance capacitor)를 포함할 수 있다.
일 실시예에 따라, 상기 2차 공진 컨버터 회로는 제2 FET(Field Effect Transistor) 및 상기 제2 FET의 턴-온을 지연하도록 구성되는 지연 회로를 포함할 수 있다.
일 실시예에 따라, 상기 2차 공진 컨버터 회로는 회로 및 상기 공진 캐패시터 사이의 동기 정류기(synchronous rectifier)를 포함할 수 있다.
일 실시예에 따라, 상기 다이오드는, 상기 제2 FET가 오프되는 경우, 발생하는 스파이크 전압을 클램프하도록 구성될 수 있다. 상기 다이오드는, 상기 변압기의 상기 2차 단에서 상기 2차 공진 컨버터 회로의 상기 출력 단으로 발생하는 상기 회생 전류를 통과시키도록 구성될 수 있다.
일 실시예에 따라, 상기 동기 정류기는 SR(synchronous rectifier) 제어 신호에 기반하여 동작하도록 구성되는 트랜지스터(transistor)를 포함할 수 있다. 상기 SR 제어 신호는, DCDC 컨버터 회로를 위한 PWM 제어 신호에 기반하여 생성될 수 있다. 상기 DCDC 컨버터는 상기 동기 정류기를 포함할 수 있다.
일 실시예에 따라, 상기 1차 액티브 클램핑 회로는, 영전압 스위칭(zero-voltage switching, ZVS)을 위한, 제1 FET(Field Effect Transistor) 및 클램프 FET(Field Effect Transistor)를 포함할 수 있다. 상기 제1 FET는 PWM 제어 신호에 기반하여 동작하도록 구성될 수 있다. 상기 클램프 FET는 상기 PWM 제어 신호의 역 신호에 기반하여 동작하도록 구성될 수 있다.
일 실시예에 따라, 한 주기 내에서, 상기 PWM 제어 신호들 중에서 하나의 제어 신호가 활성화될 수 있다. 상기 복수의 DCDC 컨버터 회로들 중에서, 상기 하나의 제어 신호에 대응하는 DCDC 컨버터 회로의 출력은 상기 전력 증폭기에, 드레인 전압으로서 제공될 수 있다.
일 실시예에 따라, 상기 복수의 DCDC 컨버터 회로들은 상기 PWM 제어기에 병렬로 연결될 수 있다. 상기 PWM 제어 신호들의 듀티 사이클들(duty cycles)은 동일할 수 있다. 상기 듀티 사이클의 크기는, 상기 복수의 DCDC 컨버터 회로들의 개수와 관련될 수 있다.
일 실시예에 따라, 상기 PWM 제어 신호들은 서로 다른 위상들을 가질 수 있다. 한 주기 내에서 상기 PWM 제어 신호들의 위상들이 순차적으로 정렬되는 때, 인접한 두 PWM 제어 신호들의 위상 차이는, 상기 복수의 DCDC 컨버터 회로들의 개수와 관련될 수 있다.
실시예들에 있어서, 전자 장치는, DPD(digital predistortion) 회로를 포함하는 FPGA(field Programmable Gate Array), 전력 증폭기(power amplifier, PA), 복수의 DCDC(direct current direct current) 컨버터 회로들, 및 상기 FPGA, 상기 전력 증폭기, 및 상기 복수의 DCDC 컨버터 회로들과 작동적으로(operatively) 연결되는, PWM(pulse width modulation) 제어기(controller)를 포함할 수 있다. 상기 PWM 제어기는, 상기 전력 증폭기의 현재 전압을 획득하도록 구성될 수 있다. 상기 PWM 제어기는, 상기 DPD 회로로부터 상기 전력 증폭기를 위한 기준 전압을 획득하도록 구성될 수 있다. 상기 PWM 제어기는, 상기 현재 전압 및 상기 기준 전압의 차이에 기반하여, 상기 복수의 DCDC 컨버터 회로들을 위한 PWM 제어 신호들을 생성하도록 구성될 수 있다. 상기 PWM 제어기는, 상기 PWM 제어 신호들을 상기 복수의 DCDC 컨버터 회로들에게 제공하도록 구성될 수 있다. 상기 복수의 DCDC 컨버터 회로들의 각 DCDC 컨버터 회로는, 변압기(transformer), 상기 변압기의 1차 단(primary end)에 연결되는 1차 액티브 클램핑(active clamping) 회로, 및 상기 변압기의 2차 단(secondary end)에 연결되는 2차 공진 컨버터 회로를 포함할 수 있다. 상기 2차 공진 컨버터 회로는, 상기 변압기의 상기 2차 단으로부터 상기 2차 공진 컨버터 회로의 출력 단으로의 회생(regeneration) 전류를 제공하도록 구성되는 다이오드(diode)를 포함할 수 있다.
일 실시예에 따라, 상기 2차 공진 컨버터 회로는 상기 변압기의 상기 2차 단의 인덕터에 의한 누설 인덕턴스와의 공진을 위한 공진 회로를 포함할 수 있다. 상기 공진 회로는 공진 캐패시터(resonance capacitor)를 포함할 수 있다.
일 실시예에 따라, 상기 2차 공진 컨버터 회로는 제2 FET(Field Effect Transistor) 및 상기 제2 FET의 턴-온을 지연하도록 구성되는 지연 회로를 포함할 수 있다.
일 실시예에 따라, 상기 2차 공진 컨버터 회로는 동기 정류기(synchronous rectifier)를 포함할 수 있다. 상기 동기 정류기는, 상기 지연 회로 및 상기 공진 캐패시터 사이에 배치될 수 있다.
일 실시예에 따라, 상기 다이오드는, 상기 제2 FET가 오프되는 경우, 발생하는 스파이크 전압을 클램프하도록 구성될 수 있다. 상기 다이오드는, 상기 변압기의 상기 2차 단에서 상기 2차 공진 컨버터 회로의 상기 출력 단으로 발생하는 상기 회생 전류를 통과시키도록 구성될 수 있다.
일 실시예에 따라, 상기 동기 정류기는 SR(synchronous rectifier) 제어 신호에 따라 동작하는 트랜지스터(transistor)를 포함할 수 있다. 상기 SR 제어 신호는, 상기 동기 정류기를 포함하는 DCDC 컨버터 회로를 위한 PWM 제어 신호에 기반하여 생성될 수 있다.
일 실시예에 따라, 상기 1차 액티브 클램핑 회로는, 영전압 스위칭(zero-voltage switching, ZVS)을 위한, 제1 FET(Field Effect Transistor) 및 클램프 FET(Field Effect Transistor)를 포함할 수 있다. 상기 제1 FET는 PWM 제어 신호에 따라 동작할 수 있다. 상기 클램프 FET에 상기 PWM 제어 신호의 역 신호에 따라 동작할 수 있다.
일 실시예에 따라, 한 주기 내에서, 상기 PWM 제어 신호들 중에서 하나의 제어 신호가 활성화될 수 있다. 상기 복수의 DCDC 컨버터 회로들 중에서, 상기 하나의 제어 신호에 대응하는 DCDC 컨버터 회로의 출력은 상기 PA에, 드레인 전압으로서 제공될 수 있다.
일 실시예에 따라, 상기 복수의 DCDC 컨버터 회로들은 상기 PWM 제어기에 병렬로 연결될 수 있다. 상기 PWM 제어 신호들은, 동일한 듀티 사이클(duty cycle)을 가질 수 있다. 상기 듀티 사이클의 크기는, 상기 복수의 DCDC 컨버터 회로들의 개수와 관련될 수 있다.
일 실시예에 따라, 상기 PWM 제어 신호들은 서로 다른 위상들을 가질 수 있다. 한 주기 내에서 상기 PWM 제어 신호들의 위상들이 순차적으로 정렬되는 때, 인접한 두 PWM 제어 신호들의 위상 차이는, 상기 복수의 DCDC 컨버터 회로들의 개수와 관련될 수 있다.
본 개시의 청구항 또는 명세서에 기재된 실시예들에 따른 방법들은 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 조합의 형태로 구현될(implemented) 수 있다.
소프트웨어로 구현하는 경우, 하나 이상의 프로그램(소프트웨어 모듈)을 저장하는 컴퓨터 판독 가능 저장 매체가 제공될 수 있다. 컴퓨터 판독 가능 저장 매체에 저장되는 하나 이상의 프로그램은, 전자 장치(device) 내의 하나 이상의 프로세서에 의해 실행 가능하도록 구성된다(configured for execution). 하나 이상의 프로그램은, 전자 장치로 하여금 본 개시의 청구항 또는 명세서에 기재된 실시예들에 따른 방법들을 실행하게 하는 명령어(instructions)를 포함한다.
이러한 프로그램(소프트웨어 모듈, 소프트웨어)은 랜덤 액세스 메모리 (random access memory), 플래시(flash) 메모리를 포함하는 불휘발성(non-volatile) 메모리, 롬(read only memory, ROM), 전기적 삭제가능 프로그램가능 롬(electrically erasable programmable read only memory, EEPROM), 자기 디스크 저장 장치(magnetic disc storage device), 컴팩트 디스크 롬(compact disc-ROM, CD-ROM), 디지털 다목적 디스크(digital versatile discs, DVDs) 또는 다른 형태의 광학 저장 장치, 마그네틱 카세트(magnetic cassette)에 저장될 수 있다. 또는, 이들의 일부 또는 전부의 조합으로 구성된 메모리에 저장될 수 있다. 또한, 각각의 구성 메모리는 다수 개 포함될 수도 있다.
또한, 프로그램은 인터넷(Internet), 인트라넷(Intranet), LAN(local area network), WAN(wide area network), 또는 SAN(storage area network)과 같은 통신 네트워크, 또는 이들의 조합으로 구성된 통신 네트워크를 통하여 접근(access)할 수 있는 부착 가능한(attachable) 저장 장치(storage device)에 저장될 수 있다. 이러한 저장 장치는 외부 포트를 통하여 본 개시의 실시예를 수행하는 장치에 접속할 수 있다. 또한, 통신 네트워크상의 별도의 저장장치가 본 개시의 실시예를 수행하는 장치에 접속할 수도 있다.
상술한 본 개시의 구체적인 실시예들에서, 개시에 포함되는 구성 요소는 제시된 구체적인 실시예에 따라 단수 또는 복수로 표현되었다. 그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 본 개시가 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 본 개시의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 개시의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.

Claims (15)

  1. 전원 공급 회로에 있어서,
    복수의 DCDC(direct current direct current) 컨버터 회로들; 및
    상기 복수의 DCDC 컨버터 회로들과 작동적으로(operatively) 연결되는 PWM(pulse width modulation) 제어기(controller)를 포함하고,
    상기 PWM 제어기는,
    전력 증폭기(power amplifier)의 현재 전압을 획득하고,
    상기 전력 증폭기를 위한 기준 전압을 획득하고,
    상기 현재 전압 및 상기 기준 전압의 차이에 기반하여, 상기 복수의 DCDC 컨버터 회로들을 위한 PWM 제어 신호들을 생성하고,
    상기 PWM 제어 신호들을 상기 복수의 DCDC 컨버터 회로들에게 제공하도록 구성되고,
    상기 복수의 DCDC 컨버터 회로들의 각 DCDC 컨버터 회로는, 변압기(transformer), 상기 변압기의 1차 단(primary end)에 연결되는 1차 액티브 클램핑(active clamping) 회로, 및 상기 변압기의 2차 단(secondary end)에 연결되는 2차 공진 컨버터 회로를 포함하고,
    상기 2차 공진 컨버터 회로는, 상기 변압기의 상기 2차 단으로부터 상기 2차 공진 컨버터 회로의 출력 단으로의 회생(regeneration) 전류를 제공하도록 구성되는 다이오드(diode)를 포함하는,
    전원 공급 회로.
  2. 청구항 1에 있어서,
    상기 2차 공진 컨버터 회로는 상기 변압기의 상기 2차 단의 인덕터에 의한 누설 인덕턴스와의 공진을 위한 공진 회로를 포함하고,
    상기 공진 회로는 공진 캐패시터(resonance capacitor)를 포함하는,
    전원 공급 회로.
  3. 청구항 2에 있어서,
    상기 2차 공진 컨버터 회로는 제2 FET(Field Effect Transistor) 및 상기 제2 FET의 턴-온을 지연하도록 구성되는 지연 회로를 포함하는,
    전원 공급 회로.
  4. 청구항 3에 있어서,
    상기 2차 공진 컨버터 회로는 상기 지연 회로 및 상기 공진 캐패시터 사이의 동기 정류기(synchronous rectifier)를 더 포함하는,
    전원 공급 회로.
  5. 청구항 4에 있어서,
    상기 다이오드는, 상기 제2 FET가 오프되는 경우, 발생하는 스파이크 전압을 클램프하도록 구성되고,
    상기 다이오드는, 상기 변압기의 상기 2차 단에서 상기 2차 공진 컨버터 회로의 상기 출력 단으로 발생하는 상기 회생 전류를 통과시키도록 추가적으로 구성되는,
    전원 공급 회로.
  6. 청구항 5에 있어서,
    상기 동기 정류기는 SR(synchronous rectifier) 제어 신호에 기반하여 동작하도록 구성되는 트랜지스터(transistor)를 더 포함하고,
    상기 SR 제어 신호는, DCDC 컨버터 회로를 위한 PWM 제어 신호에 기반하여 생성되고,
    상기 DCDC 컨버터는 상기 동기 정류기를 포함하는,
    전원 공급 회로.
  7. 청구항 1에 있어서,
    상기 1차 액티브 클램핑 회로는, 영전압 스위칭(zero-voltage switching, ZVS)을 위한, 제1 FET(Field Effect Transistor) 및 클램프 FET(Field Effect Transistor)를 포함하고,
    상기 제1 FET는 PWM 제어 신호에 기반하여 동작하도록 구성되고,
    상기 클램프 FET는 상기 PWM 제어 신호의 역 신호에 기반하여 동작하도록 구성되는,
    전원 공급 회로.
  8. 청구항 1에 있어서,
    한 주기 내에서, 상기 PWM 제어 신호들 중에서 하나의 제어 신호가 활성화되고,
    상기 복수의 DCDC 컨버터 회로들 중에서, 상기 하나의 제어 신호에 대응하는 DCDC 컨버터 회로의 출력은 상기 전력 증폭기에, 드레인 전압으로서 제공되는,
    전원 공급 회로.
  9. 청구항 1에 있어서,
    상기 복수의 DCDC 컨버터 회로들은 상기 PWM 제어기에 병렬로 연결되고,
    상기 PWM 제어 신호들의 듀티 사이클들(duty cycles)은 동일하고,
    상기 듀티 사이클의 크기는, 상기 복수의 DCDC 컨버터 회로들의 개수와 관련되는,
    전원 공급 회로.
  10. 청구항 9에 있어서,
    상기 PWM 제어 신호들은 서로 다른 위상들을 갖고,
    한 주기 내에서 상기 PWM 제어 신호들의 위상들이 순차적으로 정렬되는 때, 인접한 두 PWM 제어 신호들의 위상 차이는, 상기 복수의 DCDC 컨버터 회로들의 개수와 관련되는,
    전원 공급 회로.
  11. 전자 장치에 있어서,
    DPD(digital predistortion) 회로를 포함하는 FPGA(field Programmable Gate Array);
    전력 증폭기(power amplifier, PA);
    복수의 DCDC(direct current direct current) 컨버터 회로들; 및
    상기 FPGA, 상기 전력 증폭기, 및 상기 복수의 DCDC 컨버터 회로들과 작동적으로(operatively) 연결되는, PWM(pulse width modulation) 제어기(controller)를 포함하고,
    상기 PWM 제어기는,
    상기 전력 증폭기의 현재 전압을 획득하고,
    상기 DPD 회로로부터 상기 전력 증폭기를 위한 기준 전압을 획득하고,
    상기 현재 전압 및 상기 기준 전압의 차이에 기반하여, 상기 복수의 DCDC 컨버터 회로들을 위한 PWM 제어 신호들을 생성하고,
    상기 PWM 제어 신호들을 상기 복수의 DCDC 컨버터 회로들에게 제공하도록 구성되고,
    상기 복수의 DCDC 컨버터 회로들의 각 DCDC 컨버터 회로는, 변압기(transformer), 상기 변압기의 1차 단(primary end)에 연결되는 1차 액티브 클램핑(active clamping) 회로, 및 상기 변압기의 2차 단(secondary end)에 연결되는 2차 공진 컨버터 회로를 포함하고,
    상기 2차 공진 컨버터 회로는, 상기 변압기의 상기 2차 단으로부터 상기 2차 공진 컨버터 회로의 출력 단으로의 회생(regeneration) 전류를 제공하도록 구성되는 다이오드(diode)를 포함하는,
    전자 장치.
  12. 청구항 11에 있어서,
    상기 2차 공진 컨버터 회로는 상기 변압기의 상기 2차 단의 인덕터에 의한 누설 인덕턴스와의 공진을 위한 공진 회로를 포함하고,
    상기 공진 회로는 공진 캐패시터(resonance capacitor)를 포함하는,
    전자 장치.
  13. 청구항 12에 있어서,
    상기 2차 공진 컨버터 회로는 제2 FET(Field Effect Transistor) 및 상기 제2 FET의 턴-온을 지연하도록 구성되는 지연 회로를 포함하고,
    전자 장치.
  14. 청구항 13에 있어서,
    상기 2차 공진 컨버터 회로는 상기 지연 회로 및 상기 공진 캐패시터 사이의 동기 정류기(synchronous rectifier)를 더 포함하는,
    전자 장치.
  15. 청구항 14에 있어서,
    상기 다이오드는, 상기 제2 FET가 오프되는 경우, 발생하는 스파이크 전압을 클램프하도록 구성되고,
    상기 다이오드는, 상기 변압기의 상기 2차 단에서 상기 2차 공진 컨버터 회로의 상기 출력 단으로 발생하는 상기 회생 전류를 통과시키도록 추가적으로 구성되는,
    전자 장치.
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