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JP2015032634A - 電子デバイス - Google Patents

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JP2015032634A
JP2015032634A JP2013159763A JP2013159763A JP2015032634A JP 2015032634 A JP2015032634 A JP 2015032634A JP 2013159763 A JP2013159763 A JP 2013159763A JP 2013159763 A JP2013159763 A JP 2013159763A JP 2015032634 A JP2015032634 A JP 2015032634A
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治 川内
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治 川内
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Taiyo Yuden Co Ltd
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Abstract

【課題】信頼性を向上させることが可能な電子デバイスを提供すること。【解決手段】本発明は、配線基板１０と、配線基板１０の上面にバンプ１４によってフリップチップ実装され、配線基板１０の上面との間にバンプ１４が露出する空隙２８を有し、配線基板１０よりも熱膨張係数の大きい圧電基板１６を有するＳＡＷデバイスチップ１２ａを含む複数のデバイスチップ１２と、複数のデバイスチップ１２に接合された、熱膨張係数の大きい圧電基板１６以下の熱膨張係数を有する接合基板３０と、接合基板３０を覆って設けられた、複数のデバイスチップ１２を封止する封止部３２と、を備える電子デバイスである。【選択図】図３

Description

本発明は、電子デバイスに関し、例えば、配線基板上に複数のデバイスチップがフリップチップ実装された電子デバイスに関する。
近年、電子デバイスには小型化、低コスト化が要求されている。このような要求に対して、配線基板上に複数のデバイスチップをバンプによってフリップチップ実装し、複数のデバイスチップを封止する技術が開発されている（例えば、特許文献１、２参照）。
特開２００３−３４７４８３号公報 特表２００６−５１３５６４号公報
複数のデバイスチップを、例えば樹脂を用いて封止した場合、気密性及び放熱性が劣り、信頼性が損なわれる。または、複数のデバイスチップと配線基板との間にバンプが露出する空隙を有する場合、配線基板、デバイスチップ、及び封止部それぞれの熱膨張係数が相違するため、各々のデバイスチップに係るバンプに応力が生じて信頼性が損なわれる。
本発明は、上記課題に鑑みなされたものであり、信頼性を向上させることが可能な電子デバイスを提供することを目的とする。
本発明は、配線基板と、前記配線基板の上面にバンプによってフリップチップ実装され、前記配線基板の上面との間に前記バンプが露出する空隙を有し、前記配線基板よりも熱膨張係数の大きい基板を有するデバイスチップを含む複数のデバイスチップと、前記複数のデバイスチップに接合された、前記熱膨張係数の大きい基板以下の熱膨張係数を有する接合基板と、前記接合基板を覆って設けられた、前記複数のデバイスチップを封止する封止部と、を備えることを特徴とする電子デバイスである。本発明によれば、信頼性を向上させることができる。
上記構成において、前記接合基板は、前記複数のデバイスチップのうちの少なくとも１つのデバイスチップの基板よりも大きな熱伝導率を有する構成とすることができる。
上記構成において、前記接合基板は、前記複数のデバイスチップが設けられた領域よりも大きい構成とすることができる。
上記構成において、前記封止部は、金属からなる構成とすることができる。
上記構成において、前記複数のデバイスチップは、タンタル酸リチウム又はニオブ酸リチウムからなる圧電基板を有する弾性表面波デバイスチップを含む構成とすることができる。
本発明は、配線基板と、前記配線基板の上面にバンプによってフリップチップ実装された複数のデバイスチップと、前記複数のデバイスチップを封止する金属からなる封止部と、を備えることを特徴とする電子デバイスである。本発明によれば、信頼性を向上させることができる。
上記構成において、前記封止部は、半田からなる構成とすることができる。
上記構成において、前記複数のデバイスチップは、弾性波デバイスチップを含む構成とすることができる。
上記構成において、前記配線基板は、セラミックからなる構成とすることができる。
本発明によれば、信頼性を向上させることができる。
図１（ａ）は、実施例１に係る電子デバイスを示す上面図、図１（ｂ）は、図１（ａ）のＡ−Ａ間の断面図である。 図２は、比較例１に係る電子デバイスを示す断面図である。 図３（ａ）は、実施例２に係る電子デバイスを示す上面図、図３（ｂ）は、図３（ａ）のＡ−Ａ間の断面図である。 図４（ａ）から図４（ｄ）は、実施例２に係る電子デバイスの製造方法を示す断面図である。 図５（ａ）から図５（ｄ）は、実施例２に係る電子デバイスの他の製造方法を示す断面図である。 図６（ａ）は、シミュレーションを行った実施例１の電子デバイスの上面図、図６（ｂ）は、図６（ａ）のＡ−Ａ間の断面図である。 図７（ａ）は、シミュレーションを行った実施例２の電子デバイスの上面図、図７（ｂ）は、図７（ａ）のＡ−Ａ間の断面図である。 図８は、実施例１の電子デバイスのシミュレーション結果である。 図９は、実施例２の電子デバイスのシミュレーション結果である。 図１０（ａ）は、実施例３に係る電子デバイスを示す上面図、図１０（ｂ）は、図１０（ａ）のＡ−Ａ間の断面図である。 図１１（ａ）から図１１（ｄ）は、実施例３に係る電子デバイスの製造方法を示す断面図である。 図１２は、実施例３の変形例１に係る電子デバイスを示す断面図である。
以下、図面を参照して、本発明に係る実施例について説明する。
図１（ａ）は、実施例１に係る電子デバイスを示す上面図、図１（ｂ）は、図１（ａ）のＡ−Ａ間の断面図である。なお、図１（ａ）では、封止部２６と複数のデバイスチップ１２を透視してバンプ１４を図示している。図１（ａ）及び図１（ｂ）のように、セラミック等の絶縁体からなる配線基板１０の上面に、複数のデバイスチップ１２がバンプ１４によってフリップチップ実装されている。配線基板１０の上面と複数のデバイスチップ１２との間には空隙２８が形成され、バンプ１４は空隙２８に露出している。バンプ１４は、例えば半田からなるが、金（Ａｕ）を用いてもよい。複数のデバイスチップ１２は、例えば弾性表面波（ＳＡＷ：Surface Acoustic Wave）デバイスチップ１２ａと半導体デバイスチップ１２ｂとを含む。ＳＡＷデバイスチップ１２ａは、例えば４隅のバンプ１４によって、配線基板１０の上面にフリップチップ実装されている。半導体デバイスチップ１２ｂは、例えば格子状に並んだ複数のバンプ１４によって、配線基板１０の上面にフリップチップ実装されている。
ＳＡＷデバイスチップ１２ａは、例えばタンタル酸リチウム（ＬｉＴａＯ３：以下「ＬＴ」と記載する場合がある）又はニオブ酸リチウム（ＬｉＮｂＯ３：以下「ＬＮ」と記載する場合がある）等の圧電体からなる圧電基板１６と、圧電基板１６の配線基板１０に対向する側の面に設けられたＩＤＴ（Interdigital Transducer）及び反射器等の金属膜（不図示）と、を含む。半導体デバイスチップ１２ｂは、例えばシリコン（Ｓｉ）又は砒化ガリウム（ＧａＡｓ）等の半導体からなる半導体基板１８を含む。
配線基板１０の内部にはビア配線２０が設けられている。なお、図１では、水平方向に延びるビア配線２０のみを図示しているが、垂直方向に延びるビア配線２０も存在する。複数のデバイスチップ１２は、ビア配線２０を介して、配線基板１０の下面に設けられた外部端子２２と電気的に接続している。
配線基板１０の上面であって、複数のデバイスチップ１２の外側に、金属パターン２４が設けられている。金属パターン２４は、複数のデバイスチップ１２を囲むように、環状に設けられている。金属パターン２４に接続し、複数のデバイスチップ１２を覆うことで、複数のデバイスチップ１２を封止する封止部２６が設けられている。封止部２６は、半田等の金属からなる。金属パターン２４は、封止部２６を構成する材料に対して濡れ性の良好な金属を用いることが好ましく、例えば半田濡れ性が良好な金属を用いることが好ましい。
実施例１によれば、図１（ｂ）のように、配線基板１０の上面にバンプ１４によってフリップチップ実装された複数のデバイスチップ１２が、金属からなる封止部２６で封止されている。このように、複数のデバイスチップ１２が金属からなる封止部２６で封止された構成とすることで、例えば封止部に樹脂を用いた場合に比べて、デバイスチップ１２の気密性及び放熱性を向上させることができる。よって、信頼性を向上させることができる。
また、実施例１によれば、電子デバイスの小型化及び低背化も実現できる。このことを、比較例１の電子デバイスと比較することで説明する。図２は、比較例１に係る電子デバイスを示す断面図である。図２のように、ＳＡＷデバイスチップ５２ａと半導体デバイスチップ５２ｂとを個々にパッケージ化したパッケージ６０、８０が配線基板５０の上面に実装されている。
パッケージ６０は、基板６２の上面にバンプ６４によってフリップチップ実装されたＳＡＷデバイスチップ５２ａと、ＳＡＷデバイスチップ５２ａを封止する封止部６６及びリッド６８と、を含む。ＳＡＷデバイスチップ５２ａは、基板６２内のビア配線７０を介して、基板６２の下面の外部端子７２に電気的に接続している。パッケージ８０は、基板８２の上面にバンプ８４によってフリップチップ実装された半導体デバイスチップ５２ｂを含む。半導体デバイスチップ５２ｂは、基板８２内のビア配線（不図示）を介して、基板８２の下面の外部端子８６に電気的に接続している。ＳＡＷデバイスチップ５２ａと半導体デバイスチップ５２ｂとは、外部端子７２、８６及び配線基板５０内のビア配線５４（水平方向のみ図示し、垂直方向の図示は省略）を介して、配線基板５０の下面の外部端子５６に電気的に接続している。
パッケージ６０、８０を覆うように、モールド樹脂５８が設けられている。なお、モールド樹脂５８の代わりに、パッケージ６０、８０上を延在する樹脂性の天板が設けられている場合もある。
比較例１によれば、ＳＡＷデバイスチップ５２ａ及び半導体デバイスチップ５２ｂを個々にパッケージ化したパッケージ６０、８０が、配線基板５０の上面に実装されている。このような構成では、電子デバイスの大型化、高背化が生じてしまう。一方、実施例１では、図１（ｂ）のように、配線基板１０の上面に、複数のデバイスチップ１２がフリップチップ実装された構成をしている。このような構成とすることで、比較例１の図２に比べて、小型化、低背化が実現できることが分かる。
ＳＡＷデバイスチップ１２ａでは、ＩＤＴによる弾性波の励振のために、空隙を形成することがなされる。また、ＩＤＴに異物や水分等が付着すると周波数特性の変化や腐食が生じてしまう。したがって、複数のデバイスチップ１２にＳＡＷデバイスチップ１２ａが含まれる場合には、実施例１のように、複数のデバイスチップ１２を配線基板１０の上面にバンプ１４によってフリップチップ実装し、且つ、金属からなる封止部２６で封止することが望ましい。これにより、図１（ｂ）のように、ＳＡＷデバイスチップ１２ａと配線基板１０との間に、ＩＤＴによる弾性波の励振のための空隙２８を形成できると共に、ＳＡＷデバイスチップ１２ａの気密性を向上でき、異物や水分等の付着を抑制できるためである。
封止部２６は、半田以外の金属であってもよいが、気密性、電気的なシールド効果、封止の容易性等を考慮すると、半田からなる場合が好ましい。また、複数のデバイスチップ１２は、ＳＡＷデバイスチップ１２ａ以外の弾性波デバイスチップを含む場合でもよい。例えば、ＦＢＡＲ（Film Bulk Acoustic Resonator）又はＳＭＲ（Solidly Mounted Resonator）の圧電薄膜共振器デバイスチップを含む場合でもよい。
図３（ａ）は、実施例２に係る電子デバイスを示す上面図、図３（ｂ）は、図３（ａ）のＡ−Ａ間の断面図である。なお、図３（ａ）では、封止部３２、接合基板３０、及び複数のデバイスチップ１２を透視してバンプ１４を図示している。図３（ａ）及び図３（ｂ）のように、複数のデバイスチップ１２は、ＳＡＷデバイスチップ１２ａと半導体デバイスチップ１２ｂとを含む。配線基板１０は、例えばＨＴＣＣ（High Temperature Co-fired Ceramics）等のセラミックからなり、ＳＡＷデバイスチップ１２ａの圧電基板１６は、例えばＬＴからなる。セラミックの熱膨張係数は約６．５〜７．５ｐｐｍ／℃で、ＬＴの熱膨張係数は約１０〜１６ｐｐｍ／℃であることから、ＳＡＷデバイスチップ１２ａの圧電基板１６は、配線基板１０よりも大きな熱膨張係数を有する。つまり、複数のデバイスチップ１２には、配線基板１０よりも熱膨張係数の大きい圧電基板１６を有するＳＡＷデバイスチップ１２ａが含まれている。
複数のデバイスチップ１２の配線基板１０に対して反対側の面に、複数のデバイスチップ１２にわたって、接合基板３０が接合されている。つまり、１つの接合基板３０が、複数のデバイスチップ１２に接合している。接合基板３０は、複数のデバイスチップ１２が設けられた領域よりも大きい形状をしている。接合基板３０は、複数のデバイスチップ１２全てに対して、デバイスチップ１２の配線基板１０に対して反対側の面の全体に接合されていることが好ましいが、面の一部に接合されている場合でもよい。接合基板３０は、配線基板１０よりも熱膨張係数の大きい圧電基板１６以下の熱膨張係数を有する。例えば、圧電基板１６がＬＴからなる場合、接合基板３０としては、サファイア（５．０ｐｐｍ／℃）、シリコン（２．３ｐｐｍ／℃）、ガラス（約３ｐｐｍ／℃）、セラミック（約６．５〜７．５ｐｐｍ／℃）、ＬＮ（約１５〜２０ｐｐｍ／℃）、又はＬＴ等を用いることができる。なお、括弧内の数値は熱膨張係数である。
複数のデバイスチップ１２を封止する封止部３２が、接合基板３０を覆って設けられている。封止部３２は、例えば半田等の金属からなるが、樹脂等の絶縁体を用いてもよい。その他の構成は、実施例１の図１（ａ）及び図１（ｂ）と同じであるため説明を省略する。
実施例２に係る電子デバイスの製造方法について説明する。図４（ａ）から図４（ｄ）は、実施例２に係る電子デバイスの製造方法を示す断面図である。図４（ａ）のように、予め製造しておいたＳＡＷデバイスチップ１２ａと半導体デバイスチップ１２ｂとを、接合基板３０の一方の面に接合させる。接合には、例えば樹脂等の接着剤を用いることができる。なお、ＳＡＷデバイスチップ１２ａと半導体デバイスチップ１２ｂとを接合基板３０に接合させる前に、ＳＡＷデバイスチップ１２ａと半導体デバイスチップ１２ｂとを薄型化させてもよい。接合基板３０が支持基板として機能するためである。例えば、薄型化によってＳＡＷデバイスチップ１２ａ及び半導体デバイスチップ１２ｂの厚さを２０μｍとすることができる。この場合、接合基板３０は、ＳＡＷデバイスチップ１２ａ及び半導体デバイスチップ１２ｂよりも厚く、例えば１３０μｍとすることができる。
図４（ｂ）のように、ＳＡＷデバイスチップ１２ａ及び半導体デバイスチップ１２ｂの上面に、バンプ１４を形成する。なお、図４（ａ）において、予めバンプ１４が形成されたＳＡＷデバイスチップ１２ａ及び半導体デバイスチップ１２ｂを接合基板３０に接合させてもよい。その後、所望の単位毎となるように、接合基板３０を個片化する。接合基板３０の個片化は、例えばダイシング、レーザ、エッチング等を用いて行うことができる。
図４（ｃ）のように、予め準備しておいた配線基板１０の上面に、接合基板３０に接合されたＳＡＷデバイスチップ１２ａ及び半導体デバイスチップ１２ｂを、バンプ１４を用いてフリップチップ実装する。
図４（ｄ）のように、接合基板３０を覆うように、配線基板１０上に封止部３２を形成して、複数のデバイスチップ１２を封止する。封止部３２の形成は、例えば半田シートを接合基板３０の上に配置し、半田シートを例えば２７０℃で加熱することで形成できる。半田シートを加熱することで溶融した半田は、配線基板１０上に設けられた金属パターン２４上を濡れ広がり、その後、固化して金属パターン２４と接合することで、複数のデバイスチップ１２を封止する封止部３２が形成される。このような製造工程を含んで実施例２の電子デバイスを形成することができる。
次に、実施例２に係る電子デバイスの他の製造方法について説明する。図５（ａ）から図５（ｄ）は、実施例２に係る電子デバイスの他の製造方法を示す断面図である。図５（ａ）のように、複数のＳＡＷデバイスチップのＩＤＴ等の金属膜（不図示）とバンプ１４とが形成された複数の圧電基板１６を、接合基板３０の一方の面に接合する。圧電基板１６の接合は、例えば表面活性化接合、樹脂による接合、接合面に形成した金属膜による金属接合を用いることができる。
図５（ｂ）のように、圧電基板１６を切断して、ＳＡＷデバイスチップ１２ａそれぞれに分離する。圧電基板１６の切断は、例えばダイシング、レーザ、エッチング等を用いて行うことができる。図５（ｃ）のように、バンプ１４が形成された半導体デバイスチップ１２ｂを、接合基板３０に接合させる。図５（ｄ）のように、所望の単位毎となるように、接合基板３０を個片化する。その後、図４（ｃ）及び図４（ｄ）で説明した製造工程を行う。このような製造工程を含んで実施例２の電子デバイスを形成することもできる。
実施例１では、金属からなる封止部２６を用いて複数のデバイスチップ１２を封止しているため、気密性及び放熱性を向上させることができる。しかしながら、配線基板１０、ＳＡＷデバイスチップ１２ａ、半導体デバイスチップ１２ｂ、及び封止部２６の熱膨張係数がそれぞれ異なるため、縦・横・斜めの各方向の熱伸縮量がそれぞれ異なる。例えば、配線基板１０がセラミック（約６．５〜７．５ｐｐｍ／℃）、ＳＡＷデバイスチップ１２ａの圧電基板１６がＬＴ（約１０〜１６ｐｐｍ／℃）、封止部２６が半田（約２０ｐｐｍ／℃）からなる場合、ＳＡＷデバイスチップ１２ａの熱伸縮量が配線基板１０に対して大きくなる。なお、括弧内の数値は熱膨張係数である。フリップチップ実装に用いたバンプ１４は、配線基板１０の上面と複数のデバイスチップ１２との間に形成された空隙２８に露出していることから、バンプ１４に応力がかかり、その結果、バンプ１４の接合信頼性が損なわれることが懸念される。このことの改善を狙ったのが実施例２である。
実施例２の効果を説明するために、実施例１及び実施例２の電子デバイスに対して行ったシミュレーションについて説明する。図６（ａ）は、シミュレーションを行った実施例１の電子デバイスの上面図、図６（ｂ）は、図６（ａ）のＡ−Ａ間の断面図である。図７（ａ）は、シミュレーションを行った実施例２の電子デバイスの上面図、図７（ｂ）は、図７（ａ）のＡ−Ａ間の断面図である。
図６（ａ）及び図６（ｂ）のように、シミュレーションを行った実施例１の電子デバイスは、８つのＳＡＷデバイスチップ１２ａと１つの半導体デバイスチップ１２ｂとが、配線基板１０の上面にフリップチップ実装されている。８つのＳＡＷデバイスチップ１２ａは、１つの半導体デバイスチップ１２ｂに対して４つ毎に対称に配置されている。ＳＡＷデバイスチップ１２ａは、６個のバンプ１４によってフリップチップ実装され、半導体デバイスチップ１２ｂは、格子状に並んだ２４個のバンプ１４によってフリップチップ実装されている。ＳＡＷデバイスチップ１２ａの圧電基板１６は、厚さ１５０μｍのＬＴ基板であり、半導体デバイスチップ１２ｂの半導体基板１８は、厚さ１５０μｍのＳｉ基板である。配線基板１０は、厚さ１７０μｍのＨＴＣＣのセラミック基板であり、バンプ１４は、厚さ２０μｍの金バンプである。封止部２６は、Ｓｎ−Ａｇ半田（錫−銀半田）である。
図７（ａ）及び図７（ｂ）のように、シミュレーションを行った実施例２の電子デバイスは、ＳＡＷデバイスチップ１２ａの圧電基板１６は、厚さ２０μｍのＬＴ基板であり、半導体デバイスチップ１２ｂの半導体基板１８は、厚さ２０μｍのＳｉ基板である。接合基板３０は、厚さ１３０μｍのサファイア基板であり、封止部３２は、Ｓｎ−Ａｇ半田である。その他の構成は、図６（ａ）及び図６（ｂ）と同じである。
このような実施例１及び実施例２の電子デバイスに対して、製造後に常温に戻った場合を想定して、バンプ１４に生じる応力の大きさをシミュレーションで計算した。図８は、実施例１の電子デバイスのシミュレーション結果、図９は、実施例２の電子デバイスのシミュレーション結果である。
図８のように、実施例１では、ＳＡＷデバイスチップ１２ａ及び半導体デバイスチップ１２ｂの各々の中で、バンプ１４にかかる応力にばらつきが生じていることが分かる。例えば、各々のデバイスチップで、４隅に位置するバンプ１４に、他の場所に位置するバンプ１４よりも大きな、例えば８．２×１０８〜１．８×１０９Ｐａ程度の応力がかかっている。各々のデバイスチップの中でバンプ１４にかかる応力にばらつきが生じるのは、各々のデバイスチップが個々に熱伸縮をするため、デバイスチップ個々に配線基板１０や封止部２６の熱伸縮の影響を受けるためと考えられる。
このように、実施例１では、各々のデバイスチップの中でバンプ１４にかかる応力にばらつきが生じる。また、各々のデバイスチップのチップ形状やバンプ１４の配置が異なる場合、各々のデバイスチップ毎に、バンプ１４にかかる応力のばらつき傾向が異なるようになると考えられる。このようなことから、実施例１では、バンプ１４の接合信頼性を制御することは困難である。
実施例２では、図９のように、一点鎖線で囲まれた中央の領域に位置するバンプ１４にかかる応力は小さく、且つ、ばらつきが抑えられていることが分かる。また、二点鎖線で囲まれた外周の領域に位置するバンプ１４には、例えば３．８〜４．４×１０９Ｐａ程度の大きな応力がかかっていることが分かる。バンプ１４にこのような応力が生じるのは以下の理由によるものと考えられる。即ち、接合基板３０が複数のデバイスチップに接合しているため、各々のデバイスチップの熱伸縮は、接合基板３０の熱伸縮に束縛される。よって、複数のデバイスチップ全体として（つまり、接合基板３０として）、配線基板１０や封止部３２の熱伸縮の影響を受けると考えられる。これにより、一点鎖線で囲まれた中央部に位置するバンプ１４には均一で小さな応力がかかり、二点鎖線で囲まれた外周部に位置するバンプ１４には大きな応力がかかるようになると考えられる。また、複数のデバイスチップ全体として（接合基板３０として）、配線基板１０や封止部３２の熱伸縮の影響を受けることから、接合基板３０の大きさや熱膨張係数等の物性値を制御することで、バンプ１４にかかる応力を容易に制御できることが分かる。
図９のように、二点鎖線で囲まれた外周部に位置するバンプ１４に大きな応力がかかったとしても、これらのバンプ１４は、封止部３２の近傍にあるため、封止部３２によって押さえられて、接合信頼性が損なわれることは抑制される。また、一点鎖線で囲まれた中央部に位置するバンプ１４には大きな応力がかからないことから、これらのバンプ１４に関しても接合信頼性が損なわれることは抑制される。したがって、実施例２によれば、接合信頼性を向上させることができる。
実施例２によれば、配線基板１０よりも熱膨張係数の大きい圧電基板１６を有するＳＡＷデバイスチップ１２ａを含む複数のデバイスチップ１２に、圧電基板１６の熱膨張係数以下の熱膨張係数を有する接合基板３０が接合されている。接合基板３０を覆って、複数のデバイスチップ１２を封止する封止部３２が設けられている。このような構成とすることで、図９で説明したように、バンプ１４の接合に関する信頼性を向上させることができる。
接合基板３０は、配線基板１０よりも熱膨張係数の大きい圧電基板１６以下の熱膨張係数を有していればよいが、バンプ１４の信頼性向上の観点からは、圧電基板１６よりも小さい熱膨張係数を有することが好ましい。また、複数のデバイスチップ１２が、配線基板１０よりも熱膨張係数の大きい基板を２種類以上含む場合、接合基板３０は、熱膨張係数の大きい基板の少なくとも１つの基板以下の熱膨張係数を有していればよく、熱膨張係数の大きい全ての基板以下の熱膨張係数を有することが好ましい。
接合基板３０は、複数のデバイスチップ１２の少なくとも１つのデバイスチップの基板よりも大きな熱伝導率を有する場合が好ましく、全てのデバイスチップの基板よりも大きな熱伝導率を有する場合がより好ましい。これにより、放熱性を向上させることができる。例えば、複数のデバイスチップ１２が、ＬＴ又はＬＮからなる圧電基板１６を有するＳＡＷデバイスチップ１２ａを含む場合、接合基板３０として、サファイア又はシリコンを用いることができる。
図９のように、中央部に位置するバンプ１４に均一で小さな応力がかかるようにし、大きな応力は外周部に位置するバンプ１４にかかるようにするために、接合基板３０は、複数のデバイスチップ１２が設けられた領域よりも大きいことが好ましい。
接合基板３０は、ＳＡＷデバイスチップ１２ａの圧電基板１６の誘電率よりも低い誘電率を有することが好ましい。これにより、特開２０１０−７４４１８号公報に記載されているように、特性の改善をすることができる。例えば、圧電基板１６がＬＴ又はＬＮからなる場合、接合基板３０として、サファイア、シリコン、セラミックス、又はガラスを用いることができる。
封止部３２は、半田等の金属からなる場合でも、樹脂等の絶縁体からなる場合でも、バンプ１４の接合に関する信頼性を向上させることができる。実施例１で説明したように、気密性及び放熱性を考慮すると、封止部３２は金属からなる場合が好ましい。また、気密性、電気的なシールド効果、封止の容易性等を考慮すると、封止部３２は半田からなる場合が好ましい。
複数のデバイスチップ１２が、ＬＴ又はＬＮからなる圧電基板１６を有するＳＡＷデバイスチップ１２ａを含む場合、ＬＴ又はＬＮの熱膨張係数が大きいため、バンプ１４の接合信頼性が懸念される。したがって、このような場合、実施例２のように、接合基板３０を接合させることが望ましい。
複数のデバイスチップ１２が、配線基板１０よりも熱膨張係数が大きい圧電基板１６を有するＳＡＷデバイスチップ１２ａと熱膨張係数が小さい半導体基板１８を有する半導体デバイスチップ１２ｂとを含む場合、接合基板３０は、圧電基板１６以下であって半導体基板１８以上の熱膨張係数を有する材料を選定することが好ましい。
図１０（ａ）は、実施例３に係る電子デバイスの上面図、図１０（ｂ）は、図１０（ａ）のＡ−Ａ間の断面図である。なお、図１０（ａ）では、封止部３２、接合基板３０、及び複数のデバイスチップ１２を透視してバンプ１４を図示している。図１０（ａ）及び図１０（ｂ）のように、複数のデバイスチップ１２は、半導体デバイスチップ１２ｂを含まず、ＳＡＷデバイスチップ１２ａだけを含んでいる場合でもよい。
図１１（ａ）から図１１（ｄ）は、実施例３に係る電子デバイスの製造方法を示す断面図である。図１１（ａ）のように、圧電基板１６を接合基板３０の一方の面に接合する。その後、圧電基板１６の上面に、複数のＳＡＷデバイスチップのＩＤＴ等の金属膜（不図示）を形成する。
図１１（ｂ）のように、圧電基板１６の上面に、バンプ１４を形成する。図１１（ｃ）のように、圧電基板１６を切断して、ＳＡＷデバイスチップ１２ａそれぞれに分離する。図１１（ｄ）のように、所望の単位毎となるように、接合基板３０を個片化する。その後、図４（ｃ）及び図４（ｄ）で説明した製造工程を行う。このような製造工程を含んで実施例３の電子デバイスを形成することができる。
実施例３では、実施例２の電子デバイスにおいて、複数のデバイスチップ１２がＳＡＷデバイスチップ１２ａだけを含む場合を例に示したが、実施例１の電子デバイスにおいても、複数のデバイスチップ１２が弾性波デバイスチップだけを含む場合でもよい。
図１２は、実施例３の変形例１に係る電子デバイスを示す断面図である。図１２のように、封止部３２上に、例えばコバールからなる天板３４と、封止部３２と天板３４とを覆うように、ニッケル（Ｎｉ）膜３６が設けられていてもよい。なお、実施例１及び実施例２においても同様に、天板３４とＮｉ膜３６とが設けられていてもよい。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ 配線基板
１２ デバイスチップ
１２ａ 弾性表面波デバイスチップ
１２ｂ 半導体デバイスチップ
１４ バンプ
１６ 圧電基板
１８ 半導体基板
２０ ビア配線
２２ 外部端子
２４ 金属パターン
２６、３２ 封止部
３０ 接合基板
３４ 天板
３６ Ｎｉ膜

Claims (9)

  1. 配線基板と、
    前記配線基板の上面にバンプによってフリップチップ実装され、前記配線基板の上面との間に前記バンプが露出する空隙を有し、前記配線基板よりも熱膨張係数の大きい基板を有するデバイスチップを含む複数のデバイスチップと、
    前記複数のデバイスチップに接合された、前記熱膨張係数の大きい基板以下の熱膨張係数を有する接合基板と、
    前記接合基板を覆って設けられた、前記複数のデバイスチップを封止する封止部と、を備えることを特徴とする電子デバイス。
  2. 前記接合基板は、前記複数のデバイスチップのうちの少なくとも１つのデバイスチップの基板よりも大きな熱伝導率を有することを特徴とする請求項１記載の電子デバイス。
  3. 前記接合基板は、前記複数のデバイスチップが設けられた領域よりも大きいことを特徴とする請求項１または２記載の電子デバイス。
  4. 前記封止部は、金属からなることを特徴とする請求項１から３のいずれか一項記載の電子デバイス。
  5. 前記複数のデバイスチップは、タンタル酸リチウム又はニオブ酸リチウムからなる圧電基板を有する弾性表面波デバイスチップを含むことを特徴とする請求項１から４のいずれか一項記載の電子デバイス。
  6. 配線基板と、
    前記配線基板の上面にバンプによってフリップチップ実装された複数のデバイスチップと、
    前記複数のデバイスチップを封止する金属からなる封止部と、を備えることを特徴とする電子デバイス。
  7. 前記封止部は、半田からなることを特徴とする請求項４または６記載の電子デバイス。
  8. 前記複数のデバイスチップは、弾性波デバイスチップを含むことを特徴とする請求項６記載の電子デバイス。
  9. 前記配線基板は、セラミックからなることを特徴とする請求項１から８のいずれか一項記載の電子デバイス。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017152870A (ja) * 2016-02-23 2017-08-31 太陽誘電株式会社 弾性波デバイス
JP2017157922A (ja) * 2016-02-29 2017-09-07 太陽誘電株式会社 電子デバイス
US10250223B2 (en) 2016-03-17 2019-04-02 Taiyo Yuden Co., Ltd. Acoustic wave device

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107005228B (zh) * 2014-12-04 2020-07-14 株式会社村田制作所 电子部件及其制造方法
DE102016110862B4 (de) * 2016-06-14 2022-06-30 Snaptrack, Inc. Modul und Verfahren zur Herstellung einer Vielzahl von Modulen
JP6612723B2 (ja) * 2016-12-07 2019-11-27 株式会社東芝 基板装置
CN111342807B (zh) * 2018-12-18 2023-12-15 天津大学 具有增大的过孔面积的滤波器和电子设备
CN113140520B (zh) * 2020-01-19 2024-11-08 江苏长电科技股份有限公司 封装结构及其成型方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006042008A (ja) * 2004-07-28 2006-02-09 Kyocera Corp 弾性表面波素子および通信装置
JP2006203149A (ja) * 2004-12-24 2006-08-03 Fujitsu Media Device Kk 電子部品及びその製造方法
JP2010074418A (ja) * 2008-09-17 2010-04-02 Fujitsu Media Device Kk 弾性波デバイス及びその製造方法
JP2012182395A (ja) * 2011-03-02 2012-09-20 Taiyo Yuden Co Ltd 電子デバイス
JP2013131711A (ja) * 2011-12-22 2013-07-04 Taiyo Yuden Co Ltd 電子部品

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6700061B2 (en) * 2000-10-17 2004-03-02 Murata Manufacturing Co., Ltd. Composite electronic component
JP3714286B2 (ja) 2002-05-28 2005-11-09 松下電器産業株式会社 回路部品モジュールおよびその製造方法
DE10238523B4 (de) 2002-08-22 2014-10-02 Epcos Ag Verkapseltes elektronisches Bauelement und Verfahren zur Herstellung
DE10300956B3 (de) 2003-01-13 2004-07-15 Epcos Ag Bauelement mit Höchstfrequenzverbindungen in einem Substrat
US6924170B2 (en) 2003-06-30 2005-08-02 Intel Corporation Diamond-silicon hybrid integrated heat spreader
CN101401206B (zh) * 2006-03-29 2011-04-13 京瓷株式会社 电路组件和无线通信设备、以及电路组件的制造方法
US7999369B2 (en) * 2006-08-29 2011-08-16 Denso Corporation Power electronic package having two substrates with multiple semiconductor chips and electronic components
JP5144379B2 (ja) * 2008-06-09 2013-02-13 太陽誘電株式会社 分波器
JP4555369B2 (ja) 2008-08-13 2010-09-29 富士通メディアデバイス株式会社 電子部品モジュール及びその製造方法
US8304291B2 (en) 2009-06-29 2012-11-06 Advanced Micro Devices, Inc. Semiconductor chip thermal interface structures
WO2012057137A1 (ja) * 2010-10-28 2012-05-03 京セラ株式会社 電子装置
WO2013065182A1 (ja) * 2011-11-04 2013-05-10 トヨタ自動車株式会社 パワーモジュール、電力変換装置および電動車両

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006042008A (ja) * 2004-07-28 2006-02-09 Kyocera Corp 弾性表面波素子および通信装置
JP2006203149A (ja) * 2004-12-24 2006-08-03 Fujitsu Media Device Kk 電子部品及びその製造方法
JP2010074418A (ja) * 2008-09-17 2010-04-02 Fujitsu Media Device Kk 弾性波デバイス及びその製造方法
JP2012182395A (ja) * 2011-03-02 2012-09-20 Taiyo Yuden Co Ltd 電子デバイス
JP2013131711A (ja) * 2011-12-22 2013-07-04 Taiyo Yuden Co Ltd 電子部品

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017152870A (ja) * 2016-02-23 2017-08-31 太陽誘電株式会社 弾性波デバイス
JP2017157922A (ja) * 2016-02-29 2017-09-07 太陽誘電株式会社 電子デバイス
US10250222B2 (en) 2016-02-29 2019-04-02 Taiyo Yuden Co., Ltd. Electronic device
US10250223B2 (en) 2016-03-17 2019-04-02 Taiyo Yuden Co., Ltd. Acoustic wave device

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