JP2014212308A - 接続構造及びその製造方法、半導体装置 - Google Patents
接続構造及びその製造方法、半導体装置 Download PDFInfo
- Publication number
- JP2014212308A JP2014212308A JP2014066715A JP2014066715A JP2014212308A JP 2014212308 A JP2014212308 A JP 2014212308A JP 2014066715 A JP2014066715 A JP 2014066715A JP 2014066715 A JP2014066715 A JP 2014066715A JP 2014212308 A JP2014212308 A JP 2014212308A
- Authority
- JP
- Japan
- Prior art keywords
- connection structure
- electrode
- structure according
- nanocarbon material
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y40/00—Manufacture or treatment of nanostructures
-
- C—CHEMISTRY; METALLURGY
- C01—INORGANIC CHEMISTRY
- C01B—NON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
- C01B32/00—Carbon; Compounds thereof
- C01B32/15—Nano-sized carbon materials
- C01B32/158—Carbon nanotubes
- C01B32/16—Preparation
-
- C—CHEMISTRY; METALLURGY
- C01—INORGANIC CHEMISTRY
- C01B—NON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
- C01B32/00—Carbon; Compounds thereof
- C01B32/15—Nano-sized carbon materials
- C01B32/182—Graphene
- C01B32/184—Preparation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0405—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising semiconducting carbon, e.g. diamond, diamond-like carbon
- H01L21/0425—Making electrodes
- H01L21/043—Ohmic electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6758—Thin-film transistors [TFT] characterised by the insulating substrates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
- H10D62/8303—Diamond
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/881—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being a two-dimensional material
- H10D62/882—Graphene
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/117—Shapes of semiconductor bodies
- H10D62/118—Nanostructure semiconductor bodies
- H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
- H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
- H10K85/20—Carbon compounds, e.g. carbon nanotubes or fullerenes
Landscapes
- Chemical & Material Sciences (AREA)
- Engineering & Computer Science (AREA)
- Nanotechnology (AREA)
- Organic Chemistry (AREA)
- Materials Engineering (AREA)
- Inorganic Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Crystallography & Structural Chemistry (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Description
本実施形態では、本発明の基本構成である接続構造の概略構成について説明する。この接続構造は、ナノカーボン材料を用いた各種トランジスタやホール素子等に適用することができる。
図1は、第1の実施形態による接続構造の構成を示す概略断面図である。
基板は、Si基板1の代わりに絶縁基板等を用いても良い。絶縁膜2は、例えばシリコン酸化膜等である。
PEI、N−3−アミノプロピルトリメトキシ(エトキシ)シラン、N,N−メチル−3−アミノプロピルメトキシシラン、及びN−ジメチル−3−アミノプロピルメトキシシランは、n型のドーパントとして機能する分子である。
分子材料3は、絶縁膜2上でナノカーボン材料4の電極5との接続部位に位置整合するように、絶縁膜2とナノカーボン材料4との間に挿入されている。
本例では、第1の実施形態と同様に接続構造の概略構成について開示するが、更に他のナノカーボン材料が付加される点で第1の実施形態と相違する。
図2は、第1の実施形態の変形例による接続構造の構成を示す概略断面図である。なお、第1の実施形態と同様の構成部材については、図1と同符号を付して詳しい説明を省略する。
この場合、Ti6aのナノカーボン材料4へのドーピングの発生が懸念される。ナノカーボン材料4として例えばグラフェンを用いてチャネル層を形成したグラフェン・トランジスタでは、グラフェンの電極との接触によりドーピングが発生すると、グラフェンのバンド構造が歪んでしまうという問題がある。
本実施形態では、第1の実施形態による接続構造を適用した、チャネル材料にグラフェンを用いたトランジスタ(グラフェン・トランジスタ)を開示する。本実施形態では、グラフェン・トランジスタの構成をその製造方法と共に説明する。
図3〜図4は、第2の実施形態によるグラフェン・トランジスタの製造方法を工程順に示す概略断面図である。図5は、第2の実施形態によるグラフェン・トランジスタの製造方法における所定の工程を示す概略平面図である。
詳細には、基板、ここではSi基板11を用意し、Si基板11上に熱酸化等によりシリコン酸化膜12を形成する。
詳細には、シリコン酸化膜12の形成されたSi基板11と、開放容器に入れたドーパント分子、ここでは3−アミノプロピルトリメトキシシランとを、グローブボックス内のテフロン(登録商標)性密閉容器中に、大気圧下で封入する。その後、テフロン製密閉容器を電気炉内に置いて、数時間程度の加熱処理を行う。加熱温度は、例えば100℃とする。この加熱処理により、シリコン酸化膜12上に3−アミノプロピルトリメトキシシランのSAM膜が形成される。
以上により、SAM膜からなる分子材料13が形成される。
詳細には、分子材料13上にレジストを塗布し、フォトリソグラフィによりレジストを加工し、分子材料13上の電極形成予定部位にレジストを残す。このレジストをマスクとして用いて、分子材料13を強酸(硝酸等)によりウェットエッチングし、分子材料13の露出部分をパターニングする。このウェットエッチングの代わりに、酸素プラズマ等を利用したドライエッチングを行っても良い。その後、レジストを所定の薬液を用いたウェットエッチング等により除去する。以上により、シリコン酸化膜12上の電極形成予定部位のみに分子材料13が残る。残存する分子材料13を分子材料13a,13bとする。
先ず、グラフェンを形成する。
詳細には、例えば酸化膜付シリコン基板上に1000nm程度の厚みに銅薄膜が形成された基体をCVD装置内に設置し、CVD装置内に原料ガスを導入する。原料ガスとしては、例えばメタン(CH4)、H2、Arの混合ガスを用いる。CH4ガスの流量を0.75sccm程度、H2ガスの流量を100sccm程度、Arガスの流量を1000sccm程度とする。
先ず、図4(a)及び図5(a)に示すように、グラフェン膜14上に導電性の密着膜15a,15b及びこれらの上に電極材料を形成する。
詳細には、グラフェン膜14上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して所定の開口を形成する。密着材料及び電極材料を開口内を含む全面に連続的に堆積する。密着材料は、Ti,Cr,及びNiのいずれか1種の金属材料、ここではTiを1nm程度の厚みに堆積する。電極材料は、Au,Ag,Al,Pt,Cu,Ir,及びPdのいずれか1種の金属材料、ここではAuを5nm程度の厚みに堆積する。リフトオフ法により、レジスト及びその上のTi及びAuを除去する。以上により、ラフェン膜14上に導電性の密着膜15a,15b及びこれらの上にAuが形成される。なお図5(a)では、図面の見易さを考慮して、密着膜15a,15b上のAuの図示を省略する。
R=2W1/W0×100≦10%
を満たすように凹部15A,15Bが形成される。凹部15A,15Bの凹み深さDは、10nm程度以上5μm程度以下に調節される。Ti,Cr,Ni等の密着材料は、グラフェンの電子状態を変調し、コンタクト抵抗を悪化させる懸念がある。本実施形態では、電極から電荷が注入されるチャネルエッジ部の近傍で密着材料を除去して凹部15A,15Bを形成する。これにより、電極が形成された際に凹部15A,15Bで電極がグラフェン膜14と直接的に接触する部位が設けられ、グラフェン膜14における電子状態の変調が可及的に抑止される。上記の割合Rが10%以下であれば、電子状態の変調が殆ど問題とならない程度に低減される。
詳細には、密着膜15a,15b及びこれらの上のAu上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、電極形成予定部位を露出する開口を形成する。電極材料、ここではAuを蒸着法等により開口内を含む全面に、例えば50nm程度の厚みに堆積する。リフトオフ法により、レジスト及びその上のAuを除去する。以上により、密着膜15a,15bを覆うソース電極16a及びドレイン電極16bが形成される。ソース電極16a及びドレイン電極16bのグラフェン膜14と電気的に接続された部位の下方には、分子材料13a,13bが位置している。ソース電極16a及びドレイン電極16bは、密着膜15a,15bの凹部15A,15Bでグラフェン膜14と直接的に接触している。この構成により、グラフェン膜14における電子状態の変調が可及的に抑止される。
詳細には、先ず、ソース電極16a及びドレイン電極16b間のグラフェン膜14上を含む全面に、真空蒸着法等によりAlを例えば1nm程度の厚みに堆積し、このAlを自然酸化させる。
次に、Al上に絶縁材料として例えばHfO2を堆積する。HfO2は、例えば原子層堆積法(Atomic Layer Deposition:ALD法)により、例えば5nm程度の厚みに堆積する。これにより、ゲート絶縁膜17が形成される。
詳細には、ゲート絶縁膜17上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、電極形成予定部位を露出する開口を形成する。電極材料、例えばTi/Auを蒸着法等により開口内を含む全面に堆積する。リフトオフ法により、レジスト及びその上のTi/Auを除去する。以上により、グラフェン膜14上にゲート絶縁膜17を介してゲート電極18が形成される。
本例では、第2の実施形態と同様にグラフェン・トランジスタを開示するが、更に他のナノカーボン材料が付加形成される点で第2の実施形態と相違する。
図6及び図7は、第2の実施形態の変形例によるグラフェン・トランジスタの製造方法の主要工程を示す概略断面図である。
続いて、図6(a)に示すように、グラフェン膜14の電極形成予定部位を覆うカーボン膜22a,22bを形成する。
次に、リフトオフ法により、レジスト及びその上のアモルファスカーボンを除去する。以上により、グラフェン膜14の電極形成予定部位を覆うカーボン膜22a,22bが形成される。
詳細には、カーボン膜22a,22b上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、カーボン膜22a,22bの表面を露出する開口を形成する。蒸着法等により開口内を含む全面に電極材料、ここでは例えばTi及びAuを蒸着法等により順次堆積する。Tiは5nm程度の厚みに、Auは30nm程度の厚みにそれぞれ堆積する。
次に、リフトオフ法により、レジスト及びその上のTi及びAuを除去する。以上により、グラフェン膜14の電極形成予定部位上に、カーボン膜22a,22bを介して、Ti23a1/Au23a2からなるソース電極23aと、Ti23b1/Au23b2からなるドレイン電極23bとが形成される。
詳細には、先ず、ソース電極23a及びドレイン電極23b間のグラフェン膜14上を含む全面に、真空蒸着法等によりAlを例えば1nm程度の厚みに堆積し、このAlを自然酸化させる。
次に、Al上に絶縁材料として例えばHfO2を堆積する。HfO2は、例えば原子層堆積法(Atomic Layer Deposition:ALD法)により、例えば5nm程度の厚みに堆積する。これにより、ゲート絶縁膜17が形成される。
詳細には、ゲート絶縁膜17上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、電極形成予定部位を露出する開口を形成する。電極材料、例えばTi/Auを蒸着法等により開口内を含む全面に堆積する。リフトオフ法により、レジスト及びその上のTi/Auを除去する。以上により、グラフェン膜14上にゲート絶縁膜17を介してゲート電極18が形成される。
本実施形態では、第1の実施形態による接続構造を適用した、チャネル材料にカーボンナノチューブ(CNT)を用いたトランジスタ(CNT・トランジスタ)を開示する。本実施形態では、CNT・トランジスタの構成をその製造方法と共に説明する。
図8〜図9は、第3の実施形態によるCNT・トランジスタの製造方法の主要工程を示す概略断面図である。図10は、第3の実施形態によるCNT・トランジスタの製造方法における所定の工程を示す概略平面図である。
続いて、図8(a)及び図10(a)に示すように、分子材料13a,13b上にCNT膜21を転写形成する。
詳細には、例えば石英からなる基体をCVD装置内に設置し、CVD装置内に原料ガス、例えばアセチレン(C2H2)及びArの混合ガスを導入し、石英基体の表面に複数のCNTを成長する。石英基体上では、CNTは略平行に揃って形成される。形成されたCNTを覆うように石英基体の表面にポリメチルメタクリレート(PMMA)を形成し、例えばフッ酸を用いて石英基体を溶解する。以上により、複数のCNTを表面に含むPMMAが残存する。
先ず、図8(b)及び図10(b)に示すように、CNT膜21上に導電性の密着膜15a,15b及びこれらの上に電極材料を形成する。
詳細には、CNT膜21上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して所定の開口を形成する。密着材料及び電極材料を開口内を含む全面に連続的に堆積する。密着材料は、Ti,Cr,及びNiのいずれか1種の金属材料、ここではTiを1nm程度の厚みに堆積する。電極材料は、Au,Ag,Al,Pt,Cu,Ir,及びPdのいずれか1種の金属材料、ここではAuを5nm程度の厚みに堆積する。リフトオフ法により、レジスト及びその上のTi及びAuを除去する。以上により、CNT膜21上に導電性の密着膜15a,15b及びこれらの上にAuが形成される。なお図10(b)では、図面の見易さを考慮して、密着膜15a,15b上のAuの図示を省略する。
R=2W1/W0×100≦10%
を満たすように凹部15A,15Bが形成される。凹部15A,15Bの凹み深さDは、10nm程度以上5μm程度以下に調節される。Ti,Cr,Ni等の密着材料は、CNTの電子状態を変調し、コンタクト抵抗を悪化させる懸念がある。本実施形態では、電極から電荷が注入されるチャネルエッジ部の近傍で密着材料を除去して凹部15A,15Bを形成する。これにより、電極が形成された際に凹部15A,15Bで電極がCNT膜21と直接的に接触する部位が設けられ、CNT膜21における電子状態の変調が可及的に抑止される。上記の割合Rが10%以下であれば、電子状態の変調が殆ど問題とならない程度に低減される。
詳細には、密着膜15a,15b及びこれらの上のAu上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、電極形成予定部位を露出する開口を形成する。電極材料、ここではAuを蒸着法等により開口内を含む全面に、例えば50nm程度の厚みに堆積する。リフトオフ法により、レジスト及びその上のAuを除去する。以上により、密着膜15a,15bを覆うソース電極16a及びドレイン電極16bが形成される。ソース電極16a及びドレイン電極16bのCNT膜21と電気的に接続された部位の下方には、分子材料13a,13bが位置している。ソース電極16a及びドレイン電極16bは、密着膜15a,15bの凹部15A,15BでCNT膜21と直接的に接触している。この構成により、CNT膜21における電子状態の変調が可及的に抑止される。
詳細には、先ず、ソース電極16a及びドレイン電極16b間のCNT膜21上を含む全面に、真空蒸着等によりAlを例えば1nm程度の厚みに堆積し、このAlを自然酸化させる。
次に、Al上に絶縁材料として例えばHfO2を堆積する。HfO2は、例えばALD法により、例えば5nm程度の厚みに堆積する。これにより、ゲート絶縁膜17が形成される。
詳細には、ゲート絶縁膜17上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、電極形成予定部位を露出する開口を形成する。電極材料、例えばTi/Auを蒸着法等により開口内を含む全面に堆積する。リフトオフ法により、レジスト及びその上のTi/Auを除去する。以上により、CNT膜21上にゲート絶縁膜17を介してゲート電極18が形成される。
本例では、第3の実施形態と同様にCNT・トランジスタを開示するが、CNT膜の構成が異なる点で第3の実施形態と相違する。本実施形態では、CNT・トランジスタの構成をその製造方法と共に説明する。
図11〜図12は、第3の実施形態の変形例1によるCNT・トランジスタの製造方法の主要工程を示す概略断面図である。図13は、第3の実施形態の変形例1によるCNT・トランジスタの製造方法における所定の工程を示す概略平面図である。
続いて、図11(a)及び図13(a)に示すように、分子材料13a,13b上にCNT膜31を転写形成する。
詳細には、例えばイソプロピルアルコール(IPA)中にCNTを分散させ、これをスピンコート法により、分子材料13a,13b上を含むシリコン酸化膜12上の全面に塗布する。このCNTを適宜リソグラフィー及びエッチングによりパターニングする。エッチングは、酸素プラズマを用いて行う。以上により、分子材料13a,13b上に、チャネル領域を構成するCNT膜31が形成される。ランダムな方向に形成された複数のCNT31aからなるCNT群をCNT膜31としている。この構成により、CNT膜31下で分子材料13a,13b間には空隙が形成される。
先ず、図11(b)及び図13(b)に示すように、CNT膜31上に導電性の密着膜15a,15b及びこれらの上に電極材料を形成する。
詳細には、CNT膜31上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して所定の開口を形成する。密着材料及び電極材料を開口内を含む全面に連続的に堆積する。密着材料は、Ti,Cr,及びNiのいずれか1種の金属材料、ここではTiを1nm程度の厚みに堆積する。電極材料は、Au,Ag,Al,Pt,Cu,Ir,及びPdのいずれか1種の金属材料、ここではAuを5nm程度の厚みに堆積する。リフトオフ法により、レジスト及びその上のTi及びAuを除去する。以上により、CNT膜31上に導電性の密着膜15a,15b及びこれらの上にAuが形成される。なお図13(b)では、図面の見易さを考慮して、密着膜15a,15b上のAuの図示を省略する。
R=2W1/W0×100≦10%
を満たすように凹部15A,15Bが形成される。凹部15A,15Bの凹み深さDは、10nm程度以上5μm程度以下に調節される。Ti,Cr,Ni等の密着材料は、CNTの電子状態を変調し、コンタクト抵抗を悪化させる懸念がある。本例では、電極から電荷が注入されるチャネルエッジ部の近傍で密着材料を除去して凹部15A,15Bを形成する。これにより、電極が形成された際に凹部15A,15Bで電極がCNT膜31と直接的に接触する部位が設けられ、CNT膜31における電子状態の変調が可及的に抑止される。上記の割合Rが10%以下であれば、電子状態の変調が殆ど問題とならない程度に低減される。
詳細には、密着膜15a,15b及びこれらの上のAu上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、電極形成予定部位を露出する開口を形成する。電極材料、ここではAuを蒸着法等により開口内を含む全面に、例えば50nm程度の厚みに堆積する。リフトオフ法により、レジスト及びその上のAuを除去する。以上により、密着膜15a,15bを覆うソース電極16a及びドレイン電極16bが形成される。ソース電極16a及びドレイン電極16bのCNT膜31と電気的に接続された部位の下方には、分子材料13a,13bが位置している。ソース電極16a及びドレイン電極16bは、密着膜15a,15bの凹部15A,15BでCNT膜31と直接的に接触している。この構成により、CNT膜31における電子状態の変調が可及的に抑止される。
詳細には、先ず、ソース電極16a及びドレイン電極16b間のCNT膜31上を含む全面に、真空蒸着法等によりAlを例えば1nm程度の厚みに堆積し、このAlを自然酸化させる。
次に、Al上に絶縁材料として例えばHfO2を堆積する。HfO2は、例えばALD法により、例えば5nm程度の厚みに堆積する。これにより、ゲート絶縁膜17が形成される。
詳細には、ゲート絶縁膜17上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、電極形成予定部位を露出する開口を形成する。電極材料、例えばTi/Auを蒸着法等により開口内を含む全面に堆積する。リフトオフ法により、レジスト及びその上のTi/Auを除去する。以上により、CNT膜31上にゲート絶縁膜17を介してゲート電極18が形成される。
本例では、第3の実施形態と同様にCNT・トランジスタを開示するが、更に他のナノカーボン材料が付加形成される点で第2の実施形態と相違する。
図14及び図15は、第3の実施形態の変形例2によるCNT・トランジスタの製造方法の主要工程を示す概略断面図である。
続いて、図14(a)に示すように、CNT膜21の電極形成予定部位を覆うカーボン膜32a,32bを形成する。
次に、リフトオフ法により、レジスト及びその上のアモルファスカーボンを除去する。以上により、CNT膜21の電極形成予定部位を覆うカーボン膜32a,32bが形成される。
詳細には、カーボン膜32a,32b上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、カーボン膜32a,32bの表面を露出する開口を形成する。蒸着法等により開口内を含む全面に電極材料、ここでは例えばTi及びAuを蒸着法等により順次堆積する。Tiは5nm程度の厚みに、Auは30nm程度の厚みにそれぞれ堆積する。
次に、リフトオフ法により、レジスト及びその上のTi及びAuを除去する。以上により、CNT膜21の電極形成予定部位上に、カーボン膜32a,32bを介して、Ti33a1/Au33a2からなるソース電極33aと、Ti33b1/Au33b2からなるドレイン電極33bとが形成される。
詳細には、先ず、ソース電極33a及びドレイン電極33b間のCNT膜21上を含む全面に、真空蒸着法等によりAlを例えば1nm程度の厚みに堆積し、このAlを自然酸化させる。
次に、Al上に絶縁材料として例えばHfO2を堆積する。HfO2は、例えば原子層堆積法(Atomic Layer Deposition:ALD法)により、例えば5nm程度の厚みに堆積する。これにより、ゲート絶縁膜17が形成される。
詳細には、ゲート絶縁膜17上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、電極形成予定部位を露出する開口を形成する。電極材料、例えばTi/Auを蒸着法等により開口内を含む全面に堆積する。リフトオフ法により、レジスト及びその上のTi/Auを除去する。以上により、CNT膜21上にゲート絶縁膜17を介してゲート電極18が形成される。
即ち、CNT膜21の代わりに、ランダムな方向に形成された複数のCNT31aからなるCNT群からなるCNT膜31を形成し、カーボン膜32a,32bを形成した後にソース電極33a及びドレイン電極33bを形成する。この場合、CNT膜31とソース電極33a及びドレイン電極33bとの間に、カーボン膜32a,32bが挿入されることになり、カーボン膜32a,32bの介在によりソース電極33a及びドレイン電極33bからCNT膜31への意図しないドーピングが抑止される。
前記基板の上方に形成された第1のナノカーボン材料と、
前記第1のナノカーボン材料と電気的に接続された電極と
を含み、
前記基板と前記第1のナノカーボン材料との間に、ドーピング機能を有する分子材料が挿入されていることを特徴とする接続構造。
前記電極がソース電極及びドレイン電極であり、
前記ソース電極と前記ドレイン電極との間に形成されたゲート電極を含むことを特徴とする半導体装置。
前記分子材料上に第1のナノカーボン材料を形成する工程と、
前記第1のナノカーボン材料と電気的に接続される電極を形成する工程と
を含むことを特徴とする接続構造の製造方法。
2 絶縁膜
3,13,13a,13b 分子材料
4,7 ナノカーボン材料
5,6 電極
6a,23a1,23b1,33a1,33b1 Ti
6b,23a2,23b2,33a2,33b2 Au
11 Si基板
12 シリコン酸化膜
14 グラフェン膜
15a,15b 密着膜
15A,15B 凹部
16a,23a,33a ソース電極
16b,23b,33b ドレイン電極
17 ゲート絶縁膜
18 ゲート電極
21,31 CNT膜
21a,31a CNT
22a,22b,32a,32b カーボン膜
Claims (35)
- 基板と、
前記基板の上方に形成された第1のナノカーボン材料と、
前記第1のナノカーボン材料と電気的に接続された電極と
を含み、
前記基板と前記第1のナノカーボン材料との間に、ドーピング機能を有する分子材料が挿入されていることを特徴とする接続構造。 - 前記分子材料は、前記第1のナノカーボン材料の前記電極との接続部位に位置整合して配置されていることを特徴とする請求項1に記載の接続構造。
- 前記第1のナノカーボン材料と前記電極との間に形成された導電性の密着膜を更に含むことを特徴とする請求項1又は2に記載の接続構造。
- 前記密着膜は、前記電極下で当該電極よりも小面積に形成されていることを特徴とする請求項3に記載の接続構造。
- 前記電極は、前記第1のナノカーボン材料の電子状態を変調しない材料で形成されていることを特徴とする請求項1〜4のいずれか1項に記載の接続構造。
- 前記第1のナノカーボン材料と前記電極との間に挿入された第2のナノカーボン材料を更に含むことを特徴とする請求項1又は2に記載の接続構造。
- 前記第2のナノカーボン材料は、アモルファスカーボンであることを特徴とする請求項6に記載の接続構造。
- 前記第2のナノカーボン材料は、グラフェンであることを特徴とする請求項6に記載の接続構造。
- 前記第2のナノカーボン材料は、フラーレンであることを特徴とする請求項6に記載の接続構造。
- 前記第1のナノカーボン材料は、カーボンナノチューブであることを特徴とする請求項6に記載の接続構造。
- 前記第1のナノカーボン材料は、カーボンナノファイバであることを特徴とする請求項6に記載の接続構造。
- 前記分子材料は、F4−TCNQ、F2−TCNQ、F−TCNQ、TCNQ、フッ化ペンタセン、PEI、ジアゾニウム塩、ベンジルビオロゲン、フッ化アルキルシラン、3−アミノプロピルトリメトキシ(エトキシ)シラン、N−メチル−3−アミノプロピルメトキシシラン、N−ジメチル−3−アミノプロピルメトキシシラン、エチレンジアミン、エチレントリアミン、エチレンテトラアミン、ヒドラジン、及び硝酸のいずれか1種の分子からなることを特徴とする請求項1〜11のいずれか1項に記載の接続構造。
- 前記分子材料は、SAM膜として形成されていることを特徴とする請求項1〜11のいずれか1項に記載の接続構造。
- 前記SAM膜は、有機シラン系のものであることを特徴とする請求項13に記載の接続構造。
- 前記SAM膜は、有機硫黄系のものであることを特徴とする請求項13に記載の接続構造。
- 前記第1のナノカーボン材料は、グラフェンであることを特徴とする請求項1〜15のいずれか1項に記載の接続構造。
- 前記第1のナノカーボン材料は、カーボンナノチューブであることを特徴とする請求項1〜15のいずれか1項に記載の接続構造。
- 請求項1〜17のいずれか1項に記載の接続構造を備えており、
前記電極がソース電極及びドレイン電極であり、
前記ソース電極と前記ドレイン電極との間に形成されたゲート電極を含むことを特徴とする半導体装置。 - 基板上に、ドーピング機能を有する分子材料を形成する工程と、
前記分子材料上に第1のナノカーボン材料を形成する工程と、
前記第1のナノカーボン材料と電気的に接続される電極を形成する工程と
を含むことを特徴とする接続構造の製造方法。 - 前記分子材料は、前記第1のナノカーボン材料の前記電極との接続部位に位置整合して配置されることを特徴とする請求項19に記載の接続構造の製造方法。
- 前記第1のナノカーボン材料と前記電極との間に、導電性の密着膜を形成する工程を更に含むことを特徴とする請求項19又は20に記載の接続構造の製造方法。
- 前記密着膜は、前記電極下で当該電極よりも小面積に形成されることを特徴とする請求項21に記載の接続構造の製造方法。
- 前記電極は、前記第1のナノカーボン材料の電子状態を変調しない材料で形成されることを特徴とする請求項19〜22のいずれか1項に記載の接続構造の製造方法。
- 前記第1のナノカーボン材料と前記電極との間に、第2のナノカーボン材料を形成する工程を更に含むことを特徴とする請求項19又は20に記載の接続構造の製造方法。
- 前記第2のナノカーボン材料は、アモルファスカーボンであることを特徴とする請求項24に記載の接続構造の製造方法。
- 前記第2のナノカーボン材料は、グラフェンであることを特徴とする請求項24に記載の接続構造の製造方法。
- 前記第2のナノカーボン材料は、フラーレンであることを特徴とする請求項24に記載の接続構造の製造方法。
- 前記第1のナノカーボン材料は、カーボンナノチューブであることを特徴とする請求項24に記載の接続構造の製造方法。
- 前記第1のナノカーボン材料は、カーボンナノファイバであることを特徴とする請求項24に記載の接続構造の製造方法。
- 前記分子材料は、F4−TCNQ、F2−TCNQ、F−TCNQ、TCNQ、フッ化ペンタセン、PEI、ジアゾニウム塩、ベンジルビオロゲン、フッ化アルキルシラン、3−アミノプロピルトリメトキシ(エトキシ)シラン、N−メチル−3−アミノプロピルメトキシシラン、N−ジメチル−3−アミノプロピルメトキシシラン、エチレンジアミン、エチレントリアミン、エチレンテトラアミン、ヒドラジン、及び硝酸のいずれか1種の分子からなることを特徴とする請求項19〜29のいずれか1項に記載の接続構造の製造方法。
- 前記分子材料は、SAM膜として形成されることを特徴とする請求項19〜29のいずれか1項に記載の接続構造の製造方法。
- 前記SAM膜は、有機シラン系のものであることを特徴とする請求項31に記載の接続構造の製造方法。
- 前記SAM膜は、有機硫黄系のものであることを特徴とする請求項31に記載の接続構造の製造方法。
- 前記第1のナノカーボン材料は、グラフェンであることを特徴とする請求項19〜33のいずれか1項に記載の接続構造の製造方法。
- 前記第1のナノカーボン材料は、カーボンナノチューブであることを特徴とする請求項19〜33のいずれか1項に記載の接続構造の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014066715A JP6323113B2 (ja) | 2013-04-03 | 2014-03-27 | 接続構造及びその製造方法、半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013078010 | 2013-04-03 | ||
JP2013078010 | 2013-04-03 | ||
JP2014066715A JP6323113B2 (ja) | 2013-04-03 | 2014-03-27 | 接続構造及びその製造方法、半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014212308A true JP2014212308A (ja) | 2014-11-13 |
JP6323113B2 JP6323113B2 (ja) | 2018-05-16 |
Family
ID=51657946
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014066715A Expired - Fee Related JP6323113B2 (ja) | 2013-04-03 | 2014-03-27 | 接続構造及びその製造方法、半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US10008605B2 (ja) |
JP (1) | JP6323113B2 (ja) |
TW (1) | TWI552191B (ja) |
WO (1) | WO2014162625A1 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015060908A (ja) * | 2013-09-18 | 2015-03-30 | 株式会社東芝 | 半導体装置、超伝導装置およびその製造方法 |
JP2017152644A (ja) * | 2016-02-26 | 2017-08-31 | 住友電気工業株式会社 | 電子装置およびその製造方法 |
US10283649B2 (en) | 2016-05-31 | 2019-05-07 | Fujitsu Limited | Schottky barrier diode and electronic apparatus |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9882008B2 (en) * | 2015-11-05 | 2018-01-30 | Texas Instruments Incorporated | Graphene FET with graphitic interface layer at contacts |
US11222959B1 (en) * | 2016-05-20 | 2022-01-11 | Hrl Laboratories, Llc | Metal oxide semiconductor field effect transistor and method of manufacturing same |
KR102546316B1 (ko) | 2016-08-09 | 2023-06-21 | 삼성전자주식회사 | 금속-반도체 접합을 가지는 반도체 소자 |
DE102016118837A1 (de) * | 2016-10-05 | 2018-04-05 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Verfahren zum Dotieren einer Graphen-Schicht |
US10263107B2 (en) * | 2017-05-01 | 2019-04-16 | The Regents Of The University Of California | Strain gated transistors and method |
JP2021068719A (ja) * | 2018-02-20 | 2021-04-30 | ソニーセミコンダクタソリューションズ株式会社 | 導電構造、導電構造の形成方法及び半導体装置 |
Citations (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004006750A (ja) * | 2002-03-27 | 2004-01-08 | Mitsubishi Chemicals Corp | 有機半導体材料及び有機電子デバイス |
JP2005285822A (ja) * | 2004-03-26 | 2005-10-13 | Fujitsu Ltd | 半導体装置および半導体センサ |
JP2005340497A (ja) * | 2004-05-27 | 2005-12-08 | Toppan Printing Co Ltd | 電極体及びそれを用いた有機薄膜トランジスタ並びにそれらの製造方法 |
JP2008177580A (ja) * | 2007-01-20 | 2008-07-31 | Toshiba Corp | 低いフリンジキャパシタンス及び低チャネル抵抗を有するカーボンナノチューブ・トランジスタ |
JP2008205272A (ja) * | 2007-02-21 | 2008-09-04 | Fujitsu Ltd | グラフェントランジスタ及びその製造方法 |
JP2009065057A (ja) * | 2007-09-07 | 2009-03-26 | Nec Corp | 半導体装置 |
JP2010135471A (ja) * | 2008-12-03 | 2010-06-17 | Fujitsu Ltd | 両極特性電界効果型トランジスタ及び半導体集積回路装置 |
JP2010141161A (ja) * | 2008-12-12 | 2010-06-24 | Sony Corp | 有機半導体装置およびその製造方法 |
JP2011060828A (ja) * | 2009-09-07 | 2011-03-24 | Kyushu Institute Of Technology | 電界効果型有機トランジスタ及びその製造方法 |
JP2012060042A (ja) * | 2010-09-13 | 2012-03-22 | Tokyo Electron Ltd | 成膜方法、半導体装置及びその製造方法、並びに基板処理装置 |
JP2012516560A (ja) * | 2009-01-30 | 2012-07-19 | ケンブリッジ ディスプレイ テクノロジー リミテッド | 無電解めっきによる有機薄膜トランジスタのソース及びドレイン電極の形成方法 |
JP2012243936A (ja) * | 2011-05-19 | 2012-12-10 | Sony Corp | 半導体素子および電子機器 |
JP2013004718A (ja) * | 2011-06-16 | 2013-01-07 | National Institute Of Advanced Industrial & Technology | 半導体装置及びその製造方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110170330A1 (en) * | 2008-09-23 | 2011-07-14 | National University Of Singapore | Graphene Memory Cell and Fabrication Methods Thereof |
US9105793B2 (en) * | 2009-10-30 | 2015-08-11 | The Regents Of The University Of California | Graphene device and method of using graphene device |
EP2362459A1 (en) * | 2010-02-24 | 2011-08-31 | University College Cork-National University of Ireland, Cork | Modified graphene structure and method of manufacture thereof |
WO2012106002A1 (en) * | 2010-06-07 | 2012-08-09 | The Board Of Regents Of The University Of Taxas System | Multijunction hybrid solar cell with parallel connection and nanomaterial charge collecting interlayers |
-
2013
- 2013-10-16 WO PCT/JP2013/078046 patent/WO2014162625A1/ja active Application Filing
- 2013-10-22 TW TW102138065A patent/TWI552191B/zh not_active IP Right Cessation
-
2014
- 2014-03-27 JP JP2014066715A patent/JP6323113B2/ja not_active Expired - Fee Related
-
2015
- 2015-10-01 US US14/872,687 patent/US10008605B2/en active Active
Patent Citations (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004006750A (ja) * | 2002-03-27 | 2004-01-08 | Mitsubishi Chemicals Corp | 有機半導体材料及び有機電子デバイス |
JP2005285822A (ja) * | 2004-03-26 | 2005-10-13 | Fujitsu Ltd | 半導体装置および半導体センサ |
JP2005340497A (ja) * | 2004-05-27 | 2005-12-08 | Toppan Printing Co Ltd | 電極体及びそれを用いた有機薄膜トランジスタ並びにそれらの製造方法 |
JP2008177580A (ja) * | 2007-01-20 | 2008-07-31 | Toshiba Corp | 低いフリンジキャパシタンス及び低チャネル抵抗を有するカーボンナノチューブ・トランジスタ |
JP2008205272A (ja) * | 2007-02-21 | 2008-09-04 | Fujitsu Ltd | グラフェントランジスタ及びその製造方法 |
JP2009065057A (ja) * | 2007-09-07 | 2009-03-26 | Nec Corp | 半導体装置 |
JP2010135471A (ja) * | 2008-12-03 | 2010-06-17 | Fujitsu Ltd | 両極特性電界効果型トランジスタ及び半導体集積回路装置 |
JP2010141161A (ja) * | 2008-12-12 | 2010-06-24 | Sony Corp | 有機半導体装置およびその製造方法 |
JP2012516560A (ja) * | 2009-01-30 | 2012-07-19 | ケンブリッジ ディスプレイ テクノロジー リミテッド | 無電解めっきによる有機薄膜トランジスタのソース及びドレイン電極の形成方法 |
JP2011060828A (ja) * | 2009-09-07 | 2011-03-24 | Kyushu Institute Of Technology | 電界効果型有機トランジスタ及びその製造方法 |
JP2012060042A (ja) * | 2010-09-13 | 2012-03-22 | Tokyo Electron Ltd | 成膜方法、半導体装置及びその製造方法、並びに基板処理装置 |
JP2012243936A (ja) * | 2011-05-19 | 2012-12-10 | Sony Corp | 半導体素子および電子機器 |
JP2013004718A (ja) * | 2011-06-16 | 2013-01-07 | National Institute Of Advanced Industrial & Technology | 半導体装置及びその製造方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015060908A (ja) * | 2013-09-18 | 2015-03-30 | 株式会社東芝 | 半導体装置、超伝導装置およびその製造方法 |
US9768372B2 (en) | 2013-09-18 | 2017-09-19 | Kabushiki Kaisha Toshiba | Semiconductor device, superconducting device, and manufacturing method of semiconductor device |
JP2017152644A (ja) * | 2016-02-26 | 2017-08-31 | 住友電気工業株式会社 | 電子装置およびその製造方法 |
US10283649B2 (en) | 2016-05-31 | 2019-05-07 | Fujitsu Limited | Schottky barrier diode and electronic apparatus |
Also Published As
Publication number | Publication date |
---|---|
TW201440115A (zh) | 2014-10-16 |
US10008605B2 (en) | 2018-06-26 |
JP6323113B2 (ja) | 2018-05-16 |
US20160027928A1 (en) | 2016-01-28 |
TWI552191B (zh) | 2016-10-01 |
WO2014162625A1 (ja) | 2014-10-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6323113B2 (ja) | 接続構造及びその製造方法、半導体装置 | |
JP6056676B2 (ja) | 電子装置及びその製造方法 | |
JP5708493B2 (ja) | 半導体装置及びその製造方法 | |
US8785911B2 (en) | Graphene or carbon nanotube devices with localized bottom gates and gate dielectric | |
US7687308B2 (en) | Method for fabricating carbon nanotube transistors on a silicon or SOI substrate | |
CN102983176B (zh) | 包括纳米导体层的薄膜晶体管 | |
KR101129930B1 (ko) | 반도체 소자 및 그의 형성 방법 | |
KR20150059000A (ko) | 이차원 물질을 포함하는 인버터와 그 제조방법 및 인버터를 포함하는 논리소자 | |
JP6083197B2 (ja) | 配線構造及びその製造方法 | |
JP5590125B2 (ja) | 半導体装置の製造方法 | |
JP4938272B2 (ja) | n型炭素ナノチューブ電界効果トランジスタ及びその製造方法 | |
JP2015160794A (ja) | グラフェン膜の製造方法及び半導体装置の製造方法 | |
CN102136499A (zh) | 薄膜晶体管及其制造方法 | |
TW202145350A (zh) | 鰭式場效電晶體裝置和其形成方法 | |
US8658461B2 (en) | Self aligned carbide source/drain FET | |
Fasoli et al. | Fabrication of graphene nanoribbons via nanowire lithography | |
JP2011175996A (ja) | グラフェントランジスタおよびその製造方法 | |
JP2011159820A (ja) | トランジスタ及びその製造方法 | |
JP2013197165A (ja) | ホール素子及びその製造方法、並びに磁気検出装置 | |
JP2013098396A (ja) | グラフェン構造の製造方法及びこれを用いた半導体装置の製造方法 | |
JP2013004849A (ja) | 薄膜トランジスタの製造方法およびロール状薄膜トランジスタ | |
JP6799247B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20150223 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20161206 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20171026 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20171107 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180109 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180313 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180326 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6323113 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |