JP2014127652A - 電界効果トランジスタ - Google Patents

Abstract

【課題】チャネル層がＣＮＴ（カーボンナノチューブ）からなる電界効果トランジスタの両極性を抑制すること。
【解決手段】ＣＮＴからなるチャネル層１２と、チャネル層１２にショットキー接合し、かつ互いに離間して設けられたソース電極１３およびドレイン電極１４と、ソース電極１３とドレイン電極１４との間に設けられ、チャネル層１２に絶縁膜１１を介して接続するゲート電極１５と、を有したＣＮＴＦＥＴにおいて、ソース電極１３とドレイン電極１４との間であってゲート電極１６とは異なる位置に、チャネル層１２に接して、電気的にフローティング状態である極性制御膜１６を設けた。極性制御膜１６として仕事関数がチャネル層１２よりも小さなＴｉを用いれば、ＣＮＴＦＥＴをｎチャネルとすることができ、仕事関数がチャネル層１２よりも大きなＰｄを用いれば、ｐチャネルとすることができる。
【選択図】図１

Description

本発明は、ソース電極およびドレイン電極がチャネル層にショットキー接合する電界効果トランジスタに関する。特に両極性が抑制された電界効果トランジスタに関する。

ＣＮＴ（カーボンナノチューブ）は、単層のグラフェンシートがチューブ状に閉じた、あるいは複数のチューブ状に閉じたグラフェンシートが重なった構造を有した炭素の同素体である。ＣＮＴには半導体型のものと金属型のものとが存在している。半導体型のＣＮＴは、高い電流密度や移動度を有しており、ＦＥＴ（電界効果トランジスタ）のチャネルとして応用することが期待されている。また、半導体型のＣＮＴは、電子とホールの移動度が等しく、ｐチャネル、ｎチャネルのＣＮＴＦＥＴを用いて相補型論理回路に応用することが期待されている。たとえば、ＮＯＲ、ＯＲ、ＮＡＮＤ、ＡＮＤなどの論理回路をＣＮＴＦＥＴを用いて作製したことが報告されている。

ＣＮＴやグラフェンなどの炭素系材料や、ペンタセンなどの有機半導体をチャネルとするＦＥＴは、両極性（ｎチャネルの特性とｐチャネルの特性を同時に備えている特性）を示すことが知られている（たとえば特許文献１）。同様に、酸化スズなどの酸化物半導体をチャネルとするＦＥＴも両極性を示すことが知られている（たとえば特許文献２）。両極性は、ソース電極およびドレイン電極のショットキー接合に由来する。逆の導電性のキャリア（ｎチャネルであればホール、ｐチャネルであれば電子）がショットキー障壁を乗り越えてチャネル層に漏れだすために両極性を示すのである。

特開２０１０−１３５４７１号公報 特開２０１２−１８２３２９号公報

上記のような両極性を示す材料をチャネルとするＦＥＴを用いて論理回路を構成した場合、両極性が誤作動の原因となってしまう。たとえば、オフ状態でドレイン電極から逆極性のキャリアが流れ込み、オフ電流を発生させるため、論理ゲートがオフ状態のときに十分に高いハイレベルが得られない。もしくは、論理ゲートがオン状態のときに十分なローレベルが得られない。その結果、雑音余裕が小さくなり、ＦＥＴを多段に接続した回路を構成すると誤作動を生じるおそれがある。そのため、ＣＮＴＦＥＴなどを集積化して論理回路を実現することは困難であった。

上記のような問題は、炭素系材料、有機半導体、酸化物半導体だけでなく、Ｓｉをチャネル層とするＦＥＴにも当てはまる。Ｓｉをチャネル層としたＦＥＴでは、近年の微細化によって制御性が悪化しており、ソース電極およびドレイン電極をショットキー接合とすることで制御性を改善しようという研究開発が進められている。その場合、ＣＮＴＦＥＴなどと同様にＦＥＴが両極性となってしまう問題が生ずる。

そこで本発明の目的は、ソース電極およびドレイン電極がチャネル層にショットキー接合する電界効果トランジスタにおいて、両極性を抑制することである。

本発明は、半導体からなるチャネル層と、チャネル層にショットキー接合し、かつ互いに離間して設けられたソース電極およびドレイン電極と、ソース電極とドレイン電極との間に設けられ、チャネル層に絶縁膜を介して接続するゲート電極と、を有した電界効果トランジスタにおいて、ソース電極とドレイン電極との間であってゲート電極とは異なる位置に、チャネル層に接して設けられ、電気的にフローティング状態である極性制御膜を有し、極性制御膜の仕事関数を、チャネル層の仕事関数と異ならせることで、両極性を抑制した、ことを特徴とする電界効果トランジスタである。

チャネル層には、ＣＮＴ（カーボンナノチューブ）、グラフェン、カーボンナノウォールなどの炭素系材料、Ｓｉ、ペンタセンなどの有機半導体、酸化スズなどの酸化物半導体を用いることができる。チャネル層としてＣＮＴを用いる場合、ソース電極およびドレイン電極にはグラファイト状炭素を用いるとよい。コンタクト抵抗を低減することができる。なお、ソース電極およびドレイン電極を多層とする場合には、少なくともチャネル層と接する層がグラファイト状炭素であればよい。

ゲート電極のチャネル層に対する位置は、従来ＦＥＴの構造で知られている任意の位置とすることができる。したがって、本発明の電界効果トランジスタの構造には、トップゲート型、ボトムゲート型など、各種構造を採用することができる。特に、素子分離や集積化が容易な点で、トップゲート型が望ましい。また、フィン型などの構造に対しても、本発明は適用することができる。

極性制御膜は、チャネル層に接し、かつ、電気的にフローティング状態となる任意の位置に設けられていてよい。電気的にフローティング状態とは、つまり、電気的に周囲から遮断された状態である。チャネル層のゲート電極が設けられている側と同一の表面に極性制御膜を設けてもよいし、ゲート電極が設けられている側とは反対側の表面に極性制御膜を設けてもよい。また、極性制御膜は、複数離間して設けてもよい。また、極性制御膜は単層のほか、複数の層で構成されていてもよい。極性制御膜は、チャネル層との界面において、チャネルを形成する本来キャリアに対してはショットキー障壁を形成しないかあるいは形成しても小さなショットキー障壁であり、一方、逆極性キャリアに対しては大きなショットキー障壁を形成する材料を用いる。極性制御膜の材料は純金属でもよいし合金でもよい。

チャネル層としてＣＮＴを用いる場合、ｐチャネルとするには、極性制御膜として、ＣＮＴよりも仕事関数の大きな材料、たとえば、Ｐｄ、Ａｕ、Ｉｒ、Ｐｔ、Ｒｅなどを用い、ｎチャネルとするには、ＣＮＴよりも仕事関数の小さな材料、たとえば、Ｔｉ、Ａｌ、Ｍｎ、Ｔｌ、Ｉｎ、Ｍｇ、Ｓｉ、Ｇａ、Ｎｂ、Ｒａ、Ｒｈ、Ｌｉ、Ａｇ、Ｃｕなどを用いる。

両極性を抑制するためには、極性制御膜の幅を０．１〜１００μｍとすることが望ましい。より望ましくは幅０．３〜５０μｍであり、さらに望ましくは幅１〜１０μｍである。

また、極性制御膜とチャネル層との仕事関数差に起因するエネルギー障壁の大きさが、両極性の抑制の程度を左右していて、エネルギー障壁が大きいほど両極性がより抑制されるものと考えられる。したがって、極性制御膜とチャネル層の仕事関数の差を０．１ｅＶ以上とすることが望ましく、０．２ｅＶ以上とすることがさらに望ましい。

ソース電極およびドレイン電極がショットキー接合する電界効果トランジスタは、従来、両極性であったが、本発明によれば両極性を抑制することができ、ｐチャネルまたはｎチャネルの一方の特性とすることができる。そのため、本発明の電界効果トランジスタを用いて論理回路等を構成した場合に信頼性などが向上する。

両極性が抑制される理由は、以下の通りである。チャネル層上に接して極性制御膜を設けることにより、電流経路は、チャネル層から極性制御膜端部より極性制御膜へと流入し、極性制御膜を通って極性制御膜端部から再びチャネル層へと戻る経路となる。ここで、極性制御膜はチャネル層とは仕事関数が異なるため、逆極性のキャリアに対して大きなエネルギー障壁が生じる。このエネルギー障壁によって、ドレイン側からソース側へと漏れだす逆極性のキャリアが抑制されるために、両極性が抑制される。

実施例１のＣＮＴＦＥＴの構成を示した図。 ＣＮＴＦＥＴの製造工程について示した図。 極性制御膜をＴｉとした実施例１のＣＮＴＦＥＴの電流−電圧特性を示したグラフ。 比較例のＣＮＴＦＥＴの電流−電圧特性を示したグラフ。 極性制御膜をＰｄとした実施例１のＣＮＴＦＥＴの電流−電圧特性を示したグラフ。 実施例１のＣＮＴＦＥＴと比較例のＣＮＴＦＥＴとでオフオン比を比較した図。 実施例１のＣＮＴＦＥＴにおける電流経路を示した図。 実施例１のＣＮＴＦＥＴと等価な電気回路を示した図。 実施例１のＣＮＴＦＥＴのエネルギーバンドを示した図。 変形例のＣＮＴＦＥＴの構成を示した図。

以下、本発明の具体的な実施例について、図を参照に説明するが、本発明は実施例に限定されるものではない。

図１は、実施例１のＣＮＴＦＥＴの構成を示した図である。以下、その構成について図１を参照に詳しく説明する。

ＣＮＴＦＥＴは、図１のように、ボトムゲート型の構造であり、ｐ⁺ −Ｓｉからなる基板１０を有している。基板１０表面には、絶縁膜１１が接して設けられている。絶縁膜１１の一部領域上には、ＣＮＴ（カーボンナノチューブ）からなるチャネル層１２が島状に設けられていて、絶縁膜１１に接している。また、ソース電極１３とドレイン電極１４が、絶縁膜１１上であって、チャネル層１２に接して設けられており、ソース電極１３とドレイン電極１４は互いに離間して設けられている。また、基板１０裏面（絶縁膜１１側とは反対側の表面）には、ゲート電極１５が接して設けられている。また、チャネル層１２上には、極性制御膜１６が接して設けられていて、極性制御膜１６は電気的にフローティング状態である。

基板１０の厚さは３００μｍであり、ｐ型不純物濃度は１×１０¹⁹ｃｍ^-3である。基板１０として、ＩＴＯなどの透明電極や透明な基板を用いることで、実施例１のＣＮＴＦＥＴを透明なＴＦＴとすることも可能である。また、基板１０には、Ｓｉ以外にも石英基板、ガラス基板などの絶縁性基板を用いることができる。ただしこの場合、ゲート電極１５は、基板１０と絶縁膜１１との間に埋め込むように形成するか、あるいは、チャネル層１２の極性制御膜１６側の表面に、絶縁膜を介して形成する。

絶縁膜１１は、厚さ１００ｎｍのＳｉＯ₂ からなり、基板１０表面のほぼ全面に形成されている。ＳｉＯ₂ 以外にも、Ａｌ₂ Ｏ₃ 、ＳｉＮ、ＳｉＯＮ、ＡｌＮ、ＨｆＯ₂ 、ＨｆＯＮ、ＺｒＯ₂ 、などを用いることができる。これら絶縁膜１１はＣＶＤ、スパッタ、蒸着などによって基板１０とは別に設けてもよいし、基板１０表面を酸化、窒化等することによって形成してもよい。

チャネル層１２は、複数のＣＮＴが基板主面に沿って伸び、連鎖して網目状に広がった構造であり、ソース電極１３とドレイン電極１４との間を架橋している。ＣＮＴは金属型と半導体型があり、生成されるＣＮＴにおいてその比率は金属型が１に対して半導体型が２である。しかし、複数のＣＮＴが連鎖してソース−ドレイン間を架橋しているため、ＣＮＴの連鎖本数が大きければソース−ドレイン間を金属型のＣＮＴのみで架橋することは確率的に非常に低く、このＣＮＴからなるチャネル層１２は、全体として半導体型であると考えてかまわない。ＣＮＴからなるチャネル層１２が実質的に半導体型であるとみなせるためには、ＣＮＴの連鎖本数は６〜１２が望ましく、チャネル長（ソース電極１３とドレイン電極１４間の距離）は１〜２００μｍとすることが望ましい。また、ＣＮＴは単層のＣＮＴ（ＳＷＮＴ）が望ましい。多層のＣＮＴ（ＭＷＮＴ）は金属型となる確率が高いためである。

ソース電極１３およびドレイン電極１４は、チャネル層１２にショットキー接合している。ソース電極１３は、ＧＣ（graphitic carbon；グラファイト状炭素）膜１３ａ、Ｎｉ膜１３ｂ、Ａｕ膜１３ｃが絶縁膜１１側から順に積層された構造である。ドレイン電極１４も同様にＧＣ膜１４ａ、Ｎｉ膜１４ｂ、Ａｕ膜１４ｃが絶縁膜１１側から順に積層された構造である。ＧＣ膜１３ａ、１４ａは、絶縁膜１１上に接して形成され、ＧＣ膜１３ａ、１４ａの、ソース電極１３とドレイン電極１４とが向かい合う側の端部側面においてチャネル層１２と接している。チャネル層１２に接する層として、仕事関数がＣＮＴに近いＧＣ膜１３ａ、１４ａを用いることによってコンタクト抵抗の低減を図っている。また、ソース電極１３とドレイン電極１４との離間距離は９μｍである。

なお、ソース電極１３およびドレイン電極１４はチャネル層１２上に形成してもよく、チャネル層１２上と絶縁膜１１上にまたがって形成されていてもよい。

ゲート電極１５は、Ｔｉ／Ａｌ（基板１０側からＴｉ、Ａｌの順に積層した構造）からなり、基板１０の裏面（絶縁膜１１形成側とは反対側の面）の全面に形成されている。

極性制御膜１６は、ソース電極１３とドレイン電極１４との間の領域のチャネル層１２上に接して設けられていて、電気的にフローティング状態である。すなわち、電気的に周囲から遮断された状態である。そのような位置であれば、どのような位置であってもよく、ソース電極１３とドレイン電極１４との中間の位置に設けたり、ドレイン電極１４の近傍に設けたりしてもよい。電気的にフローティング状態とするために、チャネル層１２と接する部分以外を絶縁膜によって覆うことにより、絶縁膜によって封止された構造としてもよい。

この極性制御膜１６は、ＣＮＴＦＥＴの両極性を抑制して、極性をｐチャネルとｎチャネルの一方に決定するためのものである。極性制御膜１６の仕事関数を、チャネル層１２の仕事関数よりも小さくすれば、ｎチャネルとすることができ、チャネル層１２の仕事関数よりも大きくすれば、ｐチャネルとすることができる。ＣＮＴの仕事関数φは４．７ｅＶ〜４．８ｅＶであるから、ｎチャネルとするには、極性制御膜１６の材料として仕事関数φが４．７ｅＶよりも小さな材料を用い、ｐチャネルとするには、仕事関数φが４．８ｅＶよりも大きな材料を用いればよい。たとえば、ｎチャネルとするための極性制御膜１６の材料としては、Ｔｉ（φ＝４．４ｅＶ）、Ａｌ（φ＝４．２ｅＶ）、Ｉｎ（φ＝４．１Ｖ）、Ｓｃ（φ＝３．５ｅＶ）などがある。また、ｐチャネルとするための極性制御膜１６の材料としては、Ｐｄ（φ＝５．１ｅＶ）、Ａｕ（φ＝５．１ｅＶ）、Ｐｔ（φ＝５．７ｅＶ）、Ｒｈ（φ＝５．０ｅＶ）などがある。

極性制御膜１６の厚さは３０ｎｍである。また、ソース電極１３とドレイン電極１４とを結ぶ方向における極性制御膜１６の幅は、５．５μｍである。

なお、極性制御膜１６は、複数分離して設けるようにしてもよい。また、極性制御膜１６は、基板１０側とは反対側のチャネル層１２表面上に接して位置するようにしているが、基板１０側のチャネル層１２表面（絶縁膜１１とチャネル層１２との界面側）に接するように、つまり、ゲート電極１５側の面と同一の面側に接するように、極性制御膜１６を埋め込んだ構造としてもよい。また、極性制御膜１６をゲート電極１５側とは反対側のチャネル層１２表面に設ける場合、チャネル層１２の主面に垂直な方向においてゲート電極１５と対向する位置に、極性制御膜１６を設けてよいし、対向する位置からずらして設けてもよい。

また、極性制御膜１６は必ずしもチャネル層１２に直接的に接している必要はなく、絶縁膜を介して間接的に接続された構成としてもよい。ただしこの場合、極性制御膜とチャネル層との間でトンネル電流が発生する程度に絶縁膜を薄くする必要がある。

また、両極性を抑制するためには、極性制御膜１６の幅（ソース電極１３とドレイン電極１４とを結ぶ方向における幅）を、０．１〜１００μｍとすることが望ましい。より望ましくは０．３〜５０μｍであり、さらに望ましくは１〜１０μｍである。

次に、実施例１のＣＮＴＦＥＴの製造方法について、図２を参照に説明する。

まず、絶縁膜１１が形成された基板１０を用意し（図２（ａ））、絶縁膜１１上の所定の領域に、触媒となるＣｏからなる厚さ０．３ｎｍの触媒金属膜（図示しない）を、ＥＢ（エレクトロンビーム）蒸着とフォトリソグラフィを用いたリフトオフによって形成した。そして、原料ガスとして気化させたエタノール、キャリアガスとしてＡｒを用い、絶縁膜１１上に熱ＣＶＤ法によりＳＷＮＴ（single-walled carbon nanotube ；単層のＣＮＴ）を成長させ、チャネル層１２を形成した（図２（ｂ））。原料ガスの流量は１００ｓｃｃｍ、温度８００℃、常圧とし、成長時間は２０分とした。

原料ガスには、エタノール以外に、一酸化炭素、メタノール、エーテル、アセチレン、エチレン、エタン、プロピレン、プロパン、メタンなどを用いることができる。また、触媒にはＣｏ以外に、Ｆｅ、Ｎｉ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｂ、Ｐｔなどを用いることができる。あるいはこれらの金属の多層膜とすることもできる。ＣＮＴの成長温度は、原料ガスと触媒の種類に応じて適宜設定する。

ＣＮＴからなるチャネル層１２の絶縁膜１１上への形成は、上記の熱ＣＶＤ法以外にも、従来知られている種々の方法によって形成することができる。たとえば、ＣＮＴを化学気相成長させてフィルタでろ過、収集し、その収集したＣＮＴを基板１０に転写する気相ろ過・転写方法や、プラズマＣＶＤ、レーザーアブレーション法、アーク法、などの方法によって形成することができる。

次に、ＥＢ蒸着とフォトリソグラフィによるリフトオフを用いて、絶縁膜１１上であってチャネル層１２と接する互いに離間した２つの領域に、厚さ２ｎｍのアモルファスカーボン、厚さ５ｎｍのＮｉ、厚さ３０ｎｍのＡｕを順に積層した。そして、真空中で８００℃、１５分間のアニールを行い、アモルファスカーボンをグラファイト化した。以上により、ＧＣ膜、Ｎｉ膜、Ａｕ膜を絶縁膜１１側から順に積層してなるソース電極１３およびドレイン電極１４を形成した（図２（ｃ））。また、ソース電極１３とドレイン電極１４は、９μｍ離間して形成した。

次に、チャネル層１２上であって、ソース電極１３とドレイン電極１４とを結ぶ領域に、蒸着とフォトリソグラフィを用いたリフトオフによって、極性制御膜１６を形成した（図２（ｄ））。この極性制御膜１６は、ソース電極１３やドレイン電極１４とは接触しないようにして、電気的にフローティング状態とする。

次に、基板１０の裏面（絶縁膜１１側とは反対側の面）に、ゲート電極１５を蒸着によって形成した（図２（ｅ））。以上によって、図１に示す実施例１のＣＮＴＦＥＴが製造される。

なお、上記製造工程では、ソース電極１３およびドレイン電極１４の形成後、ゲート電極１５の形成前に極性制御膜１６を形成しているが、ソース電極１３およびドレイン電極１４を形成する前に形成してもよいし、ゲート電極１５の形成後に形成してもよい。

以上説明した実施例１のＣＮＴＦＥＴでは、極性制御膜１６の仕事関数をチャネル層１２の仕事関数とは異ならせることによって両極性を抑制することができ、ｎチャネルとｐチャネルのうち一方の極性とすることができる。その理由は、以下に説明する通りである。

チャネル層１２に接して極性制御膜１６を設けた実施例１のＣＮＴＦＥＴでは、電流の経路が、極性制御膜１６を設けていない従来のＣＮＴＦＥＴのような、ドレイン電極１４からチャネル層１２を経由してソース電極１３へと向かう経路（図７（ａ）参照）とはならない。図７（ｂ）に示す通り、ドレイン電極１４からチャネル層１２へ向かい、極性制御膜１６のドレイン電極１４側端部においてチャネル層１２から極性制御膜１６へ流入し、極性制御膜１６中をソース電極１３側へと流れ、極性制御膜１６のソース電極１３側端部において極性制御膜１６からチャネル層１２へと流出し、再びチャネル層１２を流れてドレイン電極１４へと向かう順の経路となる。

また、極性制御膜１６は、仕事関数の違いによってチャネル層１２にショットキー接合している。したがって、実施例１のＣＮＴＦＥＴは、２つのＦＥＴを縦に接続した回路、つまり、一方のＦＥＴのソースと他方のＦＥＴのドレインとを接続した回路（図８参照）と同等である。そのため、実施例１のＣＮＴＦＥＴのゼロバイアスでのエネルギーバンド図は、図９のようになる。図９（ａ）は極性制御膜１６として、チャネル層１２よりも仕事関数が小さい材料Ｔｉを用いた場合、図９（ｂ）は極性制御膜１６として、チャネル層１２よりも仕事関数が大きい材料Ｐｄを用いた場合である。

図９（ａ）のように、極性制御膜１６の仕事関数がチャネル層１２よりも小さいために、チャネル層１２のエネルギーバンドは、チャネル層１２と極性制御膜１６との接合界面において下方（エネルギーの小さい方）に曲げられる。その結果、ソース側においてチャネル層１２と極性制御膜１６との界面にホールに対して大きなエネルギー障壁１７が形成される。このエネルギー障壁１７によって、ドレイン側から注入されたホールは、ドレインからソースへと移動することが妨げられる。一方、電子に対しては、エネルギー障壁は形成されないかあるいは小さい。これにより、ｐチャネルの特性が抑制され、ｎチャネルの特性のみが残る。以上により、極性制御膜１６として、チャネル層１２よりも仕事関数が小さい材料を用いた実施例１のＣＮＴＦＥＴでは、両極性が抑制され、ｎチャネルの特性となる。

図９（ｂ）のように、極性制御膜１６として、チャネル層１２よりも仕事関数が大きい材料Ｐｄを用いた場合も、図９（ａ）の場合と同様の理由により両極性が抑制されてｐチャネルの特性となる。すなわち、極性制御膜１６の仕事関数がチャネル層１２よりも大きいために、チャネル層１２のエネルギーバンドは、チャネル層１２と極性制御膜１６との接合界面において上方（エネルギーの大きい方）に曲げられる。その結果、ソース側においてチャネル層１２と極性制御膜１６との界面に電子に対して大きなエネルギー障壁１７が形成される。このエネルギー障壁１７によって、ドレイン側から注入された電子は、ドレインからソースへと移動することが妨げられる。また、ホールに対しては、エネルギー障壁は形成されないかあるいは小さい。これにより、ｎチャネルの特性が抑制され、ｐチャネルの特性のみが残る。つまり、両極性が抑制されてｐチャネルとなる。

なお、上記理由により、極性制御膜１６とチャネル層１２との仕事関数差に起因するエネルギー障壁１７の大きさが、両極性の抑制の程度を左右しているものと考えられ、エネルギー障壁１７が大きいほど、両極性をより抑制することができる。したがって、極性制御膜１６とチャネル層１２の仕事関数の差を０．１ｅＶ以上とすることが望ましく、０．２ｅＶ以上とすることがさらに望ましい。

また、上記理由から、極性制御膜１６直下のチャネル層１２の領域のうち、電流経路となっているソース電極１３端部およびドレイン電極１４側端部以外の領域は、必要のない領域と考えられ、エッチング等によってその直下の領域のチャネル層１２を除去したり、元から形成しないようにしてもよい。これにより、電流のリークが抑制され、両極性もより改善される。ただし、ＣＮＴはエッチングや選択成長が容易でないため、実施例１のように、直下の領域にもチャネル層１２を有した構造の方が製造が容易である。

次に、各種実験結果について、図を参照に説明する。

図３は、実施例１のＣＮＴＦＥＴにおいて極性制御膜１６としてＴｉを用いた場合の電流−電圧特性を示している。図３（ａ）はＩＤ（ドレイン電流）−ＶＧＳ（ゲート電圧）特性（ＶＤＳ（ドレイン電圧）＝１Ｖ）であり、図３（ｂ）はＩＤ−ＶＤＳ特性である。また、比較のため、極性制御膜１６を設けないＣＮＴＦＥＴ（以下、比較例のＣＮＴＦＥＴとする）についてのＩＤ−ＶＧＳ特性（ＶＤＳ＝−１Ｖ）を図４に示す。なお、表面への分子吸着による特性への影響を排除するため、ＣＮＴＦＥＴを真空ベーク（２５０℃、５時間）して、大気に曝さないようベーキングチャンバに接続されたグローブボックスにおいて測定を行った。以下の各種実験での測定も同様である。

図４のように、比較例のＣＮＴＦＥＴでは、ＶＧＳが０Ｖ以下ではＶＧＳが減少するにつれて｜ＩＤ｜（ＩＤの絶対値）が増大し、ＶＧＳが０〜５Ｖでは｜ＩＤ｜は０ｎＡ、ＶＧＳが５Ｖ以上ではＶＧＳが増大するにつれて｜ＩＤ｜も増大している。したがって、比較例のＣＮＴＦＥＴは、ｐチャネルよりの極性ではあるが両極性となっている。

一方、図３のように、極性制御膜１６としてＴｉを用いた実施例１のＣＮＴＦＥＴは、ＶＧＳが０Ｖ以上ではＶＧＳが増大するにつれてＩＤも増大し、ＶＧＳが０Ｖより小さいと、ＩＤはほぼ０ｎＡである。つまり、ＣＮＴからなるチャネル層１２よりも仕事関数の小さなＴｉからなる極性制御膜１６を設けたことにより、両極性が抑制され、ｎチャネルとなっている。

図５は、実施例１のＣＮＴＦＥＴにおいて極性制御膜１６としてＰｄを用いた場合の電流−電圧特性を示している。図５（ａ）はＩＤ−ＶＧＳ特性（ＶＤＳ＝−１Ｖ）であり、図５（ｂ）はＩＤ−ＶＤＳ特性である。

図５のように、極性制御膜１６としてＰｄを用いた実施例１のＣＮＴＦＥＴは、ＶＧＳが０Ｖ以下では、ＶＧＳが減少するにつれて｜ＩＤ｜が増大し、ＶＧＳが０Ｖよりも大きいと、ＩＤはほぼ０ｎＡである。つまり、ＣＮＴからなるチャネル層１２よりも仕事関数の大きなＰｄからなる極性制御膜１６を設けたことにより、両極性が抑制され、ｐチャネルとなっている。

図６は、極性制御膜１６としてＴｉを用いた実施例１のＣＮＴＦＥＴ、および比較例のＣＮＴＦＥＴについて、オフオン比を求めた結果である。オフオン比は、Ｉｏｆｆ／Ｉｏｎであり、Ｉｏｆｆはオフ電流、Ｉｏｎはオン電流である。図６（ａ）はＶＤＳ＝１Ｖのとき、図６（ｂ）はＶＤＳ＝３Ｖのとき、図６（ｃ）はＶＤＳ＝１０Ｖのときである。また、オフオン比は実施例１のＣＮＴＦＥＴについては５つの素子、比較例のＣＮＴＦＥＴについては４つの素子で測定した。

図６（ａ）、（ｂ）のように、ＶＤＳ＝１、３Ｖのとき、実施例１のＣＮＴＦＥＴでは、オフオン比はおよそ０．０１〜０．１であるが、比較例のＣＮＴＦＥＴではオフオン比はおよそ１．０〜１０であった。実施例１のＣＮＴＦＥＴの方が、比較例のＣＮＴＦＥＴに比べて１桁以上オフオン比が向上している。また、図６（ｃ）のように、ＶＤＳ＝１０Ｖのとき、実施例１のＣＮＴＦＥＴではオフオン比がおよそ０．０３〜０．３であるが、比較例のＣＮＴＦＥＴではオフオン比は０．３〜２．０であり、やはり実施例１のＣＮＴＦＥＴの方がオフオン比が優れていた。また、実施例１のＣＮＴＦＥＴは、素子ごとのオフオン比のばらつきも少ないことがわかった。以上から、実施例１のＣＮＴＦＥＴは、両極性を再現性よく抑制できることがわかった。

なお、実施例１のＣＮＴＦＥＴはボトムゲート型であるが、本発明はボトムゲート型のものに限るものではなく、従来知られている種々の構造のＦＥＴに適用することができる。たとえば、トップゲート型などである。また、フィン型にも適用することができる。

また、実施例１では、チャネル層１２をＣＮＴとしているが、本発明はチャネル層１２をＣＮＴとするＦＥＴに限るものではない。グラフェン、Ｓｉ、ペンタセン等の有機半導体、酸化スズ等の酸化物半導体、などをチャネルとするＦＥＴに対しても、本発明は適用することができ、実施例と同様に極性制御膜によって両極性を抑制することができる。チャネル層１２としてグラフェン、有機半導体、酸化物半導体を用いた場合については、ＣＮＴを用いた場合と同様に、ソース電極およびドレイン電極がショットキー接合とならざるを得ないため、本発明が有効である。また、Ｓｉを用いた場合については、微細化による制御性の悪化を抑制するためソース電極およびドレイン電極としてショットキー接合の材料を用いる場合に有効である。

以下に実施例１の変形例を示す。この変形例のＣＮＴＦＥＴは、実施例１のＣＮＴＦＥＴと同様に両極性を抑制することができ、ｐチャネルとｎチャネルのうち一方の特性とすることができる。

［変形例］
変形例のＣＮＴＦＥＴは、トップゲート型である。変形例のＣＮＴＦＥＴは、図１０のように、絶縁体（たとえばＳｉＯ₂ ）からなる基板２０を有し、基板２０上の一部領域に、島状に極性制御膜２６が設けられている。そして、基板２０と極性制御膜２６を覆うようにして、チャネル層２２が設けられていて、極性制御膜２６とチャネル層２２は接している。極性制御膜２６は、実施例１の極性制御膜１６と同様の材料である。

チャネル層２２上には、互いに離間してソース電極２３およびドレイン電極２４が設けられていて、ソース電極２３およびドレイン電極２４の双方は、チャネル層２２にショットキー接合している。ソース電極２３、ドレイン電極２４、およびチャネル層２２上は、絶縁膜２１によって覆われている。これにより、極性制御膜２６は基板２０と絶縁膜２１に囲われた構造となっており、極性制御膜２６は電気的にフローティング状態となっている。なお、ソース電極２３とドレイン電極２４上の一部を絶縁膜２１が覆わない構造としてもよい。

そして、ソース電極２３とドレイン電極２４との間であって絶縁膜２１上に、ゲート電極２５が設けられている。チャネル層２２、ソース電極２３、ドレイン電極２４、ゲート電極２５には、実施例１のものと同様の材料を用いることができる。

この変形例のＣＮＴＦＥＴにおいて、極性制御膜２６は、チャネル層２２表面のうち、ゲート電極２５側とは反対側の面に接するように設けたが、逆にゲート電極２５側と同一の面であってゲート電極２５とは異なる位置に、設けてもよい。あるいは、ゲート電極２５は、ソース電極２３、ドレイン電極２４を絶縁膜２１を介して覆うような構造としてもよい。その他実施例１において述べた各種変形は、変形例においても適用可能である。たとえば、実施例１と同様に、チャネル層２２上にソース電極２３、ドレイン電極２４を設けずに、ソース電極２３、ドレイン電極２４の側面でチャネル層２２に接触する構造としてもよい。

本発明の電界効果トランジスタを集積化して、信頼性の高い論理回路などを作製することができる。

１０、２０：基板
１１、２１：絶縁膜
１２、２２：チャネル層
１３、２３：ソース電極
１４、２４：ドレイン電極
１５、２５：ゲート電極
１６、２６：極性制御膜
１７：エネルギー障壁

Claims (9)

1. 半導体からなるチャネル層と、前記チャネル層にショットキー接合し、かつ互いに離間して設けられたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間に設けられ、前記チャネル層に絶縁膜を介して接続するゲート電極と、を有した電界効果トランジスタにおいて、
   前記ソース電極と前記ドレイン電極との間であって前記ゲート電極とは異なる位置に、前記チャネル層に接して設けられ、電気的にフローティング状態である極性制御膜を有し、
   前記極性制御膜の仕事関数を、前記チャネル層の仕事関数と異ならせることで、両極性を抑制した、
   ことを特徴とする電界効果トランジスタ。
2. 前記極性制御膜の仕事関数を、前記チャネル層の仕事関数よりも小さくすることで、ｎチャネルとしたことを特徴とする請求項１に記載の電界効果トランジスタ。
3. 前記極性制御膜は、ＴｉまたはＡｌであることを特徴とする請求項２に記載の電界効果トランジスタ。
4. 前記極性制御膜の仕事関数を、前記チャネル層の仕事関数よりも大きくすることで、ｐチャネルとしたことを特徴とする請求項１に記載の電界効果トランジスタ。
5. 前記極性制御膜は、ＰｄまたはＡｕであることを特徴とする請求項４に記載の電界効果トランジスタ。
6. 前記チャネル層は平板状であり、
   前記チャネル層の一方の主面側に、前記ソース電極、前記ドレイン電極、および前記ゲート電極が位置する、
   ことを特徴とする請求項１ないし請求項５のいずれか１項に記載の電界効果トランジスタ。
7. 前記チャネル層は平板状であり、
   前記チャネル層の一方の主面側に前記ソース電極および前記ドレイン電極が位置し、他方の主面側に前記ゲート電極が位置する、
   ことを特徴とする請求項１ないし請求項５のいずれか１項に記載の電界効果トランジスタ。
8. 前記チャネル層は、カーボンナノチューブ、グラフェン、Ｓｉ、または有機半導体からなることを特徴とする請求項１ないし請求項７のいずれか１項に記載の電界効果トランジスタ。
9. 前記チャネル層は、カーボンナノチューブであり、
   前記ソース電極および前記ドレイン電極は、グラファイト状炭素である、
   ことを特徴とする請求項８に記載の電界効果トランジスタ。

Images