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JP2014072225A - 化合物半導体装置及びその製造方法 - Google Patents

化合物半導体装置及びその製造方法 Download PDF

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JP2014072225A JP2012214846A JP2012214846A JP2014072225A JP 2014072225 A JP2014072225 A JP 2014072225A JP 2012214846 A JP2012214846 A JP 2012214846A JP 2012214846 A JP2012214846 A JP 2012214846A JP 2014072225 A JP2014072225 A JP 2014072225A
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俊裕 多木
Yuichi Sato
勇一 佐藤
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Abstract

【課題】Ａｌを含有する保護膜を用いて電流コラプス現象を低減させるも、十分な破壊耐圧が確保される信頼性の高い高耐圧の化合物半導体装置を提供する。
【解決手段】化合物半導体積層構造２と、化合物半導体積層構造２の上方で互いに離間して形成されたソース電極５及びドレイン電極６と、化合物半導体積層構造２の上方でソース電極５とドレイン電極６との間に形成されたゲート電極４と、化合物半導体積層構造２の上方に形成された、アルミニウムを含有する絶縁材料からなるパッシベーション膜３ａとを含み、パッシベーション膜３ａは、ソース電極５及びドレイン電極６の下方では、化合物半導体積層構造２と非接触状態とされている。
【選択図】図３

Description

本発明は、化合物半導体装置及びその製造方法に関する。
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えばＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。
特開２００４−２６０１１４号公報
窒化物半導体を用いた半導体デバイスを高電圧下で動作させる際の問題点として、耐圧と電流コラプス現象の２つが挙げられる。電流コラプス現象は、高電圧印加によりオン抵抗が増大する現象のことを指し、電子が半導体結晶中や半導体と絶縁膜との界面等にトラップされ、その領域における２ＤＥＧの濃度が減少することで発生するとされている。この電流コラプスは、半導体を覆う保護膜（パッシベーション膜）に大きく依存することが知られており、様々な膜種や膜質が研究されている。その中で我々は、パッシベーション膜としてＡｌＮ膜を用いることにより、界面準位の減少に効果があることを見出しており、特に原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により成膜したＡｌＮが最も適していることが判明している。
パッシベーション膜にＡｌＮ膜を用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを図１に示す。
図１では、ＳｉＣ等の基板１０１上に電子走行層１０２及び電子供給層１０３が積層され、電子供給層１０３上にパッシベーション膜１０４が形成される。電子走行層１０２はｉ（インテンショナリ・アンドープ）−ＧａＮ等であり、電子供給層１０３はｎ−ＡｌＧａＮ等であり、パッシベーション膜１０４はＡｌＮである。パッシベーション膜１０４上にゲート電極１０５が形成され、ゲート電極１０５の両側で電子供給層１０３上及びパッシベーション膜１０４上にソース電極１０６及びドレイン電極１０７が形成されている。ソース電極１０６及びドレイン電極１０７は、電子供給層１０３とオーミック接触している。
ところが、図１のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、以下の問題があることが我々の実験により明らかになった。
パッシベーション膜１０４は、ソース電極１０６及びドレイン電極１０７にも接触する。そのため、ソース電極１０６及びドレイン電極１０７を電子供給層１０３とオーミック接触させる工程において、ソース電極１０６及びドレイン電極１０７がパッシベーション膜１０４と接触した状態で、オーミック接触を得るためのアニール処理を行う。一方、ソース電極１０６及びドレイン電極１０７の電極材料には、Ｔｉ／Ａｌ（Ｔｉが下層でＡｌが上層）に代表されるＡｌを含有する構造が広く用いられており、Ａｌを有しない電極材料では充分なオーミック特性は未だに得られていない。
通常、オーミック接触を得るためのアニール処理は、５００℃〜９００℃程度の高温を要する。アニール処理の際には、図１のように、電子供給層１０３、ソース電極１０６及びドレイン電極１０７のＴｉ、パッシベーション膜１０４の三者が同時に接触する部分が存在する。高温のアニール処理により、当該部分において、パッシベーション膜１０４のＡｌの一部がソース電極１０６及びドレイン電極１０７のＴｉと反応し、当該部分の接触抵抗が変化することが判った。
この場合、パッシベーション膜１０４のゲート幅方向の接触抵抗にムラが生じ、高電圧動作時に電流集中が発生する。そうすると、この電流集中部位を起点としてデバイス破壊が惹起され、破壊耐圧が低下することが判明した。なお、このムラは、パッシベーション膜をドライエッチングして得られた端部の側面において、より顕著に発生することも判っている。電流コラプス現象を低減させるためには、ＡｌＮ等のＡｌを含有する材料からなるパッシベーション膜は有効であるが、十分な破壊耐圧が得られないという問題がある。
本発明は、上記の課題に鑑みてなされたものであり、Ａｌを含有する保護膜を用いて電流コラプス現象を低減させるも、十分な破壊耐圧が確保される信頼性の高い高耐圧の化合物半導体装置及びその製造方法を提供することを目的とする。
化合物半導体装置の一態様は、化合物半導体積層構造と、前記化合物半導体積層構造の上方で互いに離間して形成された一対の第１の電極と、前記化合物半導体積層構造の上方で前記第１の電極間に形成された第２の電極と、前記化合物半導体積層構造の上方に形成された、アルミニウムを含有する絶縁材料からなる保護膜とを含み、前記保護膜は、前記第１の電極の下方では、前記化合物半導体積層構造と非接触状態とされている。
化合物半導体装置の製造方法の一態様は、化合物半導体積層構造を形成する工程と、前記化合物半導体積層構造の上方に、アルミニウムを含有する絶縁材料からなる保護膜を形成する工程と、前記化合物半導体積層構造の上方で互いに離間する一対の第１の電極を形成する工程と、前記化合物半導体積層構造の上方で前記第１の電極間に第２の電極を形成する工程とを含み、前記保護膜は、前記第１の電極の下方では、前記化合物半導体積層構造と非接触状態とされる。
上記の諸態様によれば、Ａｌを含有する保護膜を用いて電流コラプス現象を低減させるも、十分な破壊耐圧が確保される信頼性の高い高耐圧の化合物半導体装置が実現する。
パッシベーション膜にＡｌＮ膜を用いた従来のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略断面図である。 第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図１に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、代表的なピンチオフ条件下におけるＩ−Ｖ特性を、比較例と共に示す特性図である。 第１の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図５に引き続き、第１の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図７に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図８に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 第２の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図１０に引き続き、第２の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 第３の実施形態による電源装置の概略構成を示す結線図である。 第４の実施形態による高周波増幅器の概略構成を示す結線図である。
（第１の実施形態）
本実施形態では、化合物半導体装置として、窒化物半導体のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。ここでは、半導体上でゲート絶縁膜を介してゲート電極が設けられる、いわゆるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示する。
図２及び図３は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
先ず、図２（ａ）に示すように、成長用基板として例えば半絶縁性のＳｉＣ基板１上に、化合物半導体積層構造２を形成する。成長用基板としては、ＳｉＣ基板の代わりに、Ｓｉ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、及び電子供給層２ｄを有して構成される。
化合物半導体積層構造２において、電子走行層２ｂの電子供給層２ｄ（正確には中間層２ｃ）との界面近傍に、２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層２ｂの化合物半導体（ここではＧａＮ）と電子供給層２ｄの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。
詳細には、ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
ＳｉＣ基板１上に、ＡｌＮを所定の厚みに、ｉ−ＧａＮを３μｍ程度の厚みに、ｉ−ＡｌＧａＮを５ｎｍ程度の厚みに、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに順次成長する。これにより、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄが形成される。バッファ層２ａとしては、ＡｌＮの代わりにＡｌＧａＮを用いたり、低温成長でＧａＮを成長するようにしても良い。また、電子供給層２ｄ上にｎ−ＧａＮからなる薄いキャップ層を形成する場合もある。
ＡｌＮの成長条件としては、原料ガスとしてトリメチルアルミニウム（ＴＭＡｌ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＧａＮの成長条件としては、原料ガスとしてトリメチルガリウム（ＴＭＧａ）ガス及びＮＨ3ガスの混合ガスを用いる。ＡｌＧａＮの成長条件としては、原料ガスとしてＴＭＡｌガス、ＴＭＧａガス、及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるＴＭＡｌガス、Ｇａ源であるＴＭＧａガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ3ガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
ＧａＮやＡｌＧａＮをｎ型として成長する際、本実施形態では電子供給層２ｄのＡｌＧａＮを形成する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
続いて、素子分離構造を形成する。
詳細には、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２及びＳｉＣ基板１の表層部分に素子分離構造が形成される。素子分離構造により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
続いて、図２（ｂ）に示すように、ＡｌＮ層３を形成する。
詳細には、化合物半導体積層構造２上に、Ａｌを含有する絶縁膜、ここではＡｌＮを２ｎｍ程度〜２００ｎｍ程度、例えば２０ｎｍ程度の厚みに堆積する。ＡｌＮの堆積は、例えばＡＬＤ法を用いる。ＡＬＤ法の代わりに、スパッタ法、プラズマＣＶＤ法等を用いても良い。以上により、ＡｌＮ層３が形成される。Ａｌを含有する絶縁材料としては、ＡｌＮの代わりに、例えばＡｌＯ（Ａｌ2Ｏ3）を用いても良い。
続いて、図２（ｃ）に示すように、ＡｌＮ層３を加工してパッシベーション膜３ａを形成する。
詳細には、ＡｌＮ層３の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ＡｌＮ層３の開口予定部位を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電子供給層２ｄの表面における所定領域が露出するまで、ＡｌＮ層３をドライエッチングする。エッチングガスには、例えば塩素系ガスを用いる。電子供給層２ｄの所定領域は、電子供給層２ｄの表面におけるソース電極及びドレイン電極の形成予定部位を包含する領域である。なお、ドライエッチングは、電子供給層２ｄの表面以降まで、深さ方向に若干削るようにしても良い。以上により、残存したＡｌＮ層３により、電子供給層２ｄの所定領域を露出するパッシベーション膜３ａが形成される。パッシベーション膜３ａにおいて、ドライエッチングで形成された両端部を、端部３ａ１，３ａ２とする。
続いて、図３（ａ）に示すように、ゲート電極４を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを、パッシベーション膜３ａ上を含む化合物半導体積層構造２上に塗布し、パッシベーション膜３ａのゲート電極の形成予定部位を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕ（Ｎｉが下層でＡｕが上層）を、例えば蒸着法により、パッシベーション膜３ａのゲート電極の形成予定部位を露出する開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、パッシベーション膜３ａ上にゲート電極４が形成される。ゲート電極４は、化合物半導体積層構造２上にパッシベーション膜３ａを介して形成される。パッシベーション膜３ａのゲート電極４下に位置する部分は、ゲート絶縁膜として機能する。
その後、レジストマスクは、酸素プラズマを用いたアッシング処理、又は薬液を用いたウェット処理により除去される。
続いて、図３（ｂ）に示すように、ソース電極５及びドレイン電極６を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、化合物半導体積層構造２のソース電極及びドレイン電極の形成予定部位を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌ（Ｔｉが下層でＡｌが上層）を、例えば蒸着法により、各形成予定部位を露出する開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。電極材料としては、Ａｌを含有する金属の単層、或いは３層以上の構成としても良い。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば５５０℃程度でアニール処理し、残存したＴｉ／Ａｌを電子供給層２ｄとオーミック接触させる。以上により、化合物半導体積層構造２上にソース電極５及びドレイン電極６が形成される。
本実施形態では、パッシベーション膜３ａは、ソース電極５及びドレイン電極６の下方では、化合物半導体積層構造２（電子供給層２ｄ）と非接触状態とされている。具体的には、ソース電極５は、ゲート電極４との間において、その端部５ａが、パッシベーション膜３ａの端部３ａ１から離間している。同様に、ドレイン電極６は、ゲート電極４との間において、その端部６ａが、パッシベーション膜３ａの端部３ａ２から離間している。
パッシベーション膜３ａは、ソース電極５及びドレイン電極６と離間した非接触状態であるため、ソース電極５及びドレイン電極６のオーミック接触を確立するための高温のアニール処理時において、ソース電極５及びドレイン電極６と反応することはない。そのため、パッシベーション膜３ａのゲート幅方向における接触抵抗の分布が均一となり、高電圧動作時の電流集中が分散され、十分な破壊耐圧が得られる。
続いて、図３（ｃ）に示すように、全面に保護絶縁膜７を形成する。
詳細には、化合物半導体積層構造２上の全面を覆うように絶縁膜、例えばＳｉＮを２ｎｍ程度〜２００ｎｍ程度、例えば２０ｎｍ程度の厚みに堆積する、ＳｉＮの堆積は、プラズマＣＶＤ法又はスパッタ法を用いる。絶縁材料としては、ＳｉＮの代わりにＳｉＯＮ、ＳｉＯ2等を用いる場合もある。以上により、保護絶縁膜７が形成される。保護絶縁膜７は、ソース電極５及びドレイン電極６とパッシベーション膜３ａとの隙間を埋め込み、保護膜として機能する。
しかる後、層間絶縁膜の形成、ゲート電極４、ソース電極５、ドレイン電極６と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経る。以上により、本実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、その破壊耐圧について、図１に示したＡｌＧａＮ／ＧａＮ・ＨＥＭＴとの比較に基づいて調べた。その結果を図４に示す。図４は、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、代表的なピンチオフ条件下におけるＩ−Ｖ特性を、比較例と共に示す特性図である。
比較例では、２００Ｖ付近で電界集中により素子破壊が確認される。これに対して本実施形態では、６００Ｖ以上の高い破壊耐圧が得られることが判明した。
以上説明したように、本実施形態では、Ａｌを含有するパッシベーション膜３ａを用いて電流コラプス現象を低減させるも、十分な破壊耐圧が確保される信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
（変形例）
以下、第１の実施形態の変形例について説明する。本例では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成及び製造方法を開示するが、ゲート電極が半導体とショットキー接触する、いわゆるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示する。なお、第１の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。
図５及び図６は、第１の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
先ず、第１の実施形態の図２（ａ）〜（ｂ）と同様に、ＳｉＣ基板１上に化合物半導体積層構造２を形成する。化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、及び電子供給層２ｄを有して構成される。
続いて、第１の実施形態と同様に、化合物半導体積層構造２に素子分離構造を形成する。
続いて、図５（ａ）に示すように、ＡｌＮ層１１を形成する。
詳細には、化合物半導体積層構造２上に、Ａｌを含有する絶縁膜、ここではＡｌＮを２ｎｍ程度〜２００ｎｍ程度、例えば２０ｎｍ程度の厚みに堆積する。ＡｌＮの堆積は、例えばＡＬＤ法を用いる。ＡＬＤ法の代わりに、スパッタ法、プラズマＣＶＤ法等を用いても良い。以上により、ＡｌＮ層１１が形成される。Ａｌを含有する絶縁材料としては、ＡｌＮの代わりに、例えばＡｌＯ（Ａｌ2Ｏ3）を用いても良い。
続いて、図５（ｂ）に示すように、ＡｌＮ層１１を加工してパッシベーション膜１１ａを形成する。
詳細には、ＡｌＮ層１１の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ＡｌＮ層１１の開口予定部位を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電子供給層２ｄの表面における所定領域が露出するまで、ＡｌＮ層１１をドライエッチングする。エッチングガスには、例えば塩素系ガスを用いる。電子供給層２ｄの所定領域は、電子供給層２ｄの表面におけるソース電極及びドレイン電極の形成予定部位を包含する領域と、ゲート電極の形成予定部位である。なお、ドライエッチングは、電子供給層２ｄの表面以降まで、深さ方向に若干削るようにしても良い。以上により、残存したＡｌＮ層１１により、電子供給層２ｄの所定領域を露出するパッシベーション膜１１ａが形成される。パッシベーション膜１１ａにおいて、ドライエッチングで形成された両端部を端部１１ａ１，１１ａ２とし、ゲート電極の形成予定部位を電極用リセス１１ａ３とする。
続いて、図５（ｃ）に示すように、ゲート電極１２を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをパッシベーション膜１１ａ上を含む化合物半導体積層構造２上に塗布し、パッシベーション膜３ａの電極用リセス１１ａ３を含む領域を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕ（Ｎｉが下層でＡｕが上層）を、例えば蒸着法により、パッシベーション膜１１ａの電極用リセス１１ａ３を含む領域を露出する開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、電極用リセス１１ａ３を埋め込み、パッシベーション膜１１ａ上に乗り上げる形状（ゲート長方向に沿った断面が所謂オーバーハング形状）のゲート電極１２が形成される。ゲート電極１２は、電極用リセス１１ａ３内で化合物半導体積層構造２（電子供給層２ｄ）とショットキー接触する。
その後、レジストマスクは、酸素プラズマを用いたアッシング処理、又は薬液を用いたウェット処理により除去される。
続いて、図６（ａ）に示すように、ソース電極５及びドレイン電極６を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、化合物半導体積層構造２のソース電極及びドレイン電極の形成予定部位を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌ（Ｔｉが下層でＡｌが上層）を、例えば蒸着法により、各形成予定部位を露出する開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば５５０℃程度でアニール処理し、残存したＴｉ／Ａｌを電子供給層２ｄとオーミック接触させる。以上により、化合物半導体積層構造２上にソース電極５及びドレイン電極６が形成される。
本例では、パッシベーション膜１１ａは、ソース電極５及びドレイン電極６の下方では、化合物半導体積層構造２（電子供給層２ｄ）と非接触状態とされている。具体的には、ソース電極５は、ゲート電極１２との間において、その端部５ａが、パッシベーション膜１１ａの端部１１ａ１から離間している。同様に、ドレイン電極６は、ゲート電極１２との間において、その端部６ａが、パッシベーション膜１１ａの端部１１ａ２から離間している。
パッシベーション膜１１ａは、ソース電極５及びドレイン電極６と離間した非接触状態であるため、ソース電極５及びドレイン電極６のオーミック接触を確立するための高温のアニール処理時において、ソース電極５及びドレイン電極６と反応することはない。そのため、パッシベーション膜１１ａのゲート幅方向における接触抵抗の分布が均一となり、高電圧動作時の電流集中が分散され、十分な破壊耐圧が得られる。
続いて、図６（ｂ）に示すように、全面に保護絶縁膜７を形成する。
詳細には、化合物半導体積層構造２上の全面を覆うように絶縁膜、例えばＳｉＮを２ｎｍ程度〜２００ｎｍ程度、例えば２０ｎｍ程度の厚みに堆積する、ＳｉＮの堆積は、プラズマＣＶＤ法又はスパッタ法を用いる。絶縁材料としては、ＳｉＮの代わりにＳｉＯＮ、ＳｉＯ2等を用いる場合もある。以上により、保護絶縁膜７が形成される。保護絶縁膜７は、ソース電極５及びドレイン電極６とパッシベーション膜１１ａとの隙間を埋め込み、保護膜として機能する。
しかる後、層間絶縁膜の形成、ゲート電極１２、ソース電極５、ドレイン電極６と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経る。以上により、本実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
以上説明したように、本例では、Ａｌを含有するパッシベーション膜１１ａを用いて電流コラプス現象を低減させるも、十分な破壊耐圧が確保される信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
（第２の実施形態）
本実施形態では、第１の実施形態と同様に、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成及び製造方法を開示するが、パッシベーション膜の形成状態が若干異なる点で第１の実施形態と相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図７〜図９は、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
先ず、図７（ａ）に示すように、成長用基板として例えば半絶縁性のＳｉＣ基板１上に、化合物半導体積層構造２を形成する。化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、及び電子供給層２ｄを有して構成される。化合物半導体積層構造２の成長方法は、第１の実施形態と同様である。
続いて、第１の実施形態と同様に、化合物半導体積層構造２に素子分離構造を形成する。
続いて、図７（ｂ）に示すように、全面にＳｉＮ膜２１を形成する。
詳細には、化合物半導体積層構造２上の全面を覆うように絶縁膜、例えばＳｉＮを２ｎｍ程度〜２００ｎｍ程度、例えば２０ｎｍ程度の厚みに堆積する、ＳｉＮの堆積は、プラズマＣＶＤ法又はスパッタ法を用いる。絶縁材料としては、ＳｉＮの代わりにＳｉＯＮ、ＳｉＯ2等を用いる場合もある。以上により、ＳｉＮ膜２１が形成される。
続いて、図７（ｃ）に示すように、ＳｉＮ膜２１を加工する。
詳細には、ＳｉＮ膜２１の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ＳｉＮ膜２１の開口予定部位を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電子供給層２ｄの表面における所定領域が露出するまで、ＳｉＮ膜２１をドライエッチングする。エッチングガスには、例えばフッ素系ガスを用いる。このドライエッチングには、電子供給層２ｄに及ぼすエッチングダメージが可及的に小さいことが要求されるところ、フッ素系ガスを用いたドライエッチングは、電子供給層２ｄへのエッチングダメージが小さい。電子供給層２ｄの所定領域は、電子供給層２ｄの表面におけるソース電極の形成予定部位とドレイン電極の形成予定部位との間の領域である。ドライエッチングで残存したＳｉＮ膜２１を、ＳｉＮ膜２１ａとする。
続いて、図８（ａ）に示すように、ＡｌＮ層２２を形成する。
詳細には、ＳｉＮ膜２１ａ上を含む化合物半導体積層構造２上に、Ａｌを含有する絶縁膜、ここではＡｌＮを２ｎｍ程度〜２００ｎｍ程度、例えば２０ｎｍ程度の厚みに堆積する。ＡｌＮの堆積は、例えばＡＬＤ法を用いる。ＡＬＤ法の代わりに、スパッタ法、プラズマＣＶＤ法等を用いても良い。以上により、ＡｌＮ層２２が形成される。Ａｌを含有する絶縁材料としては、ＡｌＮの代わりに、例えばＡｌＯ（Ａｌ2Ｏ3）を用いても良い。
続いて、図８（ｂ）に示すように、ＡｌＮ層２２と共にＳｉＮ膜２１ａを加工し、パッシベーション膜２２ａ及び下地層２１ｂを形成する。
詳細には、ＡｌＮ層２２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ＡｌＮ層２２の開口予定部位を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電子供給層２ｄの表面における所定領域が露出するまで、ＡｌＮ層２２及びＳｉＮ膜２１ａをドライエッチングする。エッチングガスには、ＡｌＮ層２２のエッチングには例えば塩素系ガスを、ＳｉＮ膜２１ａのエッチングには例えばフッ素系ガスを、それぞれ用いる。塩素系ガスを用いてＡｌＮ層２２をドライエッチングしても、電子供給層２ｄ上にはＳｉＮ膜２１ａが存するため、電子供給層２ｄがドライエッチングに晒されることはなく、電子供給層２ｄのエッチングダメージはない。フッ素系ガスを用いて電子供給層２ｄ上のＳｉＮ膜２１ａをドライエッチングすることで、ＳｉＮ膜２１ａのドライエッチングで露出する電子供給層２ｄへのエッチングダメージを小さく抑えることができる。
電子供給層２ｄの所定領域は、電子供給層２ｄの表面におけるソース電極及びドレイン電極の形成予定部位のうち、ソース電極及びドレイン電極がオーミック接触する領域である。以上により、残存したＡｌＮ層２２により、電子供給層２ｄの所定領域を露出するパッシベーション膜２２ａが形成される。パッシベーション膜２２ａの下部には、残存したＳｉＮ膜２１ａにより下地層２１ｂが形成される。下地層２１ｂ及びパッシベーション膜２２ａにおいて、ドライエッチングで露出した上記の所定領域を、電極用リセス２３ａ，２３ｂとする。
続いて、図９（ａ）に示すように、ソース電極２４及びドレイン電極２５を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電極用リセス２３ａ，２３ｂを含むソース電極及びドレイン電極の形成予定部位を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌ（Ｔｉが下層でＡｌが上層）を、例えば蒸着法により、各形成予定部位を露出する開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば５５０℃程度でアニール処理し、残存したＴｉ／Ａｌを電極用リセス２３ａ，２３ｂ内で電子供給層２ｄとオーミック接触させる。以上により、電極用リセス２３ａ，２３ｂ内を埋め込むと共にパッシベーション膜２２ａ上に乗り上げる形状（ゲート長方向に沿った断面が所謂オーバーハング形状）のソース電極２４及びドレイン電極２５が形成される。
本実施形態では、パッシベーション膜２２ａは、ソース電極２４及びドレイン電極２５の下方では、化合物半導体積層構造２（電子供給層２ｄ）と非接触状態とされている。具体的には、パッシベーション膜２２ａは、ソース電極２４及びドレイン電極２５の下方において、電子供給層２ｄの上方に下地層２１ｂを介して位置する。
パッシベーション膜２２ａは、ソース電極２４及びドレイン電極２５の下方において、ソース電極２４及びドレイン電極２５とは接触するが、電子供給層２ｄとは下地層２１ｂにより上方に離間している。即ち、電子供給層２ｄ、ソース電極２４及びドレイン電極２５のＴｉ、パッシベーション膜２２ａの三者が同時に接触する部分が存在しない。この場合、ソース電極２４及びドレイン電極２５のオーミック接触を確立するための高温のアニール処理時において、パッシベーション膜２２ａがソース電極２４及びドレイン電極２５と反応することはない。そのため、パッシベーション膜２２ａのゲート幅方向における接触抵抗の分布が均一となり、高電圧動作時の電流集中が分散され、十分な破壊耐圧が得られる。
続いて、図９（ｂ）に示すように、ゲート電極４を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをパッシベーション膜２２ａ上に塗布し、パッシベーション膜２２ａのゲート電極の形成予定部位を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕ（Ｎｉが下層でＡｕが上層）を、例えば蒸着法により、パッシベーション膜２２ａのゲート電極の形成予定部位を露出する開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、パッシベーション膜２２ａ上にゲート電極４が形成される。ゲート電極４は、化合物半導体積層構造２上にパッシベーション膜２２ａを介して形成される。パッシベーション膜２２ａのゲート電極４下に位置する部分は、ゲート絶縁膜として機能する。
その後、レジストマスクは、酸素プラズマを用いたアッシング処理、又は薬液を用いたウェット処理により除去される。
しかる後、層間絶縁膜の形成、ゲート電極４、ソース電極２４、ドレイン電極２５と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経る。以上により、本実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
以上説明したように、本実施形態では、Ａｌを含有するパッシベーション膜２２ａを用いて電流コラプス現象を低減させるも、十分な破壊耐圧が確保される信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
（変形例）
以下、第２の実施形態の変形例について説明する。本例では、第２の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成及び製造方法を開示するが、ゲート電極が半導体とショットキー接触する、いわゆるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示する。なお、第２の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。
図１０及び図１１は、第２の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
先ず、第１の実施形態の図２（ａ）〜（ｂ）と同様に、ＳｉＣ基板１上に化合物半導体積層構造２を形成する。化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、及び電子供給層２ｄを有して構成される。
続いて、第１の実施形態と同様に、化合物半導体積層構造２に素子分離構造を形成する。
続いて、図１０（ａ）に示すように、全面にＳｉＮ膜３１を形成する。
詳細には、化合物半導体積層構造２上の全面を覆うように絶縁膜、例えばＳｉＮを２ｎｍ程度〜２００ｎｍ程度、例えば２０ｎｍ程度の厚みに堆積する、ＳｉＮの堆積は、プラズマＣＶＤ法又はスパッタ法を用いる。絶縁材料としては、ＳｉＮの代わりにＳｉＯＮ、ＳｉＯ2等を用いる場合もある。以上により、ＳｉＮ膜３１が形成される。
続いて、図１０（ｂ）に示すように、ＳｉＮ膜３１を加工する。
詳細には、ＳｉＮ膜３１の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ＳｉＮ膜３１の開口予定部位を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電子供給層２ｄの表面における所定領域が露出するまで、ＳｉＮ膜３１をドライエッチングする。エッチングガスには、例えばフッ素系ガスを用いる。このドライエッチングには、電子供給層２ｄに及ぼすエッチングダメージが可及的に小さいことが要求されるところ、フッ素系ガスを用いたドライエッチングは、電子供給層２ｄへのエッチングダメージが小さい。電子供給層２ｄの所定領域は、電子供給層２ｄの表面におけるソース電極、ドレイン電極、及びゲート電極の各形成予定部位を除く領域である。以上により、残存したＳｉＮ膜３１を、ＳｉＮ膜３１ａ，３１ｂとする。
続いて、図１０（ｃ）に示すように、ＡｌＮ層３２を形成する。
詳細には、ＳｉＮ膜３１ａ，３１ｂ上を含む化合物半導体積層構造２上に、Ａｌを含有する絶縁膜、ここではＡｌＮを２ｎｍ程度〜２００ｎｍ程度、例えば２０ｎｍ程度の厚みに堆積する。ＡｌＮの堆積は、例えばＡＬＤ法を用いる。ＡＬＤ法の代わりに、スパッタ法、プラズマＣＶＤ法等を用いても良い。以上により、ＡｌＮ層３２が形成される。Ａｌを含有する絶縁材料としては、ＡｌＮの代わりに、例えばＡｌＯ（Ａｌ2Ｏ3）を用いても良い。
続いて、図１１（ａ）に示すように、パッシベーション膜３２ａ及び下地層３１ｃを形成する。
詳細には、ＡｌＮ層３２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ＡｌＮ層３２の開口予定部位を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電子供給層２ｄの表面における所定領域が露出するまで、ＡｌＮ層３２及びＳｉＮ膜３１ａ，３１ｂをドライエッチングする。エッチングガスには、ＡｌＮ層３２のエッチングには例えば塩素系ガスを、ＳｉＮ膜３１ａ，３１ｂのエッチングには例えばフッ素系ガスを、それぞれ用いる。塩素系ガスを用いてＡｌＮ層３２をドライエッチングしても、電子供給層２ｄ上にはＳｉＮ膜３１ａ，３１ｂが存するため、電子供給層２ｄがドライエッチングに晒されることはなく、電子供給層２ｄのエッチングダメージはない。フッ素系ガスを用いて電子供給層２ｄ上のＳｉＮ膜３１ａ，３１ｂをドライエッチングすることで、ＳｉＮ膜３１ａ，３１ｂのドライエッチングで露出する電子供給層２ｄへのエッチングダメージを小さく抑えることができる。
電子供給層２ｄの所定領域は、電子供給層２ｄの表面におけるソース電極及びドレイン電極の形成予定部位のうち、ソース電極及びドレイン電極がオーミック接触する領域、及びゲート電極の形成予定部位のうち、ゲート電極がショットキー接触する領域である。以上により、残存したＡｌＮ層３２により、電子供給層２ｄの所定領域を露出するパッシベーション膜３２ａが形成される。パッシベーション膜３２ａのソース電極及びドレイン電極の形成予定部位側における下部には、残存したＳｉＮ膜３１ａにより下地層３１ｃが形成される。パッシベーション膜３２ａのゲート電極の形成予定部位側における下部には、ＳｉＮ膜３１ｂが残存する。下地層３１ｃ及びパッシベーション膜３２ａにおいて、ドライエッチングで露出した上記の所定領域を、ソース電極及びドレイン電極の電極用リセス３３ａ，３３ｂとする。残存するＳｉＮ膜３１ａ及びパッシベーション膜３２ａにおいて、ドライエッチングで露出した上記の所定領域を、ゲート電極の電極用リセス３３ｂとする。
続いて、図１１（ｂ）に示すように、ソース電極２４及びドレイン電極２５を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電極用リセス３３ａ，３３ｂを含むソース電極及びドレイン電極の形成予定部位を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌ（Ｔｉが下層でＡｌが上層）を、例えば蒸着法により、各形成予定部位を露出する開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば５５０℃程度でアニール処理し、残存したＴｉ／Ａｌを電極用リセス３３ａ，３３ｂ内で電子供給層２ｄとオーミック接触させる。以上により、電極用リセス３３ａ，３３ｂ内を埋め込むと共にパッシベーション膜３２ａ上に乗り上げる形状（ゲート長方向に沿った断面が所謂オーバーハング形状）のソース電極２４及びドレイン電極２５が形成される。
本例では、パッシベーション膜３２ａは、ソース電極２４及びドレイン電極２５の下方では、化合物半導体積層構造２（電子供給層２ｄ）と非接触状態とされている。具体的には、パッシベーション膜３２ａは、ソース電極２４及びドレイン電極２５の下方において、電子供給層２ｄの上方に下地層３１ｃを介して位置する。
パッシベーション膜３２ａは、ソース電極２４及びドレイン電極２５の下方において、ソース電極２４及びドレイン電極２５とは接触するが、電子供給層２ｄとは下地層３１ｃにより上方に離間している。即ち、電子供給層２ｄ、ソース電極２４及びドレイン電極２５のＴｉ、パッシベーション膜３２ａの三者が同時に接触する部分が存在しない。この場合、ソース電極２４及びドレイン電極２５のオーミック接触を確立するための高温のアニール処理時において、パッシベーション膜３２ａがソース電極２４及びドレイン電極２５と反応することはない。そのため、パッシベーション膜３２ａのゲート幅方向における接触抵抗の分布が均一となり、高電圧動作時の電流集中が分散され、十分な破壊耐圧が得られる。
続いて、図１１（ｃ）に示すように、ゲート電極３４を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをパッシベーション膜３２ａ上に塗布し、パッシベーション膜３２ａの電極用リセス３３ｃを含む領域を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕ（Ｎｉが下層でＡｕが上層）を、例えば蒸着法により、開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、電極用リセス３３ｃを埋め込み、パッシベーション膜３２ａ上に乗り上げる形状（ゲート長方向に沿った断面が所謂オーバーハング形状）のゲート電極３４が形成される。ゲート電極３４は、電極用リセス３ｃ内で化合物半導体積層構造２（電子供給層２ｄ）とショットキー接触する。
その後、レジストマスクは、酸素プラズマを用いたアッシング処理、又は薬液を用いたウェット処理により除去される。
しかる後、層間絶縁膜の形成、ゲート電極３４、ソース電極２４、ドレイン電極２５と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経る。以上により、本実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
以上説明したように、本実施形態では、Ａｌを含有するパッシベーション膜３２ａを用いて電流コラプス現象を低減させるも、十分な破壊耐圧が確保される信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
（第３の実施形態）
本実施形態では、第１及び第２の実施形態、並びにこれらの変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した電源装置を開示する。
図１２は、第３の実施形態による電源装置の概略構成を示す結線図である。
本実施形態による電源装置は、高圧の一次側回路４１及び低圧の二次側回路４２と、一次側回路４１と二次側回路４２との間に配設されるトランス４３とを備えて構成される。
一次側回路４１は、交流電源４４と、いわゆるブリッジ整流回路４５と、複数（ここでは４つ）のスイッチング素子４６ａ，４６ｂ，４６ｃ，４６ｄとを備えて構成される。また、ブリッジ整流回路４５は、スイッチング素子４６ｅを有している。
二次側回路４２は、複数（ここでは３つ）のスイッチング素子４７ａ，４７ｂ，４７ｃを備えて構成される。
本実施形態では、一次側回路４１のスイッチング素子４６ａ，４６ｂ，４６ｃ，４６ｄ，４６ｅが、第１及び第２の実施形態、並びにこれらの変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路４２のスイッチング素子４７ａ，４７ｂ，４７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
本実施形態では、Ａｌを含有するパッシベーション膜を用いて電流コラプス現象を低減させるも、十分な破壊耐圧が確保される信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、電源装置に適用する。これにより、信頼性の高い大電力の電源装置が実現する。
（第４の実施形態）
本実施形態では、第１及び第２の実施形態、並びにこれらの変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した高周波増幅器を開示する。
図１３は、第４の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路５１と、ミキサー５２ａ，５２ｂと、パワーアンプ５３とを備えて構成される。
ディジタル・プレディストーション回路５１は、入力信号の非線形歪みを補償するものである。ミキサー５２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ５３は、交流信号とミキシングされた入力信号を増幅するものであり、第１及び第２の実施形態、並びにこれらの変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１３では、例えばスイッチの切り替えにより、出力側の信号をミキサー５２ｂで交流信号とミキシングしてディジタル・プレディストーション回路５１に送出できる構成とされている。
本実施形態では、Ａｌを含有するパッシベーション膜を用いて電流コラプス現象を低減させるも、十分な破壊耐圧が確保される信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
（他の実施形態）
第１〜第４の実施形態及び諸変形例では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
・その他のＨＥＭＴ例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１〜第４の実施形態及び諸変形例では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＮ、電子供給層がｎ−ＩｎＡｌＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、Ａｌを含有するパッシベーション膜を用いて電流コラプス現象を低減させるも、十分な破壊耐圧が確保される信頼性の高い高耐圧のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。
・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１〜第４の実施形態及び諸変形例では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮで形成される。
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、Ａｌを含有するパッシベーション膜を用いて電流コラプス現象を低減させるも、十分な破壊耐圧が確保される信頼性の高い高耐圧のＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
（付記１）化合物半導体積層構造と、
前記化合物半導体積層構造の上方で互いに離間して形成された一対の第１の電極と、
前記化合物半導体積層構造の上方で前記第１の電極間に形成された第２の電極と、
前記化合物半導体積層構造の上方に形成された、アルミニウムを含有する絶縁材料からなる保護膜と
を含み、
前記保護膜は、前記第１の電極の下方では、前記化合物半導体積層構造と非接触状態とされていることを特徴とする化合物半導体装置。
（付記２）前記第１の電極の下方に形成された下地層を更に含み、
前記保護膜は、前記第１の電極の下方において、前記化合物半導体積層構造の上方に前記下地層を介して位置することを特徴とする付記１に記載の化合物半導体装置。
（付記３）前記保護膜は、前記第１の電極と前記第２の電極との間において、前記第１の電極から離間して形成されていることを特徴とする付記１に記載の化合物半導体装置。
（付記４）前記保護膜は、ＡｌＮ又はＡｌＯを材料として形成されていることを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
（付記５）前記第２の電極は、前記化合物半導体積層構造の上方に前記保護膜を介して形成されていることを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
（付記６）前記第２の電極は、前記保護膜に形成された開口を通じて前記化合物半導体積層構造と接触することを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
（付記７）化合物半導体積層構造を形成する工程と、
前記化合物半導体積層構造の上方に、アルミニウムを含有する絶縁材料からなる保護膜を形成する工程と、
前記化合物半導体積層構造の上方で互いに離間する一対の第１の電極を形成する工程と、
前記化合物半導体積層構造の上方で前記第１の電極間に第２の電極を形成する工程と
を含み、
前記保護膜は、前記第１の電極の下方では、前記化合物半導体積層構造と非接触状態とされることを特徴とする化合物半導体装置の製造方法。
（付記８）前記第１の電極の下方に下地層を形成する工程を更に含み、
前記保護膜は、前記第１の電極の下方において、前記化合物半導体積層構造の上方に前記下地層を介して位置することを特徴とする付記７に記載の化合物半導体装置の製造方法。
（付記９）前記保護膜は、前記第１の電極と前記第２の電極との間において、前記第１の電極から離間して形成されることを特徴とする付記７に記載の化合物半導体装置の製造方法。
（付記１０）前記保護膜は、ＡｌＮ又はＡｌＯを材料として形成されることを特徴とする付記７〜９のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１１）前記第２の電極は、前記化合物半導体積層構造の上方に前記保護膜を介して形成されることを特徴とする付記７〜１０のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１２）前記第２の電極は、前記保護膜に形成された開口を通じて前記化合物半導体積層構造と接触することを特徴とする付記７〜１０のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１３）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
化合物半導体積層構造と、
前記化合物半導体積層構造の上方で互いに離間して形成された一対の第１の電極と、
前記化合物半導体積層構造の上方で前記第１の電極間に形成された第２の電極と、
前記化合物半導体積層構造の上方に形成された、アルミニウムを含有する絶縁材料からなる保護膜と
を含み、
前記保護膜は、前記第１の電極の下方では、前記化合物半導体積層構造と非接触状態とされていることを特徴とする電源回路。
（付記１４）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
化合物半導体積層構造と、
前記化合物半導体積層構造の上方で互いに離間して形成された一対の第１の電極と、
前記化合物半導体積層構造の上方で前記第１の電極間に形成された第２の電極と、
前記化合物半導体積層構造の上方に形成された、アルミニウムを含有する絶縁材料からなる保護膜と
を含み、
前記保護膜は、前記第１の電極の下方では、前記化合物半導体積層構造と非接触状態とされていることを特徴とする高周波増幅器。
１ ＳｉＣ基板
２ 化合物半導体積層構造
２ａ バッファ層
２ｂ 電子走行層
２ｃ 中間層
２ｄ 電子供給層
３，２２，３２ ＡｌＮ膜
３ａ，３ｂ，２２ａ，３２ａ パッシベーション膜
３ａ１，３ａ２，１１ａ１，１１ａ２，５ａ，６ａ 端部
１１ａ３，２３ａ，２３ｂ，３３ｃ 電極用リセス
４，１２，３４ ゲート電極
５，２４ ソース電極
５ａ，６ａ 端部
６，２５ ドレイン電極
７ 保護絶縁膜
２１，２１ａ，３１，３１ａ，３１ｂ ＳｉＮ膜
２１ｂ，３１ｃ 下地層
４１ 一次側回路
４２ 二次側回路
４３ トランス
４４ 交流電源
４５ ブリッジ整流回路
４６ａ，４６ｂ，４６ｃ，４６ｄ，４６ｅ，４７ａ，４７ｂ，４７ｃ スイッチング素子
５１ ディジタル・プレディストーション回路
５２ａ，５２ｂ ミキサー
５３ パワーアンプ

Claims (10)

  1. 化合物半導体積層構造と、
    前記化合物半導体積層構造の上方で互いに離間して形成された一対の第１の電極と、
    前記化合物半導体積層構造の上方で前記第１の電極間に形成された第２の電極と、
    前記化合物半導体積層構造の上方に形成された、アルミニウムを含有する絶縁材料からなる保護膜と
    を含み、
    前記保護膜は、前記第１の電極の下方では、前記化合物半導体積層構造と非接触状態とされていることを特徴とする化合物半導体装置。
  2. 前記第１の電極の下方に形成された下地層を更に含み、
    前記保護膜は、前記第１の電極の下方において、前記化合物半導体積層構造の上方に前記下地層を介して位置することを特徴とする請求項１に記載の化合物半導体装置。
  3. 前記保護膜は、前記第１の電極と前記第２の電極との間において、前記第１の電極から離間して形成されていることを特徴とする請求項１に記載の化合物半導体装置。
  4. 前記保護膜は、ＡｌＮ又はＡｌＯを材料として形成されていることを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。
  5. 前記第２の電極は、前記化合物半導体積層構造の上方に前記保護膜を介して形成されていることを特徴とする請求項１〜４のいずれか１項に記載の化合物半導体装置。
  6. 前記第２の電極は、前記保護膜に形成された開口を通じて前記化合物半導体積層構造と接触することを特徴とする請求項１〜４のいずれか１項に記載の化合物半導体装置。
  7. 化合物半導体積層構造を形成する工程と、
    前記化合物半導体積層構造の上方に、アルミニウムを含有する絶縁材料からなる保護膜を形成する工程と、
    前記化合物半導体積層構造の上方で互いに離間する一対の第１の電極を形成する工程と、
    前記化合物半導体積層構造の上方で前記第１の電極間に第２の電極を形成する工程と
    を含み、
    前記保護膜は、前記第１の電極の下方では、前記化合物半導体積層構造と非接触状態とされることを特徴とする化合物半導体装置の製造方法。
  8. 前記第１の電極の下方に下地層を形成する工程を更に含み、
    前記保護膜は、前記第１の電極の下方において、前記化合物半導体積層構造の上方に前記下地層を介して位置することを特徴とする請求項７に記載の化合物半導体装置の製造方法。
  9. 前記保護膜は、前記第１の電極と前記第２の電極との間において、前記第１の電極から離間して形成されることを特徴とする請求項７に記載の化合物半導体装置の製造方法。
  10. 前記保護膜は、ＡｌＮ又はＡｌＯを材料として形成されることを特徴とする請求項７〜９のいずれか１項に記載の化合物半導体装置の製造方法。
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