JP2014039159A - 固体撮像装置および駆動方法、並びに電子機器 - Google Patents

Abstract

【課題】撮像画像の高画質化を図る。
【解決手段】固体撮像装置の画素アレイ部には、光電変換部と、光電変換部に蓄積された電荷を保持する電荷保持部と、光電変換部に蓄積された電荷を電荷保持部に転送する転送部と、電荷保持部の電荷をリセットするリセット部とを少なくとも備える複数の単位画素が２次元に配列されている。そして、固体撮像装置においては、転送部による電荷転送前の電荷保持部の初期化に応じて、電荷保持部の電圧の読み出しに関する制御が行われる。本技術は、例えば、CMOSイメージセンサに適用することができる。
【選択図】図４

Description

本技術は、固体撮像装置および駆動方法、並びに電子機器に関し、特に、撮像画像の高画質化を図ることができるようにする固体撮像装置および駆動方法、並びに電子機器に関する。

従来、イメージセンサ（固体撮像装置）においては、受光部で蓄積された電荷を、電荷電圧変換部（いわゆるフローティングディフュージョン。以下、FDともいう）や、画素内にFDとは別に設けられた容量素子等の電荷保持部に一時的に保持することで、信号読み出しの順次動作による、露光・蓄積期間の画素毎のずれを軽減することが行われている（例えば、特許文献１，２）。

また、上述したイメージセンサにおいては、信号読み出し時に、まず、電荷保持部に蓄積された電荷に対応する電圧（信号レベル）を読み出し、次に、電荷保持部の電荷をリセットしたときの電圧（リセットレベル）を読み出し、それらの差分に基づいてノイズの除去をすることが行われている。

この場合、受光部で蓄積された電荷が電荷保持部に転送される前（電荷転送前）に電荷保持部の電荷をリセット（初期化）したときの電圧（以下、転送前リセット電圧という）と、上述した信号読み出し時のリセットレベル（以下、読み出し後リセット電圧という）とが一致することが望ましい。

特開２００９−２６８０８３号公報 特開２００５−３２８４９３号公報

ところで、イメージセンサにおいて、信号電荷の蓄積期間の同時性を保つグローバルシャッタ動作が行われる場合、図１に示されるように、露光開始前の電荷排出（三角形）および露光終了時の電荷転送（四角形）は全画素一括で行われ、信号レベルおよびリセットレベルの読み出し（横長の六角形）は行単位で行われる。

ここで、電荷転送前の電荷保持部の初期化（丸印）を、全画素一括で行われるようにした場合、電荷保持部を初期化（リセット）するリセットトランジスタの電源の電圧降下や、隣接する各行の画素にリセット信号を供給するリセット信号線と電荷保持部とのクロストークにより、転送前リセット電圧と読み出し後リセット電圧とが大きく異なってしまう。また、全画素同時駆動の負荷によって、リセット動作の遷移タイミングが、信号読み出し時のリセット動作と異なってしまい、転送前リセット電圧と読み出し後リセット電圧とが大きく異なってしまう。このように、転送前リセット電圧と読み出し後リセット電圧とが大きく異なることで、出力にオフセットが発生することによるノイズ（以下、オフセットノイズという）が発生し、撮像画像の画質が損なわれてしまう。

そこで、図２に示されるように、電荷転送前の電荷保持部の初期化（丸印）を、行単位で順次行われるようにした場合、オフセットノイズを低減させることは可能となるが、全ての行についての電荷保持部の初期化には長い時間を要するため、フレームレートの低下を引き起こし、撮像画像（特に動画像）の画質が損なわれてしまう。

本技術は、このような状況に鑑みてなされたものであり、撮像画像の高画質化を図ることができるようにするものである。

本技術の一側面の固体撮像装置は、光電変換部と、前記光電変換部に蓄積された電荷を保持する電荷保持部と、前記光電変換部に蓄積された電荷を前記電荷保持部に転送する転送部と、前記電荷保持部の電荷をリセットするリセット部とを少なくとも備える複数の単位画素が２次元に配列された画素アレイ部と、前記電荷保持部に蓄積された電荷に対応する信号レベルとしての電圧と、前記リセット部による電荷のリセット後の前記電荷保持部の電荷に対応するリセットレベルとしての電圧との読み出しを行毎に順次行うように前記単位画素の駆動を制御する駆動制御部とを備え、前記駆動制御部は、前記転送部による電荷転送前の、前記リセット部による前記電荷保持部の初期化に応じて、前記電荷保持部の電圧の読み出しに関する制御を行う。

前記駆動制御部には、前記転送部による電荷転送および前記光電変換部の電荷排出のいずれか一方または両方を、前記画素アレイ部における全ての前記単位画素一括で行うように前記単位画素の駆動を制御させることができる。

前記駆動制御部には、画素アレイ部において、前記転送部による電荷転送前に前記電荷保持部が同時に初期化される初期化行の数が、前記電荷保持部の電圧が同時に読み出される読み出し行の数より多い場合、前記電荷保持部の電圧の読み出しの際の前記リセット部による電荷のリセットを、前記読み出し行と、前記読み出し行以外の非読み出し行とに対して行うように前記単位画素の駆動を制御させることができる。

前記非読み出し行は、前記画素アレイ部において、前記電荷保持部の電圧の読み出しが行われない間引き行、輝度補正用のダミー画素からなる画素行、またはOPB（Optical Black）領域の画素からなる画素行とすることができる。

前記非読み出し行は、前記画素アレイ部の前記単位画素とは別個に設けられるダミー画素から構成され、前記駆動制御部には、前記単位画素とともに、前記ダミー画素の駆動を制御させることができる。

前記非読み出し行は、前記画素アレイの上側および下側のいずれか一方または両方に配置されるようにすることができる。

前記非読み出し行は、前記画素アレイの行方向に前記ダミー画素が配列されてなるようにすることができる。

前記非読み出し行は、前記画素アレイの列方向に前記ダミー画素が配列されてなるようにすることができる。

前記固体撮像装置には、前記ダミー画素を駆動するドライバに接続される前記ダミー画素を切り替える切替部をさらに設けることができる。

Ｎ行の前記初期化行がＮ×Ｍ個の前記単位画素の数から構成される場合、前記駆動制御部は、Ｋ個の前記ダミー画素の駆動を制御し、前記ダミー画素には、前記単位画素の前記リセット部の略（Ｎ×Ｍ）／Ｋ倍の駆動能力を有するダミー画素リセット部と、前記単位画素の前記電荷保持部の略（Ｎ×Ｍ）／Ｋ倍の容量を有するダミー画素電荷保持部とを少なくとも設けることができる。

Ｋ個の前記ダミー画素は、Ｎ'×Ｍ'（Ｎ'≦Ｎ，Ｍ'≦Ｍ）の行列状に配置されるようにすることができる。

前記駆動制御部には、前記転送部による電荷転送前の前記電荷保持部の初期化の際に、前記電荷保持部の前記信号レベルと前記リセットレベルとが読み出される読み出し周期に対応して動作する列毎のカラム回路の動作を常時活性または非活性とさせることができる。

前記カラム回路は、A/D（Analog to Digital）変換回路とすることができる。

前記駆動制御部には、前記転送部による電荷転送前に、画素アレイ部において互いに隣接しない複数の行毎に、前記リセット部により前記電荷保持部が初期化されるように前記単位画素の駆動を制御させることができる。

前記駆動制御部には、前記転送部による電荷転送前に、画素アレイ部における全ての前記単位画素一括で、前記リセット部により前記電荷保持部が初期化されるように前記単位画素の駆動を制御させることができる。

前記電荷保持部は、前記電荷保持部の電圧の読み出しを行う増幅部に接続された電荷電圧変換部とすることができる。

前記電荷保持部は、前記電荷保持部の電圧の読み出しを行う増幅部に接続された電荷電圧変換部とは別に設けられた容量素子とすることができる。

前記固体撮像装置には、前記信号レベルと前記リセットレベルとの差分を算出する算出手段をさらに設けることができる。

本技術の一側面の駆動方法は、光電変換部と、前記光電変換部に蓄積された電荷を保持する電荷保持部と、前記光電変換部に蓄積された電荷を前記電荷保持部に転送する転送部と、前記電荷保持部の電荷をリセットするリセット部とを少なくとも備える複数の単位画素が２次元に配列された画素アレイ部と、前記電荷保持部に蓄積された電荷に対応する信号レベルとしての電圧と、前記リセット部による電荷のリセット後の前記電荷保持部の電荷に対応するリセットレベルとしての電圧との読み出しを行毎に順次行うように前記単位画素の駆動を制御する駆動制御部とを備える固体撮像装置の駆動方法であって、前記固体撮像装置が、前記転送部による電荷転送前の前記電荷保持部の初期化に応じて、前記電荷保持部の電圧の読み出しに関する制御を行うステップを含む。

本技術の一側面の電子機器は、光電変換部と、前記光電変換部に蓄積された電荷を保持する電荷保持部と、前記光電変換部に蓄積された電荷を前記電荷保持部に転送する転送部と、前記電荷保持部の電荷をリセットするリセット部とを少なくとも備える複数の単位画素が２次元に配列された画素アレイ部と、前記電荷保持部に蓄積された電荷に対応する信号レベルとしての電圧と、前記リセット部による電荷のリセット後の前記電荷保持部の電荷に対応するリセットレベルとしての電圧との読み出しを行毎に順次行うように前記単位画素の駆動を制御する駆動制御部とを備え、前記駆動制御部は、前記転送部による電荷転送前の前記電荷保持部の初期化に応じて、前記電荷保持部の電圧の読み出しに関する制御を行う固体撮像装置を備える。

本技術の一側面においては、転送部による電荷転送前の電荷保持部の初期化に応じて、電荷保持部の電圧の読み出しに関する制御が行われる。

本技術の一側面によれば、撮像画像の高画質化を図ることが可能となる。

従来の固体撮像装置の動作について説明する図である。 従来の固体撮像装置の動作について説明する図である。 従来の固体撮像装置の動作について説明する図である。 本技術を適用した固体撮像装置の構成例を示す図である。 単位画素の構成例を示す図である。 単位画素の駆動例を説明する図である。 単位画素の他の構成例を示す図である。 単位画素のさらに他の構成例を示す図である。 単位画素のさらに他の構成例を示す図である。 単位画素のさらに他の構成例を示す図である。 単位画素の駆動例を説明する図である。 単位画素のさらに他の構成例を示す図である。 単位画素のさらに他の構成例を示す図である。 単位画素のさらに他の構成例を示す図である。 従来の固体撮像装置の駆動例を説明する図である。 従来の固体撮像装置の他の駆動例を説明する図である。 本技術を適用した単位画素の駆動例を説明する図である。 本技術の第１の実施の形態の固体撮像装置の駆動例を説明する図である。 非読み出し行の例について説明する図である。 本技術の第１の実施の形態の固体撮像装置の他の駆動例を説明する図である。 本技術の第１の実施の形態の固体撮像装置のさらに他の駆動例を説明する図である。 本技術の第１の実施の形態の固体撮像装置のさらに他の駆動例を説明する図である。 ダミー画素の配置について説明する図である。 ダミー画素の接続数の変更について説明する図である。 ダミー画素の接続数の変更について説明する図である。 ダミー画素の構成例を示す図である。 ダミー画素の他の構成例を示す図である。 ダミー画素のさらに他の構成例を示す図である。 ダミー画素のさらに他の構成例を示す図である。 ダミー画素のさらに他の構成例を示す図である。 従来の固体撮像装置の駆動例を説明する図である。 従来の固体撮像装置の他の駆動例を説明する図である。 本技術の第２の実施の形態の固体撮像装置の駆動例を説明する図である。 本技術の第２の実施の形態の固体撮像装置の他の駆動例を説明する図である。 本技術を適用した電子機器の一実施の形態の構成例を示す図である。

［はじめに］
従来の固体撮像装置においては、転送前リセット電圧と読み出し後リセット電圧とが大きく異なることで、出力にオフセットノイズが発生し、撮像画像の画質が損なわれてしまう恐れがあった。

これに対して、本出願人は、特願２０１０−２７９５０９において、図３に示されるように、電荷転送前の電荷保持部の初期化動作を、互いに隣接しない複数の行毎に、より具体的には、例えば、２行置きの３行を１組として順次行うようにすることを開示した。

この動作によれば、全画素一括での電荷保持部の初期化によるリセットトランジスタの電源の電圧降下や、隣接するリセット信号線と電荷保持部とのクロストークを抑制することができるようになる。また、リセット動作における全画素同時駆動の負荷を低減できるようになるので、リセット動作の遷移タイミングを、信号読み出し時のリセット動作と同様にすることができるようになる。

これにより、転送前リセット電圧と読み出し後リセット電圧との差を小さくすることができるので、オフセットノイズの発生を抑制することができ、撮像画像の高画質化を図ることが可能となる。

以下においては、撮像画像のさらなる高画質化を実現する構成について説明する。なお、説明は以下の順で行う。
＜１．本技術が適用される固体撮像装置について＞
＜２．本技術の第１の実施の形態について＞
＜３．本技術の第２の実施の形態について＞
＜４．本技術を適用した電子機器について＞

＜１．本技術が適用される固体撮像装置について＞
［固体撮像装置の構成］
図４は、本技術が適用される固体撮像装置としてのCMOS（Complementary Metal Oxide Semiconductor）イメージセンサの構成例を示すブロック図である。

CMOSイメージセンサ３０は、画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５を含んで構成される。画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５は、図示せぬ半導体基板（チップ）上に形成されている。

画素アレイ部４１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（図５の単位画素５０）が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合もある。

画素アレイ部４１にはさらに、行列状の画素配列に対して行毎に画素駆動線４６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列毎に垂直信号線４７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線４６の一端は、垂直駆動部４２の各行に対応した出力端に接続されている。

CMOSイメージセンサ３０はさらに、信号処理部４８およびデータ格納部４９を備えている。信号処理部４８およびデータ格納部４９は、例えばDSP(Digital Signal Processor)回路として、CMOSイメージセンサ３０とは別の基板に設けられても構わないし、CMOSイメージセンサ３０と同じ基板上に搭載しても構わない。

垂直駆動部４２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部４１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部４２は、その具体的な構成については図示を省略するが、読み出し走査系と、掃き出し走査系あるいは、一括掃き出し、一括転送を有する構成となっている。

読み出し走査系は、単位画素から信号を読み出すために、画素アレイ部４１の単位画素を行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃き出しについては、読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査が行なわれる。また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃き出しが行なわれる。

この掃き出しにより、読み出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。

読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作または電子シャッタ動作以降に入射した光量に対応するものである。行駆動の場合は、直前の読み出し動作による読み出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。グローバル露光の場合は、一括掃き出しから一括転送までの時間が蓄積時間（露光時間）となる。

垂直駆動部４２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線４７の各々を通してカラム処理部４３に供給される。カラム処理部４３は、画素アレイ部４１の画素列ごとに、選択行の各単位画素から垂直信号線４７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。

具体的には、カラム処理部４３は、信号処理として少なくとも、ノイズ除去処理、例えばCDS(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部４３による相関二重サンプリングにより、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム処理部４３にノイズ除去処理以外に、例えば、A/D（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。

水平駆動部４４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部４３の画素列に対応する単位回路を順番に選択する。この水平駆動部４４による選択走査により、カラム処理部４３で信号処理された画素信号が順番に信号処理部４８に出力される。

システム制御部４５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部４２、カラム処理部４３、および水平駆動部４４などの駆動制御を行うことで、単位画素の駆動を制御する。

信号処理部４８は、少なくとも加算処理機能を有し、カラム処理部４３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部４９は、信号処理部４８での信号処理に当たって、その処理に必要なデータを一時的に格納する。

［単位画素の回路構成例］
次に、図５の画素アレイ部４１に行列状に配置されている単位画素５０の回路構成例について説明する。

図５の単位画素５０は、フォトダイオード（PD）６１、転送ゲート６２、浮遊拡散領域（FD（フローティングディフュージョン））６３、リセットトランジスタ６４、増幅トランジスタ６５、選択トランジスタ６６、および垂直信号線６７から構成される。

フォトダイオード６１のアノードは接地されており、フォトダイオード６１のカソードは、転送ゲート６２のソースに接続されている。転送ゲート６２のドレインは、それぞれリセットトランジスタ６４のドレインおよび増幅トランジスタ６５のゲートに接続されており、この接続点が、電荷電圧変換部としての浮遊拡散領域６３を構成する。

リセットトランジスタ６４のソースは、所定の電源Vrstに接続されており、増幅トランジスタ６５のソースは、所定の電源Vddに接続されている。増幅トランジスタ６５のドレインは、選択トランジスタ６６のソースに接続されており、選択トランジスタ６６のドレインは、垂直信号線（VSL）６７に接続されている。また、垂直信号線６７は、ソースフォロア回路の一定電流源に接続されている。

転送ゲート６２のゲート、リセットトランジスタ６４のゲート、および、選択トランジスタ６６のゲートは、図示せぬ制御線を介して、図４の垂直駆動部４２にそれぞれ接続されており、駆動信号としてのパルスがそれぞれ供給される。

フォトダイオード６１は、入射光を光電変換し、その光量に応じた電荷を生成し、蓄積する。

転送ゲート６２は、垂直駆動部４２から供給される駆動信号TRGに従って、フォトダイオード６１から浮遊拡散領域６３への電荷の転送をオン／オフする。例えば、転送ゲート６２は、Ｈ（High）レベルの駆動信号TRGが供給されると、フォトダイオード６１に蓄積されている電荷を、浮遊拡散領域６３に転送し、Ｌ（Low）レベルの駆動信号TRGが供給されると、電荷の転送を停止する。なお、転送ゲート６２が、浮遊拡散領域６３への電荷の転送を停止している間、フォトダイオード６１が光電変換した電荷は、フォトダイオード６１に蓄積される。

浮遊拡散領域６３は、フォトダイオード６１から転送ゲート６２を介して転送されてくる電荷を蓄積し、電圧に変換する。なお、浮遊拡散領域６３は、CMOSイメージセンサ３０がグローバルシャッタ動作を行う場合、露光期間中にフォトダイオード６１に蓄積された電荷を保持する電荷保持部として機能する。

リセットトランジスタ６４は、垂直駆動部４２から供給される駆動信号RSTに従って、浮遊拡散領域６３に蓄積されている電荷の排出をオン／オフする。例えば、リセットトランジスタ６４は、Ｈレベルの駆動信号RSTが供給されると、浮遊拡散領域６３を電源電圧Vrstにクランプし、浮遊拡散領域６３に蓄積されている電荷を排出（リセット）する。また、リセットトランジスタ６４は、Ｌレベルの駆動信号RSTが供給されると、浮遊拡散領域６３を電気的に浮遊状態にする。

増幅トランジスタ６５は、浮遊拡散領域６３に蓄積されている電荷に応じた電圧を増幅する。増幅トランジスタ６５により増幅された電圧（電圧信号）は、選択トランジスタ６６を介して垂直信号線６７に出力される。

選択トランジスタ６６は、垂直駆動部４２から供給される駆動信号SELに従って、増幅トランジスタ６５からの電圧信号の垂直信号線６７への出力をオン／オフする。例えば、選択トランジスタ６６は、Ｈレベルの駆動信号SELが供給されると、電圧信号を垂直信号線６７に出力し、Ｌレベルの駆動信号SELが供給されると、電圧信号の出力を停止する。

このように、単位画素５０は、垂直駆動部４２から供給される駆動信号TRG、駆動信号RST、および駆動信号SELに従って駆動する。

［単位画素の駆動例］
次に、図６のタイミングチャートを参照して、単位画素５０の駆動例について説明する。

まず、時刻t1乃至t2の期間において、駆動信号RST，TRGがパルス状に印加されると、フォトダイオード６１および浮遊拡散領域６３に蓄積されている電荷が排出される。

これにより、これまでフォトダイオード６１に蓄積されていた電荷が掃き出され、時刻t2乃至t5の期間においては、新たに被写体からの光から得られた電荷がフォトダイオード６１に蓄積されることになる。なお、時刻t3乃至t4の期間において、駆動信号RSTがパルス状に印加されることで、電荷保持部としての浮遊拡散領域６３に蓄積されている電荷が初期化（リセット）される。

時刻t5乃至t6の期間において、駆動信号TRGがパルス状に印加されると、フォトダイオード６１に蓄積された電荷が転送ゲート６２によって浮遊拡散領域６３に転送される。その後、時刻t6乃至t7の期間は、電荷保持期間とされる。

時刻t7乃至t8の期間において、駆動信号SELがＬレベルからＨレベルとされると、時刻t9において駆動信号RSTがＨレベルとされるまで、浮遊拡散領域６３に蓄積されている電荷に応じた電圧が信号レベルとして読み出される。

時刻t9乃至t10の期間において駆動信号RSTがＨレベルとされると、浮遊拡散領域６３に蓄積されている電荷がリセットトランジスタ６４によってリセット（排出）される。このリセット状態は、時刻t11において駆動信号SELがＬレベルになるまで続き、その間、リセットレベルとしての電圧が読み出される。このようにして、読み出されたリセットレベルと信号レベルとの差分をとることでノイズを除去するCDS処理を行うことで、ノイズが除去された画素信号が読み出される。

上述した動作を行う単位画素の構造は、図５に示される単位画素以外の構造にも採用することができる。以下、本技術が適用可能なその他の単位画素の構造について説明する。また、以下の図において、図５と対応する部分には同一符号を付してあり、その説明は適宜省略する。

［単位画素の他の回路構成例］
図７は、単位画素５０の他の回路構成例を示す図である。

図７の単位画素５０Ｂでは、図５の構成に加えて、フォトダイオード６１と転送ゲート６２との間に、転送ゲート８１とメモリ部（MEM）８２が設けられている。

転送ゲート８１は、フォトダイオード６１で光電変換され、フォトダイオード６１の内部に蓄積された電荷を、転送ゲート８１のゲート電極に駆動信号TRXが印加されることによって転送する。メモリ部８２は、転送ゲート８１によってフォトダイオード６１から転送された電荷を蓄積する。

また、転送ゲート６２は、転送ゲート６２のゲート電極に駆動信号TRGが印加されると、メモリ部８２に蓄積された電荷を、浮遊拡散領域６３に転送する。

すなわち、図７の単位画素５０Ｂにおいては、浮遊拡散領域６３およびメモリ部８２が電荷保持部として機能し、その電荷保持部の初期化動作は、駆動信号RSTおよび駆動信号TRGがパルス状に印加されることで行われるようになる。

［単位画素のさらに他の回路構成例］
図８は、単位画素５０のさらに他の回路構成例を示す図である。

図８の単位画素５０Ｃでは、図５の構成に加えて、転送ゲート６２と浮遊拡散領域６３との間に、転送ゲート９１と容量素子（CAP）９２が設けられている。

転送ゲート９１は、そのゲート電極に駆動信号CRGが印加されると、フォトダイオード６１から転送ゲート６２を介して転送されてくる電荷を、容量素子９２に転送する。容量素子９２は、転送ゲート９１によってフォトダイオード６１から転送ゲート６２を介して転送された電荷を蓄積する。

なお、転送ゲート６２は、転送ゲート６２のゲート電極に駆動信号TRGが印加されると、フォトダイオード６１に蓄積された電荷を、浮遊拡散領域６３に転送するとともに、転送ゲート９１を介して容量素子９２に転送する。

すなわち、図８の単位画素５０Ｃにおいては、浮遊拡散領域６３および容量素子９２のいずれか一方または両方が電荷保持部として機能する。その電荷保持部の初期化動作は、浮遊拡散領域６３のみが電荷保持部として機能する場合、駆動信号RSTがパルス状に印加されることで行われるようになる。また、容量素子９２のみが電荷保持部として機能する場合、並びに、浮遊拡散領域６３および容量素子９２の両方が電荷保持部として機能する場合、その電荷保持部の初期化動作は、駆動信号RSTおよび駆動信号CRGの両方がパルス状に印加されることで行われるようになる。

［単位画素のさらに他の回路構成例］
図９は、単位画素５０のさらに他の回路構成例を示す図である。

図９の単位画素５０Ｄでは、図５の構成に加えて、フォトダイオード６１と転送ゲート６２との間に、転送ゲート８１とメモリ部（MEM）８２が設けられ、転送ゲート６２と浮遊拡散領域６３との間に、転送ゲート９１と容量素子（CAP）９２が設けられている。

なお、図９において、転送ゲート８１およびメモリ部８２は、図７における転送ゲート８１およびメモリ部８２のそれぞれと、転送ゲート９１および容量素子９２は、図８における転送ゲート９１および容量素子９２のそれぞれと同一であるので、その説明は省略する。

ただし、転送ゲート９１は、そのゲート電極に駆動信号CRGが印加されると、フォトダイオード６１から転送ゲート８１を介して転送されてくる電荷を、容量素子９２に転送する。容量素子９２は、転送ゲート９１によってフォトダイオード６１から転送ゲート８１を介して転送された電荷を蓄積する。

すなわち、図９の単位画素５０Ｄにおいては、浮遊拡散領域６３と、メモリ部８２および容量素子９２のいずれか一方または両方とが電荷保持部として機能する。その電荷保持部の初期化動作は、浮遊拡散領域６３およびメモリ部８２が電荷保持部として機能する場合、駆動信号RSTおよび駆動信号TRGがパルス状に印加されることで行われるようになる。また、浮遊拡散領域６３および容量素子９２が電荷保持部として機能する場合、並びに、浮遊拡散領域６３、メモリ部８２、および容量素子９２が電荷保持部として機能する場合、駆動信号RST、駆動信号TRG、および駆動信号CRGがパルス状に印加されることで行われるようになる。

ところで、上述した単位画素においては、電荷保持部の初期化動作は、電荷排出後で、かつ、電荷転送前に行われるものとしたが、フォトダイオード６１に蓄積された電荷を排出する電荷排出手段を新たに設けることで、電荷排出前に行われるようにすることもできる。

［単位画素のさらに他の回路構成例］
図１０は、電荷保持部の初期化動作が電荷排出前に行われるようにした単位画素の回路構成例を示す図である。

なお、図１０において、図５における場合と対応する部分には、同一の符号を付してあり、その説明は適宜省略する。

図１０に示す単位画素１００には、図５に示した単位画素５０に加えて、さらにトランジスタなどからなるオーバーフローゲート１２１が設けられている。図１０では、オーバーフローゲート１２１は、電源Vddとフォトダイオード６１との間に接続されている。オーバーフローゲート１２１は、垂直駆動部４２から画素駆動線４６を介して、駆動信号OFGが供給されると、フォトダイオード６１をリセットする。すなわち、オーバーフローゲート１２１は、フォトダイオード６１に蓄積されている電荷を排出する。

このように、単位画素１００は、垂直駆動部４２から供給される駆動信号TRG、駆動信号RST、駆動信号SEL、駆動信号OFGに従って駆動する。

［単位画素の駆動例］
次に、図１１のタイミングチャートを参照して、単位画素１００の駆動例について説明する。

まず、時刻t21乃至t22の期間において、駆動信号RSTがパルス状に印加されることで、浮遊拡散領域６３に蓄積されている電荷が初期化（リセット）される。

次に、時刻t23乃至t24の期間において、駆動信号OFGがパルス状に印加されると、フォトダイオード６１に蓄積されている電荷が排出される。

これにより、これまでフォトダイオード６１に蓄積されていた電荷が掃き出され、時刻t24乃至t25の期間においては、新たに被写体からの光から得られた電荷がフォトダイオード６１に蓄積されることになる。

なお、時刻t25乃至t31の期間に行われる動作は、図６における時刻t5乃至t11の期間に行われる動作と同様であるので、その説明は省略する。

このように、単位画素１００において、フォトダイオード６１の電荷を排出するオーバーフローゲート１２１を設けることで、電荷保持部の初期化動作が電荷排出前に行われるようになる。

上述した動作を行う単位画素の構造は、図１０に示される単位画素以外の構造にも採用することができる。以下、本技術が適用可能なその他の単位画素の構造について説明する。また、以下の図において、図１０と対応する部分には同一符号を付してあり、その説明は適宜省略する。

［単位画素の他の回路構成例］
図１２は、単位画素１００の他の回路構成例を示す図である。

図１２の単位画素１００Ｂでは、図１０の構成に加えて、フォトダイオード６１と転送ゲート６２との間に、転送ゲート８１とメモリ部（MEM）８２が設けられている。なお、図１６において、転送ゲート８１およびメモリ部８２は、図７における転送ゲート８１およびメモリ部８２と同一であるので、その説明は省略する。

すなわち、図１２の単位画素１００Ｂにおいては、浮遊拡散領域６３およびメモリ部８２が電荷保持部として機能し、その電荷保持部の初期化動作は、駆動信号RSTおよび駆動信号TRGがパルス状に印加されることで行われるようになる。

［単位画素のさらに他の回路構成例］
図１３は、単位画素１００のさらに他の回路構成例を示す図である。

図１３の単位画素１００Ｃでは、図１０の構成に加えて、転送ゲート６２と浮遊拡散領域６３との間に、転送ゲート９１と容量素子（CAP）９２が設けられている。なお、図１３において、転送ゲート９１と容量素子９２は、図８における転送ゲート９１と容量素子９２と同一であるので、その説明は省略する。

すなわち、図１３の単位画素１００Ｃにおいては、浮遊拡散領域６３および容量素子９２のいずれか一方または両方が電荷保持部として機能する。その電荷保持部の初期化動作は、浮遊拡散領域６３のみが電荷保持部として機能する場合、駆動信号RSTがパルス状に印加されることで行われるようになる。また、容量素子９２のみが電荷保持部として機能する場合、並びに、浮遊拡散領域６３および容量素子９２の両方が電荷保持部として機能する場合、その電荷保持部の初期化動作は、駆動信号RSTおよび駆動信号CRGの両方がパルス状に印加されることで行われるようになる。

［単位画素のさらに他の回路構成例］
図１４は、単位画素１００のさらに他の回路構成例を示す図である。

図１４の単位画素１００Ｄでは、図１０の構成に加えて、フォトダイオード６１と転送ゲート６２との間に、転送ゲート８１とメモリ部８２が設けられ、転送ゲート６２と浮遊拡散領域６３との間に、転送ゲート９１と容量素子９２が設けられている。なお、図１４において、転送ゲート８１とメモリ部８２、および、転送ゲート９１と容量素子９２は、図９における転送ゲート８１とメモリ部８２、および、転送ゲート９１と容量素子９２と同一の機能を有するので、その説明は省略する。

すなわち、図１４の単位画素１００Ｄにおいては、浮遊拡散領域６３と、メモリ部８２および容量素子９２のいずれか一方または両方とが電荷保持部として機能する。その電荷保持部の初期化動作は、浮遊拡散領域６３およびメモリ部８２が電荷保持部として機能する場合、駆動信号RSTおよび駆動信号TRGがパルス状に印加されることで行われるようになる。また、浮遊拡散領域６３および容量素子９２が電荷保持部として機能する場合、並びに、浮遊拡散領域６３、メモリ部８２、および容量素子９２が電荷保持部として機能する場合、駆動信号RST、駆動信号TRG、および駆動信号CRGがパルス状に印加されることで行われるようになる。

以上においては、オーバーフローゲート１２１を設けるようにした単位画素は、図１１で説明したように、電荷排出前に電荷保持部の初期化動作を行うようにしたが、オーバーフローゲート１２１を駆動させないようにして、図６で説明したように、電荷排出後で、かつ、電荷転送前に電荷保持部の初期化動作を行うようにしてもよい。

［従来の固体撮像装置の駆動例］
ここで、従来の固体撮像装置の駆動例について、より詳細に説明する。

図１５は、図１で説明した、電荷転送前の電荷保持部の初期化を全画素一括で行われるようにした場合の固体撮像装置の駆動例と、固体撮像装置における転送前リセット電圧および読み出し後リセット電圧（以下、リセット電源電圧ともいう）を示している。なお、図１乃至図３においては、電荷保持部の初期化、電荷排出、電荷転送、および信号レベル読み出しの駆動は、それぞれ、丸印、三角形、四角形、および横長の六角形を用いて行単位で示されていたが、図１５においては、簡略化して示すものとし、以降においても同様とする。

上述したように、電荷転送前の電荷保持部の初期化を全画素一括で行われるようにした場合、図１５で示されるように、電荷保持部を初期化するリセットトランジスタの電源の電圧降下や、隣接する各行の画素にリセット信号を供給するリセット信号線と電荷保持部とのクロストークにより、転送前リセット電圧と読み出し後リセット電圧とが大きく異なってしまう。

そこで、本出願人は、図３でも説明したように、電荷転送前の電荷保持部の初期化を、互いに隣接しない複数の行毎に順次行うようにすることで、転送前リセット電圧と読み出し後リセット電圧との差を小さくすることを可能にした。

電荷転送前の電荷保持部の初期化は、フレームレートの低下が起きないように高速に、例えば、複数の行毎に行われることが望ましいが、信号読み出し時にリセット電圧が読み出される行数はアーキテクチャで決まり、通常１，２行とされる。

このように、電荷転送前の電荷保持部が初期化される行数と、信号読み出し時にリセット電圧が読み出される行数とは異なるため、図１６に示されるように、その分だけ、転送前リセット電圧と読み出し後リセット電圧とに差が生じてしまう。したがって、オフセットノイズの発生を完全に抑制することができず、このことが、撮像画像のさらなる高画質化の妨げとなる。

そこで、以下においては、転送前リセット電圧と読み出し後リセット電圧との差をより確実に小さくする固体撮像装置の実施の形態について説明する。

＜２．本技術の第１の実施の形態について＞
本技術の固体撮像装置の第１の実施の形態としては、図４のCMOSイメージセンサ３０が適用されるが、その詳細については、図４を参照して説明したので省略する。なお、ここでは、システム制御部４５によって、転送ゲート６２による電荷転送前の、リセットトランジスタ６４による電荷保持部の初期化に応じて、電荷保持部の電圧の読み出しに関する制御が行われる。

具体的には、システム制御部４５によって、画素アレイ部４１において、転送ゲート６２による電荷転送前に電荷保持部が同時に初期化される行（以下、初期化行という）の数が、電荷保持部の電圧が同時に読み出される行（以下、読み出し行という）より多い場合に、電荷保持部の電圧の読み出しの際のリセットトランジスタ６４による電荷のリセットが、読み出し行と、読み出し行以外の行（以下、非読み出し行という）とに対して行われる。

［単位画素の駆動例］
次に、図１７のタイミングチャートを参照して、本実施の形態の固体撮像装置としてのCMOSイメージセンサ３０を構成する単位画素の駆動例について説明する。

なお、本実施の形態の単位画素としては、図１０の単位画素１００が適用されるものとするが、図１２乃至図１４の単位画素１００Ｂ，１００Ｃ，１００Ｄのいずれかが適用されるようにしてもよい。

すなわち、本実施の形態の単位画素１００の動作は、図１１のタイミングチャートを参照して説明した動作と同一となる。しかしながら、本実施の形態のCMOSイメージセンサ３０においては、図１７に示されるように、時刻t29乃至t30の期間において、読み出し行に含まれる単位画素に対する駆動信号RSTがＨレベルとされるとともに、非読み出し行に含まれる単位画素に対する駆動信号RST_DMYがＨレベルとされる。

［固体撮像装置の駆動例］
次に、図１８を参照して、本実施の形態の固体撮像装置としてのCMOSイメージセンサ３０における単位画素１００の行単位の駆動例について説明する。

図１８は、図１５と同様、電荷排出および電荷転送を全画素一括で行うグローバルシャッタ動作を行うCMOSイメージセンサ３０の駆動例を示している。なお、図１８に示されるように、電荷転送前の電荷保持部の初期化動作は、電荷排出前に全画素一括で行われる。

また、図１８に示される動作では、図１７を参照して説明したように、行単位で行われる信号レベルおよびリセットレベルの読み出し時に、非読み出し行のリセットが行われる。具体的には、読み出し行の行数と非読み出し行の行数との和が、電荷保持部の初期化行（すなわち全行）の行数に略一致するように、読み出し行と非読み出し行のリセットが同時に行われる。

ここで、画素アレイ部４１における非読み出し行について説明する。

図１８にも示されるように、電荷転送により転送された電荷は、読み出し行が選択されるまで電荷保持部に保持される。すなわち、読み出し行に含まれる（読み出し対象となる）単位画素は、その電荷保持部に電荷を有しているため、読み出し行と同時に電荷保持部がリセットされる非読み出し行の画素にはなり得ない。したがって、非読み出し行は、電荷保持部の電圧の読み出しが行われない画素から構成される必要がある。

具体的には、例えば、図１９に示されるように、間引き駆動を行う画素アレイ部４１において、読み出しが行われる読み出し行２１０の間に存在する間引き行２２０を、非読み出し行とすることができる。

また、画素アレイ部４１における有効画素領域の外側に設けられる輝度補正用のダミー画素や、OPB（Optical Black）領域の画素のうち信号の出力に用いられていない画素からなる行を、非読み出し行とするようにしてもよい。

このようにして構成される非読み出し行のリセットが、読み出し行のリセットと同時に行われるようになる。

以上の動作によれば、電荷保持部の電圧の読み出しの際のリセットが、読み出し行と非読み出し行とに対して同時に行われるので、電荷転送前の電荷保持部が初期化される行数と、信号読み出し時にリセットされる行数とを合わせることができ、図１８に示されるように、転送前リセット電圧と読み出し後リセット電圧の電圧低下を揃えることができる。したがって、オフセットノイズの発生をより確実に抑制することができ、撮像画像のさらなる高画質化を実現することが可能となる。

なお、図１８を参照しての説明では、グローバルシャッタ動作を行うCMOSイメージセンサ３０の駆動例において、電荷転送前の電荷保持部の初期化動作が、電荷排出前に全画素一括で行われるものとしたが、電荷排出前に、互いに隣接しない複数の行毎に順次行われるようにしてもよい。

［固体撮像装置の他の駆動例］
図２０は、本実施の形態の固体撮像装置としてのCMOSイメージセンサ３０における単位画素１００の行単位の他の駆動例について説明する図である。

図２０は、図１８と同様、電荷排出および電荷転送を全画素一括で行うグローバルシャッタ動作を行うCMOSイメージセンサ３０の駆動例を示しているが、電荷転送前の電荷保持部の初期化動作は、電荷排出前に互いに隣接しない複数の行毎に順次行われる。

また、図２０に示される動作では、行単位で行われる信号レベルおよびリセットレベルの読み出し時に、非読み出し行のリセットが行われる。具体的には、読み出し行の行数と非読み出し行の行数との和が、電荷保持部の初期化行（すなわち互いに隣接しない複数の行）の行数に略一致するように、読み出し行と非読み出し行のリセットが同時に行われる。

以上の動作によれば、電荷転送前の電荷保持部が初期化される行数と、信号読み出し時にリセットされる行数とを合わせることができ、図２０に示されるように、転送前リセット電圧と読み出し後リセット電圧の電圧低下を揃えることができる。したがって、オフセットノイズの発生をより確実に抑制することができ、撮像画像のさらなる高画質化を実現することが可能となる。

以上においては、単位画素１００等の駆動例（図１１）に従って、電荷転送前の電荷保持部の初期化動作は、電荷排出前に行われるものとしたが、単位画素５０等の駆動例（図６）に従って、電荷排出後で、かつ、電荷転送前に行われるようにしてもよい。

すなわち、本実施の形態の単位画素として、図５の単位画素５０や、図７乃至図９の単位画素５０Ｂ，Ｃ，Ｄが適用されるようにしてもよい。

［固体撮像装置のさらに他の駆動例］
図２１は、本実施の形態の固体撮像装置としてのCMOSイメージセンサ３０における単位画素５０の行単位の他の駆動例について説明する図である。

図２１は、電荷排出および電荷転送を全画素一括で行うグローバルシャッタ動作を行うCMOSイメージセンサ３０の駆動例を示しており、電荷転送前の電荷保持部の初期化動作は、電荷排出後で、かつ、電荷転送前に全画素一括で行われる。

また、図２１に示される動作では、行単位で行われる信号レベルおよびリセットレベルの読み出し時に、非読み出し行のリセットが行われる。具体的には、読み出し行の行数と非読み出し行の行数との和が、電荷保持部の初期化行（すなわち全行）の行数に略一致するように、読み出し行と非読み出し行のリセットが同時に行われる。

以上の動作によっても、電荷転送前の電荷保持部が初期化される行数と、信号読み出し時にリセットされる行数とを合わせることができ、図２１に示されるように、転送前リセット電圧と読み出し後リセット電圧の電圧低下を揃えることができる。したがって、オフセットノイズの発生をより確実に抑制することができ、撮像画像のさらなる高画質化を実現することが可能となる。

なお、図２１を参照しての説明では、グローバルシャッタ動作を行うCMOSイメージセンサ３０の駆動例において、電荷転送前の電荷保持部の初期化動作は、電荷排出後で、かつ、電荷転送前に全画素一括で行われるものとしたが、電荷排出後で、かつ、電荷転送前に、互いに隣接しない複数の行毎に順次行われるようにしてもよい。

［固体撮像装置のさらに他の駆動例］
図２２は、本実施の形態の固体撮像装置としてのCMOSイメージセンサ３０における単位画素５０の行単位の他の駆動例について説明する図である。

図２２は、電荷排出および電荷転送を全画素一括で行うグローバルシャッタ動作を行うCMOSイメージセンサ３０の駆動例を示しており、電荷転送前の電荷保持部の初期化動作は、電荷排出後で、かつ、電荷転送前に、互いに隣接しない複数の行毎に順次行われる。

また、図２２に示される動作では、行単位で行われる信号レベルおよびリセットレベルの読み出し時に、非読み出し行のリセットが行われる。具体的には、読み出し行の行数と非読み出し行の行数との和が、電荷保持部の初期化行（すなわち互いに隣接しない複数の行）の行数に略一致するように、読み出し行と非読み出し行のリセットが同時に行われる。

以上の動作によっても、電荷転送前の電荷保持部が初期化される行数と、信号読み出し時にリセットされる行数とを合わせることができ、図２２に示されるように、転送前リセット電圧と読み出し後リセット電圧の電圧低下を揃えることができる。したがって、オフセットノイズの発生をより確実に抑制することができ、撮像画像のさらなる高画質化を実現することが可能となる。

なお、図１８、図２０乃至図２２を参照した説明においては、電荷排出および電荷転送を全画素一括で行うグローバルシャッタ動作が行われるようにしたが、電荷排出や電荷転送が複数行または１行毎に行われるようにしてもよい。このような動作においても、電荷保持部の初期化行が読み出し行より多い場合には、読み出し行の行数と非読み出し行の行数との和が、電荷保持部の初期化行の行数に略一致するように、読み出し行と非読み出し行のリセットを同時に行うようにすることで、上述で説明した動作と同様の作用、効果を得ることができる。

ところで、以上においては、非読み出し行の画素として、画素アレイ部４１において読み出しが行われない画素が用いられるものとしたが、この場合、非読み出し行の行数に制限が生じてしまう。具体的には、以上においては、読み出し行の行数と非読み出し行の行数との和を、電荷保持部の初期化行の行数に略一致させるものとしたが、実際には、電荷保持部の初期化動作が全画素一括で行われる場合、画素アレイ部４１における全ての行が読み出し行となるので、非読み出し行を用意することができない。

そこで、非読み出し行の画素として、画素アレイ部４１の画素とは別個に設けられた、非読み出し行用のダミー画素が用いられるようにしてもよい。

［非読み出し行用のダミー画素について］
図２３は、画素アレイ部４１の画素とは別個に設けられた、非読み出し行用のダミー画素について説明する図である。

図２３Ａ乃至Ｄには、画素アレイ部４１の画素とは別個に、非読み出し行用のダミー画素（以下、単にダミー画素という）が配列されてなる非読み出し行２４０が示されている。このダミー画素も、画素アレイ部４１の画素と同様、システム制御部４５によってその駆動が制御される。

図２３Ａ乃至Ｄにおいては、非読み出し行２４０に含まれるダミー画素の数は、画素アレイ部４１に含まれる単位画素の数と同じか、またはそれ以上の数とされる。これにより、電荷保持部の初期化動作が全画素一括で行われる場合であっても、電荷保持部の初期化行に対応した数の非読み出し行を用意することが可能となる。

なお、電荷保持部の初期化動作が複数の行毎に順次行われる場合であっても、画素アレイ部４１において、電荷保持部の初期化行の行数より、同時にリセット可能な読み出し行の行数と非読み出し行の行数との和が小さい場合には、ダミー画素からなる非読み出し行を用いることで、電荷保持部の初期化行に対応した数の非読み出し行を用意することが可能となる。

また、図２３Ａ乃至Ｄにおいて、非読み出し行２４０には、ダミー画素を駆動するドライバ２４１が接続され、システム制御部４５によってその駆動が制御される。非読み出し行２４０を構成するダミー画素は、同一ドライバ論理で駆動可能とされるため、非読み出し行２４０の物理的な配置は任意とされる。

すなわち、非読み出し行２４０は、図２３Ａに示されるように、画素アレイ部４１の下側に配置されてもよいし、図２３Ｂに示されるように、画素アレイ部４１の画素アレイ部４１の上側および下側に分けて配置されてもよい。図２３Ａ，Ｂにおいては、非読み出し行２４０は、画素アレイ部４１の行方向（図中、左右方向）にダミー画素の行が形成されて構成される。特に、図２３Ｂに示される構成は、リセット電源の電圧低下の位置依存の相関をとりやすく、転送前リセット電圧と読み出し後リセット電圧の電圧低下を精度良く揃えることができる。

また、非読み出し行２４０は、図２３Ｃに示されるように、画素アレイ部４１の左側および右側に分けて配置されてもよい。図２３Ｃにおいては、非読み出し行２４０は、画素アレイ部４１の列方向（図中左右方向）にダミー画素の行が形成されて構成される。図２３Ｃに示される構成は、画素アレイ部４１の列方向に、チップ上のレイアウトに余裕がある場合に有用とされる。

さらに、非読み出し行２４０は、図２３Ｄに示されるように、画素アレイ部４１の画素領域上にランダムに配置されてもよい。図２３Ｄに示される構成は、画素アレイ部４１の画素領域上のレイアウトに余裕がある場合に有用とされる。

ところで、図２３を参照して説明した非読み出し行２４０のダミー画素は、ドライバ２４１によって全画素一括で駆動されるが、駆動されるダミー画素が選択的に変更されるようにすることもできる。

図２４は、非読み出し行において、駆動されるダミー画素が選択的に変更される構成について説明する図である。

図２４Ａ乃至Ｄには、図２３Ａ乃至Ｄを参照して説明した非読み出し行２４０それぞれについて、ダミー画素を駆動するドライバ２４１に接続されるダミー画素の数を変更する切替部２５１が設けられている構成が示されている。

切替部２５１は、システム制御部４５の制御の下、ドライバ２４１に接続されるダミー画素を切り替えることで、ドライバ２４１に接続されるダミー画素の数を変更する。

切替部２５１によって、ドライバ２４１に接続されるダミー画素の数が変更されることで、読み出し行とともにリセットされる非読み出し行の数を制御することができる。これにより、読み出し後リセット電圧の電圧低下を最適に調整することができるようになり、転送前リセット電圧と読み出し後リセット電圧の電圧低下をより精度良く揃えることができる。したがって、オフセットノイズの発生をより確実に抑制することができ、撮像画像のさらなる高画質化を実現することが可能となる。

なお、図２４に示される構成において、非読み出し行２４０に含まれるダミー画素の数を、画素アレイ部４１に含まれる画素の数より多くすることで、読み出し後リセット電圧の電圧低下の調整の範囲を広げるようにしてもよい。

また、図２４に示される構成は、１つのドライバ２４１の出力に対して、駆動されるダミー画素の数が変更（選択）されるものとしたが、図２５に示されるように、複数のドライバ２６１の出力が、切替部２５１に変更（選択）されることで、駆動されるダミー画素の数が変更（選択）されるようにしてもよい。

以上においては、読み出し行（画素アレイ部４１）の単位画素と、非読み出し行２４０のダミー画素とは、同一のスペックを有するものとして説明してきた。このような前提のもとで、電荷保持部の初期化動作が全画素一括で行われる場合に、電荷保持部の初期化行に対応した数の非読み出し行（ダミー画素）を用意すると、画素レイアウトに必要なチップ上の面積は、読み出し行（画素アレイ部４１）の２倍となってしまう。

ところで、リセット電源の電圧の変動の要因は、駆動するリセットトランジスタの数と、電荷保持部の容量が支配的とされる。

そこで、非読み出し行２４０のダミー画素のリセットトランジスタの駆動能力と電荷保持部の容量を、画素アレイ部４１の単位画素のそれらより大きくすることで、ダミー画素の数を減らすことができ、画素レイアウトに必要なチップ上の面積を削減することができる。

以下においては、画素アレイ部４１の単位画素より大きい駆動能力のリセットトランジスタと、大きい容量の電荷保持部とを備えるダミー画素の構成について説明する。

［ダミー画素の構成例］
図２６は、非読み出し行２４０のダミー画素の構成例について説明する図である。

図２６Ａの非読み出し行２４０は、Ｋ個のダミー画素３００から構成される。ここでは、Ｋ＝５とされる。

ここで、画素アレイ部４１（読み出し行）において、電荷保持部の初期化動作が同時に行われる初期化行の数をＮとし、列の数をＭとする。また、画素アレイ部４１を構成する単位画素におけるリセットトランジスタの駆動能力を決定するゲート幅（Ｗサイズ）をＷとし、電荷保持部の容量をＣ_ＦＤとする。

この場合、図２６Ｂに示されるように、非読み出し行２４０に含まれるダミー画素３００におけるリセットトランジスタのゲート幅Ｗ_ＤＭＹは、Ｗ×（Ｎ×Ｍ）／Ｋとされ、電荷保持部の容量Ｃ_{ＦＤＤＭＹ}は、Ｃ_ＦＤ×（Ｎ×Ｍ）／Ｋとされる。すなわち、ダミー画素３００におけるリセットトランジスタの駆動能力と電荷保持部の容量は、画素アレイ部４１の単位画素のそれらの（Ｎ×Ｍ）／Ｋ倍とされる。

このような構成により、電荷保持部の初期化動作が同時に行われる単位画素の数が、ダミー画素の数より多い場合であっても、電荷保持部の初期化動作時に駆動する単位画素におけるリセットトランジスタの駆動能力および電荷保持部の容量の合計と、読み出し時に駆動するダミー画素におけるそれらの合計とが一致するようになる。

結果として、転送前リセット電圧と読み出し後リセット電圧の電圧低下を揃えることができるので、オフセットノイズの発生をより確実に抑制することができ、撮像画像のさらなる高画質化を実現することが可能となる。

また、非読み出し行２４０のダミー画素のリセットトランジスタの駆動能力と電荷保持部の容量を、画素アレイ部４１の単位画素のそれらより大きくすることができるので、ダミー画素の数を減らすことができ、画素レイアウトに必要なチップ上の面積を削減することが可能となる。

なお、ダミー画素３００におけるリセットトランジスタの駆動能力と電荷保持部の容量は、画素アレイ部４１の単位画素のそれらの少なくとも（Ｎ×Ｍ）／Ｋ倍あればよく、これを超えても構わない。

［ダミー画素の他の構成例］
図２７は、非読み出し行２４０のダミー画素の他の構成例について説明する図である。

図２７Ａの非読み出し行２４０は、Ｋ個のダミー画素３００から構成されるが、Ｋ個のダミー画素３００は、Ｎ'×Ｍ'（Ｎ'≦Ｎ，Ｍ'≦Ｍ）の行列状に配置されている。すなわち、Ｋ＝Ｎ'×Ｍ'とされる。

この場合、図２７Ｂに示されるように、非読み出し行２４０に含まれるダミー画素３００におけるリセットトランジスタのゲート幅Ｗ_ＤＭＹは、Ｗ×（Ｎ×Ｍ）／（Ｎ'×Ｍ'）とされ、電荷保持部の容量Ｃ_{ＦＤＤＭＹ}は、Ｃ_ＦＤ×（Ｎ×Ｍ）／（Ｎ'×Ｍ'）とされる。すなわち、ダミー画素３００におけるリセットトランジスタの駆動能力と電荷保持部の容量は、画素アレイ部４１の単位画素のそれらの（Ｎ×Ｍ）／（Ｎ'×Ｍ'）倍とされる。

図２７に示される構成によっても、図２６に示される構成と同様の作用、効果を得ることができる。

［ダミー画素のさらに他の構成例］
図２８は、非読み出し行２４０のダミー画素のさらに他の構成例について説明する図である。

図２８Ａの非読み出し行２４０は、Ｋ個のダミー画素３００から構成されるが、Ｋ個のダミー画素３００は、１×Ｍの行状（１行）に配置されている。すなわち、Ｋ＝Ｍとされる。

この場合、図２８Ｂに示されるように、非読み出し行２４０に含まれるダミー画素３００におけるリセットトランジスタのゲート幅Ｗ_ＤＭＹは、Ｗ×Ｎとされ、電荷保持部の容量Ｃ_{ＦＤＤＭＹ}は、Ｃ_ＦＤ×Ｎとされる。すなわち、ダミー画素３００におけるリセットトランジスタの駆動能力と電荷保持部の容量は、画素アレイ部４１の単位画素のそれらのＮ倍とされる。

図２８に示される構成によっても、図２６に示される構成と同様の作用、効果を得ることができる。

［ダミー画素のさらに他の構成例］
図２９は、非読み出し行２４０のダミー画素のさらに他の構成例について説明する図である。

図２９Ａの非読み出し行２４０は、Ｋ個のダミー画素３００から構成されるが、Ｋ個のダミー画素３００は、Ｎ×１の列状（１列）に配置されている。すなわち、Ｋ＝Ｎとされる。

この場合、図２９Ｂに示されるように、非読み出し行２４０に含まれるダミー画素３００におけるリセットトランジスタのゲート幅Ｗ_ＤＭＹは、Ｗ×Ｍとされ、電荷保持部の容量Ｃ_{ＦＤＤＭＹ}は、Ｃ_ＦＤ×Ｍとされる。すなわち、ダミー画素３００におけるリセットトランジスタの駆動能力と電荷保持部の容量は、画素アレイ部４１の単位画素のそれらのＭ倍とされる。

図２９に示される構成によっても、図２６に示される構成と同様の作用、効果を得ることができる。

さらに、図２６乃至図２９に示される構成において、駆動するダミー画素を変更（選択）する切替部２５１（図２４）を用いるようにすることで、非読み出し行２４０に含まれるダミー画素３００の個数Ｋを多くするようにしてもよい。

また、上述した説明においては、リセットトランジスタの駆動能力を決定する要素としてゲート幅を用いるようにしたが、ゲート長（Ｌサイズ）を用いるようにしてもよいし、複数個のトランジスタを並列させるようにしてもよい。

なお、図２６乃至図２９に示されるように、ダミー画素３００は、例えば、図５の単位画素と同様、フォトダイオードや転送ゲート等、リセットトランジスタおよび電荷保持部以外の素子を含むように構成されているが、これらの素子を含まないように構成されてもよい。すなわち、ダミー画素３００は、図３０に示されるように、リセットトランジスタおよび電荷保持部のみから構成されるようにすることもできる。

［従来の固体撮像装置におけるリセット電源揺れについて］
上述したように、電荷転送前の電荷保持部の初期化は、フレームレートの低下が起きないように高速に、例えば、複数の行毎に行われることが望ましい。電荷保持部の初期化は、電荷保持部を所定のリセット電源電圧にクランプすることであり、設計容易化の観点から行単位で行われる。

また、電荷転送前の電荷保持部の初期化は、信号読み出しの周期（以下、読み出し周期という）と比べて十分に短い周期で行われる。

したがって、電荷保持部の初期化周期を高速化し、行走査のみを行った場合、A/D変換や列走査といったカラム毎の動作は読み出し周期に応じた周期で行われるため、A/D変換回路や列走査回路等のカラム回路の電源には、電荷保持部の初期化周期とは異なる周期の電源揺れが発生する。

図３１は、電荷転送前の電荷保持部の初期化が、互いに隣接しない複数の行毎に順次行われる場合の固体撮像装置の駆動例と、電荷保持部の初期化および信号読み出しの詳細とを示している。

図３１の中段に示されるように、A/D変換は読み出し周期に応じた周期で行われる。これにより、図３１の下段に示されるように、A/D変換回路の電源（以下、A/D電源という）には、A/D変換回路の動作の活性／非活性（オン／オフ）に応じた電源揺れが発生する。

さらに、図３１の下段に示されるように、このA/D電源の電源揺れは、A/D電源と画素電源のクロストークにより、リセット電源の電源揺れを引き起こす。このリセット電源の電源揺れの周期と、電荷保持部の初期化周期とは異なるため、電荷保持部の初期化は、ある行ではリセット電源の電圧が高い状態で、また、ある行ではリセット電源の電圧が低い状態で行われることになる。これにより、行毎の黒レベルの差（以下、行間差という）が生じてしまい、撮像画像のさらなる高画質化の妨げとなる。

また、図３２は、電荷転送前の電荷保持部の初期化が全画素一括で行われる場合の固体撮像装置の駆動例と、電荷保持部の初期化および信号読み出しの詳細とを示している。

電荷保持部の初期化が全画素一括で行われる場合、各画素に駆動信号RSTを供給する画素駆動線４６（リセット信号線）に負荷容量が生じるため、図３２の下段に示されるように、垂直駆動部４２の電源に近い距離にある画素に供給される駆動信号RST_nearと、垂直駆動部４２の電源から遠い距離にある画素に供給される駆動信号RST_farとで遷移時間が異なる。

この遷移時間の差は、図３１で示されるような、電荷保持部の初期化が複数の行毎に順次行われる場合の、行間で駆動信号RSTがＨレベルになるタイミングの差に相当する。したがって、電荷保持部の初期化は、ある行ではリセット電源の電圧が高い状態で、また、ある行ではリセット電源の電圧が低い状態で行われることになる。これにより、行間差が生じてしまい、撮像画像のさらなる高画質化の妨げとなる。

なお、このことは、A/D電源の電源揺れに限らず、列走査回路である水平駆動部４４の電源揺れによっても発生する。

そこで、以下においては、電荷保持部の初期化の際のリセット電源揺れを確実に抑える固体撮像装置の実施の形態について説明する。

＜３．本技術の第２の実施の形態について＞
本技術の固体撮像装置の第２の実施の形態としては、第１の実施の形態と同様、図４のCMOSイメージセンサ３０が適用されるものとする。なお、ここでも、システム制御部４５によって、転送ゲート６２による電荷転送前の、リセットトランジスタ６４による電荷保持部の初期化に応じて、電荷保持部の電圧の読み出しに関する制御が行われる。

具体的には、システム制御部４５によって、転送ゲート６２による電荷転送前の電荷保持部の初期化の際に、電荷保持部の信号レベルとリセットレベルとが読み出される周期（以下、読み出し周期という）に対応して動作する列毎のカラム回路の動作が、常時活性または常時非活性とされる。

［固体撮像装置の駆動例］
次に、図３３を参照して、本実施の形態の固体撮像装置としてのCMOSイメージセンサ３０における単位画素の行単位の駆動例について説明する。

なお、本実施の形態の単位画素としては、図１０の単位画素１００が適用されるものとするが、図１２乃至図１４の単位画素１００Ｂ，１００Ｃ，１００Ｄのいずれかが適用されるようにしてもよい。

図３３は、図３１と同様、電荷排出および電荷転送を全画素一括で行うグローバルシャッタ動作を行い、電荷転送前の電荷保持部の初期化動作を、電荷排出前に、互いに隣接しない複数の行毎に順次行うCMOSイメージセンサ３０の駆動例を示している。

また、図３３に示される動作では、電荷保持部の初期化の期間中、カラム回路としてのカラム処理部４３に含まれるA/D変換回路の動作が常時活性、すなわち、A/D変換回路の電源（A/D電源）が常時オンとされる。

以上の動作によれば、電荷保持部の初期化の期間中、A/D電源の電源揺れが抑制されるので、図３３に示されるように、A/D電源と画素電源のクロストークによって、リセット電源の電源揺れが引き起こされることがなくなる。したがって、読み出し周期と、電荷保持部の初期化周期とが異なる場合であっても、行間差が生じることなく、撮像画像のさらなる高画質化を実現することが可能となる。

なお、以上においては、カラム回路の動作が常時活性とされる例について説明したが、カラム回路の動作が常時非活性とされるようにしてもよい。

［固体撮像装置の他の駆動例］
次に、図３４を参照して、本実施の形態の固体撮像装置としてのCMOSイメージセンサ３０における単位画素の行単位の他の駆動例について説明する。

図３４に示されるCMOSイメージセンサ３０の駆動例は、基本的には、図３３に示されるものと同一であるが、図３４に示される動作では、電荷保持部の初期化の期間中、カラム回路としてのカラム処理部４３に含まれるA/D変換回路の動作が常時非活性、すなわち、A/D変換回路の電源（A/D電源）が常時オフとされる。

以上の動作によれば、電荷保持部の初期化の期間中、A/D電源の電源揺れが抑制されるので、図３４に示されるように、A/D電源と画素電源のクロストークによって、リセット電源の電源揺れが引き起こされることがなくなる。したがって、読み出し周期と、電荷保持部の初期化周期とが異なる場合であっても、行間差が生じることなく、撮像画像のさらなる高画質化を実現することが可能となる。

以上においては、カラム回路として、A/D変換回路の動作が常時活性または常時非活性とされる例について説明したが、カラム回路として、列走査回路としての水平駆動部４４や、カラム処理部４３に含まれる、A/D変換回路を構成するDAC（Digital Analog Converter）回路、カウンタ回路、コンパレータ回路、センスアンプ回路等の一部の動作が常時活性または常時非活性、すなわち、これらの回路の電源が常時オンまたはオフとされるようにしてもよい。

また、図３３および図３４を参照しての説明では、グローバルシャッタ動作を行うCMOSイメージセンサ３０の駆動例において、電荷転送前の電荷保持部の初期化動作は、互いに隣接しない複数の行毎に順次行われるものとしたが、電荷排出前に、電荷排出前に全画素一括で行われるようにしてもよい。

さらに、図３３および図３４を参照しての説明では、単位画素１００等の駆動例（図１１）に従って、電荷転送前の電荷保持部の初期化動作は、電荷排出前に行われるものとしたが、単位画素５０等の駆動例（図６）に従って、電荷排出後で、かつ、電荷転送前に行われるようにしてもよい。

なお、図３３および図３４を参照した説明においては、電荷排出および電荷転送を全画素一括で行うグローバルシャッタ動作が行われるようにしたが、電荷排出や電荷転送が複数行または１行毎に行われるようにしてもよい。このような動作においても、電荷転送前の電荷保持部の初期化の際に、カラム回路の動作を常時活性または常時非活性とすることで、上述で説明した動作と同様の作用、効果を得ることができる。

＜４．本技術を適用した電子機器について＞
なお、本技術は、固体撮像装置への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。固体撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

図３５は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。

図３５の撮像装置６００は、レンズ群などからなる光学部６０１、上述した単位画素５０の各構成が採用される固体撮像装置（撮像デバイス）６０２、およびカメラ信号処理回路であるDSP回路６０３を備える。また、撮像装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。DSP回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。

光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像装置６０２の撮像面上に結像する。固体撮像装置６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置６０２として、上述した実施の形態に係るCMOSイメージセンサ３０等の固体撮像装置を用いることができる。

表示部６０５は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像装置６０２で撮像された動画または静止画を、ビデオテープやDVD(Digital Versatile Disk)等の記録媒体に記録する。

操作部６０７は、ユーザによる操作の下に、撮像装置６００が持つ様々な機能について操作指令を発する。電源部６０８は、DSP回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

上述したように、固体撮像装置６０２として、上述した実施の形態に係るCMOSイメージセンサ３０を用いることで、電荷保持部の初期化に応じて、電荷保持部の読み出しに関する制御を行うようにすることができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置６００において、撮像画像の高画質化を図ることができる。

また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるCMOSイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はCMOSイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像装置全般に対して適用可能である。

さらに、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般に対して適用可能である。

なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術
の要旨を逸脱しない範囲において種々の変更が可能である。

さらに、本技術は以下のような構成をとることができる。
（１）
光電変換部と、前記光電変換部に蓄積された電荷を保持する電荷保持部と、前記光電変換部に蓄積された電荷を前記電荷保持部に転送する転送部と、前記電荷保持部の電荷をリセットするリセット部とを少なくとも備える複数の単位画素が２次元に配列された画素アレイ部と、
前記電荷保持部に蓄積された電荷に対応する信号レベルとしての電圧と、前記リセット部による電荷のリセット後の前記電荷保持部の電荷に対応するリセットレベルとしての電圧との読み出しを行毎に順次行うように前記単位画素の駆動を制御する駆動制御部と
を備え、
前記駆動制御部は、前記転送部による電荷転送前の、前記リセット部による前記電荷保持部の初期化に応じて、前記電荷保持部の電圧の読み出しに関する制御を行う
固体撮像装置。
（２）
前記駆動制御部は、前記転送部による電荷転送および前記光電変換部の電荷排出のいずれか一方または両方を、前記画素アレイ部における全ての前記単位画素一括で行うように前記単位画素の駆動を制御する
（１）に記載の固体撮像装置。
（３）
前記駆動制御部は、画素アレイ部において、前記転送部による電荷転送前に前記電荷保持部が同時に初期化される初期化行の数が、前記電荷保持部の電圧が同時に読み出される読み出し行の数より多い場合、前記電荷保持部の電圧の読み出しの際の前記リセット部による電荷のリセットを、前記読み出し行と、前記読み出し行以外の非読み出し行とに対して行うように前記単位画素の駆動を制御する
（１）または（２）に記載の固体撮像装置。
（４）
前記非読み出し行は、前記画素アレイ部において、前記電荷保持部の電圧の読み出しが行われない間引き行、輝度補正用のダミー画素からなる画素行、またはOPB（Optical Black）領域の画素からなる画素行である
（３）に記載の固体撮像装置。
（５）
前記非読み出し行は、前記画素アレイ部の前記単位画素とは別個に設けられるダミー画素から構成され、
前記駆動制御部は、前記単位画素とともに、前記ダミー画素の駆動を制御する
（３）に記載の固体撮像装置。
（６）
前記非読み出し行は、前記画素アレイの上側および下側のいずれか一方または両方に配置される
（５）に記載の固体撮像装置。
（７）
前記非読み出し行は、前記画素アレイの行方向に前記ダミー画素が配列されてなる
（５）に記載の固体撮像装置。
（８）
前記非読み出し行は、前記画素アレイの列方向に前記ダミー画素が配列されてなる
（５）に記載の固体撮像装置。
（９）
前記ダミー画素を駆動するドライバに接続される前記ダミー画素を切り替える切替部をさらに備える
（５）乃至（８）のいずれかに記載の固体撮像装置。
（１０）
Ｎ行の前記初期化行がＮ×Ｍ個の前記単位画素の数から構成される場合、
前記駆動制御部は、Ｋ個の前記ダミー画素の駆動を制御し、
前記ダミー画素は、
前記単位画素の前記リセット部の略（Ｎ×Ｍ）／Ｋ倍の駆動能力を有するダミー画素リセット部と、
前記単位画素の前記電荷保持部の略（Ｎ×Ｍ）／Ｋ倍の容量を有するダミー画素電荷保持部とを少なくとも備える
（５）乃至（９）のいずれかに記載の固体撮像装置。
（１１）
Ｋ個の前記ダミー画素は、Ｎ'×Ｍ'（Ｎ'≦Ｎ，Ｍ'≦Ｍ）の行列状に配置される
（１０）に記載の固体撮像装置。
（１２）
前記駆動制御部は、前記転送部による電荷転送前の前記電荷保持部の初期化の際に、前記電荷保持部の前記信号レベルと前記リセットレベルとが読み出される読み出し周期に対応して動作する列毎のカラム回路の動作を常時活性または非活性とする
（１）または（２）に記載の固体撮像装置。
（１３）
前記カラム回路は、A/D（Analog to Digital）変換回路である
（１２）に記載の固体撮像装置。
（１４）
前記駆動制御部は、前記転送部による電荷転送前に、画素アレイ部において互いに隣接しない複数の行毎に、前記リセット部により前記電荷保持部が初期化されるように前記単位画素の駆動を制御する
（１）乃至（１３）のいずれかに記載の固体撮像装置。
（１５）
前記駆動制御部は、前記転送部による電荷転送前に、画素アレイ部における全ての前記単位画素一括で、前記リセット部により前記電荷保持部が初期化されるように前記単位画素の駆動を制御する
（１）乃至（１３）のいずれかに記載の固体撮像装置。
（１６）
前記電荷保持部は、前記電荷保持部の電圧の読み出しを行う増幅部に接続された電荷電圧変換部である
（１）乃至（１５）のいずれかに記載の固体撮像装置。
（１７）
前記電荷保持部は、前記電荷保持部の電圧の読み出しを行う増幅部に接続された電荷電圧変換部とは別に設けられた容量素子である
（１）乃至（１５）のいずれかに記載の固体撮像装置。
（１８）
前記信号レベルと前記リセットレベルとの差分を算出する算出手段をさらに備える
（１）乃至（１７）のいずれかに記載の固体撮像装置。
（１９）
光電変換部と、前記光電変換部に蓄積された電荷を保持する電荷保持部と、前記光電変換部に蓄積された電荷を前記電荷保持部に転送する転送部と、前記電荷保持部の電荷をリセットするリセット部とを少なくとも備える複数の単位画素が２次元に配列された画素アレイ部と、
前記電荷保持部に蓄積された電荷に対応する信号レベルとしての電圧と、前記リセット部による電荷のリセット後の前記電荷保持部の電荷に対応するリセットレベルとしての電圧との読み出しを行毎に順次行うように前記単位画素の駆動を制御する駆動制御部と
を備える固体撮像装置の駆動方法において、
前記固体撮像装置が、
前記転送部による電荷転送前の前記電荷保持部の初期化に応じて、前記電荷保持部の電圧の読み出しに関する制御を行う
ステップを含む駆動方法。
（２０）
光電変換部と、前記光電変換部に蓄積された電荷を保持する電荷保持部と、前記光電変換部に蓄積された電荷を前記電荷保持部に転送する転送部と、前記電荷保持部の電荷をリセットするリセット部とを少なくとも備える複数の単位画素が２次元に配列された画素アレイ部と、
前記電荷保持部に蓄積された電荷に対応する信号レベルとしての電圧と、前記リセット部による電荷のリセット後の前記電荷保持部の電荷に対応するリセットレベルとしての電圧との読み出しを行毎に順次行うように前記単位画素の駆動を制御する駆動制御部と
を備え、
前記駆動制御部は、前記転送部による電荷転送前の前記電荷保持部の初期化に応じて、前記電荷保持部の電圧の読み出しに関する制御を行う固体撮像装置
を備える電子機器。

３０ CMOSイメージセンサ， ４１ 画素アレイ部， ４２ 垂直駆動部， ４３ カラム処理部， ４５ システム制御部， ５０ 単位画素， ６１ フォトダイオード， ６２ 転送ゲート， ６３ 浮遊拡散領域， ６４ リセットトランジスタ， ８２ メモリ部， ９２ 容量素子， １２１ オーバーフローゲート， ２２０ 間引き行， ２４０ 非読み出し行， ２５１ 切替部， ３００ ダミー画素， ６００ 撮像装置， ６０２ 固体撮像装置

Claims (20)

1. 光電変換部と、前記光電変換部に蓄積された電荷を保持する電荷保持部と、前記光電変換部に蓄積された電荷を前記電荷保持部に転送する転送部と、前記電荷保持部の電荷をリセットするリセット部とを少なくとも備える複数の単位画素が２次元に配列された画素アレイ部と、
   前記電荷保持部に蓄積された電荷に対応する信号レベルとしての電圧と、前記リセット部による電荷のリセット後の前記電荷保持部の電荷に対応するリセットレベルとしての電圧との読み出しを行毎に順次行うように前記単位画素の駆動を制御する駆動制御部と
   を備え、
   前記駆動制御部は、前記転送部による電荷転送前の、前記リセット部による前記電荷保持部の初期化に応じて、前記電荷保持部の電圧の読み出しに関する制御を行う
   固体撮像装置。
2. 前記駆動制御部は、前記転送部による電荷転送および前記光電変換部の電荷排出のいずれか一方または両方を、前記画素アレイ部における全ての前記単位画素一括で行うように前記単位画素の駆動を制御する
   請求項１に記載の固体撮像装置。
3. 前記駆動制御部は、画素アレイ部において、前記転送部による電荷転送前に前記電荷保持部が同時に初期化される初期化行の数が、前記電荷保持部の電圧が同時に読み出される読み出し行の数より多い場合、前記電荷保持部の電圧の読み出しの際の前記リセット部による電荷のリセットを、前記読み出し行と、前記読み出し行以外の非読み出し行とに対して行うように前記単位画素の駆動を制御する
   請求項１に記載の固体撮像装置。
4. 前記非読み出し行は、前記画素アレイ部において、前記電荷保持部の電圧の読み出しが行われない間引き行、輝度補正用のダミー画素からなる画素行、またはOPB（Optical Black）領域の画素からなる画素行である
   請求項３に記載の固体撮像装置。
5. 前記非読み出し行は、前記画素アレイ部の前記単位画素とは別個に設けられるダミー画素から構成され、
   前記駆動制御部は、前記単位画素とともに、前記ダミー画素の駆動を制御する
   請求項３に記載の固体撮像装置。
6. 前記非読み出し行は、前記画素アレイの上側および下側のいずれか一方または両方に配置される
   請求項５に記載の固体撮像装置。
7. 前記非読み出し行は、前記画素アレイの行方向に前記ダミー画素が配列されてなる
   請求項５に記載の固体撮像装置。
8. 前記非読み出し行は、前記画素アレイの列方向に前記ダミー画素が配列されてなる
   請求項５に記載の固体撮像装置。
9. 前記ダミー画素を駆動するドライバに接続される前記ダミー画素を切り替える切替部をさらに備える
   請求項５に記載の固体撮像装置。
10. Ｎ行の前記初期化行がＮ×Ｍ個の前記単位画素の数から構成される場合、
    前記駆動制御部は、Ｋ個の前記ダミー画素の駆動を制御し、
    前記ダミー画素は、
    前記単位画素の前記リセット部の略（Ｎ×Ｍ）／Ｋ倍の駆動能力を有するダミー画素リセット部と、
    前記単位画素の前記電荷保持部の略（Ｎ×Ｍ）／Ｋ倍の容量を有するダミー画素電荷保持部とを少なくとも備える
    請求項５に記載の固体撮像装置。
11. Ｋ個の前記ダミー画素は、Ｎ'×Ｍ'（Ｎ'≦Ｎ，Ｍ'≦Ｍ）の行列状に配置される
    請求項１０に記載の固体撮像装置。
12. 前記駆動制御部は、前記転送部による電荷転送前の前記電荷保持部の初期化の際に、前記電荷保持部の前記信号レベルと前記リセットレベルとが読み出される読み出し周期に対応して動作する列毎のカラム回路の動作を常時活性または非活性とする
    請求項１に記載の固体撮像装置。
13. 前記カラム回路は、A/D（Analog to Digital）変換回路である
    請求項１２に記載の固体撮像装置。
14. 前記駆動制御部は、前記転送部による電荷転送前に、画素アレイ部において互いに隣接しない複数の行毎に、前記リセット部により前記電荷保持部が初期化されるように前記単位画素の駆動を制御する
    請求項１に記載の固体撮像装置。
15. 前記駆動制御部は、前記転送部による電荷転送前に、画素アレイ部における全ての前記単位画素一括で、前記リセット部により前記電荷保持部が初期化されるように前記単位画素の駆動を制御する
    請求項１に記載の固体撮像装置。
16. 前記電荷保持部は、前記電荷保持部の電圧の読み出しを行う増幅部に接続された電荷電圧変換部である
    請求項１に記載の固体撮像装置。
17. 前記電荷保持部は、前記電荷保持部の電圧の読み出しを行う増幅部に接続された電荷電圧変換部とは別に設けられた容量素子である
    請求項１に記載の固体撮像装置。
18. 前記信号レベルと前記リセットレベルとの差分を算出する算出手段をさらに備える
    請求項１に記載の固体撮像装置。
19. 光電変換部と、前記光電変換部に蓄積された電荷を保持する電荷保持部と、前記光電変換部に蓄積された電荷を前記電荷保持部に転送する転送部と、前記電荷保持部の電荷をリセットするリセット部とを少なくとも備える複数の単位画素が２次元に配列された画素アレイ部と、
    前記電荷保持部に蓄積された電荷に対応する信号レベルとしての電圧と、前記リセット部による電荷のリセット後の前記電荷保持部の電荷に対応するリセットレベルとしての電圧との読み出しを行毎に順次行うように前記単位画素の駆動を制御する駆動制御部と
    を備える固体撮像装置の駆動方法において、
    前記固体撮像装置が、
    前記転送部による電荷転送前の前記電荷保持部の初期化に応じて、前記電荷保持部の電圧の読み出しに関する制御を行う
    ステップを含む駆動方法。
20. 光電変換部と、前記光電変換部に蓄積された電荷を保持する電荷保持部と、前記光電変換部に蓄積された電荷を前記電荷保持部に転送する転送部と、前記電荷保持部の電荷をリセットするリセット部とを少なくとも備える複数の単位画素が２次元に配列された画素アレイ部と、
    前記電荷保持部に蓄積された電荷に対応する信号レベルとしての電圧と、前記リセット部による電荷のリセット後の前記電荷保持部の電荷に対応するリセットレベルとしての電圧との読み出しを行毎に順次行うように前記単位画素の駆動を制御する駆動制御部と
    を備え、
    前記駆動制御部は、前記転送部による電荷転送前の前記電荷保持部の初期化に応じて、前記電荷保持部の電圧の読み出しに関する制御を行う固体撮像装置
    を備える電子機器。

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