JP2013251511A - ３ｄ積層マルチチップモジュールの製造方法 - Google Patents

Abstract

【課題】３Ｄ積層マルチチップモジュール及びその製造方法を提供する。
【解決手段】３Ｄ積層マルチチップモジュール６１はＷ個のＩＣダイのスタックを有する。各ダイは、パターン形成された導電体層を有し、基板上に、導電体を有する電気コンタクト領域と、一部の例におけるデバイス回路と、を含む。積層されるダイの導電体はアライメントされている。電気コネクタが、導電体のランディングパッドに接触するようにスタック内に延在し、それにより３Ｄ積層マルチチップモジュールが作り出される。電気コネクタは、電気コンタクト領域内の縦方向のビア内を通り得る。ランディングパッドは階段状の構成に配置されてもよい。
【選択図】図１８

Description

本発明は、３Ｄ積層マルチチップモジュール及びその製造方法に関する。

１つのタイプの３次元集積回路（３Ｄ ＩＣ）は、縦方向に積層されて接合された多数の半導体ダイを用いて個々の３Ｄ ＩＣを作り出すことで製造される。外部ボンドパッドから３Ｄ ＩＣの導電体までの電気接続、及び３Ｄ ＩＣの複数の導電体間の電気接続は、様々な手法を用いて行われ得る。例えば、ワイヤボンディングの一手法において、隣接し合うチップのエッジを階段状にずらして配置することができる。これは、チップ上のパッドと基板上のパッドとの間に外部ボンディングワイヤを接続することを可能にする。

シリコン貫通ビア（through-silicon via；ＴＳＶ）と呼ばれる積層チップ間で電気接続を行う他の一手法が、大きな関心を持たれている。複数の積層チップをＴＳＶによって相互接続することは、従来の外部ワイヤボンディング技術に対して幾つかの利点を有する。ＴＳＶを備えた積層チップは、外部ワイヤボンディング技術によって接続された積層チップと比較して、より広い帯域幅、ひいては、より多くの入力／出力を示し得る。ＴＳＶを用いると、より短い接続経路が存在することになり、それにより、速度が高められるとともに電力消費が低減される。

ＴＳＶは、後に分離あるいはダイシングされるダイをアライメント（位置合わせ）したウェハスケールスタッキング（積層化）を用いて達成され得る。これは、より低いコスト、高スループットをもたらすが、歩留まりの問題に悩まされる。何故なら、チップのスタック（積層体）内の１つのチップの不具合によってそのスタックが不具合となり、より低い歩留まりを生じさせるからである。また、薄化されたウェハのハンドリングは、製品の損傷又は破壊をもたらし得る製造上の課題である。ＴＳＶはまた、ダイスケールスタッキングを用いて達成されることもできる。これは、ハンドリングが比較的容易であるという利点を有するが、高コストという代償を伴う。

従来のＴＳＶの他の１つの欠点は、典型的なＴＳＶプロセスがダイ又はウェハごとに、ＴＳＶフォトレジスト堆積、ＴＳＶエッチング、二酸化シリコン堆積、バリアシード堆積、フォトレジストパターニング、Ｃｕ／Ｗ堆積、フォトレジスト除去、Ｃｕ／Ｗ化学的機械的研磨、支持／ハンドリング用ダイの接合、ダイ薄化、及び接合、という１１もの工程を必要とすることである。これら全ての工程に要する時間及び費用に加え、各ダイに必要なハンドリング及び処理が歩留まりを低下させる。

ＴＳＶ及び相互接続のための技術及び手法についての更なる情報は、２００９年１０月１４日に出願された「3D INTEGRATED CIRCUIT LAYER INTERCONNECT」なるタイトルの米国特許出願第１２／５７９１９２号、及び２０１１年３月２８日に出願された「CHIP STACKED STRUCTURE AND METHOD OF FABRICATING THE SAME」なるタイトルの米国特許出願第１３／０７２９５１号に見出すことができる。

３Ｄ積層マルチチップモジュール及びその製造方法を提供する。

３次元積層マルチチップモジュールの一例は、Ｗ個の集積回路ダイのスタックを有する。スタック内の各ダイは、基板上に、パターン形成された導電体層を有する、パターン形成された導電体層は電気コンタクト領域を含み、電気コンタクト領域は導電体を含む。これら導電体のうちの少なくとも１つはランディングパッドを含む。ダイのスタックは、該スタックの一端の第１のダイと、該スタックの他端の第２のダイとを含み、第１のダイの基板は第２のダイのパターン形成された導電体層の側に面する。電気コネクタが、ランディングパッドに電気的に接触するように、ダイのスタックの表面からダイのスタック内に延在し、それにより、Ｗ個のダイ階層を有する３次元積層マルチチップモジュールが作り出される。他の例はまた、以下の事項のうちの１つ以上を含み得る。電気コネクタはランディングパッドに直接的に接触する。複数のダイのうちの少なくとも一部は、電気コンタクト領域から離隔されたデバイス回路位置にデバイス回路を有する。第１のダイのパターン形成された導電体層上に材料層がある。電気コネクタは、電気コンタクト領域内の縦方向のビア内を通る。各電気コネクタは、１つのダイ階層の１つのランディングパッドに電気的に接続される。電気コネクタによって電気的に接触されるランディングパッドは階段状の構成に配置される。

３次元積層マルチウェハモジュールの一例は、集積回路ウェハのスタックを含み、各集積回路ウェハは格子状のダイ領域を有する。各集積回路ウェハのダイ領域のうちの少なくとも一部は、集積回路ウェハのスタック内のその他の集積回路ウェハのダイ領域とアライメントされる。各ダイ領域は、前段落に記載される３次元積層マルチチップモジュールを有する。

３次元積層マルチチップモジュールを製造する第１の方法の一例は、以下のように実行される。Ｗ個の集積回路ダイの組が準備される。組内の各ダイは、パターン形成された導電体層を含む。パターン形成された導電体層は電気コンタクト領域を含み、電気コンタクト領域はランディングパッドを有する。組内の選択されたダイにハンドリングダイが取り付けられる。選択されたダイの露出された層が除去されて、強化されたハンドリングダイが作り出される。各繰り返しにおいて強化されたハンドリングダイを用いて、上記取り付け及び除去の工程が繰り返される。これは、各ダイのランディングパッドが組内のその他のダイのランディングパッドとアライメントされるようにして、組内の全てのダイが取り付けられて３次元積層ダイが作り出されるまで行われる。モジュールの表面から、組内の各ダイのアライメントされたランディングパッド内のコンタクトまで、３次元積層ダイ中にコネクタが形成される。こうすることにより、Ｗ個のダイ階層を有する３次元積層モジュールが作り出される。

第１の方法の例はまた、以下の事項のうちの１つ以上を含み得る。形成する工程は、ダイのうちの少なくとも一部が、電気コンタクト領域から離隔されたデバイス回路位置にデバイス回路を有する状態で実行される。取り付ける工程は更に、ハンドリングダイとダイとの間に誘電体の接着強化層を堆積することを有する。ダイは、パターン形成された導電体層が位置する第１の面と、第１の面の反対側の第２の面と、を有する基板を有するように選択され、上記露出された層は基板の第２の面から除去される。３次元積層モジュールからハンドリングダイの少なくとも一部が除去されて、露出面が作り出される。

各ダイ階層の導電体のランディングパッドの上に位置するコンタクト開口が表面に作り出され；２^Ｎ−１がＷより小さく且つ２^ＮがＷ以上であるようにＮを選択して、Ｎ個のエッチングマスクの組が選択され；Ｎ個のマスクを用いて、コンタクト開口がＷ個のダイ階層までエッチングされ、ここで、各マスクｎ＝１，２，・・・，Ｎでコンタクト開口のうちの実効的に半数が２^ｎ−１個のダイ階層だけエッチングされ；それにより、各ダイ階層のランディングパッドに電気的に接触するようにコンタクト開口内に導電体を形成することができるようになる。ハンドリングダイ除去工程の後に、表面が誘電体材料で覆われ；コンタクト開口を作り出す工程は、該誘電体材料の少なくとも一部を除去することを含む。Ｎ個のマスクを用いる工程は更に、各マスクｎ＝１，２，・・・，Ｎで２^ｎ−１個のランディングパッドずつ交互に被覆及び露出を行うことを有する。

複数の３次元積層マルチチップモジュールを製造する第２の方法は、以下のように実行される。Ｗ枚の集積回路ウェハの組が準備される。組内の各ウェハは、格子状のダイ領域を有する。各ダイ領域は、パターン形成された導電体層を有する集積回路ダイを有し、パターン形成された導電体層は電気コンタクト領域を含む。電気コンタクト領域はランディングパッドを有する。パターン形成された導電体層上で、組内の選択されたウェハにハンドリングウェハが取り付けられる。そして、選択されたウェハの露出された層が除去されて、強化されたハンドリングウェハが作り出される。各繰り返しにおいて強化されたハンドリングウェハを用いて、組内の全てのウェハが取り付けられるまで、取り付ける工程及び除去する工程が繰り返され、ここで、各ダイのランディングパッドは集積回路ウェハの組内のその他のダイのランディングパッドとアライメントされる。これにより、格子状の３次元積層ダイを有する３次元積層ウェハが作り出される。３次元積層ウェハの表面から、アライメントされたランディングパッド内のコンタクトまで、コネクタが形成され、それにより格子状の３次元積層マルチチップモジュールが作り出される。格子状の３次元積層モジュールは、個々の３次元積層モジュールへと物理的に分離される。

第２の方法の例はまた、以下のように行われるコネクタ形成工程を有するように実行されてもよい。複数の３次元積層マルチチップモジュールの各ダイ階層の導電体のランディングパッドの上に位置するコンタクト開口が、３次元積層ウェハの表面を貫いて作り出される。２^Ｎ−１がＷより小さく且つ２^ＮがＷ以上であるようにＮを選択して、Ｎ個のエッチングマスクの組が選択される。Ｎ個のマスクを用いて、各マスクｎ＝１，２，・・・，Ｎでコンタクト開口のうちの実効的に半数で２^ｎ−１個のダイ階層をエッチングすることにより、Ｗ個のダイ階層までコンタクト開口がエッチングされる。各ダイ階層のランディングパッドに電気的に接触するようにコンタクト開口内に導電体を形成することができるようになる。第２の方法の例はまた、Ｎ個のエッチングマスクを用いる工程が更に、各マスクｎ＝１，２，・・・，Ｎで２^ｎ−１個のランディングパッドずつ交互に被覆及び露出を行うことを有するように実行されてもよい。

以下の詳細な説明及びそれに続く特許請求の範囲、並びに図面を精査することにより、本発明のその他の特徴、態様及び利点が理解され得る。

３Ｄ積層マルチチップモジュールを作り出すのに好適なダイの一部を簡略化して示す拡大断面図である。電気コンタクト領域及びデバイス回路がともに、パターニングされた導電層内にあることが示されており、デバイス回路は縮小されたスケールで概略的に示され、また、デバイス回路は電気コンタクト領域から離隔されている。 図１のダイのパターニングされた導電層にハンドリングダイが取り付けられた後の図１の構造を示す図である。 図２のダイの基板の下部が除去されて、強化されたハンドリングダイが作り出された後の図２の構造を示す図である。 図１のダイと同様の更なるダイの頂部に図３の構造が取り付けられた後の図３の構造を示す図である。 ダイの基板の下部が除去されて積層ダイが作り出された後の図４の構造を示す図である。 図４及び５の処理工程を繰り返して第１の３Ｄ積層ダイを作り出した結果を示す図である。 図６のハンドリングダイの少なくとも一部が除去されて露出面を含む第２の３Ｄ積層ダイが作り出された後の図６の構造を示す図である。 露出面上に誘電体材料が堆積されて第３の３Ｄ積層ダイが作り出された後の図７の構造を示す図である。 図９−１８は、異なる複数の階層の横向きの導電体と接触する縦向きの電気接続を作り出すために使用される一連の工程を示しており、図９は、グランド導体及び導電体の位置とアライメントして誘電体材料内に開口を作り出した後の図８の構造を示している。 第１のフォトレジストマスク及び１つの層を貫通するエッチングを用いた結果を示す図である。 第２のフォトレジストマスク及び２つの層を貫通するエッチングを用いた結果を示す図である。 第３のフォトレジストマスクと、４つの層を貫通するエッチングを行って各階層まで下方に延在するビアを作り出した結果とを示す図である。 第３のフォトレジストマスクを除去した後にビアのエッチングを行った結果を示す図である。 エッチングされたビアをライニングした結果を示す図である。 図１４のライニングされたエッチングされたビアを覆うがグランド導体の位置を露出させる第４のフォトレジストマスクと、最下層の導体階層まで階層群を貫通するエッチングを行った結果とを示す図である。 基板層の等方性エッチングを行った後に第４のフォトレジストマスクを除去した結果を示す図である。 図１６の工程で形成されたリセス領域内に電気絶縁材料を堆積した後に、露出された誘電体材料をエッチバックして、拡大されたグランド導体ビアを作り出した結果を示す図である。 好適な導電体でビアを充填して３次元積層ＩＣアセンブリを作り出した後の図１７の構造を、該積層ＩＣアセンブリの頂部のコンタクトパッド及びハンドリングダイとともに示す図である。 １つ以上の電気コンタクト領域と、デバイス回路を備えた１つ以上の領域とを含むダイの一例を簡略化して示す平面図である。 １つ以上の電気コンタクト領域と、デバイス回路を備えた１つ以上の領域とを含むダイの一例を簡略化して示す平面図である。 １つ以上の電気コンタクト領域と、デバイス回路を備えた１つ以上の領域とを含むダイの一例を簡略化して示す平面図である。 ＩＣウェハを、ダイ領域を指し示す格子線とともに示す上面図である。 図２２のウェハからのダイのうちの１つの側断面図である。 ９０％の良品ダイと１０％の不良品ダイとを各々が有する４枚の異なるウェハの一例を示す図である。 図２４の４枚のウェハを積層した結果を示す図であり、１つ以上の不良品ダイを有する各ダイ領域内に良品ダイの個数を示している。

以下の説明では、典型的に、具体的な構造形態及び方法を参照することになる。理解されるように、具体的に開示する形態及び方法に本発明を限定する意図はなく、本発明は、他の特徴、要素、方法及び形態を用いて実施されてもよい。本発明を例示するために好適実施形態を説明するが、本発明の範囲は請求項によって定められるものであり、好適実施形態によって限定されるものではない。当業者は、以下の説明に関し、多様な等価な変形を認識するであろう。様々な実施形態における同様の要素は、同様の参照符号で共通に参照することとする。

本発明は、ウェハスケールでのスタッキング又はダイスケールでのスタッキングを用いて実行されることができる。図１−２１においては概して、ダイスケールスタッキングに関して本発明を説明する。ウェハスケールスタッキングを行うことから生じる更なる利点が、図２２−２５に関する本発明の記述にて説明される。ダイ及びウェハの同様の要素を参照するとき、典型的に、同様の参照符号を用いることとする。

図１は、後述の３Ｄ積層マルチチップモジュールを作り出すのに好適なＩＣダイ１２の簡略化した拡大断面図である。図１のダイ１２は、電気コンタクト領域１８を示すとともに、ダイ１２の能動デバイス回路２０を模式的に示している。これらはともに、パターニングされた導電層２２内にある。パターン形成された導電層２２は誘電体層２６を含んでおり、誘電体層２６は、ダイ１２の基板２８の上にあり、且つ基板２８によって支持されている。基板２８は典型的にシリコンである。電気コンタクト領域１８は多数の導電体２４を含んでおり、これら導電体２４は典型的に、例えば銅又はタングステンなどの好適な金属で形成される。誘電体層２６は典型的に、例えばＳｉＯ_２などの酸化物である。導電体２４及びデバイス回路２０は、この例において、誘電体層２６内に形成され、誘電体層２６の材料によって互いに離隔されている。能動デバイス回路２０は、ダイの目的機能のための回路を含むものであり、好ましくは、電気コンタクト領域１８から離隔され、故に、電気コンタクト領域１８の下に位置しない。能動デバイス回路２０は、フラッシュメモリ回路、その他の種類のメモリ回路、特定用途向け回路、汎用プロセッサ、プログラム可能論理回路、チップデバイスのシステムにおいてのような複数の回路種類の組み合わせ、及びこれら及びその他の種類の回路の組み合わせを有し得る。図１において、能動デバイス回路２０は、図示の目的だけのために、比較的小さい要素として示されている。コンタクト領域１８と比較した相対的なサイズは具体的な実装に依存する。

図２は、図１のパターン形成された導電層２２の上面３２にハードマスク層３０が堆積された後の図１のダイ１２を示している。ハードマスク層３０は、分離及び強化された接着のために使用される必要に応じての誘電体層である。ダイ１２のハードマスク層３０にハンドリングダイ３４が取り付けられる。ハンドリングダイ３４は好ましくは、後続の処理工程中に下に位置するダイ１２及び後に付加されるダイ１２へのダメージを防止する助けとなるのに十分な厚さ及び強さである。ハンドリングダイ３４は典型的に、そのままの（ベアの）Ｓｉダイである。ウェハスケールスタッキングが用いられるとき、ハンドリングウェハが、典型的にウェハ１２．１に設けられるハードマスク層３０に対応するハードマスク層上で、ウェハ１２．１に取り付けられる。ハンドリングウェハは好ましくは、後続の処理工程中に下に位置するウェハ１２．１及び後に付加されるウェハ１２．１へのダメージを防止する助けとなるのに十分な厚さ及び強さである。ハンドリングウェハは典型的にベアＳｉウェハである。

図３は、図２のダイ１２の基板２８の下部（図２参照）が除去されて、残存基板４１の下面である接合面４０を有する強化されたハンドリングダイ３８が作り出された後の図２の構造を示している。このダイ薄化工程は、ハンドリングダイ３４によって下地のダイ１２に与えられる強度のおかげで行われることが可能である。ウェハスケール処理においては、これらの処理は、強化ハンドリングダイ３８に対応する強化ハンドリングウェハを作り出すことになる。

図４は、更なるダイ４２の頂部に取り付けられた図３の強化ハンドリングダイ３８を示している。更なるダイ４２は、図１のダイ１２と同様であるが、好ましくは、パターン形成された導電層２２の上面に形成されたハードマスク層３０を含む。強化ハンドリングダイ３８の下面４０が更なるダイ４２のハードマスク層３０に取り付けられる。同様に、ウェハスケール処理においては、強化ハンドリングウェハの下面が更なるウェハのハードマスク層に取り付けられる。

図５は、ダイ１２の各々の基板４１の下部３６（図４参照）が除去されて積層ダイ４６が作り出された後の図４の構造を示している。図６は、追加の更なるダイ４２を用いて図４及び５の処理工程を繰り返して第１の３Ｄ積層ダイ４８を作り出した結果を示している。積層ダイ４６の厚さを小さくすることから得られる１つの利点は、エッチングされ且つその後に充填されなければならないビアの深さ（図９−１８参照）が小さくされることである。これは製造を簡易なものにする。何故なら、ビアの深さの増大はしばしばビアの直径の増大を必要とするためである。実際には、ビアはテーパー形状になることがあり、また、大きいアスペクト比（ビアの深さを幅で割ったもの）に伴って、ビアを充填する技術が制約となる。ウェハスケール処理においては、同様にして積層ウェハが作り出され、その後、第１の３Ｄ積層ウェハが作り出される。

図７は、図６のハンドリングダイ３４の少なくとも一部が除去されて露出面５２を有する第２の３Ｄ積層ダイ５０が作り出された後の図６の第１の積層ダイ４８を示している。図８は、露出面５２上に誘電体材料５４が堆積されて第３の３Ｄ積層ダイ５６が作り出された後の図７の構造を示している。同様に、ウェハスケール処理においては、第２の３Ｄ積層ウェハ及び第３の３Ｄ積層ウェハ５６．１（図２５参照）が作り出される。図９−１８は、導電体２４と接触する電気コネクタ６０（図１８に積層マルチチップモジュール６１の一部として示す）を作り出す一連の工程を示している。電気コネクタ６０は、異なる階層にある導電体２４のランディングパッド９８をコンタクトパッド６２に接続する。図１８においては、異なる複数の電気コネクタ６０が、最も左側を６０．０として、電気コネクタ６０．０乃至６０．７として識別されている。図中、対応する導電体２４との接触のための電気コネクタ６０の位置が、０乃至７のラベルを付されている。ラベルＧＣの位置は、各階層にある導電体と電気的に接触するのが典型的であるグランド（接地）導体６４の位置を特定している。各階層の導電体２４に唯一の電気コネクタ６０が接触するように図示されているが、実際には、同一階層にある複数の導電体２４に接触するように多数の異なる電気コネクタ６０が使用される。ウェハスケール処理においては、同じ基本処理工程が第３の３Ｄ積層ウェハ５６．１に対して用いられて、積層マルチチップモジュール６１のアレイが作り出される。

図９は、誘電体材料５４上にイニシャル処理用のフォトレジストマスク５７を形成し、その後、ハードマスク層３０まで貫通して誘電体材料５４をエッチングした後の図８の構造を示している。これにより、グランド導体位置ＧＣ及び導電体位置０−７とアライメントされた開口５８が作り出される。

図１０に示す第１のフォトレジストマスク６６が、導電体位置１、３、５及び７にある開口５８を除いて、図９の構造上に形成される。これらの開口は、導電体２４とアライメントされており、ハードマスク層３０、第１の最上階層６８の導電体２４、誘電体層２６及びシリコン基板４１を貫通して、ちょうど第２階層７０の導電体２４の上で停止するように、１つの階層だけエッチングされる。図において、電気コネクタ６０は或る１つの行でアライメントされるように示されているが、その他のレイアウトも可能である。例えば、電気コネクタ６０は、平行あるいは横断的に延在する多数の行に配置され得る。例えば、図１の電気コンタクト領域１８は２行以上の電気コネクタを含み得る。

次に、図１１に示すように、第１のフォトレジストマスク６６が除去された後、グランド導体位置ＧＣ、導電体位置０、１、４、５、及び７より先の位置を覆うように、図１０の結果構造上に第２のフォトレジストマスク７２が形成される。２つの階層のエッチングが以下のように進められる。位置２及び６に位置する結果構造の部分が、それらの階層の導電体２４まで第１及び第２の階層６８、７０を貫通して２階層だけエッチングされる。位置３及び７に位置する結果構造の部分が、それらの階層の導電体２４まで第２及び第３の階層７０、７４を貫通して２階層だけエッチングされる。こうすることにより、図１１に示す構造が作り出される。

次に、第２のフォトレジストマスク７２が除去され、グランド導体位置ＧＣ、導電体位置０、１、２、３、及び７より先の位置を覆うように、第３のフォトレジストマスク７８が形成される。そして、位置４、５、６及び７に位置する構造の露出部が、位置４、５、６及び７において、それぞれ、第５階層８０、第６階層８２、第７階層８４及び第８階層８６まで、下方に４階層だけエッチングされ、図１２の構造内のビア７７が作り出される。

そして、フォトレジストマスク７８が除去された後、ビア７７の位置の基板４１の露出部の等方性エッチングが行われ、リセス（凹部）領域８８が作り出される（図１３参照）。そして、ビア７７の位置の導電体２４の等方性エッチングが行われ、ビア７７に沿って導電体リセス領域９０が作り出される。これらのエッチング工程は、変形されたビア９２を作り出す。

図１４は、例えば酸化物材料９４などの誘電体材料９４で変形ビア９２の内面を覆った（ライニングした）結果を示しており、斯くして、リセス領域８８、９０内に酸化物材料９４が充填される。誘電体材料９４は例えばＳｉＮとしてもよい。結果的に得られたビア９６は、ランディングパッド９８として作用する下に位置する導電体２４の部分上まで開くように延在されている。

図１５−１７は、図１８に示す導電体６０及びグランド導体６４を形成するために使用される処理工程を示している。図１５には、グランド導体位置ＧＣを除く全てを覆う第４のフォトレジストマスク１００が示されている。図１５はまた、第１乃至第７の階層６８、７０、７４、７６、８０、８２、８４を貫通して第８階層８６の導電体２４までエッチングしてグランド導体ビア１０２を作り出した結果を示している。図１６は、グランド導体ビア１０２の位置の基板４１の等方性エッチングを行って、グランド導体ビア１０２まで開いたリセス領域１０４を作り出した結果を示している。この後、第４のフォトレジストマスク１００が除去される。

図１７は、リセス領域１０４内に例えばポリマーといった有機材料などの電気絶縁材料１０６を堆積した結果を示している。さらに、レイヤ群２６の露出された誘電体材料がエッチバックされて、拡大された拡大されたグランド導体ビア１０８が作り出される。これは、拡大グランド導体ビア１０８が通り抜ける導電体２４の、露出された側壁接触面の増大を引き起こす。

図１８は、得られたビア９６及び拡大グランド導電ビア１０８を金属又はその他の好適導電体で充填して、グランドコネクタ６４及び電気コネクタ６０．０−６０．７を作り出した後の図１７の構造を示している。こうすることはまた、３次元積層マルチチップモジュール６１を作り出す。マルチチップモジュール６１は、マルチチップモジュール６１と構造体１１０との間に捕捉されたコンタクトパッド６２を有するように示されている。構造体１１０は、この技術によって提供される柔軟性により、例えば、ハンドリングダイ、又はメモリ素子若しくは論理デバイスなどの能動部品を備えたダイ、又はこれらの組み合わせとし得る。構造体１１０が能動部品を含むとき、構造体１１０は、コンタクトパッド６２ひいては電気コネクタ６０への電気接続を介して、積層マルチチップモジュール６１と相互接続され得る。グランド導体６４及び導電体６０は、それらの長さにわたって実質的に均一な導電材料である。実質的に均一であるとは、ここでは、導電体６０が階層間に物理的な境界を有しないことを意味する。導電体６０を形成するために使用される導電材料が、ビア内に堆積された異なる材料の複数層を含み、製造プロセスの結果として各階層で相対濃度が変化し得る場合であっても、導電体６０は、ここで用いられる意味において、実質的に均一である。これは、従来のＴＳＶプロセスによって形成される電気コネクタとは対照的である。従来のＴＳＶプロセスにおいては、各層の個々のビア内の電気コネクタが、別々に形成された後に、チップ又はウェハが互いに積層・接合されるときに互いに電気的に接続されるのであり、しばしば、反対側の電極導体と結合する別個の導電材料との間に継ぎ目を形成するのである。

図６の第１の３Ｄ積層ダイ４８を形成するために使用されるダイ１２は、個々のダイ上で様々な位置及びパターンに導電体２４を有し得るが、製造プロセスを容易にするため、各ダイ１２の導電体の位置及びパターンが同じにされることが好ましいことがあり得る。特に、典型的に、各階層のランディングパッド９８は揃えられることが望ましい。

電気コネクタ６０を作り出すための上述のプロセスは、エッチング工程の数をｎとして、２^０、・・・、２^ｎ−１に基づくバイナリプロセスとして参照することができる。すなわち、第１のフォトレジストマスク６６（図１０参照）は、２^０個のランディングパッド９８を交互に覆い、２^０個のランディングパッド９８を交互に露出させる。第１のフォトレジストマスク６６（図１０参照）は、２^０個のランディングパッド９８を交互に覆い、２^０個のランディングパッド９８を交互に露出させ；第２のフォトレジストマスク７２（図１１参照）は、２^１個のランディングパッド９８を交互に覆い、２^１個のランディングパッド９８を交互に露出させ；第３のフォトレジストマスク７８（図１２参照）は、２^２個のランディングパッド９８を交互に覆い、２^２個のランディングパッド９８を交互に露出させ；等々である。このバイナリプロセスを用いると、ｎ個のマスクを用いて２^ｎ階層の２^ｎ個の導電体２４の２^ｎ個のランディングパッド９８へのアクセスを実現することができる。故に、３個のマスクを用いることにより、８階層の８個の導電体２４の８個のランディングパッド９８へのアクセスが実現される。５個のマスクを用いると、３２個の導電体２４の３２個のランディングパッド９８へのアクセスが実現されることになる。エッチングの順序は、ｎ−１＝０，１，２，・・・の順である必要はない。例えば、第１のエッチング工程をｎ−１＝２のものとし、第２をｎ−１＝０のものとし、第３をｎ−１＝１のものとしてもよい。結果は、図１２に示したのと同じ構造になる。典型的な処理において、各エッチング工程中にコンタクト開口のうちの半数がエッチングされる。例えば、２９個の異なるランディングパッド９８に達する２９個のコンタクト開口をエッチングするために５個のフォトレジストマスクが使用されるときなど、エッチング可能な階層数がエッチングされる階層数に等しいか、それより大きいとき、全てのマスクがコンタクト開口のうちの半数をエッチングするために使用されるわけではなく、コンタクト開口のうちの実効的に半数として参照されるものへエッチングのために使用されることになる。

図１９−２１は、各々が１つ以上の電気コンタクト領域１８と１つ以上の能動デバイス回路２０の領域とを有するダイ１２の３つの例の簡略化した平面図である。ダイ１２は全てが同じであってもよいし、相異なってもよい。例えば、例えばＣＰＵ又はコントローラなどのロジックダイがメモリダイとともに使用されてもよい。図１９の例において、能動デバイス回路２０はダイ１２の大部分を構成し、電気コンタクト領域１８はダイ１２の１つのエッジに沿って配置されている。図２０の例において、電気コンタクト領域１８は、能動デバイス回路２０の３つの異なる辺に沿った３つの異なる位置に見出される。図２１において、この例においては単一の電気コンタクト領域１８によって分離された２つの能動デバイス回路２０の領域が存在している。積層プロセスの利点の１つは、例えば外部ボンディングパッド及び接続配線を用いる積層チップの場合より短い接続経路にあるので、各ダイ１２が多数の電気コンタクト領域のような領域１８を有することが予期される。例えば２μｍなどといった最小距離が１つ以上の電気コンタクト領域１８と能動デバイス回路２０との間に維持されることが予期される。このような最小距離は、プロセスによって誘起される応力のために必要とされる可能性がある。故に、一部の実施形態において、１つ以上の階層のデバイスは、階層間に例えば１００以上などといった多数のコネクタを含むワイドＩ／Ｏ構造を含むことができる。他の実施形態において、階層間に、より少ないコネクタが使用される。

本発明の１つの利点は、従来のＴＳＶ積層半導体デバイスを作り出すのに必要な工程に関する時間及び費用を大幅に削減しながら、例えば３次元積層メモリデバイスを含むものなどの３次元積層マルチチップモジュールを作り出すために使用され得ることである。また、本発明は、従来のＴＳＶ手順と比較して、各ダイに必要なハンドリング及び処理を削減し、それにより歩留まりの改善がもたらされ得る。例えば携帯電話などのデバイスにとって重要な、より薄いデバイスを提供することに加えて、下部３６の除去による結果的なダイ１２のスタックの厚さの低減は幾つかの利点を有する。これらの利点には、電気コネクタ２４を互いに、そしてランディングパッド９８に結合する電気コネクタの長さが低減され、故に、抵抗及びそれに付随する熱損失が低減されるとともにスピードが高められることが含まれる。

本発明は、例えば上述のもののようなダイスケールスタッキング手順を用いて実行され得るとともに、後述の更なる利点をもたらすウェハスケールスタッキング手順を用いて実行されることも可能である。図２２は、集積回路ウェハ１２０を、ダイ領域１２３を指し示す格子線１２２とともに示す上面図であり、個々のダイ１２はウェハ１２０から作り出されることになる。図２３は、ウェハ１２０上の位置Ｃ−７からの、図１のダイ１２と実質的に同じ、典型的なダイ１２の簡略化した側断面図を示している。この例においては、ウェハ１２０から作り出されるダイ１２がトータルで５０個存在している。例示の目的で、ダイ１２のうちの５個が、図２２でクロスハッチングされることで指し示されるように、欠陥ダイすなわち不良品ダイ１２４であると仮定する。この場合、ウェハ１２０上のダイのうちの９０％が良品ダイ１２６であり、ダイのうちの１０％が不良品ダイ１２４である。

図２４は、４枚の異なるウェハ１２０の各々が５０個のダイ領域１２３を有し、ダイ領域１２３のうちの１０％が不良である場合の一例を示している。ＩＣウェハ１２０が個々にダイシングされる場合、良品ダイを選択して、ダイスケールスタッキング技術を用いて積層することができ、積層マルチチップモジュール６１に関して９０％の歩留まりが得られる。しかしながら、ダイスケールスタッキング技術を用いて各マルチチップモジュール６１を個別に処理することが必要なことは、その処理を、５０個全ての積層マルチチップモジュール６１が一斉に処理されるウェハスケールでの処理より遙かに高価なものにする。

図２４のＩＣウェハ１２０は積層されて、図２５の第３の３Ｄ積層ウェハ５６．１を生成する。積層ウェハ５６．１は、ダイ領域１２３のうちの１５個に、４つの積層ダイのうちの２つが良品ダイであることを指し示す２、又は４つの積層ダイのうちの３つが良品ダイであることを指し示す３、の何れかのマークを印されている。マークなしは、全ての階層が良品ダイであることを指し示す。４枚の異なるＩＣウェハ１２０が積層され、互いに接合され、ダイシングされ、その後、例えばワイヤボンディング技術又はＴＳＶを用いるなど、従来の手法で処理される場合、たとえ１つであっても不良品ダイを有する積層マルチチップモジュールの各々が、その積層マルチチップモジュールが欠陥品として退けられることを引き起こすことになる。積層マルチチップモジュールが良品となるためには、全てのダイが良品である必要があるからである。この例においては、歩留まりは７０％のみの良品積層マルチチップモジュール、すなわち、５０のうちの３５となる。この技術は、しかしながら、直前の段落で議論したダイスケールスタッキング・処理技術に伴う処理費用を排除するものである。

本発明の場合、部分的に欠陥を有する積層マルチダイモジュール６１を、不完全モジュールとして分別することができる。例えば、各ダイ１２がＣＰＵの１つのコアである場合、不完全モジュール６１は、２つの良品ダイ１２が存在する場合に２コアモジュール６１として、あるいは、３つの良品ダイ１２が存在する場合に３コアモジュール６１として識別されることができる。同様に、各ダイが１ＧＢメモリダイである場合、不完全モジュール６１は、ケースに応じて３ＧＢメモリモジュール又は２ＧＢメモリモジュールとしてマークを付されることができる。この場合、３５個の良品積層マルチチップモジュール６１が存在するが、それとともに、２つの良品ダイ１２を有する５個の不完全モジュール６１、及び３つの良品ダイ１２を有する１０個の不完全モジュール６１も存在する。ここで説明した相互接続技術は、個々のコネクタがスタックの１つの階層の単一のランディングパッドへと延びているため、スタック内の欠陥ダイの分離を可能にする。ダイを積層してコネクタを形成する製造プロセス中に、一手法において、各スタック内の欠陥ダイの数及び位置に従って選択されるコネクタ形成用マスクを用いることで、欠陥ダイを使用可能なダイから分離することができる。不完全モジュール６１を救済することができることは、従来のウェハスケール処理技術に対してコストを削減する助けとなる。

以上の説明では、例えば上方、下方、頂部、底部、上、下などの用語が使用されているかもしれない。これらの用語は、以上の説明及び請求項において、本発明の理解を助けるために使用されるものであり、限定的な意味で使用されるものではない。

好適な実施形態及び詳細な例を参照することによって本発明を開示したが、理解されるように、これらの例は限定的なものではなく例示的なものである。当業者は容易に、本発明の精神の範囲内且つ以下の請求項の範囲内にある変更及び組み合わせに想到するであろう。

以上にて参照した特許、特許出願及び出版物の全てをここに援用する。

Claims (19)

1. ３次元積層モジュールであって：
   ダイのスタックであり、
   該スタック内の各ダイが基板上に電気コンタクト領域を有し、該電気コンタクト領域は複数のパッドを有し、
   該スタックは、該スタックの一端の第１のダイと、該スタックの他端の第２のダイとを含み、前記第１のダイの前記基板は前記第２のダイの前記複数のパッド側に面し、
   各ダイの前記複数のパッドが、該スタック内のその他のダイの前記複数のパッドとアライメントされている、
   ダイのスタックと、
   前記第１のダイの前記複数のパッドのうちの少なくとも一部のパッドに、前記第２のダイの前記複数のパッドのうちの対応するパッド内のビアを介して接続された、実質的に均一な導電材料と、
   を有するモジュール。
2. 前記電気コンタクト領域は、前記基板上に、パターン形成された導電体層を配置しており、前記第１のダイの前記基板は前記第２のダイの前記パターン形成された導電体層の側に面する、請求項１に記載のモジュール。
3. 電気コネクタが前記実質的に均一な導電材料を有し、前記電気コネクタは、前記パッドに電気的に接触するように、前記ダイのスタックの表面から前記ダイのスタック内に延在し、それによりＷダイ階層を有する当該３次元積層モジュールを作り出す、請求項１又は２に記載のモジュール。
4. 電気コネクタが前記実質的に均一な導電材料を有し、前記電気コネクタは、前記電気コンタクト領域内の縦方向のビアを通って前記ダイのスタックの表面から前記ダイのスタック内に延在して、前記パッドのうちの選択されたものに電気的に接触し、前記パッドのうちの前記選択されたものは、階段状の構成で配置され、それによりＷダイ階層を有する３次元積層モジュールが作り出される、請求項１又は２に記載のモジュール。
5. 当該モジュールは３次元積層マルチウェハデバイス内に位置し、
   前記デバイスは集積回路ウェハのスタックを有し、
   各集積回路ウェハは格子状のダイ領域を有し、
   各集積回路ウェハの前記ダイ領域のうちの少なくとも一部は、前記集積回路ウェハのスタック内のその他の集積回路ウェハのダイ領域とアライメントされており、且つ
   各ダイ領域が当該モジュールを有する、
   請求項３又は４に記載のモジュール。
6. 前記ダイのうちの少なくとも一部は、前記電気コンタクト領域から離隔されたデバイス回路位置に、デバイス回路を有する、請求項１乃至５の何れか一項に記載のモジュール。
7. 前記ダイのうちの少なくとも１つのダイの前記デバイス回路は、該ダイの第１の部分を占有し、前記電気コンタクト領域は、前記デバイス回路の相異なる辺に沿った第１及び第２の部分を占有している、請求項６に記載のモジュール。
8. 前記ダイのうちの少なくとも１つのダイの前記デバイス回路は、該ダイの第１及び第２の離隔された部分を占有し、前記電気コンタクト領域は前記第１の部分と前記第２の部分との間の第３の部分を占有している、請求項６に記載のモジュール。
9. 前記第１のダイの前記パターン形成された導電体層上の材料層を更に有する請求項１乃至８の何れか一項に記載のモジュール。
10. ３次元積層モジュールを製造する方法であって：
    Ｗ個の集積回路ダイの組を準備する工程であり、前記組内の各ダイが、パターン形成された導電体層を有し、前記パターン形成された導電体層は電気コンタクト領域を有し、前記電気コンタクト領域はランディングパッドを有する、工程と、
    前記パターン形成された導電体層上で、前記組内の選択されたダイにハンドリングダイを取り付ける工程と、
    前記選択されたダイの露出された層を除去する工程であり、それにより強化されたハンドリングダイが作り出される、工程と、
    各繰り返しにおいて前記強化されたハンドリングダイを用いて、前記組内の前記ダイの全てが取り付けられて３次元積層ダイが作り出されるまで、前記取り付ける工程及び前記除去する工程を繰り返す工程であり、各ダイの前記ランディングパッドが前記組内のその他のダイの前記ランディングパッドとアライメントされる、工程と、
    前記モジュールの表面から、前記組内の各ダイの前記アライメントされたランディングパッド内のコンタクトまで、前記３次元積層ダイ中にコネクタを形成する工程であり、それにより３次元積層モジュールが作り出される、工程と、
    を有する方法。
11. 前記形成する工程は、前記ダイのうちの少なくとも一部が、前記電気コンタクト領域から離隔されたデバイス回路位置にデバイス回路を有する状態で、実行される、請求項１０に記載の方法。
12. 前記取り付ける工程は更に、前記ハンドリングダイと前記ダイとの間に誘電体の接着強化層を堆積することを有する、請求項１０に記載の方法。
13. 前記ダイを準備する工程は更に、前記パターン形成された導電体層が位置する第１の面と、該第１の面の反対側の第２の面と、を有する基板を有するダイを選択することを有する、請求項１０に記載の方法。
14. 前記除去する工程は、前記基板の前記第２の面の一部を除去することを有する、請求項１３に記載の方法。
15. 前記３次元積層モジュールから前記ハンドリングダイの少なくとも一部を除去して露出面を作り出す工程、を更に有する請求項１０に記載の方法。
16. 前記コネクタを形成する工程は：
    前記モジュールの前記表面を貫くコンタクト開口を作り出す工程であり、該コンタクト開口は、各ダイの階層の導電体のランディングパッドの上に位置する、工程と、
    Ｎ個のエッチングマスクの組を選択する工程であり、Ｎは、２^Ｎ−１がＷより小さく且つ２^ＮがＷ以上であるように選択される、工程と、
    前記Ｎ個のマスクを用いて、前記コンタクト開口をＷ個のダイ階層までエッチングする工程であり、各マスクｎ＝１，２，・・・，Ｎで前記コンタクト開口のうちの実効的に半数で２^ｎ−１個のダイ階層だけエッチングすることを有する、工程と、
    を有し、
    それにより、各ダイ階層のランディングパッドに電気的に接触するように前記コンタクト開口内に導電体を形成することが可能になる、
    請求項１０に記載の方法。
17. 前記ハンドリングダイを除去する工程の後に前記モジュールの前記表面を誘電体材料で覆う工程を更に有し、
    前記コンタクト開口を作り出す工程は更に、前記誘電体材料の少なくとも一部を除去することを有する、
    請求項１６に記載の方法。
18. 前記Ｎ個のマスクを用いる工程は更に、各マスクｎ＝１，２，・・・，Ｎで２^ｎ−１個のランディングパッドずつ交互に被覆及び露出を行うことを有する、請求項１６に記載の方法。
19. 複数の３次元積層モジュールを製造する方法であって：
    Ｗ枚の集積回路ウェハの組を準備する工程であり、前記組内の各ウェハが、格子状のダイ領域を有し、各ダイ領域が、パターン形成された導電体層を有する集積回路ダイを有し、前記パターン形成された導電体層は電気コンタクト領域を有し、前記電気コンタクト領域はランディングパッドを有する、工程と、
    前記パターン形成された導電体層上で、前記組内の選択されたウェハにハンドリングウェハを取り付ける工程と、
    前記選択されたウェハの露出された層を除去する工程であり、それにより強化されたハンドリングウェハが作り出される、工程と、
    各繰り返しにおいて前記強化されたハンドリングウェハを用いて、前記組内の前記ウェハの全てが取り付けられて、格子状の３次元積層ダイを有する３次元積層ウェハが作り出されるまで、前記取り付ける工程及び前記除去する工程を繰り返す工程であり、各ダイの前記ランディングパッドが前記集積回路ウェハの組内のその他のダイの前記ランディングパッドとアライメントされる、工程と、
    前記３次元積層ウェハの表面から、前記アライメントされたランディングパッド内のコンタクトまで、コネクタを形成する工程であり、それにより格子状の３次元積層モジュールが作り出される、工程と、
    前記格子状の３次元積層モジュールを個々の３次元積層モジュールへと物理的に分離する工程と、
    を有する方法。

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