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JP2013058650A - 半導体装置 - Google Patents

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JP2013058650A
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high dielectric
lead frame
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Naoki Sakura
直喜 佐倉
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Renesas Electronics Corp
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Renesas Electronics Corp
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Publication date
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Abstract

【課題】従来の半導体装置では、良好な高周波特性を得ることができない問題があった。
【解決手段】本発明の半導体装置は、半導体チップ１０と、半導体チップ１０を搭載するリードフレームと、半導体チップ１０とリードフレームとを接続するボンディングワイヤ１１と、リードフレームのうち半導体チップ１０が搭載される面の裏面側に設けられ、比誘電率が５以上の高誘電体層１６と、を有し、リードフレームは、半導体チップに形成される半導体素子のソースと接続されるソース電極リード１２と、ソース電極リード１２とボンディングワイヤ１１とが接続されるソースワイヤ接続点と、を含み、高誘電体層１６は、リードフレームのうちソースワイヤ接続点の裏面を少なくとも含む領域に設けられる。
【選択図】図１

Description

本発明は半導体装置に関し、高周波信号を増幅する増幅回路が形成される半導体チップを含む半導体装置に関する。
無線信号システムにおいては、マイクロ波帯の帯域を有する高周波信号を扱う増幅回路が用いられる。そして、このような増幅回路は、例えば、ＧａＡｓ基板を用いたＦＥＴ（Field Effect Transistor）が用いられる。このＧａＡｓ基板を用いたＦＥＴを以下ではＧａＡｓＦＥＴと称す。そして、このような高周波信号を扱う半導体装置では、高周波領域での特性を向上させるために、半導体チップに関する寄生容量の低減する技術が要求される。そこで、パッケージに起因する寄生容量を低減する技術が特許文献１、２に開示されている。特許文献１、２では、ＧａＡｓＦＥＴを中空構造のパッケージに収めることで、半導体チップ周辺の寄生容量を低減し、高周波特性を向上させる技術が開示されている。
なお、特許文献１では、第２実施形態において、半導体チップとそれに付随する外部素子とを１つのパッケージに収める技術が開示されている。そして、このような実装形態の別の例が特許文献６に開示されている。特許文献６では、半導体チップに形成される回路に電源を供給する接地端子と電源端子との間に設けられるバイパスコンデンサを半導体チップの下部に配置する。このとき、特許文献６で開示される半導体装置では、バイパスコンデンサをリードフレームで挟む構成を有する。
また、ＦＥＴを用いて高周波信号の増幅する増幅回路を構成する場合、ＦＥＴを用いてソース接地回路を構成する。このとき、ＦＥＴは、半導体チップ上に形成され、ワイヤボンディングとリードフレームを介して外部のその他の回路と接続される。そのため、ＦＥＴは、実装状態においては、ＦＥＴの各端子にワイヤボンディング及びリードフレームに起因するインダクタンス成分が寄生成分として付加される。このインダクタンス成分は、高周波帯域において高いインピーダンスを有するため、増幅回路の高周波帯域での増幅率を低下させる原因となる。そこで、高周波信号を扱う接地端子において高周波帯域のインピーダンスを低減させる技術が必要とされている。例えば、高周波信号を扱う半導体装置の例は、特許文献３〜５に開示されている。
特許文献３〜５では、ＦＥＴのソース（接地用電極）のインダクタンス成分を低減するために直列共振回路を形成する。そして、特許文献３〜５では、直列共振回路によりＦＥＴのソース端子における高周波領域のインピーダンスを低減し、高周波特性を向上させている。
特許第３１３２４４９号公報 特開平５−２１８２３１号公報 特許第３３２８５４２号公報 特許第３６１２２６８号公報 特許第３８２５８７４号公報 特開昭６３−１３２４５９号公報
しかしながら、特許文献３〜５に開示された直列共振回路を用いた技術は、特定の周波数に対してＦＥＴのインピーダンスを低くすることができるものの、目的の周波数以外の増幅回路の安定性が悪化する問題がある。例えば、直列共振回路を用いた増幅回路では、目的の周波数以外の周波数帯域において寄生発振が生じる問題がある。
つまり、従来の技術では、増幅回路の安定性を広い周波数帯域で維持しながら、広い周波数帯域で良好な周波数特性を得ることができない問題がある。
本発明にかかる半導体装置の一態様は、半導体チップと、前記半導体チップを搭載するリードフレームと、前記半導体チップと前記リードフレームとを接続するボンディングワイヤと、前記リードフレームのうち前記半導体チップが搭載される面の裏面側に設けられ、比誘電率が５以上の高誘電体層と、を有し、前記リードフレームは、前記半導体チップに形成される半導体素子のソースと接続されるソース電極リードと、前記ソース電極リードと前記ボンディングワイヤとが接続されるソースワイヤ接続点と、を含み、前記高誘電体層は、前記リードフレームのうち前記ソースワイヤ接続点の裏面を少なくとも含む領域に設けられる。
本発明にかかる半導体装置は、リードフレームのソースワイヤ接続点の裏面を少なくとも含む領域に高誘電体層を有する。そのため、本発明にかかる半導体装置では、リードフレームの寄生インダクタンス成分と並列に接続されるコンデンサをこの高誘電体層を利用して構成することができる。そして、本発明にかかる半導体装置は、高誘電体層を利用したコンデンサにより、寄生インダクタンス成分に起因したソース端子の高周波数帯域におけるインピーダンスの上昇を抑制することができる。
本発明にかかる半導体装置は、広い周波数帯域で増幅回路の安定性を維持しながら、広い周波数帯域で良好な周波数特性を得ることができる。
実施の形態１にかかる半導体装置の上面図である。 実施の形態１にかかる半導体装置の底面図である。 実施の形態１にかかる半導体装置の断面図である。 実施の形態１にかかる半導体装置を基板に実装した場合の断面図である。 実施の形態１にかかる半導体装置を実装する基板のフットパターンを示す図である。 実施の形態１にかかる半導体装置の第１の製造工程を説明するための半導体装置の断面図である。 実施の形態１にかかる半導体装置の第２の製造工程を説明するための半導体装置の断面図である。 実施の形態１にかかる半導体装置の第３の製造工程を説明するための半導体装置の断面図である。 実施の形態１にかかる半導体装置の第４の製造工程を説明するための半導体装置の断面図である。 実施の形態１にかかる半導体装置を利用した通信システムの一例である。 実施の形態１にかかる半導体装置の等価回路図である。 実施の形態１にかかる半導体装置の周波数特性の一例を示すグラフである。 実施の形態１にかかる半導体装置において容量値対付随利得の特性を示すグラフである。 実施の形態１にかかる半導体装置において高誘電体層の比誘電率対付随利得の特性を示すグラフである。 実施の形態２にかかる半導体装置の底面図である。 実施の形態２にかかる半導体装置を第１の方向から見た断面図である。 実施の形態２にかかる半導体装置を第２の方向から見た断面図である。 実施の形態２にかかる半導体装置を基板に実装した場合の断面図である。 実施の形態３にかかる半導体装置の上面図である。 実施の形態３にかかる半導体装置の底面図である。 実施の形態３にかかる半導体装置の断面図である。 実施の形態３にかかる半導体装置を基板に実装した場合の断面図である。 実施の形態３にかかる半導体装置において高誘電体層の比誘電率対付随利得の特性を示すグラフである。
本発明にかかる実施の形態について図面を参照して以下で説明する。まず、図１に実施の形態１にかかる半導体装置１の上面図を示す。半導体装置１は、半導体チップを覆うキャップを有するが、図１では、半導体チップを露出させるために、当該キャップを除いた状態の上面図を示した。
図１に示すように、実施の形態１にかかる半導体装置１は、半導体チップ１０、ボンディングワイヤ１１、リードフレーム、樹脂モールド１５、高誘電体層１６を有する。また、実施の形態１にかかる半導体装置１は、図１には示していないがキャップを有する。また、図１では、樹脂モールド１５に覆われて直接視認できないリードフレームを破線にて示した。
リードフレームは、ソース電極リード１２、ドレイン電極リード１３、ゲート電極リード１４を有する。そして、半導体チップ１０は、ソース電極リード上に配置される。実施の形態１にかかる半導体装置１では、半導体チップ１０にＧａＡｓＦＥＴが形成される。そして、このＧａＡｓＦＥＴは、ソースがワイヤボンディング１１を介してソース電極リード１２と接続され、ドレインがワイヤボンディング１１を介してドレイン電極リード１３と接続され、ゲートがゲート電極リードと接続される。
また、実施の形態１にかかる半導体装置１は、リードフレームの一部を覆うように樹脂モールド１５が形成される。この樹脂モールド１５は、リードフレームのうち半導体チップ１０とソース電極リード上のソースワイヤ接続点が設けられる領域とが少なくとも露出する開口部が設けられる。また、樹脂モールド１５は、高誘電体層１６よりも誘電率が低くなる素材で形成される。
高誘電体層１６は、リードフレームのうちソースワイヤ接続点の裏面を少なくとも含む領域に設けられる。そのため、図１に示した上面図では、高誘電体層１６は直接視認できないため、点線にて高誘電体層１６が設けられる領域を示した。また、ソースワイヤ接続点は、ボンディングワイヤ１１のうちＧａＡｓＦＥＴのソース電極とソース電極リードとを接続するボンディングワイヤが、ソース電極リードと接触する点である。
続いて、図２に実施の形態１にかかる半導体装置１の底面図を示す。図２に示すように、実施の形態１にかかる半導体装置１は、底面から見た場合、リードフレームのうち実装基板に接続されるアウターリード部分を除き樹脂モールド１５により覆われる。また、半導体装置１では、高誘電体層１６が半導体パッケージの底面側に設けられるが、高誘電体層１６は、図２に示した底面図においても直接視認できない。図２では、高誘電体層１６が配置される位置を点線にて示した。なお、図２においても、樹脂モールド１５に覆われて直接視認できないリードフレームを破線にて示した。
続いて、図３に図１に示したＩＩＩ−ＩＩＩで示した線に沿った半導体装置１の断面図を示す。図３に示すように、実施の形態１にかかる半導体装置１は、ソース電極リード１２の上に半導体チップ１０が配置される。また、ソース電極リード１２の面のうち半導体チップ１０が搭載されている面の裏面側には、高誘電体層１６が設けられる。ここで、以下の説明では、ソース電極リード１２の面のうち半導体チップ１０が搭載される面を表面と称し、高誘電体層１６が設けられる側の面を裏面と称す。また、半導体装置１では、半導体チップ１０のうち対向する２辺にＧａＡｓＦＥＴのソースに接続されるパッドが形成される。そのため、図３の断面図では、ＧａＡｓＦＥＴのソースをソース電極リード１２に接続するボンディングワイヤ１１が２本示されている。以下の説明では、この２本のボンディングワイヤのうちの一方がソース電極リード１２に接続される点を第１のソースワイヤ接続点と称し、２本のボンディングワイヤのうちの他方がソース電極リード１２に接続される点を第２のソースワイヤ接続点と称す。図３に示す例では、第１のソースワイヤ接続点と第２のソースワイヤ接続点とに対応する位置にそれぞれ高誘電体層１６が設けられる。なお、高誘電体層１６のうち第１のソースワイヤ接続点に対応して設けられるものを第１の高誘電体層と称し、高誘電体層１６のうち第２のソースワイヤ接続点に対応して設けられるものを第２の高誘電体層と称す。
樹脂モールド１５は、ソース電極リード１２の裏面側と、ソース電極リード１２の表面の一部を覆うように形成される。図３に示す例では、樹脂モールド１５は、高誘電体層１６を覆うように形成される。なお、この樹脂モールド１５は、高誘電体層１６が露出するように形成されていても良い。
図３に示すように、半導体装置１では、ソース電極リード１２に曲げ加工が施され、ソース電極リードの端部が樹脂モールド１５の底面と同じ高さになるように形成される。また、図３では図示していないが、ドレイン電極リード１３及びゲート電極リード１４に対しても曲げ加工が施される。そして、ドレイン電極リード１３及びゲート電極リード１４の端部も、樹脂モールド１５の底面と同じ高さとなるように形成される。
また、図３に示すように、半導体装置１は、キャップ１７を有する。キャップ１７は、半導体チップ１７を覆うように形成される。また、キャップ１７は、誘電率が高誘電体層１６よりも低い樹脂素材によって形成される。
続いて、実施の形態１にかかる半導体装置１を基板に実装した場合の半導体装置１の断面図を図４に示す。図４に示すように、実施の形態１にかかる半導体装置１を実装する基板２３は、第１のソース配線２０、第２のソース配線２１、スルーホール２２を有する。第１のソース配線２０は、半導体装置１が配置される表面側に形成される。また、第１のソース配線２０は、ソース電極リード１２が基板２３と接する部分のみならず、高誘電体層１６の下部と、半導体装置１の２つのソース電極リード１２と、を含む領域に連続した配線として形成される。第２のソース配線２１は、半導体装置１が配置される面の反対側の面（例えば、裏面側）に形成される。スルーホール２２は、基板２３を貫通する穴であって、第１のソース配線２０と第２のソース配線２１とを電気的に接続する。また、スルーホール２２は、ソース電極リード１２と第１のソース配線２０とが接する領域と、高誘電体層１６の下部に位置する領域と、に形成される。
続いて、実施の形態１にかかる半導体装置１を実装する基板２３に設けられるフットパターンについて説明する。図５に、半導体装置１を実装する基板２３に設けられるフットパターンを示す。図５に示すように、基板２３の表面には、第１のソース配線２０、ドレイン配線２５、ゲート配線２７が設けられる。そして、第１のソース配線２０のうち半導体装置１の２つのソース配線リードが配置される２つの地点を結ぶ連続した領域にソース端子用フットパターン２４が形成される。ドレイン配線２５の端部にはドレイン電極リード１３に対応する形状を有するドレイン端子用フットパターン２６が形成される。ゲート配線２７の端部にはゲート電極リード１４に対応する形状を有するゲート端子用フットパターン２８が形成される。基板２３の表面のうちソース端子用フットパターン２４、ドレイン端子用フットパターン２６及びゲート端子用フットパターン２８を除く領域は、絶縁用レジストで覆われる。また、ソース端子用フットパターン２４、ドレイン端子用フットパターン２６及びゲート端子用フットパターン２８には、例えば、半田ペーストが塗布される。
なお、ソース端子用フットパターン２４、ドレイン端子用フットパターン２６及びゲート端子用フットパターン２８は、ソース電極リード１２、ドレイン電極リード１３及びゲート電極リード１４に対応する位置に設けられる。また、ソース端子用フットパターン２４、ドレイン端子用フットパターン２６及びゲート端子用フットパターン２８は、ソース電極リード１２、ドレイン電極リード１３及びゲート電極リード１４に対応した形状を有する。
ここで、実施の形態１にかかる半導体装置１で用いる半導体チップ１０、リードフレーム、樹脂モールド１５、高誘電体層１６、キャップ１７の部材について詳細に説明する。半導体チップ１０は、ＧａＡｓ基板の表面にＧａＡｓＦＥＴが形成される。ＧａＡｓＦＥＴをＧａＡｓ基板上に形成することで、動作帯域の高いＧａＡｓＦＥＴを形成することができる。また、リードフレームは、例えば、銅合金で形成される。
樹脂モールド１５及びキャップ１７は、例えば、ＳｉＯ２の粒子を主成分とする樹脂により形成される。この樹脂は、エポキシ樹脂、フェノール樹脂によりＳｉＯ２の粒子を固めたものである。ＳｉＯ２を主成分とした場合、樹脂モールド１５及びキャップ１７は、４程度の比誘電率を有する。
高誘電体層１６は、例えば、Ａｌ２Ｏ３を主成分とするセラミックを用いることができる。Ａｌ２Ｏ３を主成分とした場合、高誘電体層１６は、１０程度の比誘電率を有する。この高誘電体層１６を形成する部材としては他の部材を用いることもできるが、樹脂モールド１５又はキャップ１７よりも比誘電率が高くなる部材で形成する。他の部材として、チタン酸バリウム（ＢａＴｉＯ３）を用いた場合、比誘電率は１２００程度まで高めることができる。また、他の部材として、酸化チタン（ＴｉＯ２）を用いた場合、比誘電率は８０〜１８３程度まで比誘電率を高めることができる。
続いて、実施の形態１にかかる半導体装置１の製造方法について説明する。図６〜図９に、製造工程毎の半導体装置１の断面図を示す。この断面図は、図３に示した断面図に対応するものである。
図６は、半導体装置１の第１の製造工程を示すものである。図６に示すように、第１の製造工程では、折り曲げ加工済みのリードフレームの裏面に高誘電体層１６となる高誘電体チップを接着する。この高誘電体チップは、ソース電極リード１２の表面の第１、第２のソースワイヤ接続点に対応する位置の裏面側に接着される。また、接着剤は、例えば、銀ペーストなどを用いることができる。なお、接着剤は、必ずしも導電性を有している必要はない。
図７は、半導体装置１の第２の製造工程を示すものである。図７に示すように、第２の製造工程では、リードフレームの裏面側の高誘電体層１６を覆う領域と、リードフレームの表面側の一部を覆う領域と、に樹脂モールド１５を形成する。第２の製造工程では、リードフレームの表面側の一部を覆う領域に樹脂モールド１５を形成するが、樹脂モールド１５は、リードフレームにおいて半導体チップ１０を搭載する部分及びボンディングワイヤを接続する部分が露出する開口部を設けるように形成する。また、樹脂モールド１５は、樹脂モールド１５の底面とリードフレームの底面とが等しい高さとなるように形成される。
図８は、半導体装置１の第３の製造工程を示すものである。図８に示すように、第３の製造工程では、ソース電極リード１２上に半導体チップ１０を搭載する。このとき、半導体チップ１０は、銀ペースト等の導電性のある接着剤によりソース電極リード１２に固定される。また、第３の製造工程では、半導体チップ１０に形成されるＧａＡｓＦＥＴのソースと接続される第１の接続パッドと、ソース電極リード１２と、をボンディングワイヤ１１により接続する。また、半導体チップ１０に形成されるＧａＡｓＦＥＴのドレインと接続される第２の接続パッドと、ドレイン電極リード１３と、をボンディングワイヤ１１により接続する。半導体チップ１０に形成されるＧａＡｓＦＥＴのゲートと接続される第３の接続パッドと、ゲート電極リード１４と、をボンディングワイヤ１１により接続する。
図９は、半導体装置１の第４の製造工程を示すものである。図９に示すように、第４の製造工程では、樹脂モールド１５の上にキャップ１７を設置して気密封止する。これにより、半導体チップ１７は、キャップ１７により覆われる。
続いて、実施の形態１にかかる半導体装置１を利用した通信システムと、半導体装置１の特性について説明する。まず、実施の形態１にかかる半導体装置１を利用した通信システムのブロック図を図１０に示す。なお、図１０に示した通信システムは、実施の形態１にかかる半導体装置１を利用した通信システムの一例を示すものであって、半導体装置１は他のシステムにおいて利用することも可能である。
図１０に示す通信システムは、アンテナ３０、初段増幅器３１、利得段増幅器３２、周波数変換器３３、バッファ３４、４６により構成される第１の経路と、アンテナ４０、初段増幅器４１、利得段増幅器４２、周波数変換器４３、バッファ４４、４６により構成される第２の経路とを有する。そして、図１０に示す通信システムでは、バッファ３４、４４の後段に経路切替器３５を有する。また、図１０に示す通信システムでは、周波数変換処理で利用される信号を生成する発振器４５を有する。
ここで、第１の経路と第２の経路においては、実施的な処理が同じであるため、第１の経路を例に、図１０の通信システムの動作について説明する。この通信システムでは、アンテナ３０により十数ＧＨｚの信号を受信する。しかし、アンテナ３０により受信した信号は、振幅が小さいため、受信した信号を初段増幅器３１で増幅する。続いて、利得段増幅器３２は、初段増幅器３１の出力信号の振幅を増幅させる。続いて、周波数変換器３３は、発振器４５の出力信号を用いて十数ＧＨｚの信号に対して周波数変換を施して１〜２ＧＨｚの信号を出力する。そして、通信システムでは、周波数変換器３３の信号を２つのバッファを介して出力する。なお、本通信システムでは、経路切替器３５によりアンテナ３０で受信した信号を第１の経路側の出力信号として出力するか、第２の経路側の出力信号として出力するか、を切り換えるため、経路切替器３５の前後にバッファを設けたが、経路切替器３５がない場合、バッファは１つでも良い。
図１０に示す通信システムにおいて、実施の形態１にかかる半導体装置１は、初段増幅器３１、４１として利用される。より具体的には、半導体装置１は、増幅回路の構成としてソース接地回路を構成する。そこで、半導体装置１をソース接地回路として利用した場合の回路図を図１１に示す。なお、図１１は、ボンディングワイヤ１１の寄生インダクタンス、リードフレームの寄生インダクタンス、高誘電体層１６により実現されるコンデンサを含めた半導体装置１の等価回路図である。
図１１に示すように、半導体装置１は、ＧａＡｓＦＥＴを有する。そして、ＧａＡｓＦＥＴのソースはソース電極リード１２に接続され、ＧａＡｓＦＥＴのドレインはドレイン電極リード１３に接続され、ＧａＡｓＦＥＴのゲートはゲート電極リード１４に接続される。ことのとき、ボンディングワイヤ１１及びリードフレームは、それぞれ寄生インダクタンスを有する。図１１に示す等価回路図では、ＧａＡｓＦＥＴのソースのボンディングワイヤ１１の寄生インダクタンスをＬｓｂ、ソース電極リード１２の寄生インダクタンスをＬｓｌで示した。また、ＧａＡｓＦＥＴのドレインのボンディングワイヤ１１の寄生インダクタンスをＬｄｂ、ドレイン電極リード１３の寄生インダクタンスをＬｄｌで示した。また、ＧａＡｓＦＥＴのゲートのボンディングワイヤ１１の寄生インダクタンスをＬｇｂ、ゲート電極リード１４の寄生インダクタンスをＬｇｌで示した。
また、高誘電体層１６により実現されるコンデンサを図１１では、コンデンサＣｓｌで示した。このコンデンサＣｓｌは、高誘電体層１６をコンデンサの誘電体層とし、ソース電極リード１２を一方の電極とし、基板２３の第１のソース配線２０を他方の電極として構成されるものである。
図１１に示すように、半導体装置１では、ＧａＡｓＦＥＴのソースと接地端子との間に、寄生インダクタンスＬｓｂ、Ｌｓｌが直列に接続されると共に、寄生インダクタンスＬｓｌとコンデンサＣｓｌが並列に接続される。また、半導体装置１では、ＧａＡｓＦＥＴのドレインとドレイン電極リード１３との間に寄生インダクタンスＬｄｂ、Ｌｄｌが直列に接続される。また、半導体装置１では、ＧａＡｓＦＥＴのゲートとゲート電極リード１４との間に寄生インダクタンスＬｇｂ、Ｌｇｌが直列に接続される。
続いて、実施の形態１にかかる半導体装置１の動作について説明する。実施の形態１にかかる半導体装置１は、ゲート電極リード１４を介してアンテナ３０で受信した信号が入力される。そして、入力された信号を増幅してドレイン電極リード１３を介して出力する。このとき、半導体装置１では、ＧａＡｓＦＥＴのソースと接地端子との間のインピーダンスが上昇すると増幅率が低下する特性を有する。ここで、インダクタンスは与えられる信号の周波数が高いほどインピーダンスが高くなり、コンデンサは与えられる信号の周波数が高いほどインピーダンスが低くなるという特性を有する。そして、実施の形態１にかかる半導体装置１では、寄生インダクタンスＬｓｌと、コンデンサＣｓｌとが並列接続される。そのため、実施の形態１にかかる半導体装置１では、入力される信号の周波数が上昇し寄生インダクタンスＬｓｌのインピーダンスが高くなる場合であっても、コンデンサＣｓｌによりソースのインピーダンスを低く維持することができる。
ここで、図１２を参照して、実施の形態１にかかる半導体装置１を用いて構成したソース接地回路の周波数特性を説明する。図１２に示す例では、コンデンサＣｓｌの容量を９０ｆＦとしたソース接地回路の周波数特性と、コンデンサＣｓｌの容量を４４０ｆＦとしたソース接地回路の周波数特性と、を示した。
図１２に示すように、コンデンサＣｓｌの容量を９０ｆＦとした場合、１５ＧＨｚ以上の周波数帯において付随増幅率が低下していることがわかる。一方、コンデンサＣｓｌの容量を４４０ｆＦとした場合、１５ＧＨｚ以上の周波数帯において付随増幅率が上昇していることがわかる。つまり、実施の形態１にかかる半導体装置１において、高誘電体層１６の比誘電率と誘電体チップのサイズを適切にすることで、高周波特性を向上させることができることがわかる。
また、図１３に、入力信号の周波数を２４ＧＨｚとした場合におけるコンデンサＣｓｌの容量対付随利得の特性グラフを示す。図１３に示すように、半導体装置１では、コンデンサＣｓｌの容量が４００ｆＦを超えると２４ＧＨｚの信号に対する付随利得の上昇カーブが急になる。つまり、半導体装置１では、高誘電体層１６により構成されるコンデンサＣｓｌの容量が大きくなるほど高い周波数帯における付随利得を高くすることができる。
また、図１４に、入力信号の周波数を２４ＧＨｚ、高誘電体層１６となる誘電体チップのサイズを幅０．５ｍｍ、長さ０．５ｍｍ、高さ０．３ｍｍとし、誘電体チップにソース電極リード１２及び第１のソース配線２０が接触している状態における、半導体層装置１の比誘電率対付随利得の特性グラフを示す。誘電体チップの幅・長さ・高さが一定である場合、コンデンサＣｓｌの容量は、比誘電率が高くなると大きくなるという比例関係を有する。そのため、図１４に示すように、半導体装置１では、比誘電率が２５以上で付随利得の上昇カーブが急になる。
上記説明より、実施の形態１にかかる半導体装置１は、半導体チップ１０に形成されるＧａＡｓＦＥＴのソースを接続するソース電極リード１２の裏面に高誘電体層１６を有する。この高誘電体層１６は、ソース電極リード１２を一方の電極とし、ソース電極リード１２と接続される第１のソース配線２０を他方の電極としたコンデンサＣｓｌを構成する。そして、コンデンサＣｓｌは、ソース電極リード１２の寄生インダクタンスＬｓｌと並列接続される。これにより、実施の形態１にかかる半導体装置１は、高い周波数の信号に対する付随利得を高めることができる。また、実施の形態１にかかる半導体装置１では、共振回路を用いていないため、広い周波数帯域でソース接地回路の安定性を維持することができる。
また、実施の形態１にかかる半導体装置１では、高誘電体層１６を、ソース電極リード１２の裏面のみに配置した。このように、高誘電体層１６を、一部のみに形成することで、リード端子間に形成される寄生容量の容量値を小さくすることができる。このようにリード端子間の寄生容量を抑制することで、半導体装置１は、高周波特性の劣化を防止することができる。
また、実施の形態１にかかる半導体装置１では、高誘電体層１６となる誘電体チップをソース電極リード１２に接着剤により固定し、その後、樹脂モールド１５を形成する。つまり、実施の形態１にかかる半導体装置１は、樹脂モールド１５によりパッケージを形成することで製造工程を簡略化することができる。また、樹脂モールド１５は、セラミックを利用したパッケージよりも加工が容易であり、また部材コストが低い。つまり、樹脂モールド１５によりパッケージを形成することで製造コストを低減することができる。
また、実施の形態１にかかる半導体装置１では、パッケージの上部にキャップ１７を利用する。これにより、実施の形態１にかかる半導体装置１は、中空構造のパッケージを実現できる。中空構造のパッケージを利用することで、半導体チップ１０及びボンディングワイヤ１１が直接樹脂に接触することがないため、半導体チップ１０及びボンディングワイヤ１１の寄生容量を低減することができる。このように、寄生容量を低減することで、高い周波数帯域まで良好な増幅特性を有する半導体装置１を実現することができる。
また、実施の形態１にかかる半導体装置１は、キャップ１７を樹脂材料により形成する。樹脂材料は絶縁特性を有するため、半導体チップ１０及びボンディングワイヤ１１を一方の端子とし、キャップ１７を他方の端子とし、空気を誘電体とする寄生コンデンサが形成されることを防止することができる。
実施の形態２
実施の形態２では、実施の形態１において基板２３に形成した第１のソース配線２０に相当するプレートを半導体装置に設ける例について説明する。そこで、図１５に、実施の形態２にかかる半導体装置２の底面図を示す。なお、半導体装置２の上面図は、実施の形態１にかかる半導体装置１と同じであるため、ここでは説明を省略する。図１５に示すように、実施の形態２にかかる半導体装置２は、ソース電極リード１２の一端と他端との間を接続する追加ソース電極プレート５０を有する。
また、図１６に図１５のＸＶＩ−ＸＶＩで示す線に沿った半導体装置２の断面図を示す。図１６に示すように、追加ソース電極プレート５０は、ソース電極リード１２の一端と、他端と、樹脂モールド１５の底面と、に接するように形成される。また、図１７に図１５のＸＶＩＩ−ＸＶＩＩで示す線に沿った半導体装置２の断面図を示す。図１７に示すように、追加ソース電極プレート５０は、高誘電体層１６の面のうちリードフレームに対向する面を第１の面とし、第１の面と対向する面を第２の面とした場合、第２の面と対向する位置に形成される。また、追加ソース電極プレート５０は、ソース電極リード１２の両端部と接続される。
このように、追加ソース電極プレート５０を有することで、コンデンサＣｓｌは、ソース電極リード１２を一方の端子とし、追加ソース電極プレート５０を他方の端子とし、高誘電体層１６を誘電体層として構成される。
続いて、実施の形態２にかかる半導体装置２の実装状態を示す断面図を図１８に示す。図１８に示すように、実施の形態２にかかる半導体装置２を実装する場合も、実施の形態１と同様に、第１のソース配線２０をソース電極リード１２の一端と他端との間に連続して形成する。実施の形態２にかかる半導体装置２では、追加ソース電極プレート５０によりコンデンサＣｓｌの他方の電極が構成されるため、必ず下第１のソース配線２０を連続した１つの領域とする必要はない。しかし、ソース配線のインピーダンスをできるだけ小さくするためには、第１のソース配線２０を連続した領域と形成し、かつ、高誘電体層１６の下部のスルーホール２２を形成することが好ましい。
上記説明より、実施の形態２にかかる半導体装置２は、追加ソース電極プレート５０を有することで、第１のソース配線２０の構成の自由度を高めることができる。また、実施の形態２にかかる半導体装置２は、既存の基板２３が第１のソース配線２０が分割された領域として形成されている場合であっても、追加ソース電極プレート５０によりコンデンサＣｓｌの他方の端子を構成することができる。そして、このような場合においても、実施の形態２にかかる半導体装置２は、実施の形態１と同様に高周波特性を向上させることができる。
実施の形態３
実施の形態３では、誘電体チップを用いずに、樹脂モールドを高誘電体層として形成する実施の形態について説明する。図１９に実施の形態３にかかる半導体装置３の上面図を示す。図１９に示すように、実施の形態３にかかる半導体装置３は、形状については実施の形態１にかかる半導体装置１と同じである。しかし、半導体装置３は、実施の形態１にかかる半導体装置１の樹脂モールド１５が樹脂モールド６０により形成される。
また、図２０に実施の形態３のかかる半導体装置３の底面図を示す。図２０に示すように、実施の形態３にかかる半導体装置３は、形状については実施の形態１にかかる半導体装置１と同じである。しかし、半導体装置３は、実施の形態１にかかる半導体装置１の樹脂モールド１５が樹脂モールド６０により形成される。
また、図２１に実施の形態３のかかる半導体装置３の断面図を示す。この断面図は、図２０の図２１に示すように、実施の形態３にかかる半導体装置３は、形状については実施の形態１にかかる半導体装置１と同じである。しかし、半導体装置３は、実施の形態１にかかる半導体装置１の高誘電体層１６を有していない。また、半導体装置３は、半導体装置１の樹脂モールド１５が樹脂モールド６０により形成される。
また、図２２に実施の形態３のかかる半導体装置３の実装状態の断面図を示す。図２２に示すように、実施の形態３にかかる半導体装置３の実装形態は、実施の形態１にかかる半導体装置１の実装形態と実質的には同じである。ただし、実施の形態３にかかる基板２３のスルーホール２２は、ソース配線のインピーダンスをできるだけ低減するために、ソース電極リード１２上の第１のソースワイヤ接続点と第２ソースワイヤ接続点の下部に位置するように形成することが好ましい。
ここで、樹脂モールド６０は、実施の形態１と同様にＳｉＯ２の粒子をエポキシ樹脂等で固めたものであるが、樹脂モールド１５よりもＳｉＯ２の組成比を高めたものである。このように、ＳｉＯ２の組成比を高めることで比誘電率を１０程度まで高めることができる。この樹脂モールド６０は、キャップ１７よりも比誘電率が高いことが好ましい。
続いて、入力信号の周波数を２４ＧＨｚ、樹脂モールド６０とソース電極リード１２及び第１のソース配線２０と、が対向する面積の幅０．６５ｍｍ、長さ２．０ｍｍ、ソース電極リード１２と第１のソース配線２０との距離を０．３ｍｍとした場合における、半導体層装置３の比誘電率対付随利得の特性グラフを図２３に示す。図２３に示すように、半導体装置３では、比誘電率が５以上で付随利得の上昇カーブが急になる。
上記説明より、高誘電体層を樹脂モールド６０として形成することで、誘電体層と、ソース電極リード１２及び第１のソース配線２０と、が対応する面積を増やすことができるため、実施の形態３にかかる半導体装置３では、高誘電体層の比誘電率が同じ場合であってもより高い容量のコンデンサＣｓｌを形成することができる。
また、実施の形態３にかかる半導体装置３では、誘電体チップをソース電極リードに接着する必要がないため、図６に示した第１の製造工程を省略することができる。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
１〜３ 半導体装置
１０ 半導体チップ
１１ ボンディングワイヤ
１２ ソース電極リード
１３ ドレイン電極リード
１４ ゲート電極リード
１５、６０ 樹脂モールド
１６ 高誘電体層
１７ キャップ
２０ 第１のソース配線
２１ 第２のソース配線
２２ スルーホール
２３ 基板
２４ ソース電極用フットパターン
２５ ドレイン配線
２６ ドレイン電極用フットパターン
２７ ゲート配線
２８ ゲート電極用フットパターン
３０、４０ アンテナ
３１、４１ 初段増幅器
３２、４２ 利得段増幅器
３３、４３ 周波数変換器
３４、３６、４４、４６ バッファ
３５ 経路切替器
４４ バッファ
４５ 発振器
５０ 追加ソース電極プレート

Claims (7)

  1. 半導体チップと、
    前記半導体チップを搭載するリードフレームと、
    前記半導体チップと前記リードフレームとを接続するボンディングワイヤと、
    前記リードフレームのうち前記半導体チップが搭載される面の裏面側に設けられ、比誘電率が５以上の高誘電体層と、を有し、
    前記リードフレームは、前記半導体チップに形成される半導体素子のソースと接続されるソース電極リードと、前記ソース電極リードと前記ボンディングワイヤとが接続されるソースワイヤ接続点と、を含み、
    前記高誘電体層は、前記リードフレームのうち前記ソースワイヤ接続点の裏面を少なくとも含む領域に設けられる半導体装置。
  2. 前記半導体チップを覆い、かつ、前記高誘電体層よりも低い誘電率を有する樹脂で形成されるキャップを有する請求項１に記載の半導体装置。
  3. 前記ソースワイヤ接続点は、離れた位置に設けられる第１のソースワイヤ接続点と第２のソースワイヤ接続点と、を含み、
    前記高誘電体層は、前記第１のソースワイヤ接続点に対応する第１の高誘電体層と、前記第２のソースワイヤ接続点に対応する第２の高誘電体層と、を含む請求項１又は２に記載の半導体装置。
  4. 前記リードフレームは、前記半導体チップに形成される半導体素子のドレインと接続されるドレイン電極リードと、前記半導体チップに形成される半導体素子のゲートと接続されるゲート電極リードと、を含む請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記高誘電体層は、前記リードフレームに対向する第１の面と、前記第１の面と対向する第２の面とを有し、
    前記半導体装置は、前記第２の面と対向する位置に形成され、かつ、前記ソース電極リードと接続される追加ソース電極プレートを有する請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記高誘電体層と前記リードフレームの一部を覆い、かつ、前記リードフレームのうち前記半導体チップと前記ソース電極リードの前記ソースワイヤ接続点が設けられる領域とが少なくとも露出する開口部が設けられ、前記高誘電体層よりも誘電率が低い樹脂モールドを有する請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記高誘電体層は、前記リードフレームの一部を覆い、かつ、前記リードフレームのうち前記半導体チップと前記ソース電極リードの前記ソースワイヤ接続点が設けられる領域とが少なくとも露出する開口部が設けられる樹脂モールドとして形成される請求項１乃至５のいずれか１項に記載の半導体装置。
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