JP2013016530A - 記憶素子およびその製造方法ならびに記憶装置 - Google Patents

Abstract

【課題】低電流動作に優れると共に良好な保持特性を有する記憶素子および記憶装置を提供する。
【解決手段】本開示の記憶素子は、第１電極、記憶層および第２電極をこの順に有し、記憶層は、酸化物を含むと共に、第１電極側に設けられた抵抗変化層と、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素および記憶層内の移動が容易な移動容易元素を含み、第１電極から第２電極に向かって移動容易元素の濃度分布を有する第１層と、記憶層内を移動しにくい移動困難元素を含む第２層とからなる単位イオン源層が少なくとも２層積層され、第２電極側に設けられたイオン源層とを備える。
【選択図】図１

Description

本開示は、イオン源層および抵抗変化層を含む記憶層の電気的特性の変化により情報を記憶する記憶素子およびその製造方法ならびに記憶装置に関する。

データストレージ用の半導体不揮発性メモリとしてＮＯＲ型あるいはＮＡＮＤ型のフラッシュメモリが一般的に用いられている。これら半導体不揮発性メモリはメモリ素子および駆動トランジスタを微細化することによって大容量化が図られているが、書き込みおよび消去に大電圧が必要なこと、フローティングゲートに注入する電子の数が限られることから微細化の限界が指摘されている。

現在、ＲｅＲＡＭ（Resistance Random Access Memory)やＰＲＡＭ（Phase-Change Random Access Memory）などの抵抗変化型メモリが、微細化の限界を超えることが可能な次世代不揮発性メモリとして提案されている（例えば、非特許文献１，特許文献１参照）。これらのメモリは、２つの電極間に抵抗変化層を備えた単純な構造を有している。また、特許文献１のメモリでは抵抗変化層の代わりに、第１電極と第２電極との間にイオン源層および酸化膜（記憶用薄膜）を備えている。これら抵抗変化型メモリでは、原子またはイオンが熱や電界によって移動し伝導パスが形成されることにより抵抗値が変化すると考えられている。

上記抵抗変化型メモリのイオン源層には、例えばアルミニウム（Ａｌ），銅（Ｃｕ），ジルコニウム（Ｚｒ）またはテルル（Ｔｅ）等の元素が含まれている。これら複数の元素を含むイオン源層の形成方法としては、例えば、コスパッタ法や合金ターゲットを用いて均一組成の混合膜を形成するか、各元素を個別に成膜し、積層する方法がある。積層方法による成膜では、コスパッタ法等を用いることができない成膜装置であっても良好な動作性能を示すイオン源層を成膜することができるという利点がある。

Ｗａｓｅｒ他，Advanced Materials，２１，ｐ２９３２（２００９）

特開２００６−１９６５３７号公報

しかしながら、積層によって成膜した場合には、メモリ素子の微細加工プロセスにおいて膜浮きや膜剥がれが生じるという問題があった。

本開示はかかる問題点に鑑みてなされたもので、その目的は、膜浮きや膜剥がれの発生を抑制することが可能な記憶素子およびその製造方法ならびに記憶装置を提供することにある。

本技術の記憶素子は、第１電極、記憶層および第２電極をこの順に有し、記憶層は、酸化物を含むと共に、第１電極側に設けられた抵抗変化層と、積層構造を有し、第２電極側に設けられたイオン源層とを備えたものであり、イオン源層は、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素および記憶層内の移動が容易な移動容易元素を含み、第１電極から第２電極に向かって移動容易元素の濃度分布を有する第１層と、記憶層内を移動しにくい移動困難元素を含む第２層とからなる単位イオン源層が少なくとも２層積層されたものである。

本技術の記憶装置は、第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、記憶素子として本技術の記憶素子を用いたものである。

本技術による記憶素子の製造方法は、以下の（Ａ）〜（Ｄ）の工程を含むものである。
（Ａ）基板上に第１電極を形成する工程
（Ｂ）第１電極上に酸化物を含む抵抗変化層を形成する工程、
（Ｃ）抵抗変化層上にテルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素を含むカルコゲン層、電解質中での移動が容易な移動容易元素を少なくとも１種含む移動層および電解質中で移動しにくい移動困難元素を少なくとも１種含む固定層をそれぞれ１層以上積層し、少なくとも一部がカルコゲン層、移動層およびカルコゲン層の順に積層された単位イオン源層を少なくとも２層積層されたイオン源層を形成する工程
（Ｄ）イオン源層上に第２電極を形成する工程

本技術の記憶素子（記憶装置）では、初期状態（高抵抗状態）の素子に対して「正方向」（例えば第１電極側を負電位、第２電極側を正電位）の電圧または電流パルスが印加されると、イオン源層に含まれる金属元素がイオン化して抵抗変化層中に拡散し、第１電極で電子と結合して析出し、あるいは抵抗変化層中に留まり不純物準位を形成する。これにより記憶層内に金属元素を含む低抵抗部（伝導パス）が形成され、抵抗変化層の抵抗が低くなる（記録状態）。この低抵抗な状態の素子に対して「負方向」（例えば第１電極側を正電位、第２電極側を負電位）へ電圧パルスが印加されると、第１電極に析出していた金属元素がイオン化してイオン源層中へ溶解する。これにより金属元素を含む伝導パスが消滅し、抵抗変化層の抵抗が高い状態となる（初期状態または消去状態）。

ここでは、イオン源層は、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素を含むと共に、記憶層内の移動が容易な移動容易元素を含み、第１電極から第２電極に向かって移動容易元素の濃度分布を有する第１層と記憶層内を移動しにくい移動困難元素を含む第２層とを単位イオン源層とし、この単位イオン源層が少なくとも２層積層された構造を有することにより、各層間の密着性が向上する。

本技術の記憶素子およびその製造方法ならび記憶装置によれば、イオン源層を、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素を含むと共に、記憶層内の移動が容易な移動容易元素を含む第１層と、記憶層内を移動しにくい移動困難元素を含む第２層とからなる単位イオン源層を少なくとも２層積層させるようにした。更に、第１層が、その層内に第１電極から第２電極に向かって移動容易元素の濃度分布を有するようにしたので、記憶素子を構成する各層間の密着性が向上し、膜浮きおよび膜剥がれの発生が抑制される。即ち、歩留まりが向上すると共に、高い信頼性を有する記憶装置を製造することが可能となる。

本開示の第１の実施の形態に係る記憶素子の一構成を表す断面図である。 本開示の第１の実施の形態に係る記憶素子の他の構成を表す断面図である。 本開示の記憶素子のイオン源層内の濃度分布を説明する模式図である。 図１の記憶素子を用いたメモリセルアレイの構成を表す断面図である。 同じくメモリセルアレイの平面図である。 本開示の第２の実施の形態に係る記憶素子の一構成を表す断面図である。 実施例１と比較例１に係る電流電圧特性を表す図である。 実施例２に係るデータ保持特性を表す図である。 実施例２に係る電流電圧特性を表す図である。

以下、本開示の実施の形態について、以下の順に図面を参照しつつ説明する。
［第１の実施の形態］
（１）記憶素子（記憶層が抵抗変化層およびイオン源層からなる記憶素子）
（２）記憶素子の製造方法
（３）記憶装置
［第２の実施の形態］
（記憶層が抵抗変化層，中間層およびイオン源層からなる記憶素子）
［実施例］

［実施の形態］
（記憶素子）
図１および図２は、本開示の第１の実施の形態に係る記憶素子１の断面構成図である。この記憶素子１は、下部電極１０（第１電極）、記憶層２０および上部電極３０（第２電極）をこの順に有するものである。

下部電極１０は、例えば、後述（図４）のようにＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路が形成されたシリコン基板４１上に設けられ、ＣＭＯＳ回路部分との接続部となっている。この下部電極１０は、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）およびシリサイド等により構成されている。下部電極１０が電界でイオン伝導が生じる可能性のある材料（例えば、Ｃｕ等）により構成されている場合には、下部電極１０の表面を、Ｗ，ＷＮ，窒化チタン（ＴｉＮ），窒化タンタル（ＴａＮ）等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。また、後述のイオン源層２２にＡｌが含まれている場合には、Ａｌよりもイオン化しにくい材料、例えばクロム（Ｃｒ），Ｗ，コバルト（Ｃｏ），Ｓｉ，金（Ａｕ），パラジウム（Ｐｄ），Ｍｏ，イリジウム（Ｉｒ），チタン（Ｔｉ）等の少なくとも１種を含んだ金属膜や、これらの酸化膜または窒化膜を用いることが好ましい。

記憶層２０は抵抗変化層２１およびイオン源層２２により構成されている。抵抗変化層２１は下部電極１０側にあり、ここでは下部電極１０に接して設けられている。この抵抗変化層２１は電気伝導上のバリアとしての機能を有している。また、この抵抗変化層２１は、下部電極１０と上部電極３０との間に所定の電圧を印加した際にその抵抗値が変化する。抵抗変化層２１は、後述するイオン源層２２と接していても安定である絶縁体あるいは半導体であれば何れの物質でも用いることができる。具体的な材料としては、※Ｇｄ（ガドリニウム）等の希土類元素、Ａｌ，Ｍｇ（マグネシウム），Ｓｉ（シリコン）等を少なくとも１種含む酸化物あるいは窒化物が挙げられる。

抵抗変化層２１の初期抵抗値は１ＭΩ以上であることが好ましく、低抵抗状態における抵抗値は数１００ｋΩ以下であることが好ましい。微細化した抵抗変化型メモリの抵抗状態を高速に読み出すためには、できる限り低抵抗状態の抵抗値を低くすることが好ましい。しかし、例えば２０〜５０μＡ，２Ｖの条件で書き込んだ場合の抵抗値は４０〜１００ｋΩであるので、メモリの初期抵抗値はこの値より高いことが前提となる。更に１桁の抵抗分離幅を考慮すると、上記抵抗値が適当と考えられる。

イオン源層２２は、抵抗変化層２１に拡散する可動イオン（陽イオンおよび陰イオン）となる元素を含む層である。本実施の形態では、イオン源層２２は、第１層２２Ａおよび第２層２２Ｂを各１層ずつ積層した積層構造を単位イオン源層２２Ｘとし、これを２層以上積層した構成を有する。第１層２２Ａは、抵抗変化層２１に拡散しやすい、換言すると可動イオンになりやすい元素を含んでいる。一方、第２層２２Ｂは、第１層２２Ａおよび抵抗変化層２１に拡散しにくい、換言するとイオン源層２２中においてイオン化しにくい元素を含むものである。

第１層２２Ａは、陰イオン成分としてテルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）等のカルコゲン元素を少なくとも１種以上含み、陽イオン成分として、電解質中（ここではイオン源層２２）中での移動が容易な元素（移動容易元素）を少なくとも１種含む層である。この移動容易元素とはカルコゲン元素と混ざりやすい元素、具体的にはＡｌまたは銅（Ｃｕ）が挙げられる。この他、ゲルマニウム（Ｇｅ）や亜鉛（Ｚｎ）、銀（Ａｇ）等を含んでいてもよい。カルコゲン元素および移動容易元素は第１層２２Ａ内で結合し、金属カルコゲナイド層を形成している。この金属カルコゲナイド層は、主に非晶質構造を有し、イオン供給源としての役割を果たすものである。また、第１層２２Ａは、層内に移動容易元素の濃度分布を有するがその詳細については後述する。

第２層２２Ｂは、電解質（イオン源層２２）中を移動しにくい元素（移動困難元素）を少なくとも１種含む層である。この移動困難元素とは抵抗変化層２１およびイオン源層２２を構成する元素、特にＴｅ等のカルコゲン元素と反応しにくい元素であり、例えば、長周期律表にて４族〜６族に属する元素が挙げられる。具体的には、Ｔｉ，ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），Ｔａ，Ｃｒ，ＭｏおよびＷが挙げられる。この他、添加元素として、Ｃｕ，ＡｇおよびＺｎ等のカルコゲン元素と反応する元素を用いてもよく、本開示の意図を逸しない範囲で、Ｓｉ，Ｇｅ，などを用いてもよい。

第１層２２Ａおよび第２層２２Ｂは、上述したように単位イオン源層２２Ｘとしてそれぞれ１層ずつ積層されている。この単位イオン源層２２Ｘは２層以上積層されイオン源層２２を構成する。イオン源層２２内における第１層２２Ａおよび第２層２２Ｂの積層順序は交互に積層されており、イオン源層２２は周期積層構造を有している。この周期積層構造の積層順序は特に問わず、図１に示したように、抵抗変化層２１側から第１層２２Ａから順に積層してもよいし、図２に示したように、第２層２２Ｂから順に積層してもよい。また、第１層２２Ａおよび第２層２２Ｂの積層構造は２周期以上あれば特に問わないが、５周期以上とすることにより、より層間の密着性が向上し、膜剥がれの発生が低減される。

第１層２２Ａは上述したように、その層内に移動容易元素の濃度分布を有する。具体的には、移動容易元素の濃度は第２層２２Ｂとの接合界面においてその他の領域における濃度よりも相対的に低くなっている。換言すると、厚み方向の中間部分よりも第２層２２Ｂと接する上面あるいは下面の界面部分の方が低く、あるいは移動容易元素が存在しないようになっている。第１層２２Ａに含まれるカルコゲン元素と未反応な金属状態の移動容易元素とは、第２層２２Ｂに含まれる金属状態の移動困難元素との密着性が低い。このため、第１層２２Ａと第２層２２Ｂとの界面に金属状態の移動容易元素が多く含まれると膜浮きや膜剥がれが生じやすくなる。このため、本実施の形態のように金属状態の移動困難元素を含む第２層２２Ｂと接する第１層２２Ａの界面における移動容易元素の濃度を低くすることで層間における膜浮きや膜剥がれの発生が抑制される。なお、第１層２２Ａにおける移動容易元素の濃度分布の調整方法は、後述するイオン源層２２の製造工程において説明する。

なお、第１層２２Ａ内における移動容易元素の濃度は、イオン源層２２と上部電極３０との接面においても第２層２２Ｂの界面と同様に移動容易元素の濃度が低いか、あるいは金属状態の移動可能元素が存在しないことが好ましい。これは、第１層２２Ａに含まれるＡｌ等の移動容易元素がカルコゲン元素と比較して上部電極３０を構成する元素と反応しにくいためである。第１層２２Ａ中の移動容易元素が上部電極３０との接面に濃縮すると不安定なカルコゲン元素／移動容易元素の界面が形成されることになり、上部電極３０の膜浮きや膜剥がれが発生する。従って、上部電極３０と接する第１層２２Ａも、上記の第２層２２Ｂと接する場合のように第１層２２Ａ内の移動容易元素の濃度を調整することで、イオン源層２２と上部電極３０との密着性が向上し、層間における膜浮きや膜剥がれの発生が抑制される。

上部電極３０は、下部電極１０と同様に公知の半導体配線材料を用いることができるが、ポストアニールを経てもイオン源層２２と反応しない安定な材料が好ましい。

本実施の形態の記憶素子１では、図示しない電源回路（パルス印加手段）から下部電極１０および上部電極３０を介して電圧パルスあるいは電流パルスを印加すると、記憶層２０の電気的特性（抵抗値）が変化するものであり、これにより情報の書き込み，消去，更に読み出しが行われる。以下、その動作を具体的に説明する。

まず、上部電極３０が例えば正電位、下部電極１０側が負電位となるようにして記憶素子１に対して正電圧を印加する。これにより、イオン源層２２に含まれる金属元素（移動容易元素および遷移金属元素）がイオン化して抵抗変化層２１に拡散し、下部電極１０側で電子と結合して析出する。その結果，下部電極１０と記憶層２０の界面に金属状態に還元された低抵抗な金属元素の伝導パス（フィラメント）が形成される。若しくは、イオン化した金属元素は、抵抗変化層２１中に留まり不純物準位を形成する。これにより抵抗変化層２１中にフィラメントが形成されて記憶層２０の抵抗値が低くなり、初期状態の抵抗値（高抵抗状態）よりも低い抵抗値（低抵抗状態）へ変化する。

その後、正電圧を除去して記憶素子１にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。一度だけ書き込みが可能な記憶装置、いわゆる、ＰＲＯＭ（Programmable Read Only Memory）に用いる場合には、前記の記録過程のみで記録は完結する。一方、消去が可能な記憶装置、すなわち、ＲＡＭ（Random Access Memory）あるいはＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）等への応用には消去過程が必要であるが、消去過程においては、上部電極３０が例えば負電位、下部電極１０側が正電位になるように記憶素子１に対して負電圧を印加する。これにより、下部電極１０上でアノード反応（酸化）が起こる。具体的には、隣接した記憶層２０内に形成されていたフィラメントを形成している金属元素がイオン化し、シオン源層２２に溶解する。または酸化しやすい移動容易元素（例えばＡｌ等）が酸化されて下部電極１０上に高抵抗な酸化物（例えばＡｌＯｘ等）を形成する。即ち、記憶層２０の抵抗値が高くなる。

また、負電圧を除去して記憶素子１にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより書き込まれた情報を消去することが可能になる。このような過程を繰り返すことにより、記憶素子１に情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。

例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。なお、ここでは記憶素子を低抵抗化する動作および高抵抗化する動作をそれぞれ書き込み動作および消去動作に対応させたが、その対応関係は逆に定義してもよい。

次に、イオン源層２２に含まれる各元素の作用および好ましい含有量について説明する。なお、後述する各元素の含有量は、第１層２２Ａおよび第２層２２Ｂからなる周期積層構造全体を合わせたものである。

イオン源層２２の全体組成としては、例えば、ＺｒＴｅＡｌ，ＴｉＴｅＡｌ，ＣｒＴｅＡｌ，ＷＴｅＡｌおよびＴａＴｅＡｌが挙げられる。また、ＺｒＴｅＡｌに対して、Ｃｕを添加したＣｕＺｒＴｅＡｌ、Ｇｅを添加したＣｕＺｒＴｅＡｌＧｅも挙げられる。この他上記添加元素を加えたＣｕＺｒＴｅＡｌＳｉＧｅとしてもよい。

イオン源層２２は、上述したように陽イオン化する移動容易元素（例えば、Ａｌ，Ｃｕ等）および移動困難元素（例えば、Ｚｒ、Ｔｉ等）を含んでいる。これら容易イオン化元素は、上記低抵抗動作により移動容易元素および移動困難元素の混在したフィラメントを形成する。これらフィラメントのうち、特にＺｒ等の移動困難元素のフィラメントは、書き込み状態のデータの保持特性の向上に寄与する。具体的には、例えばＣｕは書き込み動作によってフィラメントを形成するが、金属状態のＣｕはカルコゲン元素を含むイオン源層２２中に溶解しやすい。このため、書き込み電圧パルスが印加されていない状態（データ保持状態）では再びイオン化してしまう。即ち、記憶層２０は高抵抗状態に遷移してしまう。このため、十分なデータ保持特性が得られない。これに対して、Ｚｒは書き込み動作時にカソード電極上で還元されることにより金属フィラメントを形成し、書き込み状態（低抵抗状態）となる。Ｚｒのフィラメントは、カルコゲン元素を含むイオン源層２２中に比較的溶解しづらいため、一度書き込み状態、即ち低抵抗状態になった場合には、Ａｌ，Ｃｕ等のフィラメントよりも低抵抗状態を保持しやすい。このように、イオン源層２２にＣｕ等の移動容易元素と適量のＺｒ等の移動困難元素とを組み合わせることにより、イオン源層２２の非晶質化を促進すると共に、イオン源層２２の微細構造を均一に保つことが可能となる。即ち、抵抗値の保持特性（データ保持特性）が向上する。

イオン源層２２にＡｌが含まれている場合には、消去動作により上部電極が負の電位にバイアスされると、上述したように固体電解質的に振舞うイオン源層２２とアノード極との界面において安定な酸化膜（ＡｌＯｘ）を形成する。これにより高抵抗状態（消去状態）が安定化する。加えて、抵抗変化層の自己再生の観点から繰り返し回数の増加にも寄与する。更に、抵抗変化層２１とイオン源層２２の間に後述するカルコゲン元素を多く含む中間層４３（図６参照）を設けた場合には、上述の消去動作時のアノード極と下電極層１０の界面に、より効率的に電圧バイアスを印加することができようになる。このため、アノード反応が効率化し、フィラメントが溶解されやすくなり、且つＡｌなどの移動容易元素の高抵抗な酸化膜が形成されやすくなる。なお、Ａｌの他に同様の働きを示すＧｅなどを含んでもよい。

このように、イオン源層２２にＺｒ，Ｃｕ，ＡｌおよびＧｅ等が含まれている場合には、これら元素を含んでいない記憶素子と比較して広範囲の抵抗値保持性能、書き込み・消去の高速動作性能および低電流動作が向上すると共に繰り返し回数が増加する。更に、例えば低抵抗から高抵抗へと変化させる際の消去電圧を調整して高抵抗状態と低抵抗状態との間の中間的な状態を作り出せば、その状態を安定して保持することができる。よって、２値だけでなく多値のメモリを実現することが可能となる。なお、高抵抗から低抵抗へと変化させる際の書き込み電流を変更して析出する原子の量を調整することによっても中間的な状態を作り出すことが可能である。

ところで、このような電圧を印加する書き込み・消去動作特性と、抵抗値の保持特性と、繰り返し動作回数といったメモリ動作上の重要な諸特性は、Ａｌ，ＺｒおよびＣｕ、更にはＧｅの添加量によって異なる。

上述したように、例えば、Ａｌの含有量が多過ぎると、抵抗変化層近傍でＡｌイオンが多く存在することにより書き込み状態のフィラメントにおけるＡｌイオンの還元の寄与が大きくなる。還元された金属状態に近いＡｌはカルコゲナイドの固体電解質中で金属状態での安定性が低いので、低抵抗な書き込み状態の保持性能が低下する。一方、Ａｌ量が少な過ぎると、消去動作時における高抵抗膜（ＡｌＯｘ）の形成が困難になるため消去動作そのものや高抵抗領域の保持特性を向上させる効果が低くなり、繰り返し回数が減少する。従って、イオン源層２２中のＡｌの含有量は２７．７原子％以上であることが好ましく、更に好ましくは４７．４原子％以下である。

また、Ｚｒはその含有量が多過ぎると、イオン源層２２の抵抗値が下がり過ぎてイオン源層２２に有効な電圧が印加できない、若しくは書き込み状態のフィラメントにおけるＺｒの寄与が大きくなり、書き込み状態が過度に安定化する。そのため、特に消去がしづらくなり、Ｚｒ添加量に応じて消去の閾値電圧が上昇していき、更に多過ぎる場合には書き込み、つまり低抵抗化も困難となる。一方、Ｚｒ添加量が少な過ぎると、前述のような広範囲の抵抗値の保持特性を向上させる効果が少なくなる。

更に、Ｃｕは適量をイオン源層２２に添加することによって、非晶質化を促進するものの、多過ぎると金属状態のＣｕはカルコゲン元素を含むイオン源層２２中での安定性が十分でないことから書き込み保持特性が悪化したり、書き込み動作の高速性に悪影響が見られる。その一方で、ＣｕはＺｒと組み合わせることにより、非晶質を形成しやすく、イオン源層２２の微細構造を均一に保つという効果を有する。これにより、繰り返し動作によるイオン源層２２中の材料成分の不均一化が防止され、繰り返し回数が増加すると共に保持特性も向上する。また、適当なＺｒ量を含有している場合には、Ｃｕのフィラメントがイオン源層２２中に再溶解したとしても、抵抗変化層２１内には金属ジルコニウム（Ｚｒ）によるフィラメントが残存していると考えられるため低抵抗状態は維持される。従って、書き込み保持特性への影響はみられない。

上述のようなＺｒとＣｕとの効果を得るためには、イオン源層２２中のＺｒおよびＣｕの合計含有量が２３．５原子％以上３７原子％以下であることが好ましい。また、イオン源層２２中のＺｒ単独の含有量としては、９原子％以上であることが好ましく、更に好ましくは１８．５原子％以下である。

更に、Ｇｅは必ずしも含まれていなくともよいが、Ｇｅ含有量が多過ぎる場合には書き込み保持特性が劣化することからＧｅの含有量としては１５原子％以下であることが好ましい。

また、記憶素子１の特性は実質的にはＺｒとＴｅ（カルコゲン元素）の組成比に依存している。そのため、ＺｒとＴｅの組成比は、
Ｚｒ組成比（原子％）／Ｔｅ組成比（原子％）＝０．３〜０．８４
の範囲にあることが望ましい。これについては必ずしも明らかではないが、Ｚｒに比べてＣｕの乖離度が低いこと、イオン源層２２の抵抗値がＺｒとＴｅの組成比によって決まることから、上記の範囲にある場合に限り好適な抵抗値が得られるため、記憶素子１に印加したバイアス電圧が抵抗変化層２１の部分に有効に印加されることによると考えられる。また、カルコゲン元素の単独での含有量は２０．７原子％以上４２．７原子％以下であることが好ましい。

上記の範囲からずれる場合、例えば、当量比が大き過ぎる場合は、陽イオンと陰イオンの釣り合いが取れずに、存在する金属元素のうち、イオン化しない元素の量が増大する。そのために消去動作の際に書き込み動作で生じたフィラメントが効率的に除去されにくいと考えられる。同様に、当量比が小さ過ぎて陰イオン元素が過剰に存在する場合には、書き込み動作で生じた金属状態のフィラメントが金属状態で存在しづらくなるために、書き込み状態の保持性能が低下すると考えられる。

なお、イオン源層２２に含まれる金属元素としては上記金属元素に限定されるものではなく、例えばＡｌの他にＭｇを用いたＺｒＴｅＭｇとしてもよい。イオン化する金属元素としては、Ｚｒの代わりに、ＴｉやＴａなどの他の遷移金属元素を選択した場合でも同様な添加元素を用いることは可能であり、例えばＴａＴｅＡｌＧｅなどとすることも可能である。更に、イオン導電材料としては、Ｔｅ以外に硫黄（Ｓ）やセレン（Ｓｅ）、あるいはヨウ素（Ｉ）を用いてもよく、具体的にはＺｒＳＡｌ，ＺｒＳｅＡｌ，ＺｅＩＡｌ，ＣｕＧｅＴｅＡｌ等を用いてもよい。また、必ずしもＡｌを含んでいる必要はなく、ＣｕＧｅＴｅＺｒ等を用いてもよい。

また、Ｓｉは保持特性の向上を期待できる添加元素であり、イオン源層２２にＺｒと共に添加することが好ましい。但し、Ｓｉ添加量が少な過ぎるとＳｉ添加による膜剥がれ防止効果を期待できなくなるのに対し、多過ぎると良好なメモリ動作特性が得られない。このため、膜剥がれの防止効果および良好なメモリ動作特性を得るためには、イオン源層２２中のＳｉの含有量は１０〜４５原子％程度の範囲内であることが好ましい。

更に、抵抗変化層２１とイオン源層２２の間にカルコゲン元素を多く含む中間層４３を形成する場合には、イオン源層２２にカルコゲン元素（例えばＴｅ）と上記の移動容易金属元素Ｍ（例えば、Ａｌ，Ｃｕ）を用いてＴｅ／イオン源層（移動容易金属元素を含む）という積層構造にしておくと、成膜後の拡散により、ＭＴｅ／イオン源層２２という構造に安定化する。よれにより、中間層４３と下部電極２０との界面に金属状態の移動容易元素は濃縮されなくなるため、抵抗変化層２１とイオン源層２２との膜剥がれや膜浮きが防止される。

以下、本実施の形態の記憶素子１の製造方法について説明する。

まず、選択トランジスタ等のＣＭＯＳ回路が形成された基板上に、例えばＴｉＮよりなる下部電極１０を形成する。その後、必要であれば逆スパッタ等で、下部電極１０の表面上の酸化物等を除去する。続いて、スパッタリング装置内において下部電極１０上に、例えばＡｌ膜を成膜したのち、酸素雰囲気下、ＲＦプラズマによってＡｌを酸化し、抵抗変化層２１を形成する。

次に、抵抗変化層２１上に、Ｔｅ，ＳおよびＳｅのうちの少なくとも１種のカルコゲン元素を含むカルコゲン層２２ａ、上述した移動容易元素を少なくとも１種含む移動層２２ｂおよび上述した移動困難元素を少なくとも１種含む固定層２２ｃを成膜する。具体的には、スパッタリング装置内において、対応する組成からなる各ターゲットを交換することにより各層を連続して成膜する。カルコゲン層２２ａ（Ａ層），移動層２２ｂ（Ｂ層）および固定層２２ｃ（Ｃ層）の成膜順序としては、移動容易元素を多く含む移動層２２ｂと移動困難元素を多く含む固定層２２ｃが直接接しない積層順序とする。具体的にはＢ層またはＣ層をＡ層で挟持するようにする。例えば、ＡＢＡＣ，ＢＡＣＡ，ＣＡＢＡとし、これを１ユニットとして２ユニット以上、好ましくは５ユニット以上積層することが好ましい。これにより、イオン源層２２は周期積層構造を有するようになる。なお、積層数の上限は特にないが、積層数が多くなりすぎるとイオン源層２２の膜厚が厚くなり膜剥がれが生じやすくなる。また、書き込み消去の駆動電圧が上昇する。更に、成膜時のターゲット交換回数が増加して成膜の時間が長くなり、生産が困難となる。このため、積層数の上限は５０ユニット以下とすることが好ましい。このように、イオン源層２２を構成する元素を個別に積層することで、コスパッタを行うことのできない成膜装置であっても良好な動作特性を有するイオン源層２２を成膜することが可能となる。また、合金ターゲットを用意する必要がないため、成膜の生産設備による制約が少なくなり、結果的にコストを抑えることが可能となる。

なお、上記積層順序の他に、例えばＡＣＡＢを１ユニットとした場合には、移動容易元素が多く含まれるＢ層でイオン源層２２の上端部が終端する。このような場合には、上述のように上部電極３０との接面に移動容易元素が濃縮するため、結果的にＡ層のカルコゲン元素／金属状態の移動容易元素の界面が形成され、膜浮きや膜剥がれが生じる虞がある。その場合には、このＡＣＡＢユニットを複数積層したのち、その終端にＡ層を追加することが好ましい。これにより、上部電極３０とＢ層とが直接接しない、即ちイオン源層２２／上部電極３０の界面に移動容易元素が濃縮しないので、イオン源層２０と上部電極３０との密着性が向上し、膜浮きや膜剥がれの発生が抑制される。

続いて、イオン源層２２上に、スパッタリングによって上部電極３０を成膜する。上部電極３０まで成膜したのち、上部電極３０に接続する配線層（図示せず）を形成し、全ての記憶素子１と共通電位を得るためのコンタクト部を接続する。そののち、積層膜にポストアニール処理を施す。

このポストアニール処理あるいは常温での熱拡散により、カルコゲン層２２ａ（Ａ層），移動層２２ｂ（Ｂ層）および固定層２２ｃ（Ｃ層）を積層したイオン源層２１は、Ｂ層を構成する移動容易元素がＡ層内に拡散する。これにより、上記した第１層２２Ａ中の移動容易元素の濃度分布が形成される。このような構成とすることにより、固定層２２ｃ、即ち第２層２２Ｂを挟持する第１層２２Ａの第２層２２Ｂとの界面には移動層２２ｂに含まれる移動容易元素が濃縮されず、各層間の密着性が向上する。図３は、ＡＢＡＣの順に積層した積層膜を１ユニットとしてこれを２回繰り返したイオン源層２２の熱拡散前および熱拡散後における各層を模式的に表したものである。ポストアニール処理により、Ｂ層を構成する移動容易元素はＡ層中に拡散し、これにより第１層２２Ａとなる。また、Ｃ層を構成する移動困難元素はほとんど拡散せず、イオン源層２０内で独立した層、即ち第２層２２Ｂを形成する。以上により図１に示した記憶素子１が完成する。

なお、第１層２２Ａ内における移動容易元素の濃度分布は、Ｂ層とその上下に成膜された層（Ａ層またはＣ層）によって変化する。例えば、図３（Ａ）に示したようにＢ層をＡ層で挟んだ場合には、移動容易元素が下部電極１０側および上部電極３０側両方のＡ層に拡散し、図３（Ｂ）に示したように第１層２２Ａの中間部分から上下方向に徐々に濃度が低くなる。

この記憶素子１では、上述のように上部電極３０および下部電極１０にそれぞれ正電位または負電位になるように電圧を印加することによって下部電極１０と抵抗変化層２１の界面にフィラメントが形成される。これにより抵抗変化層２１の抵抗値が低くなり、書き込みが行われる。次に、上部電極３０および下部電極１０の各々に書き込み時とは逆極性の電圧を印加する。これにより抵抗変化層２１内に形成されたフィラメントの金属元素が再びイオン化してイオン源層２２に溶解することによって抵抗変化層２１の抵抗値が上昇し、消去が行われる。

本実施の形態の記憶素子１の製造方法では、イオン源層２１として、カルコゲン元素を含むカルコゲン層２２ａ、移動容易元素を含む移動層２２ｂおよび移動困難元素を含む固定層２２ｃをそれぞれ成膜する。これにより、本実施の形態の記憶素子１では、イオン源層２１は、カルコゲン元素および移動容易元素を含み、下部電極１０から上部電極３０に向かって移動容易元素の濃度勾配を有する第１層２２Ａと、移動困難元素を含む第２層２２Ｂとを交互に、少なくとも２層ずつ積層した周期積層構造を有することにより、記憶素子１、特に記憶層２０を構成する各層間の密着性が向上する。ただし、良好な書き込み・消去動作特性の観点からは第１層２２Ａと第２層２２Ｂの組み合わせを５周期以上積層することが好ましい。

以上のように本実施の形態の記憶素子１（およびその製造方法ならびに記憶装置）では、カルコゲン元素を含むカルコゲン層２２ａ、移動容易元素を含む移動層２２ｂおよび移動困難元素を含む固定層２２ｃをそれぞれ２層以上成膜することにより、イオン源層２０がそれぞれ異なる組成を有する第１層２２Ａおよび第２層２２Ｂからなる単位イオン源層２２Ｘを２層以上周期的に積層するようにした。この第１層２２Ａは、カルコゲン元素および移動容易元素を含み、更に、移動容易元素が第１層２２Ａ厚み方向の上下の層端よりも中間部分に多く分布するような濃度分布を有する。これにより、記憶素子を構成する各層間の密着性が向上し、膜浮きおよび膜剥がれの発生が抑制される。即ち、歩留まりが向上すると共に、高い信頼性を有する記憶装置を製造することが可能となる。

また、イオン源層２２を構成する元素を個別に積層することで、容易に良好な動作特性を有するイオン源層２２を成膜することが可能となる。また、合金ターゲットを用意する必要がないため、成膜装置の制約が少なくなり、結果としてコストを抑えることが可能となる。

（記憶装置）
上記記憶素子１を多数、例えば列状やマトリクス状に配列することにより、記憶装置（メモリ）を構成することができる。このとき、各記憶素子１に、必要に応じて、素子選択用のＭＯＳトランジスタ、或いはダイオードを接続してメモリセルを構成し、更に、配線を介して、センスアンプ、アドレスデコーダ、書き込み・消去・読み出し回路等に接続すればよい。

図４および図５は多数の記憶素子１をマトリクス状に配置した記憶装置（メモリセルアレイ）の一例を表したものであり、図４は断面構成、図５は平面構成をそれぞれ表している。このメモリセルアレイでは、各記憶素子１に対して、その下部電極１０側に接続される配線と、その上部電極３０側に接続される配線とを交差するよう設け、例えばこれら配線の交差点付近に各記憶素子１が配置されている。

各記憶素子１は、抵抗変化層２１、イオン源層２２および上部電極３０の各層を共有している。すなわち、抵抗変化層２１、イオン源層２２および上部電極３０それぞれは各記憶素子１に共通の層（同一層）により構成されている。上部電極３０は、隣接セルに対して共通のプレート電極ＰＬとなっている。

一方、下部電極１０は、メモリセル毎に個別に設けられることにより、隣接セル間で電気的に分離されており、各下部電極１０に対応した位置に各メモリセルの記憶素子１が規定される。下部電極１０は各々対応するセル選択用のＭＯＳトランジスタＴｒに接続されており、各記憶素子１はこのＭＯＳトランジスタＴｒの上方に設けられている。

ＭＯＳトランジスタＴｒは、基板４１内の素子分離層４２により分離された領域に形成されたソース／ドレイン領域４３とゲート電極４４とにより構成されている。ゲート電極４４の壁面にはサイドウォール絶縁層が形成されている。ゲート電極４４は、記憶素子１の一方のアドレス配線であるワード線ＷＬを兼ねている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の一方と、記憶素子１の下部電極１０とが、プラグ層４５、金属配線層４６およびプラグ層４７を介して電気的に接続されている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の他方は、プラグ層４５を介して金属配線層４６に接続されている。金属配線層４６は、記憶素子１の他方のアドレス配線であるビット線ＢＬ（図５参照）に接続されている。なお、図５においては、ＭＯＳトランジスタＴｒのアクティブ領域４８を鎖線で示しており、コンタクト部５１は記憶素子１の下部電極１０、コンタクト部５２はビット線ＢＬにそれぞれ接続されている。

このメモリセルアレイでは、ワード線ＷＬによりＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極１０に電圧が印加される。ここで、下部電極１０に印加された電圧の極性が、上部電極３０（プレート電極ＰＬ）の電位に比して負電位である場合には、上述のように記憶素子１の抵抗値が低抵抗状態へと遷移する。これにより選択されたメモリセルに情報が書き込まれる。次に、下部電極１０に、上部電極３０（プレート電極ＰＬ）の電位に比して正電位の電圧を印加すると、記憶素子１の抵抗値が再び高抵抗状態へと遷移する。これにより選択されたメモリセルに書き込まれた情報が消去される。書き込まれた情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択し、そのセルに対して所定の電圧または電流を印加する。このときの記憶素子１の抵抗状態により異なる電流または電圧を、ビット線ＢＬあるいはプレート電極ＰＬの先に接続されたセンスアンプ等を介して検出する。なお、選択したメモリセルに対して印加する電圧または電流は、記憶素子１の抵抗値の状態が遷移する電圧等の閾値よりも小さくする。

本実施の形態の記憶装置では、上述のように各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能なＰＲＯＭ、電気的に消去が可能なＥＥＰＲＯＭ、或いは、高速に書き込み・消去・再生が可能な、いわゆるＲＡＭ等、いずれのメモリ形態でも適用することが可能である。

［第２の実施の形態］
図５は本開示の第２の実施の形態に係る記憶素子２の断面構成図である。上記第１の実施の形態と同一構成部分については同一符号を付してその説明は省略する。記憶素子２は、下部電極１０（第１電極）、記憶層４０および上部電極３０（第２電極）をこの順に有している。本実施の形態における記憶素子２では、記憶層４０を構成する抵抗変化層２１とイオン源層２２との間に中間層４３が設けられている点が第１の実施の形態と異なる。

中間層４３は、抵抗変化層２１よりも抵抗率が低く、Ｔｅ，ＳおよびＳｅのうちの少なくとも１種のカルコゲン元素を含むカルコゲン元素を多く含み、これにＡｌ等の移動容易元素を含む化合物から構成されている。このような化合物としては、例えばＡｌＴｅ，ＭｇＴｅまたはＺｎＴｅなどが挙げられる。このＴｅを含有する化合物の組成は、例えばＡｌＴｅではＡｌの含有量は２０原子％以上６０原子％以下であることが好ましい。また、陰イオン成分としては、Ｔｅの他に硫黄（Ｓ）あるいはセレン（Ｓｅ）等のカルコゲン元素を含んでいてもよい。なお、ＡｌＴｅによって構成した際の中間層４３のバンドギャップは２．５ｅＶであり、例えばＡｌＯｘからなる抵抗変化層２１のバンドギャップは８ｅＶ〜９ｅＶである。本実施の形態の中間層４３はイオン源層２２よりも抵抗の高い電解質層をイオン源層２２と抵抗変化層２１の間に挿入することにより消去時の電圧バイアスをアノード極（下部電極１０）界面（抵抗変化層２１）に効率的に印加して消去性能を向上させるためのものである。

中間層４３は、カルコゲン元素のみで形成された場合であっても、隣接するイオン源層２２から移動容易元素であるＡｌが拡散してカルコゲン化合物を結果的に形成する。このため成膜時には必ずしもＡｌ等の移動容易元素を含有していなくてもよい。なお、カルコゲン含有量に対するアルミニウム含有量の比（アルミニウム濃度）は、Ａｌ２Ｔｅ３の化学量論的組成よりも多くなると、Ａｌが金属状態で析出し、記憶層２０内の密着強度に悪影響を与えるため、４０％よりも少ないことが望ましい。ＭｇＴｅまたはＺｎＴｅなどを中間層に用いる場合であっても同様に、それぞれ、化学量論組成のＭｇＴｅ、ＭｇＴｅでのＭｇ５０％、Ｚｎ５０％よりもＭｇやＺｎの含有量が少ないことが望ましい。

また、本実施の形態のように記憶層２０内にカルコゲン元素を多く含む中間層４３を設ける場合には、Ｔｉなどの酸化物を予め下部電極１０上に形成しても良い。イオン源層２２に含まれる移動容易元素（特にＡｌ，ＭｇまたはＺｎ等）が下部電極１０上に移動し、ＴｉＯｘなどの比較的抵抗の低い酸化膜上に高抵抗の酸化膜を形成する。このＴｉＯｘ等の酸化膜はＡｌＯｘなどの抵抗変化層の繰り返し書き換え動作による下部電極１０の電極劣化を防止する機能を有する。このため、下部電極１０の成膜後、抵抗変化層２１の成膜工程を省略し直接中間層４３を成膜するようにしてもよい。

本実施の形態の記憶素子２における作用および効果は、第１の実施の形態の記憶素子１の作用および効果と同様であるが、中間層４３を設けることにより消去動作時の電圧バイアスを下部電極１０上（抵抗変化層２１）に効果的に印加することができる。これにより、アノード反応が効率化され、フィラメントを溶解しやすく、且つＡｌなどの移動容易元素による高抵抗な酸化膜を形成しやすくなる。即ち、良好な繰り返し耐久性を保持したまま、特に消去側の安定性が向上して保持特性が向上するという効果を奏する。また、低電流での消去動作が可能となるため低電流での安定した動作が可能となると考えられる。

以下に本開示の具体的な実施例について説明する。上述した実施の形態の記憶素子１，２の構成を有する各種サンプルを作製し、その特性を調べた。

（実験１）
（サンプル１−１〜１−２４）
まず、表面に酸化膜が形成されたシリコンウエハ上に下部電極１０としてＴｉＮ層を５０ｎｍ成膜したのち、記憶層２０，４０に相当する積層膜を形成し、サンプル１−１〜１−２４を作成した。「下部電極／抵抗変化層／（中間層）／イオン源層」に相当する各サンプルの組成および膜厚は、例えばサンプル１では「ＴｉＮ／ＡｌＯｘ（２ｎｍ）／［Ｔｉ（１ｎｍ）／Ａｌ（１ｎｍ）／Ｃｕ（０．２ｎｍ）／Ｔｅ（１ｎｍ）／Ｚｒ（０．３５ｎｍ）］×１５」とした（ここでは中間層はなし）。続いて、実際の素子加工プロセスと同様に３００℃の熱処理を行ったのち、記録層の加工による段差を再現するために、表面にダイヤペンで十字状の引っかき傷を形成した。この引っかき傷上に粘着テープを貼り、これを剥がすことによって記憶層２０，４０の密着性試験を行った。表１は、サンプル１−１〜１−２４の抵抗変化層２１，中間層４３およびイオン源層２２に相当する各層の組成および膜厚と、密着性試験の結果を示したものである。なお、密着性試験の結果は、膜剥がれが生じなかった場合を○、膜剥がれが生じた場合を×として示している。

（実験２）
（サンプル２−１〜２−６）
次に、サンプル２−１〜２−６として、サンプル１−１〜１−５と同様の構成を有する、図４および図５に示したような記憶装置を形成した。まず、半導体基板１１にＭＯＳトランジスタＴｒを形成した。次いで、半導体基板１１の表面を覆うように絶縁層を形成し、この絶縁層にビアホールを形成した。続いて、ＣＶＤ（Chemical Vapor Deposition）法によりビアホールの内部を、ＴｉＮから成る電極材で充填し、その表面をＣＭＰ（Chemical Mechanical Polishing）法により平坦化した。そして、これらの工程を繰り返すことにより、プラグ層１５、金属配線層１６、プラグ層１７および下部電極１を形成して、更に下部電極１をメモリセル毎にパターニングした。

次に、ＴｉＮからなる下部電極１０上にスパッタリング装置を用いて記録層２０および上部電極３０を形成した。電極径は５０〜３００ｎｍφとした。続いて、上部電極３０の表面に対してエッチングを行い、中間電位（Ｖｄｄ／２）を与えるための外部回路接続用のコンタクト部分に接続されるように厚さ２００ｎｍの配線層（Ａｌ層）を形成した。次に、ポストアニール処理として真空熱処理炉において、２時間、３００℃の加熱処理を施したのち、微細化加工プロセスを行ってメモリ素子とした。表２は、この微細加工中の膜剥がれの発生の有無を光学顕微鏡によって観察した結果を表したものである。なお、表２中の○は４ｋｂｉｔアレイ中で９５％以上の素子において正常な書き込みおよび消去が行われ、且つ膜剥がれが認められないものであり、×は正常動作ビットが９５％以下であり、アレイの端部に目視で膜剥がれの痕跡が認められたものである。

また、図６はサンプル２−１における電流電圧特性を表したものである。初期状態は１０ＭΩ程度の高抵抗状態であるが、下部電極１０側をマイナスにバイアスすることにより低抵抗状態となる。次に下部電極１０側をプラスにバイアスすることにより、再び高抵抗状態へ戻る。このように、サンプル２−１のような記憶層２０の組成を有する記憶素子は良好な記憶動作を示すことがわかる。図７はサンプル２−１の繰り返し動作特性を示したものである。低抵抗側を書き込み状態、高抵抗側を消去状態と定義し、書き込みパルスとして記録電圧（Ｖｗ）を３Ｖ，記録時電流を約１００μＡ，パルス幅１０ｎｓ、消去パルスとして消去電圧（Ｖｅ）を２Ｖ，消去電流を約１１０μＡ，パルス幅１０ｎｓとし、１００万回の繰り返し書き換え動作を行った。図８からわかるように、サンプル２−１では良好な繰り返し動作特性が得られている。また、図９は膜剥がれが生じたサンプル２−５の電流電圧特性を表したものである。このように膜剥がれが生じた記憶素子では記憶動作が不良になる。

（評価）
表１および表２の結果を比較すると、粘着テープによる膜剥がれ試験および微細加工プロセスによる膜剥がれ試験の結果は一致しており、表１の結果から微細加工プロセスにおける記憶層２０，４０の密着性を評価することができると考えられる。

サンプル１−１〜１−４のイオン源層２０をその成膜時における積層順（Ａ層，Ｂ層，Ｃ層）で表わすと、以下のようになる。
（サンプル１−１）ＡＢＢＡＣ／・・・・・／ＡＢＢＡＣ
（サンプル１−２）ＡＢＡＢＣ／・・・・・／ＡＢＡＢＣ
（サンプル１−３）ＡＣＢＢ／・・・・・／ＡＣＢＢ
（サンプル１−４）ＢＡＣＢ／・・・・・／ＢＡＣＢ

サンプル１−１は、サンプル２−１と共に、膜剥がれが生じていない。これは、製造時に、電解質であるイオン源層２２を構成する元素のうち、カルコゲン元素と反応しやすく、電解質中の移動が容易な、即ち可動性の高い元素（ここではＡｌおよびＣｕ）からなる層（上記Ｂ層）をカルコゲン元素（ここではＴｅ）からなる層（上記Ａ層）で挟み込むように積層したためと考えられる。一方、サンプル１−２〜１−４（およびサンプル２−２〜２−４）では膜剥がれが生じている。これはＢ層がＡ層によって挟まれておらず、Ａ層は、イオン源ア層２２中を移動困難な、即ちカルコゲン元素と反応しにくい可動性の低い元素（ここではＺｒ）からなる層（上記Ｃ層）と接しているためと考えられる。

また、サンプル１−５〜１−７についても上記と同様の表記を行うと以下のようになる。
（サンプル１−５）Ｃ（ＡＢＢＡ／Ｃ）ＡＢＢＡ／・・・・・／ＣＡＢＢＡ
（サンプル１−６）ＢＢＡＣ（Ａ／ＢＢＡ）ＣＡ／・・・・・／ＢＢＡＣＡ
（サンプル１−７）ＡＣ（ＡＢＢ／Ａ）ＣＡＢＢ／・・・・・／ＡＣＡＢＢ

サンプル１−５〜１−７は、丸括弧で示したように、その丸括弧内においてサンプル１−１と同じ周期構造を有する。しかしながら、サンプル１−５，１−６では膜剥がれが生じていないが、サンプル１−７では膜剥がれが生じている。但し、サンプル１−８ではサンプル１−７と同じ積層周期を有するが、その終端に更にＡ層を積層することで膜剥がれの発生が抑制されている。この違いは、イオン源層３０の上端面、換言すると積層周期の終端の違いによると考えられる。即ち、膜剥がれを抑制するためには、その積層周期を可動性の高い元素からなるＢ層で終端せず、カルコゲン元素からなるＡ層または可動性の低い元素からなるＣ層で終端し、その上部に上部電極３０を形成することが好ましいことがわかる。

また、サンプル１−９，１−１０はそれぞれカルコゲン層にＧｅを添加したものであり、サンプル１−２１，１−２２はそれぞれ固定層にＣｕを添加したものである。表１の結果から、カルコゲン層（Ａ層），移動層（Ｂ層）および固定層（Ｃ層）には、本技術の効果を失わない範囲であればその他の元素を含んでいてもよいことがわかる。

また、これらサンプル１−９，１−１０，１−１１，１−１２を上記と同様の表記を行うと以下のようになる。
（サンプル１−９）ＡＢＢＡＣ／・・・・・／ＡＢＢＡＣ
（サンプル１−１０）ＡＡＢＢＣ／・・・・・／ＡＡＢＢＣ
（サンプル１−１１）ＡＢＡＣ／・・・・・／ＡＢＡＣ
（サンプル１−１２）ＡＣＢ／・・・・・／ＡＣＢ

このことから、イオン源層２０は、下端を除き、その層内にＢ層がＡ層によって挟持される積層構造を有し、イオン源層２０の上端にＢ層で終端しないようにすることで膜剥がれが抑制されることがわかる。

更に、サンプル１−１３，１−１４から抵抗変化層２１はＡｌＯｘに限らず、ＧｄＯｘとしてもよいことがわかる。このことから、上記実施の形態における記憶素子１，２は、抵抗変化層の材料にこだわらず、上記実施の形態で説明した構成とすることで膜剥がれの発生を抑制することができる。また、サンプル１−１５，１−１６から抵抗変化層２１とイオン源層２２との間にＴｅからなる中間層４３を設けた場合においても、イオン源層２２を上記実施の形態で説明した構成とすることで膜剥がれの発生を抑制することができる。なお、抵抗変化層２１は、下部電極１０上にＡｌ層を成膜し、これを酸化することで形成してもよい。また、下部電極１０をＴｉＮで形成し、この下部電極１０を自然酸化して電極劣化防止層となるＴｉＯｘを形成したのち中間層４３を設けた場合には、イオン源層２２内のＡｌ等の移動容易元素が中間層４３を介して下部電極１０上に拡散しＡｌＯｘ等の酸化膜が自己形成される。このような場合でも、本開示の周期性層構造を有するイオン源層２２を用いることで、各層間の膜浮きや膜剥がれの防止効果が得られる。

また、サンプル１−１７〜１−２４から固定層（Ｃ層）を構成する可動性の低い元素としてＺｒ以外に、Ｔｉ（１−１７，１８），Ｈｆ（１−１９，２０），Ｎｂ（１−２１，２２），Ｍｏ（１−２３，２４）等を用いても上記実施の形態で説明した構成をとることにより膜剥がれの発生を抑制することができることがわかる。このことから、固定層、即ち第２層としては、カルコゲン元素に対する反応性がＺｒに近い元素、換言すると周期律表（長周期律表）の４族〜６族に属する元素であれば本技術と同様の効果が得られると考えられる。

以上、第１、第２の実施の形態および実施例を挙げて本開示を説明したが、本開示は、上記実施の形態等に限定されるものではなく、種々変形することが可能である。

例えば、上記実施の形態等では、記憶素子１，２およびメモリセルアレイの構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。

更に、例えば、上記実施の形態等において説明した各層の材料、または成膜方法および成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。例えば、イオン源層２２には、上記組成比率を崩さない範囲で、他の遷移金属元素、例えばＴｉ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，Ｗを添加してもよい。また、Ｃｕ，Ａｇまたは亜鉛Ｚｎ以外にも、ニッケル（Ｎｉ）などを添加してもよい。

また、上記実施の形態等では、第１層２２Ａおよび第２層２２Ｂが交互に積層された周期積層構造を有するイオン源層２２の製造工程において、第１層２２ＡとなるＡ層およびＢ層と、第２層となるＣ層とが周期構造を有するように成膜するとしたが、必ずしも全ての積層順序が一定である必要はない。具体的には、少なくともＣ層とＢ層が直接接することなく、且つ積層の終端がＢ層以外であればよい。

なお、本技術は以下のような構成もとることができる。
（１）第１電極、記憶層および第２電極をこの順に有し、前記記憶層は、酸化物を含むと共に、前記第１電極側に設けられた抵抗変化層と、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素および前記記憶層内の移動が容易な移動容易元素を含み、前記第１電極から第２電極に向かって前記移動容易元素の濃度分布を有する第１層と、前記記憶層内を移動しにくい移動困難元素を含む第２層とからなる単位イオン源層が少なくとも２層積層され、前記第２電極側に設けられたイオン源層とを備えた記憶素子。
（２）前記単位イオン源層は前記第１電極側から第１層、第２層の順に積層されている、前記（１）に記載の記憶素子。
（３）前記単位イオン源層は前記第１イオン源層から第２層、第１層の順に積層されている、前記（１）に記載の記憶素子。
（４）前記第１層内における前記移動容易元素の濃度は、前記第２層との接合界面における濃度が前記第１層の他の領域の納とよりも相対的に低い、前記（１）乃至（３）のいずれか１つに記載の記憶素子。
（５）前記移動容易元素は、陽イオン化可能な金属元素である、前記（１）乃至（４）のいずれか１つに記載の記憶素子。
（６）前記移動容易元素は、アルミニウム（Ａｌ）または銅（Ｃｕ）である、前記（１）乃至（５）のいずれか１つに記載の記憶素子。
（７）前記移動困難元素は、周期律表４族〜６族に属する金属元素である、前記（１）乃至（６）のいずれか１つに記載の記憶素子。
（８）前記移動困難元素は、チタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃｒ），モリブデン（Ｍｏ）またはタングステン（Ｗ）である、前記（１）乃至（７）のいずれか１つに記載の記憶素子。
（９）前記第１電極および前記第２電極への電圧印加によって前記抵抗変化層内に前記金属元素を含む低抵抗部が形成されることにより抵抗値が変化する、前記（１）乃至（８）のいずれか１つに記載の記憶素子。
（１０）前記記憶層は、前記イオン源層と抵抗変化層との間にテルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素を含む中間層を有する、前記（１）乃至（９）のいずれか１つに記載の記憶素子。
（１１）第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、前記記憶層は、酸化物を含むと共に、前記第１電極側に設けられた抵抗変化層と、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素および前記記憶層内の移動が容易な移動容易元素を含み、前記第１電極から第２電極に向かって前記移動容易元素の濃度分布を有する第１層と、前記記憶層内を移動しにくい移動困難元素を含む第２層とからなる単位イオン源層が少なくとも２層積層され、前記第２電極側に設けられたイオン源層とを備えた記憶装置。
（１２）基板上に第１電極を形成する工程と、前記第１電極上に酸化物を含む抵抗変化層を形成する工程と、前記抵抗変化層上にテルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素を含むカルコゲン層、電解質中での移動が容易な移動容易元素を少なくとも１種含む移動層および電解質中で移動しにくい移動困難元素を少なくとも１種含む固定層をそれぞれ１層以上積層し、少なくとも一部がカルコゲン層、移動層およびカルコゲン層の順に積層された単位イオン源層を少なくとも２層積層されたイオン源層を形成する工程と、前記イオン源層上に第２電極上を形成する工程とを含む記憶素子の製造方法。
（１３）前記第２電極を形成したのちの移動容易元素の拡散により、前記カルコゲン層と移動金属層との混合層を形成する、前記（１２）に記載の記憶素子の製造方法。
（１４）前記抵抗変化層を形成したのち、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素を含む中間層を形成する、前記（１２）または（１３）に記載の記憶素子の製造方法。
（１５）前記イオン源層の上端が移動層で終端する場合には前記カルコゲン層を更に積層する、前記（１２）乃至（１４）のいずれか１つに記載の記憶素子の製造方法。
（１６）前記カルコゲン層、移動層および固定層のうち、少なくとも前記カルコゲン層を２層以上有すると共に、少なくとも一部が前記カルコゲン層、移動層、カルコゲン層の順に積層されている、前記（１２）乃至（１５）のいずれか１つに記載の記憶素子の製造方法。

１，２…記憶素子、１…下部電極、２０，４０…記憶層、２１…抵抗変化層、２２…イオン源層、２２Ａ…第１層、２２Ｂ…第２層、３０…上部電極、４１…半導体基板、４３…ソース／ドレイン領域、４４…ゲート電極、４５，４７…プラグ層、４６…金属配線層、４８…アクティブ領域、５１，５２…コンタクト部

Claims (16)

1. 第１電極、記憶層および第２電極をこの順に有し、
   前記記憶層は、
   酸化物を含むと共に、前記第１電極側に設けられた抵抗変化層と、
   テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素および前記記憶層内の移動が容易な移動容易元素を含み、前記第１電極から第２電極に向かって前記移動容易元素の濃度分布を有する第１層と、前記記憶層内を移動しにくい移動困難元素を含む第２層とからなる単位イオン源層が少なくとも２層積層され、前記第２電極側に設けられたイオン源層と
   を備えた記憶素子。
2. 前記単位イオン源層は前記第１電極側から第１層、第２層の順に積層されている、請求項１に記載の記憶素子。
3. 前記単位イオン源層は前記第１イオン源層から第２層、第１層の順に積層されている、請求項１に記載の記憶素子。
4. 前記第１層内における前記移動容易元素の濃度は、前記第２層との接合界面における濃度が前記第１層の他の領域の納とよりも相対的に低い、請求項１に記載の記憶素子。
5. 前記移動容易元素は、陽イオン化可能な金属元素である、請求項１に記載の記憶素子。
6. 前記移動容易元素は、アルミニウム（Ａｌ）または銅（Ｃｕ）である、請求項１に記載の記憶素子。
7. 前記移動困難元素は、周期律表４族〜６族に属する金属元素である、請求項１に記載の記憶素子。
8. 前記移動困難元素は、チタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃｒ），モリブデン（Ｍｏ）またはタングステン（Ｗ）である、請求項１に記載の記憶素子。
9. 前記第１電極および前記第２電極への電圧印加によって前記抵抗変化層内に前記金属元素を含む低抵抗部が形成されることにより抵抗値が変化する、請求項１に記載の記憶素子。
10. 前記記憶層は、前記イオン源層と抵抗変化層との間にテルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素を含む中間層を有する、請求項１に記載の記憶素子。
11. 第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、
    前記記憶層は、
    酸化物を含むと共に、前記第１電極側に設けられた抵抗変化層と、
    テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素および前記記憶層内の移動が容易な移動容易元素を含み、前記第１電極から第２電極に向かって前記移動容易元素の濃度分布を有する第１層と、前記記憶層内を移動しにくい移動困難元素を含む第２層とからなる単位イオン源層が少なくとも２層積層され、前記第２電極側に設けられたイオン源層と
    を備えた記憶装置。
12. 基板上に第１電極を形成する工程と、
    前記第１電極上に酸化物を含む抵抗変化層を形成する工程と、
    前記抵抗変化層上にテルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素を含むカルコゲン層、電解質中での移動が容易な移動容易元素を少なくとも１種含む移動層および電解質中で移動しにくい移動困難元素を少なくとも１種含む固定層をそれぞれ１層以上積層し、少なくとも一部がカルコゲン層、移動層およびカルコゲン層の順に積層された単位イオン源層を少なくとも２層積層されたイオン源層を形成する工程と、
    前記イオン源層上に第２電極上を形成する工程と
    を含む記憶素子の製造方法。
13. 前記第２電極を形成したのちの移動容易元素の拡散により、前記カルコゲン層と移動金属層との混合層を形成する、請求項１２に記載の記憶素子の製造方法。
14. 前記抵抗変化層を形成したのち、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素を含む中間層を形成する、請求項１２に記載の記憶素子の製造方法。
15. 前記イオン源層の上端が移動層で終端する場合には前記カルコゲン層を更に積層する、請求項１２に記載の記憶素子の製造方法。
16. 前記カルコゲン層、移動層および固定層のうち、少なくとも前記カルコゲン層を２層以上有すると共に、少なくとも一部が前記カルコゲン層、移動層、カルコゲン層の順に積層されている、請求項１２に記載の記憶素子の製造方法。

Images