JP2012195514A - 素子付き基板、赤外線センサー、および貫通電極形成方法 - Google Patents

Abstract

【課題】マイグレーションの問題を生じることなく、微細でアスペクトの高く絶縁特性に優れた絶縁膜を備えた貫通電極を有する素子付き基板、赤外線センサーおよび貫通電極形成方法を提供する。
【解決手段】予め、素子回路形成前のベース基板にビアホールを形成し、前記ベース基板の素子回路形成面と前記ビアホールの内面に熱酸化により絶縁膜を形成する熱酸化を行なう。前記熱酸化工程後に前記ビアホール形成部に導電部を有する素子回路を形成した後、前記素子回路形成工程後に前記ビアホールに導電体を埋め込み形成するようにしている。
【選択図】図２

Description

本発明は貫通電極を備えた素子付き基板、赤外線センサーおよび貫通電極形成方法に関する。

３次元実装パッケージでは、複数のチップ（素子付き基板）を垂直に積み重ね、１つのパッケージとすることで占有面積を小さくできる。このため、シリコンウェハーやダイといったチップを垂直に貫くビアホールを利用した貫通電極によってウェハーやダイ同士の垂直方向の電気的接続を行なうことが行なわれている。

このような貫通電極を備えたチップは、半導体基板と半導体基板に形成された貫通電極とを含んで構成されている。このようなチップにおいて、半導体基板は、半導体基板上に形成された回路に対して一定の電位となっており、回路と導通している貫通電極とは電位差があるため、貫通電極と半導体基板との間でリーク電流が発生する場合がある。そのため、特許文献１では、リーク電流を防止するために、貫通電極や貫通電極に接続された電極と、基板との間には、樹脂絶縁層が形成されている。

特開２０１０−１７７２３７号公報

しかしながら、樹脂絶縁層を用いて微細で高アスペクトの貫通電極を形成する場合には、十分な厚さの樹脂絶縁層を形成することができず、絶縁機能が低下する課題があった。

本発明は、上記の課題に着目してなされたもので、微細でアスペクトの高く絶縁特性に優れた絶縁膜を備えた貫通電極を有する素子付き基板、赤外線センサー、および貫通電極形成方法を提供することを目的としている。

本発明は、以下のような適用例を採用することにより、上記目的の少なくとも一部を達成することができる。

［適用例１］一方の面と他方の面とに開口するビアホールが形成されたベース基板と、前記ベース基板の一方の面と前記ビアホール内の面とに形成された熱酸化層を含む第１絶縁層と、前記第１絶縁層で囲まれており、前記ビアホール内に設けられた導電体と、前記導電体に接続されており、前記第１絶縁層を介して前記ベース基板の一方の面に設けられた配線層と、前記配線層に電気的に接続された素子回路と、を有し、前記ベース基板の一方の面における前記第１絶縁層の厚みと前記ビアホール内の面における前記第１絶縁層の厚みとが同じであることを特徴とする素子付き基板。

このような構成を採用することで、ベース基板の一方の面からビアホール内の面に掛けて熱酸化による緻密で均一な肉厚の絶縁膜を形成することができ、リーク電流が発生しやすいベース基板の一方の面とビアホール内の面とが形成する角部（ビアコーナー部分）での絶縁特性が良好な素子付き基板を得ることが出来る。

［適用例２］適用例１において、前記第１絶縁層に接続されており、前記ベース基板の他方の面に設けられた第２絶縁層を有することを特徴とする素子付き基板。
この構成により、ベース基板の他方の面とビアホール内の面とが形成する角部での絶縁特性も良好にできる。

［適用例３］適用例１又は２において、前記導電体は前記ベース基板の他方の面に突出する突起部を含むことを特徴とする素子付き基板。
この構成により、素子付き基板を垂直に積層することが容易となり、３次元積層パッケージの製造が容易になる。

［適用例４］ベース基板の一方の面からビアホールを形成するビアホール形成工程と、前記ベース基板の一方の面と前記ビアホール内の面とに熱酸化により熱酸化絶縁層を形成する熱酸化工程と、前記熱酸化工程後に、前記ベース基板の一方の面に導電部を有する素子回路を形成する素子回路形成工程と、前記素子回路形成工程後に、前記ビアホールに導電体を埋め込み形成する導電体形成工程と、を含むことを特徴とする貫通電極形成方法。
上記構成により、マイグレーションの問題を生じることなく、微細でアスペクトの高く絶縁特性に優れた絶縁膜を備えた貫通電極を形成することができる。

［適用例５］適用例４において、前記熱酸化工程と前記素子回路形成工程との間に、前記ビアホール内に仮埋め込み材を埋め込む工程を含み、前記素子回路形成工程と前記導電体形成工程との間に、前記仮埋め込み材を除去する工程を含むことを特徴とする貫通電極形成方法。

上記構成により、予めビアホールを形成していても、ビアホール空洞部の残留気体が素子形成工程で膨張することによってベース基板に対する素子回路の密着力が低下することを有効に防止できる。

［適用例６］適用例４又は５において、前記素子回路形成工程と前記導電体形成工程との間に、前記ベース基板の他方の面を研削し、前記ベース基板の他方の面に前記熱酸化絶縁層と連続する第２絶縁層を設ける工程を含むことを特徴とする貫通電極形成方法。
このような構成では、ベース基板の他方の面とビアホール内の面とが形成する角部でのリーク電流発生を効果的に抑制することができる。

［適用例７］適用例６において、前記導電体形成工程後に、前記ベース基板の他方の面に前記導電体に接続された端子を形成する工程を含むことを特徴とする貫通電極形成方法。
このような構成では、ベース基板の他方の面において外部接続することができる。

［適用例８］適用例７において、前記ベース基板の他方の面を研削する前に、支持部材を前記ベース基板の一方の面に貼り付けることを特徴とする貫通電極形成方法。
これにより、薄板化したベース基板への加工性を確保することができる。

［適用例９］適用例８において、前記ベース基板の一方の面に貼り付けられた前記支持部材を前記端子形成後に除去することを特徴とする貫通電極形成方法。
これにより、次工程への支持基板の持込がなくなる。

［適用例１０］適用例４において、前記ビアホール形成工程では、前記ベース基板を貫通したビアホールを形成することを特徴とする貫通電極形成方法。
このような構成では、予めビアホールを形成しても空洞部に気体が残留することがないので、仮の埋め込み材を用いることが不要となり、工程の短縮化につながる。

［適用例１１］適用例４乃至１０のいずれかにおいて、前記導電体形成工程では、めっきにより前記導電体を形成することを特徴とする貫通電極形成方法。
これにより、微細でアスペクトが高いビアホール内に導電体を埋め込むことが容易に行え、高額なＣＶＤなどの装置を使用しなくてよい。

［適用例１２］一方の面と他方の面とに開口するビアホールが形成されたベース基板と、前記ベース基板の一方の面と前記ビアホール内の面とに形成された熱酸化層を含む第１絶縁層と、前記第１絶縁層で囲まれており、前記ビアホール内に設けられた導電体と、前記導電体に接続されており、前記第１絶縁層を介して前記ベース基板の一方の面に設けられた配線層と、前記配線層に電気的に接続された赤外線検出素子と、を有し、前記ベース基板の一方の面における前記第１絶縁層の厚みと前記ビアホール内の面における前記第１絶縁層の厚みとが同じであることを特徴とする赤外線センサー。

このような構成を採用することで、ベース基板の一方の面からビアホール内の面に掛けて熱酸化による緻密で均一な肉厚の絶縁膜を形成することができ、リーク電流が発生しやすいベース基板の一方の面とビアホール内の面とが形成する角部（ビアコーナー部分）での絶縁特性が良好な素子付き基板を得ることが出来る。そして、微細で高アスペクトの貫通電極を形成することができるため、高密度に赤外線検出素子を設けることができる。

本発明の構成によれば、貫通電極を構成するビアホールおよび絶縁層の形成と、導電体からなる埋め込み電極の形成とを、素子回路形成前後で分断する工程で作製するようにしたので、微細、高アスペクト、多ビアの貫通電極構造を持つ素子回路付き基板構造体の作製が容易になる。具体的には、微細、高アスペクト対応の素子回路形成前での貫通電極の絶縁特性がよい熱酸化絶縁膜の形成、マイグレーションの問題を生じることなく、素子回路形成後でのめっきによる導電体の埋め込みが可能となり、容易な装置や工法を用いることが可能となる。

本発明に係る素子付き基板を模式的に示した要部断面図である。 本発明に係る素子付き基板の貫通電極形成方法の基本工程を示すフローチャートである。 第１実施形態に係る素子付き基板の貫通電極形成方法の工程を示すフローチャートである。 第２実施形態に係る素子付き基板の貫通電極形成方法の工程を示すフローチャートである。 本発明に係る赤外線センサーの１セル分の赤外線検出素子の断面図である。 図６（Ａ）、図６（Ｂ）は赤外線検出素子を二次元配置した赤外線センサーの構成例を示す図である。

以下に、本発明に係る素子付き基板、赤外線センサーおよび貫通電極形成方法の具体的実施形態につき、図面を参照しながら詳細に説明する。
なお、下記の実施形態は一例であり、本発明の主旨を逸脱しない範囲で各種変形構成を取り得る。

＜素子付き基板の構成＞
図１は実施形態に係る素子付き基板１０の断面図である。この図に示されているように、この素子付き基板１０には、ベース基板１２を厚さ方向に貫通させることによって形成された貫通電極１４が設けられている。この貫通電極１４の一端側であるベース基板１２の表面側には、配線層１６を介し前記貫通電極１４と接続される素子回路１８が設けられている。一方、貫通電極１４の他端側はベース基板１２の裏面から突出され、ここに外部電極端子２０が形成されて突起電極２１を形成している。これにより、当該素子付き基板１０を他のチップ上に垂直に積み重ね、占有面積の少ない１つのパッケージを作製することができる。

より具体的には、次のように構成されている。まず、ベース基板１２として本実施形態では、Ｓｉ半導体基板が用いられている。貫通電極１４はＳｉベース基板１２の裏面から素子回路１８の形成面であるベース基板１２の表面に形成された配線層１６に至っており、当該配線層１６と、Ｓｉベース基板１２の裏面に形成された外部電極端子２０とを電気的に接続している。また、前記配線層１６の上には互いに絶縁膜２２によって隔てられた素子回路１８が形成されている。配線層１６はその間に位置する配線間絶縁膜２２に形成されたビア配線２４により素子回路１８に電気的接続されている。なお、配線層１６は複数の金属層が積層されたものであってもよい。

貫通電極１４はＳｉベース基板１２に形成されたビアホール（ベース基板貫通孔）２６の内壁をＳｉＯ_２などの無機材料の第１絶縁層２８が覆っている。この第１絶縁層２８は、１０００℃前後の温度環境で、熱酸化により形成されたもので、前記Ｓｉベース基板１２と素子回路１８（具体的には配線層１６）の間に介在され、連続してビアホール２６内壁面に至っている。熱酸化による絶縁膜形成であるため、前記Ｓｉベース基板１２の素子回路１８形成面と、ビアホール２６内壁面とに対し、緻密で厚みが均等となるように一体に形成されている。この第１絶縁層２８の厚みはビアホール２６の直径の約５〜１０％とされ、ビアホール直径が約２０μｍとすれば、約１〜２μｍの肉厚となるように成膜されている。これにより、ビアホール２６の配線層１６側のコーナー部分が緻密で厚肉の第１絶縁層２８で覆われるため、絶縁破壊が生じやすいコーナー部分での絶縁特性が向上し、リーク電流の抑制効果が高いものとなっている。

さらに、ビアホール２６の開口に臨まれている素子回路１８の配線層１６と、第１絶縁層２８の内壁には、その内周に形成される埋め込み導電体３０のＳｉ基板への拡散を防止するバリア層および密着層として、ＴｉＷなどの金属膜（以下バリア層３２という）が形成されている。

バリア層３２の内壁にはＣｕ、Ｎｉ、Ａｕなどの導電体３０が埋め込み形成されている。埋め込み導電体３０はバリア層で囲まれた孔空間内に完全に充填されていてもよい。または孔空間の内壁に沿って膜状に覆うものであってもよい。その場合、導体膜の内側の孔部には補強のために樹脂などの第三絶縁物を埋め込むのが望ましい。

また、Ｓｉベース基板１２の素子回路１８形成面と反対側の裏面上には、裏面側ビアコーナー部を絶縁するために、樹脂またはＳｉＯ_２、ＳｉＮなどの無機材料などからなる第２絶縁層３４が、第１絶縁層２８と連続するように形成されている。さらに、第２絶縁層３４の外表面部には、前記埋め込み導電体３０が前記ベース基板１２の裏面側に突出しており、この突出部と接続される外部電極端子２０が形成され、突起電極２１とされている。

これにより、裏面側ビアコーナー部は、表面側ビアコーナー部と同様に、第１絶縁層２８と第２絶縁層３４によって確実に覆われ、絶縁破壊が生じやすいコーナー部分での絶縁特性が向上し、リーク電流の抑制効果が高いものとなっている。

なお、この実施形態では、図１に示すように、貫通電極１４がストレート貫通電極とした例をあげているが、ビアホール２６をテーパ形状にしたテーパ形状の貫通電極としてもよい。

＜素子付き基板の製造プロセス＞
上述のような素子付き基板１０を作製するための基本的プロセスを図２に示している。すなわち、素子回路１８の形成前に、Ｓｉベース基板１２にビアホール２６を形成し（工程１）、次いで、Ｓｉベース基板１２を熱酸化することによって絶縁膜（第１絶縁層２８）まで形成しておく（工程２）。このときには、ビアホール２６内には埋め込み導電体３０を設けない。その後、ビアホール２６の開口側に素子回路１８を形成するが（工程４）、ビアホール２６が空洞のまま素子回路１８を積層形成すると密閉された空洞に雰囲気ガスが充満して、Ｓｉベース基板１２に対する素子回路１８の密着力が低下する可能性があるので、予めビアホール２６内に仮の埋め込み材３６を充填しておく（工程３)。素子回路１８の形成後、当該素子回路１８の形成面と反対側のＳｉベース基板１２の裏面側を研削して薄型化し（工程５）、ビアホール２６の中の仮埋め込み材３６を除去してベース裏面側を開口させる（工程６）。次いで、Ｓｉベース基板１２の裏面に絶縁膜（第２絶縁層３４）を形成する（工程７)。最後に、先行して作製したビアホール２６に導電材料（導電体３０）を埋め込むようにしている（工程８）。すなわち、素子回路１８の形成前に、ビアホール２６と第１絶縁層２８まで形成しておき、素子回路１８を形成してからビアホール２６の内部に導電体３０を埋め込み形成するようにしているものである。

このように、素子回路１８の形成前に熱酸化によりビアホール２６内に絶縁膜（第１絶縁層２８）を形成することにより、従来技術では実現が難しい非常に緻密で絶縁性の高い膜が均一に形成できる。また素子回路１８の形成後であれば、マイグレーションの問題を生じることなく、埋め込み導電体３０として、めっきによりＣｕなどの導電材料を埋め込むことが可能となる。導電体３０の埋め込み処理は、素子回路１８の形成面と反対側のベース基板１２の裏面を薄型化し、裏面より埋め込みを行えばよい。いずれの工程も、ＣＶＤのような高価な装置を用いず、安価な機器により成し遂げることが可能となる。このように絶縁膜（第１絶縁層２８）の形成と導電体３０の埋め込みを別工程で行うことにより、微細でアスペクトの高い貫通電極の形成ができる。

＜赤外線センサーの構成＞
図５は、本発明の赤外線センサーを構成する赤外線検出素子を示す断面図である。赤外線センサー３００は、赤外線検出素子２２０を含むセンサーセルが複数配列されて構成される。なお、赤外線センサー３００の詳細な構成については後述する。

図５に示すように、赤外線センサー３００は、赤外線検出素子２２０と、赤外線検出素子２２０を搭載したＳｉベース基板１２と、を有している。Ｓｉベース基板１２には、ビアホール２６が形成されており、ベース基板１２の一方の面とビアホール２６内の面とには、熱酸化により第１絶縁層２８が形成されている。また、Ｓｉベース基板１２の他方の面には第２絶縁層３４が設けられている。そして、ビアホール内に設けられた導電体により、貫通電極１４が構成されている。

赤外線検出素子２２０は、熱酸化層を含む第１絶縁層２８を介してＳｉベース基板の一方の面に搭載されており、キャパシター２３０を含んでいる。キャパシター２３０は、焦電体２３２と、焦電体２３２の下面に接続される第１電極（下部電極）２３４と、焦電体２３２の上面に接続される第２電極（上部電極）２３６とを含んでおり、温度に基づいて分極量が変化する。

キャパシター２３０の表面には層間絶縁膜２６０が設けられている。層間絶縁膜２６０には、第１電極２３４に通ずる第１コンタクトホール２５２と、第２電極２３６に通ずる第２コンタクトホール２５４とが形成されている。

層間絶縁膜２６０の表面には、第１、第２電極配線層２２２、２２４が設けられており、第１電極配線層２２２は第１コンタクトホール２５２を通じて第１電極に接続されている。同様に、第２電極配線層２２４は第２コンタクトホール２５４を通じて第２電極に接続されている。

第１、第２電極配線層２２２、２２４の一方には貫通電極１４が接続されている。この貫通電極１４は、Ｓｉベース基板１２の他方の面において、後述する行選択回路（行ドライバー）か、または列線を介して検出器からのデータを読み出す読み出し回路に接続される。

図６は、本発明の赤外線センサーの構成例を示す図である。図６（Ａ）に示すように。この赤外線センサー３００は、センサーアレイ３１０と、行選択回路（行ドライバー）３２０と、読み出し回路３３０を含む。またＡ／Ｄ変換部３４０、制御回路３５０を含むことができる。このセンサーを用いることで、例えばナイトビジョン機器などに用いられる赤外線カメラなどを実現できる。

センサーアレイ３１０には、二軸方向に複数のセンサーセルが配列（配置）される。また複数の行線（ワード線、走査線）と複数の列線（データ線）が設けられる。なお行線及び列線の一方の本数が１本であってもよい。例えば行線が１本である場合には、図６（Ａ）において行線に沿った方向（横方向）に複数のセンサーセルが配列される。一方、列線が１本である場合には、列線に沿った方向（縦方向）に複数のセンサーセルが配列される。

図６（Ｂ）に示すように、センサーアレイ３１０の各センサーセルは、各行線と各列線の交差位置に対応する場所に配置（形成）される。例えば図６（Ｂ）のセンサーセルは、行線ＷＬ１と列線ＤＬ１の交差位置に対応する場所に配置されている。他のセンサーセルも同様である。行選択回路３２０は、１又は複数の行線に接続される。そして各行線の選択動作を行う。例えば図６（Ｂ）のようなＱＶＧＡ（３２０×２４０画素）のセンサーアレイ３１０（焦点面アレイ）を例にとれば、行線ＷＬ０、ＷＬ１、ＷＬ２・・・・ＷＬ２３９を順次選択（走査）する動作を行う。即ちこれらの行線を選択する信号（ワード選択信号）をセンサーアレイ３１０に出力する。

読み出し回路３３０は、１又は複数の列線に接続される。そして各列線の読み出し動作を行う。ＱＶＧＡのセンサーアレイ３１０を例にとれば、列線ＤＬ０、ＤＬ１、ＤＬ２・・・・ＤＬ３１９からの検出信号（検出電流、検出電荷）を読み出す動作を行う。

Ａ／Ｄ変換部３４０は、読み出し回路３３０において取得された検出電圧（測定電圧、到達電圧）をデジタルデータにＡ／Ｄ変換する処理を行う。そしてＡ／Ｄ変換後のデジタルデータＤＯＵＴを出力する。具体的には、Ａ／Ｄ変換部３４０には、複数の列線の各列線に対応して各Ａ／Ｄ変換器が設けられる。そして、各Ａ／Ｄ変換器は、対応する列線において読み出し回路３３０により取得された検出電圧のＡ／Ｄ変換処理を行う。なお、複数の列線に対応して１つのＡ／Ｄ変換器を設け、この１つのＡ／Ｄ変換器を用いて、複数の列線の検出電圧を時分割にＡ／Ｄ変換してもよい。

制御回路３５０（タイミング生成回路）は、各種の制御信号を生成して、行選択回路３２０、読み出し回路３３０、Ａ／Ｄ変換部３４０に出力する。例えば充電や放電（リセット）の制御信号を生成して出力する。或いは、各回路のタイミングを制御する信号を生成して出力する。

本発明の赤外線センサーによれば、熱酸化によりＳｉベース基板１２の一方の面とビアホール２６内の面とに絶縁層（第１絶縁層２８）を形成することにより、非常に緻密で絶縁性の高い膜を均一に形成することができる。また、微細で高アスペクトの貫通電極を形成することができるため、高密度に赤外線検出素子を設けることができる。従って、高精彩の赤外線カメラなどを実現できる。

［実施例１］
図３に、本発明に係る素子付き基板の貫通電極形成方法の実施例１のプロセスを示す。
＜第１工程：ベース基板の準備＞
ベース基板１２としては、この実施例ではＳｉ半導体基板を用いている。

＜第２工程：ビアホール形成（Ｓｉエッチング）＞
Ｓｉベース基板１２の表面側から裏面側に向けてエッチングし、Ｓｉベース基板１２の任意の場所まで至るビアホール２６を形成する。方法としてはＲＩＥ、ＩＣＰなどのドライエッチングによる方法、レーザーにより形成する方法がある。

ドライエッチングを例に取れば、エッチング、デポジションを交互に繰り返しながら掘り進めるボッシュプロセスを用いることができる。その場合のガスとしては、エッチングにはＳＦ_６、Ｏ_２、デポジションにはＣ_４Ｆ_８、Ｏ_２を用いる。方法としてはレジストなどで孔を開けたい部分を除き被覆保護し、ドライエッチ処理後、レジスト等の被覆膜を除去する。

本実施例では微細、高アスペクト、多ビア用に、ビアホール２６をφ１０μｍ〜２０μｍとしストレート形状にした。ビアホールの深さを７０〜１００μｍとし、アスペクトが５〜７確保した。ビアホール２６の配列はアレイ状（マトリックス）でもよいし、ペリフェラル配列でもよい。ピッチは１５〜３０μｍで形成した。エリアアレイの場合は７万ビア〜３３万ビア／ｃｈｉｐ形成した。

＜第３工程：ビアホール内・基板表面の絶縁＞
ビアホール２６の側壁、Ｓｉベース基板１２の表面全体を第１絶縁層２８で被覆する。ＣＶＤ法によるＳｉＯ_２、ＳｉＮなどの無機膜を形成することができるが、素子回路１８の形成前の利点を生かし、加工が容易で装置が安価な熱酸化によるＳｉＯ_２膜の形成を行った。１０００℃以上で数時間加熱することにより、０．５μｍ〜３μｍ程度の膜厚とした。熱酸化膜はＣＶＤ法による膜に比べ非常に緻密なため、絶縁特性も非常に高い。

＜第４工程：埋め込み材（犠牲層）の仮埋め込み＞
側壁が絶縁されたビアホール２６内に仮の埋め込み材３６を埋め込む。ビアホール２６内が空洞のままであると、素子回路形成工程での熱プロセスで空洞内の空気が膨張しベース基板１２に対する素子回路１８の密着性が低下する可能性がある。埋め込む材料は熱による拡散が少なく、絶縁膜との相性がよいものを選定する。今回はポリシリコンを用いた。ポリシリコンはビア内への埋め込み性が良い。

＜第５工程：素子回路形成＞
ビアホール２６を形成したＳｉベース基板１２の表面側に素子回路１８を形成する。素子は集積回路でもよく、センサー回路でも良い。今回は赤外線検出素子を形成しており、赤外線検出素子は焦電体と、焦電体の上面に接続される上部電極と、焦電体の下面に接続される下部電極とを含んでいる。この赤外線検出素子の製造工程には７００℃以上の加熱が必要になる。もし、ビアファースト工法で素子形成前にビアホール内に埋め込み導電体３０を埋め込んでいる場合、導電材料は７００℃以上の熱により拡散しづらく、なおかつ赤外線検出素子を汚染しないものが必要となる。また一般的にはタングステンなどの高融点材料が使用されるが、第２工程でのＳｉビアホール形状にはＣＶＤで埋め込むのは非常に難しい。仮に可能でも専用の装置が必要であり、コストアップは避けられない。

＜第６工程：支持基板の貼付＞
Ｓｉベース基板１２の素子回路１８の形成面に接着剤などを介してガラスサポートウェハー３８を貼り付ける。このガラスサポートウェハー３８は薄く加工されるＳｉベース基板１２を補強することにより、その後の薄型加工以降の工程流動における割れの防止、流動性を確保するものである。ガラスは後の工程で加熱を伴う可能性があるため、Ｓｉベース基板１２と線膨張係数が近いものが望ましい。例えば、耐熱ガラス、石英ガラスなどを用いることができる。

＜第７工程：ウェハーの薄型化＞
素子回路１８の形成面と逆面となるＳｉベース基板１２の裏面をバックグラインドにより、たとえば５０〜１００μｍ厚程度まで薄肉化する。バックグラインドした面についてはたとえば、ドライエッチング、スピンエッチング、ポリッシュなどの方法により、バックグラインドで形成されたＳｉの破砕層を取り除いてもよい。今回はビアの表面がわずかに出るまで薄型を行った。

＜第８工程：埋め込み材（犠牲層）除去＞
第４工程でビアホール２６に充填した仮埋め込み材３６を、素子回路１８の形成面の逆の面（Ｓｉベース基板１２の裏面）側から突出したビアホール内の埋め込み材料を除去する。化学的または物理的に取り除いても良い。犠牲層を除去することによりビアホール２６の底部には素子回路１８の導電部である配線層１６が露出する。

＜第９工程：第２絶縁層の形成＞
素子回路１８の形成面と逆の面（Ｓｉベース基板１２の裏面）の薄型化された面に第２絶縁層３４を設ける。この第２絶縁層３４としては、ＣＶＤ法によるＳｉＯ_２、ＳｉＮなどの無機膜を形成することで構成してもよく、樹脂材料でもよい。樹脂材料による成膜はスピンコーティング法、スプレイコーティング法、印刷法などにより行う。膜厚は孔側壁で０．３〜３μｍ、ウェハー裏面上においては３μｍ以上形成する。ウェハー裏面上の膜厚は５μｍ以上が寄生容量低減の観点で望ましい。今回はＣＶＤ法によりＳｉＯ_２を設けた。この第２絶縁層３４の形成後、ビアホール底の素子回路１８との導電部（配線層１６）にも絶縁膜が形成されている可能性があるため、レジストで薄型化された面を保護し、ドライエッチングにより除去する。装置は酸化膜エッチャーを使用し、そのプロセスガスとしては、Ｃ_２Ｆ_６、ＣＦ_４、ＣＨＦ_３を用いる。なお、第９工程は第８工程より先に行ってもよい。

＜第１０工程：バリア層（密着層）、シード層の形成＞
ビアホール２６の開口に臨まれている素子回路１８の配線層１６と、第１絶縁層２８の内壁に、その内周に形成される埋め込み導電体３０のＳｉ基板への拡散を防止するバリア層３２を形成する。バリア層としてはＴｉ、ＴｉＷ、ＴｉＮなどを使うことができる。またその後、次のめっき工程のためのシード層を形成する。シード層材料はたとえばＣｕを用いることができる。これらの工程はスパッタ、ＣＶＤで形成することができる。膜厚はたとえば、ＴｉＷ；１０〜１００ｎｍ、Ｃｕ；１０〜３００ｎｍである。

なお、素子回路１８の導電部（配線層１６）に形成された自然酸化膜を除去する目的で、バリア膜形成前に逆スパッタを行ってもよい。逆スパッタの処理量はたとえばＳｉＯ_２換算で３００ｎｍエッチング相当である。

＜第１１工程：シリコン貫通電極、再配置配線、裏面端子の形成＞
ビアホール２６への埋め込み導電体３０の充填時に、ベース基板１２の裏面側にめっき用のレジストを形成する。そのレジストは貫通電極部、または貫通電極部と裏面に形成する再配置配線・外部素子と接続するための端子部が開口されている。貫通孔内にめっき充填を行い、引き続きベース基板裏面の外部電極端子２０のめっきを行う。

なお、ビアホール２６の穴埋めと裏面の端子形成、再配置配線の形成を一連のめっき工程で形成する例を示したが、それらは別々の工程で形成してもよい。今回は貫通電極部上部に外部電極端子２０を形成する。外部電極端子２０の厚みはたとえば６μｍ厚とすればよい。この実施例ではＣｕを用いているが、最表面はＳｎＡｇなどの低融点金属やＡｕなどの貴金属を積層してもよい。

＜第１２工程：バリア層（密着層）、シード層のエッチング＞
ビアホール２６内へのめっき充填と、ベース基板裏面の外部電極端子２０のめっき終了後、余剰のめっきレジストを剥離し、端子をマスクにして下地金属（例；ＴｉＷ，Ｃｕ）をエッチングで除去する。

＜第１３工程：ガラスサポート剥離＞
最後にＳｉ基板を支持しているガラスサポートウェハー３８を剥離する。
以上のプロセスを用い作製した微細、高アスペクト、多ビアの貫通電極構造を持つ構造体を温度サイクル試験による信頼性テストを行った結果、素子回路導電部と貫通電極間や絶縁膜部分での剥離等による不良は認められなかった。

［実施例２］
図４に、本発明に係る素子付き基板の貫通電極形成方法の実施例２のプロセスを示す。
基本は実施例１と同じだが、一部プロセスが異なる。すなわち、実施例１の第２工程のビアホール形成のためのＳｉエッチングの後（工程２−１）、裏面側からもＳｉエッチングを行い、Ｓｉベース基板１２を厚さ方向に貫通する貫通孔を作製する（工程２−２）。その後は概ね同じ工程を経る。貫通孔を設けておくので、素子回路形成工程での温度によるビアホール内の空気によりＳｉベース基板１２に対する素子回路の密着力が低下するのを防止することが可能である。したがって、仮埋め込み材３６をビアホール２６に充填する工程（実施例１の工程４）、および仮埋め込み材３６の除去工程（実施例１の工程８）を省略することができる。なお、この図４の工程図にはウェハーの薄型化につき、Ｓｉベース基板１２の裏面側において、基板エッチング工程（工程７−１）と第１絶縁層２８の平滑化（工程７−２）を別途に記載している。その他の工程については、第１実施例と同一の工程には、一の工程番号（（１）〜（１３））を付している。

以上のプロセスを用い作製した微細、高アスペクト、多ビアの貫通電極構造を持つ構造体を温度サイクル試験による信頼性テストを行った結果、素子回路導電部と貫通電極間や絶縁膜部分での剥離等による不良は認められなかった。

本発明は、赤外線カメラ、水晶振動子パッケージなどの製造技術に利用可能である。

１０………素子付き基板、１２………ベース基板、１４………貫通電極、１６………配線層、１８………素子回路、２０………外部電極端子、２１………突起電極、２２………絶縁膜、２４………ビア配線、２６………ビアホール（ベース基板貫通孔）、２８………第１絶縁層、３０………埋め込み導電体、３２………バリア層、３４………第２絶縁層、３６………仮埋め込み材、３８………ガラスサポートウェハー。

Claims (12)

1. 一方の面と他方の面とに開口するビアホールが形成されたベース基板と、
   前記ベース基板の一方の面と前記ビアホール内の面とに形成された熱酸化層を含む第１絶縁層と、
   前記第１絶縁層で囲まれており、前記ビアホール内に設けられた導電体と、
   前記導電体に接続されており、前記第１絶縁層を介して前記ベース基板の一方の面に設けられた配線層と、
   前記配線層に電気的に接続された素子回路と、
   を有し、
   前記ベース基板の一方の面における前記第１絶縁層の厚みと前記ビアホール内の面における前記第１絶縁層の厚みとが同じであることを特徴とする素子付き基板。
2. 請求項１において、
   前記第１絶縁層に接続されており、前記ベース基板の他方の面に設けられた第２絶縁層を有することを特徴とする素子付き基板。
3. 請求項１又は２において、
   前記導電体は前記ベース基板の他方の面に突出する突起部を含むことを特徴とする素子付き基板。
4. ベース基板の一方の面からビアホールを形成するビアホール形成工程と、
   前記ベース基板の一方の面と前記ビアホール内の面とに熱酸化により熱酸化絶縁層を形成する熱酸化工程と、
   前記熱酸化工程後に、前記ベース基板の一方の面に導電部を有する素子回路を形成する素子回路形成工程と、
   前記素子回路形成工程後に、前記ビアホールに導電体を埋め込み形成する導電体形成工程と、
   を含むことを特徴とする貫通電極形成方法。
5. 請求項４において、
   前記熱酸化工程と前記素子回路形成工程との間に、前記ビアホール内に仮埋め込み材を埋め込む工程を含み、
   前記素子回路形成工程と前記導電体形成工程との間に、前記仮埋め込み材を除去する工程を含むことを特徴とする貫通電極形成方法。
6. 請求項４又は５において、
   前記素子回路形成工程と前記導電体形成工程との間に、前記ベース基板の他方の面を研削し、前記ベース基板の他方の面に前記熱酸化絶縁層と連続する第２絶縁層を設ける工程を含むことを特徴とする貫通電極形成方法。
7. 請求項６において、
   前記導電体形成工程後に、前記ベース基板の他方の面に前記導電体に接続された端子を形成する工程を含むことを特徴とする貫通電極形成方法。
8. 請求項７において、
   前記ベース基板の他方の面を研削する前に、支持部材を前記ベース基板の一方の面に貼り付けることを特徴とする貫通電極形成方法。
9. 請求項８において、
   前記ベース基板の一方の面に貼り付けられた前記支持部材を前記端子形成後に除去することを特徴とする貫通電極形成方法。
10. 請求項４において、
    前記ビアホール形成工程では、前記ベース基板を貫通したビアホールを形成することを特徴とする貫通電極形成方法。
11. 請求項４乃至１０のいずれか一項において、
    前記導電体形成工程では、めっきにより前記導電体を形成することを特徴とする貫通電極形成方法。
12. 一方の面と他方の面とに開口するビアホールが形成されたベース基板と、
    前記ベース基板の一方の面と前記ビアホール内の面とに形成された熱酸化層を含む第１絶縁層と、
    前記第１絶縁層で囲まれており、前記ビアホール内に設けられた導電体と、
    前記導電体に接続されており、前記第１絶縁層を介して前記ベース基板の一方の面に設けられた配線層と、
    前記配線層に電気的に接続された赤外線検出素子と、
    を有し、
    前記ベース基板の一方の面における前記第１絶縁層の厚みと前記ビアホール内の面における前記第１絶縁層の厚みとが同じであることを特徴とする赤外線センサー。
    

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