JP2006297502A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 ＭＥＭＳデバイスをＣＭＯＳ ＬＳＩと同一基板上に混載する点において、ＬＳＩプロセスと整合性良く、またＬＳＩ領域から発生する水分、熱などのＭＥＭＳデバイスへの影響を抑制することができる半導体装置を提供する。
【解決手段】 第１領域及びこの第１領域に隣接する第２領域を有する半導体基板（５００）と、第２領域に形成される集積回路（４０１）と、第１領域と第２領域との境界に壁状に形成され、第１及び第２領域を電気的且つ空間的に分離する支柱構造体（４１４）と、この支柱構造体に支持され、第１及び第２領域上を覆うように積層形成されている薄膜構造体（４１９、４２７）と、第１領域にある薄膜構造体下部に形成される空間に配置される機械的可動部を備え、集積回路に電気的に接続されている素子（４２４）とを具備する。
【選択図】 図３３

Description

この発明は、半導体装置に係り、特に、中空構造を有する半導体素子と集積回路とが同一の半導体基板上に混載された半導体装置に関する。

近年、半導体基板上に中空構造を形成し、機械的可動部を有するデバイス、いわゆるＭＥＭＳ(Mechanical Electrical Micro System)の研究開発が盛んに行われている。しかし、これらデバイスにおいては、機械的な可動を可能とする中空構造体を保持する必要があり、従来からＬＳＩに用いられてきた樹脂モールドなどのパッケージング技術が転用できず、特殊なパッケージを必要としている。同時に、中空構造体表面に大気中の水分が付着すると、基板と中空構造体との間に表面張力が発生し、中空構造体が基板に癒着するスティッキングと呼ばれる現象が生ずる。このスティッキングは、機械的駆動に支障を与えることから、パッケージ内部は真空、或いは不活性ガス雰囲気に維持する必要がある。

このような中空構造体の具体例として、非冷却型赤外線固体撮像素子について以下に説明する。

非冷却型赤外線固体撮像素子は、入射赤外線を赤外線吸収部で熱に変換した上で、この微弱な熱により生じる感熱部の温度変化を熱電変換部により電気的信号に変換し、この電気的信号を読み出すことで赤外線画像情報を得ている。即ち、上記赤外線固体撮像素子では、入射赤外線を熱に変換する感熱部(赤外線吸収構造)とその熱を電気的信号に変換する熱電変換部とからなる赤外線検出部とを熱的に周囲から分離し、熱電変換効率を向上することが赤外線感度を向上する上で必須となっている。

そこで、上記赤外線固体撮像素子は、赤外線検出部周辺のシリコン基板と素子分離酸化膜とをエッチング除去して空洞化すると共に、真空パッケージに実装し空洞部を真空状態にすることにより、支持基板への熱の拡散を抑える方法が取られている。

一方、特許文献１に記載される従来技術では、検出チップに赤外線透過窓を直接接着し、気密封止する手段が提案されている。この特許文献１では、シリコン基板上に形成された赤外線検出アレイの前面に、両面が研磨され、反射防止膜を施し、シリコンで作られた赤外線透過窓が配置されている。この赤外線透過窓と赤外線検出アレイとは、空隙を介して配置され、透過窓は、赤外線検出アレイを囲むようにシリコン基板上に気密に接着して固定され、空隙の内部は、真空に保持されている。赤外線検出アレイと赤外線透過窓との空隙は、シリコン基板上の接着面に形成されたメタライズ層及び接着手段としてのハンダ層による凸段差を利用して形成されている。また、空隙の真空封止は、1×１０^−２torr以下の真空状態に維持するようにシリコン基板と赤外線透過窓とをハンダ接着することにより実現している。また、赤外線透過窓には、赤外線検知アレイの各画素と対となるマイクロレンズアレイが形成され、検出器に入射する赤外線がマイクロレンズアレイによって対応する画素に集光されている。
特開平１０−１１５５５６公報

このように、従来のＣＭＯＳ集積回路と、上記赤外線固体撮像素子のような中空構造を有するデバイスを同一基板上に形成しようとすると、従来から集積回路実装に用いられてきた樹脂モールドなどの安価なパッケージング技術が転用できず、特殊な真空パッケージが必要となる。これにより、チップの実装面積を増大し、特殊な封止構造を有するが故に、そのコストが増大する問題がある。

また、ＭＥＭＳデバイスがたかだか３〜４層あれば十分であるのに対し、現在先端ＣＭＯＳ ＬＳＩにおいては、その配線層は６層から１０層もあり、ＭＥＭＳデバイスとＣＭＯＳ ＬＳＩとの配線層段差は非常に大きく、同一基板上に混載する障害となっている。

また、ＭＥＭＳデバイスには中空構造を形成する為の犠牲層プロセスが必要であるのに対し、ＣＭＯＳ ＬＳＩにはそのような層構造は存在しない。

また、ＭＥＭＳデバイスでは、中空構造体表面に大気中の水分が付着すると、基板と中空構造体との間に表面張力が発生し、中空構造体が基板に癒着するスティッキングと呼ばれる現象により、機械的駆動に支障をきたす為、パッケージ内部は真空、或いは不活性ガス雰囲気に維持する必要がある。この時、ＬＳＩとの混載においては、ＬＳＩを構成する膜に吸着された水分を囲い込み、ＭＥＭＳの中空構造体表面に再付着しないようにする必要がある。

また、近年のＬＳＩでは、電流消費によるジュール熱に起因する発熱が大きく、ＭＥＭＳデバイスへの悪影響が懸念される。

以上より、本発明の目的は、ＭＥＭＳデバイスをＣＭＯＳ ＬＳＩと同一基板上に混載する点において、ＬＳＩプロセスと整合性良く、またＬＳＩ領域から発生する水分、熱などのＭＥＭＳデバイスへの影響を抑制することができる半導体装置を提供することにある。

この発明によれば、
第１領域及びこの第１領域に隣接する第２領域を有する半導体基板と、
前記第２領域に形成される集積回路と、
前記第１領域と前記第２領域との境界に壁状に形成され、前記第１及び第２領域を電気的且つ空間的に分離する支柱構造体と、
この支柱構造体に支持され、前記第１及び第２領域上を覆うように積層形成されている薄膜構造体と、
前記第１領域にある前記薄膜構造体下部に形成される空間に配置される機械的可動部を備え、前記集積回路に電気的に接続されている素子と、
を具備することを特徴とする半導体装置が提供される。

また、この発明によれば、
半導体基板上の空間に形成されるべき機械的可動部を備える素子の為の素子配線、前記素子からの信号を処理する為の集積回路及び前記素子と前記集積回路とを接続する為の接続配線を形成し、
前記素子配線、前記集積回路、前記接続配線上に吸湿性の低い層間膜を形成し、
前記層間膜上に犠牲膜を堆積し、
前記素子配線及び前記集積回路の夫々に接続するように前記犠牲膜に配線層並びにコンタクトを形成するとともに前記素子を形成し、前記素子が形成される素子領域と前記集積回路が形成される集積回路領域との境界に壁状の支柱配線を形成し、
パッシベーション膜を堆積し、
前記素子領域上部の前記パッシベーション膜に第１の開口部を形成し、
前記第１の開口部から前記犠牲膜を除去してその内に第１の空間を形成して前記素子の前記可動部を前記空間内に配置し、
薄膜を堆積し、その横方向膜成長により前記開口部を密閉することを特徴とする半導体装置の製造方法が提供される。

ＭＥＭＳデバイスをＣＭＯＳ ＬＳＩと同一基板上に混載する点において、ＬＳＩプロセスと整合性良く、またＬＳＩ領域から発生する水分、熱などのＭＥＭＳデバイスへの影響を抑制することができる。

以下、図面を参照して本発明の実施の形態に係る半導体装置及びその製造方法ついて説明する。

[第一実施形態]
図１、図４、図７、図１０、図１３、図１６、図１９及び図２１は、本発明の第一の実施形態に係るＭＥＭＳ領域に素子封止構造を有する半導体装置の製造過程を断面図で概略的に示している。また、図２、図５、図８、図１１、図１４、図１７、図２０及び図２２は、夫々図１、図４、図７、図１０、図１３、図１６、図１９及び図２１に示される半導体装置の平面図を示している。

尚、本実施の形態ではＭＥＭＳデバイスの例として非冷却赤外線センサを挙げているが、本発明はこれに限るものではなく、同様な中空構造を必要とする他のＭＥＭＳデバイスにも適用可能である。

また、図３、図６、図９、図１２、図１５、図１８及び図２３は、図１、図４、図７、図１０、図１３、図１６、図１９及び図２１に示される同一の半導体チップ上に混載されるＬＳＩ（大規模集積回路）領域の各半導体装置の構造を示している。このＬＳＩとしては、出力データを解析する為のロジック回路或いは出力データを保持するメモリなど、３層配線以上を有する他のデバイスであれば同一チップ上に形成可能である。当然ＭＥＭＳデバイス単体でも同一チップ上に形成可能である。

尚、図１〜２３においては、同一の部分或いは同一素子については同一符号を付してその説明を省略し、異なる構成或いは部分についてのみ他の符号を付していることに注意されたい。

この発明の第１実施形態に係る半導体装置においては、図１に示されるように、半導体基板として、単結晶シリコン支持基板１００上に埋め込みシリコン酸化膜層１０１及び単結晶シリコン層１０２が順次積層されているいわゆるＳＯＩ基板が用いられている。

図１及び図２に示すようにＭＥＭＳ領域９９では、通常の半導体プロセスを用いて、半導体素子としての赤外線センサ画素１０３が素子領域に形成され、赤外線センサ画素１０３の入出力配線となる支持配線１０４、１０５、赤外線センサ画素１０３を選択するとともにバイアス電圧を供給する水平配線１０６及び赤外線センサ画素１０３からの出力信号を読み出す垂直配線１０７が配線領域に形成されている。赤外線センサ画素１０３は、単結晶シリコン層１０２に形成された複数のｐｎ接合ダイオード１０８とそれらを接続する画素内配線１０９及びシリコン酸化膜並びにシリコン窒化膜からなる赤外線吸収膜１１０から構成される。ここで、ＭＥＭＳ領域９９には、単結晶シリコン支持基板１００表面に達する溝１１１がドライプロセスにて選択的に形成される。

図３に示すＬＳＩ領域３０１においては、ゲート電極３０２、拡散層３０３、３０４、第一層間膜３０５、コンタクト３０６、１層配線１０６(水平配線と同時に共通に形成される)、第二層間膜３０７、２層配線１０７(垂直配線と同時に共通に形成される)、第三層間膜１１０(赤外線吸収膜)が形成されている。図１に示される溝１１１が形成される際には、図３に示すＬＳＩ領域３０１はレジストマスクにて保護される。

次に、図４及び図５に示すように赤外線センサ画素１０３、ＬＳＩ領域３０１以外の、支持脚、配線領域がドライプロセスにてエッチバックされる。この後、第一犠牲膜１１２が成膜され、その後第二犠牲膜１１３が成膜される。第一及び第二犠牲膜１１２、１１３の成膜には、例えばスピンコーターを用いてシクロキサン系の有機膜にＳｉを数％添加した膜を塗布し、乾燥ベークの工程を経て形成される。前記エッチバック量、第一及び第二犠牲膜１１２、１１３の膜厚、乾燥ベーク条件は、後に形成される薄膜構造体１２５（図２１）の曲率を規定している。第一実施形態では、２０μｍの赤外線センサ画素に対して、エッチバック量は２μｍ、第一及び第二犠牲膜１１２、１１３の膜厚は１．５μｍ及びベーク温度は３５０℃としている。

また、第一及び第二犠牲膜１１２、１１３は、デバイスのパッシベーション膜及びマイクロレンズ封止構造体の両方にエッチング選択性が存在する材質であれば良いが、ＣＭＯＳ ＬＳＩ配線層間の寄生容量低減を考慮すると、いわゆる比誘電率が３．３未満のＬｏｗ−ｋ膜が望ましく、例えばＳｉＯＣ、メチル基含有ポリシロキサン系ＳｉＯ２（ＭＳＱ）、ポリイミド、パリレン系の有機膜、水素含有ポリシロキサン系ＳｉＯ２（ＨＳＱ）、及びこれらの膜に空孔を導入した膜が望ましい。また、成膜法も、スピンコート（塗布法）に限るものではなく、ＣＶＤを用いても良い。

また、図６に示すようにＬＳＩ領域３０１においては、第三層間膜１１０上に３層配線３０８が形成される。ここで、より望ましい形態としては、３層配線３０８の周囲に配線保護膜が形成される。具体的には、３層配線３０８成膜時に、その層構造として上下にバリアメタル、例えば、Ｔｉ、ＴｉＮ或いはこれらの積層構造を形成する。その後、３層配線３０８をフォトグラフィー技術によりパターニングし、再度バリアメタルをスパッタ等により形成する。その後、バリアメタルをエッチバックし、３層配線側壁にバリアメタルを形成する。次に、第一犠牲膜１１２が成膜される。その後、３層−４層間コンタクト３０９が形成されるが、ここでもより望ましくは、コンタクトメタルの酸化防止として、周囲及び底面にバリアメタルが形成されているのが望ましい。その後、４層配線３１０が形成され、第二犠牲膜１１３が成膜される。４層配線３１０に関しても、３層配線３０９と同様バリアメタルが形成される。

次に、図７及び図８に示すように犠牲膜１１３のエッチング保護膜１１４、例えば、ＳｉＯ２膜がＣＶＤ法にて０．１μｍの厚さで犠牲膜１１３上に堆積され、レジスト１１５が塗布される。この後、リソグラフィー技術により、ＭＥＭＳ領域９９においては、一つおき（偶数或いは奇数番目）の水平配線１０６及び垂直配線１０７上に第一の開口１１６が形成される。

また、図９に示すようにＬＳＩ領域３０１においては、４層配線３１０の上部領域の一部に、フッ素系のドライエッチングにてエッチング保護膜１１４がエッチング除去される。

次に、図１０〜図１２に示すようにＯ２系のＲＩＥにて第一及び第二犠牲膜１１２、１１３がエッチング除去される。この時、第一及び第二犠牲膜１１２、１１３の合計が３μｍと厚い為に、図９に示すレジスト１１５はこの時点で除去される。

次に、図１３〜図１５に示すようにフッ素系のドライエッチングにてエッチング保護膜１１４がエッチバックされる。この後、第一の薄いＳｉＯ２膜１１７が成膜され、このＳｉＯ２膜１１７上に第一の薄膜１１８が成膜され、また、この第一の薄膜１１８上に第二の薄いＳｉＯ２膜１１９が成膜される。例えば、本実施形態では、第一の薄いＳｉＯ２膜１１７はＣＶＤ法にて２０ｎｍの厚さで堆積され、第一の薄膜１１８は３５０度のＣＶＤ法にてアモルファスシリコン膜が０．１μｍの厚さに堆積され、第二の薄いＳｉＯ２膜１１９はＣＶＤ法にて２０ｎｍの厚さで堆積される。第一の薄膜１１８の材質に関しては、本特許ではアモルファスシリコンに限るわけではなく、赤外線波長領域を透過させる材料、例えば、シリコン、塩化銅、ゲルマニウム、セレン化鉛、硫化亜鉛、硫化カドミウムのいずれかを含有する膜から構成されるものであれば良い。

また、第一の薄膜１１８には、この後、第二の開口１２１、３１６が形成される必要上、マスクとなるレジスト１２０との選択比、エッチングアスペクト比の観点から、厚い膜は好ましくなく、より望ましくは１μｍ以下が良い。この後、レジスト１２０を塗布した後、リソグラフィー技術により、ＭＥＭＳ領域９９には、第一の開口１１６が形成されなかった水平配線１０６及び垂直配線１０７上の領域に第二の開口パターン１２１が形成される。

また、ＬＳＩ領域３０１においては、第一の開口パターン３１５以外の領域に第二の開口パターン３１６が形成される。この後、フッ素系のドライエッチングにて第一の薄いＳｉＯ２膜１１７が除去され、ＣＦ系のドライエッチングにて第一の薄膜１１８が除去され、フッ素系のドライエッチングにて第二の薄いＳｉＯ２膜１１９が除去される。

次に、図１６〜図１８に示すようにＯ２系の等方性ドライエッチング、例えばＯ２プラズマアッシャーにて第一及び第二犠牲膜１１２、１１３及びレジスト１２０が除去される。除去後、空隙部１２４が形成される。ここで、本実施形態においては、ＬＳＩ領域３０１にＬＳＩとして高速動作性を重要視するデバイスが混載され、配線容量低減の為に配線層間膜となる第一及び第二犠牲膜１１２、１１３が除去されて３層及び４層配線３０８、３１０が空間中を延びる空中配線化されているが、より信頼性を重要視するデバイスにおいては、ＬＳＩ領域３０１における第一及び第二犠牲膜１１２、１１３を除去せず残しておいた方が望ましい。この場合、図１５に示すＬＳＩ領域３０１における第二の開口パターン３１６を形成しなければ良い。

また、第一の薄膜１１８及び第二の薄膜１２３からなる薄膜構造体１２５が要求される強度及び第一及び第二犠牲膜１１２、１１３の除去性から、第一の開口１１６、３１５及び第二の開口１２１、３１６のパターンが決定され、ＭＥＭＳデバイスのセルサイズ及びＬＳＩの配線ピッチ等により最適なパターンは異なり、本実施形態に係る図面に示すパターンのみに限定されるものではない。

次に、図１９及び図２０に示すようにＴＭＡＨ(Tetra-Methyl-Ammonium-Hydroxide)によるシリコン異方性ウエットエッチングにより、単結晶シリコン支持基板１００の内部に中空構造１２２が形成される。この時、ＬＳＩ領域３０１に存在する３層及び４層配線３０８、３１０は、それぞれ積層構造を有する３層−４層パッシベーション膜３１１、３１４によりカバーされている為、配線段差部に発生するエッチピット抑制に効果があり、ＴＭＡＨによる配線のエッチングを防げることができる。この後、第一及び第二の薄いＳｉＯ_２膜１１７、１１９をフッ素系の等方性エッチングにより除去される。

次に、図２１〜図２３に示すように厚い第二の薄膜１２３が成膜される。例えば、第二の薄膜１２３は３５０度のＣＶＤ法にてアモルファスシリコン膜を３μｍの厚さに堆積される。この時、第二の開口パターン１２１、３１６の幅を第二の薄膜１２３の膜厚と同等以下とする事により、第二の薄膜１２３のＣＶＤ横方向成長により第二の開口パターン１２１、３１６が塞がれる為、中空構造１２２及び赤外線センサ画素１０３上部及びＬＳＩ領域３０１上に形成される空隙部１２４、３１７はＣＶＤプロセス時の真空度に保持され、薄膜構造体１２５が形成される。

上述したような製造方法によれば、図２１〜図２３に示されるように半導体基板１００（単結晶シリコン支持基板１００）上に半導体素子としての赤外線センサ画素１０３が二次元配列されて形成される。各赤外線センサ画素１０３は、半導体基板１００上の素子領域に形成され、この赤外線センサ画素１０３を選択する水平配線１０６、赤外線センサ画素１０３からの信号を読み出す支持配線１０４、１０５、垂直配線１０７と、これらの配線（支持配線１０４、１０５、水平配線１０６、垂直配線１０７）が素子領域周囲の配線領域に配置されることとなる。残された赤外線吸収膜１１０がパッシベーション膜として支持配線１０４、１０５、水平配線１０６及び垂直配線１０７を被覆し、支持配線１０４、１０５が赤外線センサ画素１０３を支持するように空間を延出され、赤外線センサ画素１０３が支持配線１０４、１０５によって宙吊り状態で空間中に保持されることとなる。そして、薄膜構造体１２５が配線領域の少なくとも一部（例えば、図２１に示すように垂直配線１０７の赤外線吸収膜１１０上部）から空隙部１２４上を覆い、赤外線センサ画素１０３を外部空間から気密に隔離する構造を構成している。

また、図２１に示すように薄膜構造体１２５は、空隙部１２４に通ずる開口部１２１を備えた第一の薄膜１１８、開口部１２１を塞ぐ第二の薄膜１２３とで構成されている。この第一の薄膜１１８の膜厚は、既に述べたように第二の薄膜１２３の膜厚よりも薄く形成され、また、開口部１２１の幅は、第二の薄膜１２３の膜厚の２倍以下に定められるように形成されている。空隙部１２４には、真空状態もしくは不活性ガスが封入されている。

このような構造の半導体装置においては、薄膜構造体１２５が検出光を光検出素子としての赤外線センサ画素１０３に集光し、感度を向上させることができる。この赤外線センサ画素１０３は、入射赤外線を吸収して熱に変換する赤外線吸収膜１１０及び赤外線吸収膜１１０で発生した熱による温度変化を電気信号に変換する熱電変換部１０８（ｐｎ接合ダイオード１０８）で構成されることから、効率的に赤外線を電気信号に変換することが可能となる。

尚、本実施形態では第二の薄膜１２３形成に通常のＣＶＤプロセスを用いたが、この場合Ｎ２、Ａｒなどのキャリアガスが空隙部１２４内に残る為、赤外線センサ画素１０３の断熱性が若干悪くなり、赤外線センサの感度が低下される。そこで、第二の薄膜１２３形成にＣＶＤプロセスガスの存在するプラズマ発生部と成膜部が離れた構造をとるＥＣＲスパッタを用いることにより、空隙部１２４の残留ガス（不活性ガス）圧を低下させ赤外線センサ感度が低下することを抑制することができる。

また、図２１に示すように赤外線センサ画素１０３、ＬＳＩ領域３０１以外の領域のエッチバック量及び第一及び第二犠牲膜１１２、１１３の膜厚、乾燥ベーク条件により規定される薄膜構造体１２５に適切な曲率を与えることにより、赤外線センサ画素１０３周辺の不感領域に入射する赤外線を赤外線センサ画素１０３上に集光し、感度を向上させることができる。従って、上記半導体装置の素子封止構造により、量産性、信頼性、歩留まりが高く、コストを減少させることができる。

［第二実施形態］
図２４〜図３３は、本発明の第二の実施形態に係るＭＥＭＳデバイスとＬＳＩが同一基板上に形成され、かつ両デバイス領域を熱、水分拡散を分離する領域分離構造体が形成され、ＭＥＭＳデバイス上に素子封止構造を有する半導体装置の製造過程を断面図で概略的に示している。

まず、図２４に示されるように、半導体基板５００上にＭＥＭＳ領域４００（第１領域）とＬＳＩ領域４０１（第２領域）が定められ、分離部に相当する領域にトレンチ溝が形成され、このトレンチ溝が絶縁膜で埋め込まれて、ＭＥＭＳデバイス間の素子分離部４０２、ＬＳＩを構成する素子、例えば、トランジスタ間の素子分離部４０３及びＭＥＭＳ領域とＬＳＩ領域との領域分離部４０４が形成される。ＬＳＩを構成する素子やＭＥＭＳデバイスの種類、及びそれらの間の電気的、熱的分離性の要求により、このトレンチ溝の深さはそれぞれ異なっても良い。本実施例においては、ＬＳＩ領域とＭＥＭＳ領域の分離部は、通常、同時にＳＴＩ（Shallow Trench Isolation）として形成され、領域分離部のみ別途ＤＴＩ（Deep Trench Isolation）として形成される。

次に、図２５に示されるように、ＬＳＩ領域４０１にトランジスタ４０５が通常のイオン注入、熱拡散、酸化、ＣＶＤ、フォトリソグラフィー工程にて形成される。ＭＥＭＳ領域４００には、シリサイド化されたポリシリコン配線４０６が同様の工程にて形成される。この配線４０６は、ＬＳＩ領域４０１に接続され、ＭＥＭＳ領域４００とＬＳＩ領域４０１の入出力配線としても良いが、通常高抵抗である為、ＭＥＭＳ領域内の内部配線として用いることが望ましい。また、このポリシリコン電極４０６は、トランジスタ４０５のゲート配線と同一工程で形成すると、工程数の削減ができ、より望ましい。この後、半導体基板５００上に第一層間膜４０７が形成され、第一層間膜４０７がＣＭＰ（Chemical Mechanical Polishing）により平坦化される。この第一層間膜４０７の材質としては、ＳｉＯ２、ＳｉＮ、ＴＥＯＳ等特段に吸湿性の高くない膜を用いることが好ましい。即ち、第一層間膜４０７は、Ｓｉを主成分としＯ、Ｎ、Ｃ、Ｈの少なくとも一つを含有する絶縁膜で形成される。この後、フォトリソグラフィーによりコンタクトホールがパターンニングされ、ＲＩＥ（Reactive Ion Etching）により第一層間膜４０７に開口が形成され、バリアメタルＴｉＮがスパッタされ、タングステンがＣＶＤにより埋め込まれる。その後、その表面がＣＭＰにて平坦化されて第一コンタクト配線４０８が形成される。

次に、図２６に示されるように、１層配線４０９が形成され、１層配線４０９及び第一層間膜４０７上に第二層間膜４１０が成膜される。この１層配線４０９は、ＬＳＩ領域４０１に接続され、ＭＥＭＳ領域４００とＬＳＩ領域４０１の入出力配線となる。第二層間膜４１０の材質に関しては、第一層間膜４０７と同様である。

尚、図２４〜図２６には、Ａ−Ａ’が付記されているが、このＡ−Ａ’は、後に参照される図２８に示されるＡ−Ａ’線に沿った断面であることを意味している。

次に、図２７に示されるように、第二層間膜４１０上に第一犠牲層膜４１１が塗布法により形成される。犠牲層の形成方法、材質等に関しては第一実施形態と同様である。この後、第二コンタクト配線４１２と２層配線４１３を形成する為の溝がフォトリソグラフィーとＲＩＥにて形成され、酸化バリアとしてのバリアメタルとしてＴａＮが２０ｎｍ程度の膜厚で形成され、次にメッキ用シード層としてＣｕが８０ｎｍ程度の膜厚でスパッタ形成される。バリアメタルとしては、Ｔｉ、Ｔａ、Ｃｏまたはこれらの窒化物、或いはこれらの積層構造を用いても良い。この後、Ｃｕが０．３ｕｍ程度の厚さにメッキ形成され、ＣＭＰにより第一犠牲層膜４１１表面が現れるまで研磨後退させる。

尚、図２７には、Ｂ−Ｂ’が付記されているが、このＢ−Ｂ’は、図２８に示されるＢ−Ｂ’線に沿った断面であることを意味している。また、図２８は、図２７のＢ−Ｂ’に沿ったレイヤーで透視して示す平面図である。

図２８に示されるようにＭＥＭＳ領域４００を囲うように、領域分離部４０４と領域分離構造体４１４（支柱構造体）が設けられることとなるが、領域分離部４０４は、ＬＳＩ領域４０１で発生した熱とノイズが基板５００を通してＭＥＭＳ領域４００に伝導するのを抑制する。また、領域分離構造体４１４では、２層配線４１３と第二コンタクト配線４１２が壁上に連続して形成され、ＬＳＩ領域４０１にて消費された電力によるジュール熱と、第一犠牲層膜４１１に吸湿されていた水分がＭＥＭＳ領域４００に拡散するのを抑制する。但し、ＭＥＭＳ領域４００とＬＳＩ領域４０１間を延出される１層配線４０９は、それ自体が絶縁被覆されているが、第二コンタクト配線４１２に交差しないように配置形成されて第二コンタクト配線４１２に電気的に接触されない。

次に、図２９に示されるように第二犠牲層膜４１５が塗布法により形成される。犠牲層４１５の形成方法、材質等に関しては第一の実施の形態と同様である。次に、３層配線４１６を、上記二層配線４１３と同様にして形成する。この時、領域分離構造体４１４は、３層配線４１６によるＭＥＭＳ領域４００周囲を取り囲む、断続のない壁状の構造を形成する。

次に、図３０に示されるように第三犠牲層膜４１７が塗布法により形成される。犠牲層４１７の形成方法、材質等に関しては第一の実施の形態と同様である。次に、４層配線４１８を、上記二層配線４１３と同様にして形成する。この時、領域分離構造体４１４は、４層配線４１８によるＭＥＭＳ領域４００周囲を取り囲み、断続のない壁状の構造を形成する。

次に、図３１に示されるように第一のパッシベーション膜４１９（薄膜構造体）、例えばＳｉＮ膜がＣＶＤ法にて０．１μｍの厚さで第三犠牲膜４１７上に堆積され、レジスト４２０が塗布される。この後、リソグラフィー技術とフッ素系のＲＩＥにより、ＭＥＭＳ領域４００、ＬＳＩ領域４０１の内配線寄生容量が問題となる高速デバイス領域４２１上に、第一の開口４２２が形成される。また、ＬＳＩ領域４０１の内信頼性を重視するデバイス領域４２３上には、第一の開口４２２を形成しなければよい。

次に、図３２に示されるようにＯ２系のＲＩＥにて第一乃至第三犠牲膜４１１、４１５、４１７がエッチング除去される。この時、犠牲膜厚が厚い為に、レジスト４２０はこの時点で除去される。この時点で、犠牲層が存在していた領域が空洞４２６となり、中空ＭＥＭＳ構造４２４、中空配線４２５が形成される。本実施例では、ＭＥＭＳデバイス４２４として、静電スイッチを試作した。また、ＬＳＩ領域４０１内の高速デバイス領域４２１の形成には、ＬＳＩ領域内に、高速デバイス領域４２１の周囲を取り囲むように領域分離構造体４１４と同様のものを形成すれば良い。同時に、これらの領域分離構造体４１４は、空洞４２６上に第一のパッシベーション膜４１９を支え、ＬＳＩ領域で発生した熱を放散する役目も兼ねている。パッシベーション膜４１９の強度が不足、或いは熱が閉じ込められ温度上昇による弊害がある場所には、適宜領域分離構造４１４を柱状、壁状に形成すれば良い。

次に、図３３に示されるように厚い第二のパッシベーション膜４２７（薄膜構造体）が成膜される。例えば、第二のパッシベーション膜４２７は、Ａｒをキャリアガスとするスパッタ法にてＳｉＯ２膜が０．５μｍの厚さで堆積されて形成される。この時、第一の開口パターン４２２の幅を第二のパッシベーション膜４２７の膜厚の２倍以下とすることにより、第二のパッシベーション膜４２７の膜横方向成長により第一の開口パターン４２２が塞がれる為、ＭＥＭＳ領域４００、高速デバイス領域４２１はプロセス時の減圧Ａｒ雰囲気に保持される。

この発明の第一実施形態に係る半導体装置の製造工程におけるＭＥＭＳ領域における素子封止構造を概略的に示す断面図である。 図１に示される素子封止構造の半導体装置を概略的に示す平面図である。 図１に示される素子封止構造が形成される半導体装置のＬＳＩ領域における構造を概略的に示す断面図である。 図１に示される製造工程に続く半導体装置の製造工程におけるＭＥＭＳ領域における素子封止構造を概略的に示す断面図である。 図４に示される素子封止構造の半導体装置を概略的に示す平面図である。 図４に示される素子封止構造が形成される半導体装置のＬＳＩ領域における構造を概略的に示す断面図である。 図４に示される製造工程に続く半導体装置の製造工程におけるＭＥＭＳ領域における素子封止構造を概略的に示す断面図である。 図７に示される素子封止構造の半導体装置を概略的に示す平面図である。 図７に示される素子封止構造が形成される半導体装置のＬＳＩ領域における構造を概略的に示す断面図である。 図７に示される製造工程に続く半導体装置の製造工程におけるＭＥＭＳ領域における素子封止構造を概略的に示す断面図である。 図１０に示される素子封止構造の半導体装置を概略的に示す平面図である。 図１０に示される素子封止構造が形成される半導体装置のＬＳＩ領域における構造を概略的に示す断面図である。 図１０に示される製造工程に続く半導体装置の製造工程におけるＭＥＭＳ領域における素子封止構造を概略的に示す断面図である。 図１３に示される素子封止構造の半導体装置を概略的に示す平面図である。 図１３に示される素子封止構造が形成される半導体装置のＬＳＩ領域における構造を概略的に示す断面図である。 図１３に示される製造工程に続く半導体装置の製造工程におけるＭＥＭＳ領域における素子封止構造を概略的に示す断面図である。 図１６に示される素子封止構造の半導体装置を概略的に示す平面図である。 図１６に示される素子封止構造が形成される半導体装置のＬＳＩ領域における構造を概略的に示す断面図である。 図１６に示される製造工程に続く半導体装置の製造工程におけるＭＥＭＳ領域における素子封止構造を概略的に示す断面図である。 図１９に示される素子封止構造が形成される半導体装置のＬＳＩ領域における構造を概略的に示す断面図である。 図１〜図２０の製造工程を経て完成された本発明の第一実施形態に係るＭＥＭＳ領域における素子封止構造の半導体装置を概略的に示す平面図である。 図２１に示される素子封止構造が形成される半導体装置のＬＳＩ領域における構造を概略的に示す断面図である。 図２１に示される素子封止構造が形成される半導体装置のＬＳＩ領域における構造を概略的に示す断面図である。 本発明の第２実施形態に係るＣＭＯＳとＬＳＩと同一基板上に混載し、素子封止構造を有する半導体装置の製造過程を概略的に示す断面図である。 ＣＭＯＳとＬＳＩと同一基板上に混載し、素子封止構造を有する半導体装置の製造過程を概略的に示す断面図である。 ＣＭＯＳとＬＳＩと同一基板上に混載し、素子封止構造を有する半導体装置の製造過程を概略的に示す断面図である。 ＣＭＯＳとＬＳＩと同一基板上に混載し、素子封止構造を有する半導体装置の製造過程を概略的に示す断面図である。 ＣＭＯＳとＬＳＩと同一基板上に混載し、素子封止構造を有する半導体装置を概略的に示す平面図である。 ＣＭＯＳとＬＳＩと同一基板上に混載し、素子封止構造を有する半導体装置の製造過程を概略的に示す断面図である。 ＣＭＯＳとＬＳＩと同一基板上に混載し、素子封止構造を有する半導体装置の製造過程を概略的に示す断面図である。 ＣＭＯＳとＬＳＩと同一基板上に混載し、素子封止構造を有する半導体装置の製造過程を概略的に示す断面図である。 ＣＭＯＳとＬＳＩと同一基板上に混載し、素子封止構造を有する半導体装置の製造過程を概略的に示す断面図である。 ＣＭＯＳとＬＳＩと同一基板上に混載し、素子封止構造を有する半導体装置を概略的に示す断面図である。

符号の説明

９９、４００…ＭＥＭＳ領域、 １００…単結晶シリコン支持基板、 １０１…埋め込みシリコン酸化膜層、 １０２…単結晶シリコン層、 １０３…赤外線センサ画素、 １０４、１０５…支持配線、 １０６…水平配線、１層配線、 １０７…垂直配線、２層配線、 １０８…ｐｎ接合ダイオード、 １０９…画素内配線； １１０…赤外線吸収膜、第三層間膜、 １１１…溝、 １１２…第一犠牲膜； １１３…第二犠牲膜、 １１４…エッチング保護膜、 １１５…レジスト、 １１６、３１５…第一の開口、 １１７…第一の薄いＳｉＯ２膜、 １１８…第一の薄膜、 １１９…第二の薄いＳｉＯ２膜、 １２０…レジスト、 １２１、３１６…第二の開口、 １２２…中空構造、 １２３…第二の薄膜、 １２４…空隙部、 １２５…薄膜構造体、 ３０１、４０１…ＬＳＩ領域、 ３０２…ゲート電極、 ３０３、３０４…拡散層、 ３０５、４０７…第一層間膜、 ３０６…コンタクト、 ３０７、４１０…第二層間膜、 ３０８…３層配線、 ３０９…３層−４層コンタクト、 ３１０…４層配線、 ３１１…３層配線パッシベーション膜、 ３１２…シリコン酸化膜、 ３１３…シリコン窒化膜、 ３１４…４層配線パッシベーション膜、 ４０５…トランジスタ、 ４０８…第一コンタクト配線、 ４０９…１層配線、 ４１１…第一犠牲膜、 ４１２…第二コンタクト配線、 ４１３…２層配線、 ４１４…領域分離構造、 ４１５…第二犠牲膜、 ４１４…領域分離構造体、 ４１６…３層配線、 ４１７…第三犠牲層膜、４１８…４層配線、 ４１９…第一のパッシベーション膜、 ４２０…レジスト、 ４２１…高速デバイス領域、 ４２２…第一の開口、 ４２３…デバイス領域、 ４２４…ＭＥＭＳデバイス、 ４２５…中空配線、 ４２６…空洞、 ４２７…第二のパッシベーション膜

Claims (14)

1. 第１領域及びこの第１領域に隣接する第２領域を有する半導体基板と、
   前記第２領域に形成される集積回路と、
   前記第１領域と前記第２領域との境界に壁状に形成され、前記第１及び第２領域を電気的且つ空間的に分離する支柱構造体と、
   この支柱構造体に支持され、前記第１及び第２領域上を覆うように積層形成されている薄膜構造体と、
   前記第１領域にある前記薄膜構造体下部に形成される空間に配置される機械的可動部を備え、前記集積回路に電気的に接続されている素子と、
   を具備することを特徴とする半導体装置。
2. 前記素子と前記集積回路とを接続し、前記支柱構造体とは電気的に絶縁されて前記支柱構造体を貫通して延出される配線を含む配線層を有することを特徴とする請求項１に記載の半導体装置。
3. 前記半導体基板には、前記第１及び第２領域を分離する絶縁膜が形成されることを特徴とする請求項１に記載の半導体装置。
4. 前記支柱構造体は、少なくともＴｉ、Ｔａ、Ｃｏまたはこれらの窒化物からなる酸化バリア層を表面に有するＣｕから構成されることを特徴とする請求項１又は２に記載の半導体装置。
5. 前記集積回路を被覆する複数層から構成される層間絶縁層であって、この複数層の少なくとも一組以上の連続した２層は、Ｓｉを主成分としＯ、Ｎ、Ｃ、Ｈの少なくとも一つを含有する絶縁膜で形成される層間絶縁層と、
   前記支柱構造体とは分離して形成される前記素子及び前記集積回路の為の入出力配線を具備することを特徴とする請求項１、２、４いずれかに記載の半導体装置。
6. 前記薄膜構造体は、前記空間に通ずる開口部が所定位置に形成された第一の薄膜と、前記第一の薄膜上に形成され、この開口部を塞ぐ第二の薄膜とから構成され、
   前記空間には、減圧状態もしくは不活性ガスが封入されることを特徴とする請求項１乃至５いずれかに記載の半導体装置。
7. 前記開口部の幅は、前記第二の薄膜の膜厚の２倍以下であることを特徴とする請求項６に記載の半導体装置。
8. 前記素子は、前記空間内に二次元配列され、
   前記入出力配線は、前記素子間に配列され、前記素子の選択あるいは前記素子からの信号を読み出し、
   前記薄膜構造体の第一の薄膜は、前記入出力配線上に接続支持された支持部を備え、前記空間に通ずる前記開口部が前記支持部以外の領域に設けられることを特徴とする請求項１乃至５、６、７いずれかに記載の半導体装置。
9. 前記素子は、入射赤外線を吸収して熱に変換する赤外線吸収層と、
   前記赤外線吸収層で発生した熱による温度変化を電気信号に変換する熱電変換部と、
   前記赤外線吸収層と熱伝変換部とを前記空隙部内に支持し、前記熱伝変換部の入出力端に接続された支持配線とを有することを特徴とする請求項１乃至５、８いずれかに記載の半導体装置。
10. 前記薄膜構造体はシリコン、塩化銅、ゲルマニウム、セレン化鉛、硫化亜鉛、硫化カドミウムのうち少なくとも１つを含むことを特徴とする請求項９に記載の半導体装置。
11. 前記熱電変換部は、シリコンｐｎ接合ダイオードからなることを特徴とする請求項９に記載の半導体装置。
12. 半導体基板上の空間に形成されるべき機械的可動部を備える素子の為の素子配線、前記素子からの信号を処理する為の集積回路及び前記素子と前記集積回路とを接続する為の接続配線を形成し、
    前記素子、前記集積回路、前記接続配線上に吸湿性の低い層間膜を形成し、
    前記層間膜上に犠牲膜を堆積し、
    前記素子配線及び前記集積回路の夫々に接続するように前記犠牲膜に配線層並びにコンタクトを形成するとともに前記素子を形成し、前記素子が形成される素子領域と前記集積回路が形成される集積回路領域との境界に壁状の支柱配線を形成し、
    パッシベーション膜を堆積し、
    前記素子領域上部の前記パッシベーション膜に第１の開口部を形成し、
    前記第１の開口部から前記犠牲膜を除去してその内に第１の空間を形成して前記素子の前記可動部を前記空間内に配置し、
    薄膜を堆積し、その横方向膜成長により前記開口部を密閉することを特徴とする半導体装置の製造方法。
13. 前記犠牲膜は、炭素を主骨格とする絶縁膜、もしくは膜中に空孔を有する絶縁膜であり、その誘電率が３．３未満であることを特徴とする請求項１２に記載の半導体装置。
14. 前記素子領域上部の前記パッシベーション膜に第２の開口部を形成し、
    前記第２の開口部から前記犠牲膜を除去してその内に第２の空間を形成して前記集積回路に接続される配線を前記第２の空間内に配置することを特徴とする請求項１２又は１３に記載の半導体装置。

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