JP2011528863A - トレンチ分離を備えたフィン型半導体デバイスを形成する方法 - Google Patents

Abstract

【解決手段】
フィンＦＥＴデバイス構造のような半導体デバイス構造（３００）を製造する方法が提供される。方法は、バルク半導体材質（３０２）、バルク半導体材質（３０２）から形成される第１の伝導性フィン構造（３０６）、及びバルク半導体材質（３０２）から形成される第２の伝導性フィン構造（３０８）を備えている基板を提供することとによって開始する。第１の伝導性フィン構造（３０６）と第２の伝導性フィン構造（３０８）はギャップ（３２２）によって分離される。次いでギャップ（３２２）内であって且つ第１の伝導性フィン構造（３０６）及び第２の伝導性フィン構造（３０８）に隣接してスペーサ（３３２，３３４）が形成される。その後、エッチングステップが、スペーサ（３３２，３３４）をエッチングマスクとして用いてバルク半導体材質（３０２）をエッチングしてバルク半導体材質（３０２）内に分離トレンチ（３３６）を形成する。スペーサ（３３２，３３４）を覆い、第１の伝導性フィン構造（３０６）を覆い、且つ第２の伝導性フィン構造（３０８）を覆うように分離トレンチ（３３６）内に誘電体材質（３４０）が形成される。その後、分離トレンチ（３３６）内の誘電体材質（３４０）を保ちながら誘電体材質（３４０）の少なくとも一部分及びスペーサ（３３２，３３４）の少なくとも一部分がエッチングされて、第１の伝導性フィン構造の上部（３４２）及び第２の伝導性フィン構造（３０８）の上部（３４２）が露出させられる。これらのステップの後に、デバイスの製造は標準的な方法において完了する。
【選択図】図１２

Description

ここに開示される本主題の実施形態は、概して半導体デバイス及び関連する製造プロセスに関する。更に特定的には、本主題の実施形態は、トレンチ分離を有する半導体デバイス、例えばフィンＦＥＴ(FinFET)デバイスを形成する方法に関する。

金属酸化物半導体電界効果トランジスタ(MOSFETs)のようなトランジスタは、大多数の半導体デバイスの中核となる基本的構成要素である。高性能プロセッサデバイスのような幾つかの半導体デバイスは、何百万のトランジスタを含み得る。このようなデバイスに対して、トランジスタ寸法を減少させること、及びこれによりトランジスタ密度を増大させることは、半導体製造産業において従来から最優先事項であった。

フィンＦＥＴは極めて微細なプロセスを用いて製造され得るトランジスタの一種である。図１は半導体ウエハ基板１０２上に形成されたフィンＦＥＴ１００の単純化された斜視図である。フィンＦＥＴの名前は１つ以上の伝導性フィンを使用していることに由来する（フィンＦＥＴ１００は唯一のフィン１０４を有している）。図１に示されるように、フィン１０４はフィンＦＥＴ１００のソース領域１０６及びドレイン領域１０８の間に延在している。フィンＦＥＴ１００はフィン１０４の周りを包み込むゲート構造１１０を含む。ゲート構造１１０に包み込まれたフィン１０４の寸法がフィンＦＥＴ１００の実効チャネルを決定する。図２は他のフィンＦＥＴ２００の単純化された斜視図であり、この特定のバージョンは、ソース領域２０４及びドレイン領域２０６の間に延在する３つのフィン２０２を含む。フィンＦＥＴ１００におけるのと同様、３つのフィン２０２にわたって１つのゲート構造２０８が形成されている。このように多重化されたフィンが採用される場合には、均一なフィン厚み及び均一なフィンピッチ（フィン厚みに加えて隣り合う２つのフィンの間の距離）を維持することが極めて重要であり得る。

フィンＦＥＴは歴史的にシリコン・オン・インシュレータ（ＳＯＩ）を用いて形成されてきた。ＳＯＩ基板を用いることで、伝導性フィンがシリコン材質から形成される一方、絶縁体層が、隣り合うフィンＦＥＴデバイスの間の分離(isolation)を提供する。バルクシリコン基板はＳＯＩ基板よりも低廉であり、従って適切な分離手法が利用される場合には、フィンＦＥＴはバルクシリコンを用いて製造され得る。バルクシリコン基板から形成されるフィンＦＥＴのための１つの公知の分離手法は、ｎチャネル及びｐチャネルのトランジスタデバイスの間にトレンチ(trenches)を生成するために、多重化されたフォトリソグラフィ及びエッチングのステップを必要とする。そのような多重化されたフォトグラフィ及びエッチングのステップのコスト及び複雑性は、ＳＯＩよりもむしろバルクシリコン基板を用いることの利益を目立たないものにし得る。

ここで説明されるフィンＦＥＴ製造技術は、バルク半導体基板と共に利用することができ、また種々のプロセス技術と併せて用いることができる。その製造技術は、追加的なフォトリソグラフィ及びエッチングのステップを必要とすることなしに、隣接するフィンＦＥＴデバイスの間に分離トレンチを生成する。結果として得られる分離トレンチは、隣接するフィンＦＥＴデバイス（例えば隣接するＰＭＯＳ及びＮＭＯＳトランジスタデバイス）の縁に対して自己位置合わせされる(self-aligned)。

上述の及び他の側面は、フィン型(finned)半導体デバイスのためのトレンチ分離方法の実施形態によって実施され得る。方法は、バルク半導体基板から第１の伝導性フィンセット及び第２の伝導性フィンセットを形成することを含み、第１の伝導性フィンセット及び第２の伝導性フィンセットはギャップによって隔てられている。方法は次いで、第１の伝導性フィンセット、第２の伝導性フィンセット、及びバルク半導体基板を覆うように酸化物材質を堆積させる。酸化物材質はギャップに対応する凹部を形成し、凹部は酸化物材質の対向する側壁によって画定される。対向する側壁に対して自己位置合わせされるトレンチを形成するために、凹部はバルク半導体基板内にまで深くされ、そしてトレンチは誘電体材質で埋められる。

また、半導体デバイス構造を製造する方法が提供される。方法は、バルク半導体材質、バルク半導体材質から形成される第１の伝導性フィン構造、及びバルク半導体材質から形成される第２の伝導性フィン構造を備えている基板を提供することとを含み、第１の伝導性フィン構造及び第２の伝導性フィン構造はギャップによって隔てられている。方法はギャップ内であって且つ第１の伝導性フィン構造及び第２の伝導性フィン構造に隣接してスペーサを形成し、次いでスペーサをエッチングマスクとして用いてバルク半導体材質をエッチングしてバルク半導体材質内に分離トレンチを形成する。スペーサを覆い、第１の伝導性フィン構造を覆い、且つ第２の伝導性フィン構造を覆うように分離トレンチ内に誘電体材質が置かれ、次いで分離トレンチ内の誘電体材質を保ちながら誘電体材質がスペーサと共にエッチングされて、第１の伝導性フィン構造の上部及び第２の伝導性フィン構造の上部が露出させされる。この方法の代替的な実施形態は、第１の伝導性フィン構造及び第２の伝導性フィン構造を覆うように分離トレンチ内に誘電体材質を形成する前に、スペーサを除去する。

この概要は、詳細な説明において後で更に説明される単純化された形態での概念の抽出を紹介するために提供されている。この概要は、特許請求の範囲の主題における鍵となる特徴又は本質的な特徴を特定することを意図されていないし、また特許請求の範囲の主題の範囲を決定するのに役立つように用いられることも意図されていない。

本主題の更に完全な理解は、詳細な説明及び特許請求の範囲を以下の図面と併せて考慮して参照することによってもたらされるであろう。全図を通して同様の参照番号は類似の要素を示す。

図１は従来のフィンＦＥＴの単純化された斜視図である。

図２は複数のフィンを有する従来のフィンＦＥＴの単純化された斜視図である。

図３は半導体デバイス構造及び関連する製造方法の実施形態を示す断面図（その１）である。 図４は半導体デバイス構造及び関連する製造方法の実施形態を示す断面図（その２）である。 図５は半導体デバイス構造及び関連する製造方法の実施形態を示す断面図（その３）である。 図６は半導体デバイス構造及び関連する製造方法の実施形態を示す断面図（その４）である。 図７は半導体デバイス構造及び関連する製造方法の実施形態を示す断面図（その５）である。 図８は半導体デバイス構造及び関連する製造方法の実施形態を示す断面図（その６）である。 図９は半導体デバイス構造及び関連する製造方法の実施形態を示す断面図（その７）である。 図１０は半導体デバイス構造及び関連する製造方法の実施形態を示す断面図（その８）である。

図１１は半導体デバイス構造及び関連する製造方法のステップの代替的な実施形態を示す断面図（その１）である。 図１２は半導体デバイス構造及び関連する製造方法のステップの代替的な実施形態を示す断面図（その２）である。

以下の詳細な説明は本来的に単に例示的なものであり、本主題の実施形態又はそのような実施形態の応用及び使用を限定することは意図されていない。ここで用いられる「例示的」という語は、「例、実例、又は例証としての役目をする」ことを意味する。ここに例示的なものとして説明されるいかなる実装も、他の実装よりも望ましい又は有利であるものと解釈される必要はない。また、前述した技術分野、背景技術、簡単な概要又は以下の詳細な説明において示されるいかなる表現され又は暗示される理論によっても制約されることは意図されていない。

簡潔さのために、半導体デバイス製造に関連する標準的な技術はここでは詳細には説明されないことがある。また、ここで説明される種々の作業及びプロセスステップは、ここでは詳しく説明されない付加的なステップ又は機能性を有する更に包括的な手順又はプロセスに組み入れられてよい。特に、半導体トランジスタデバイスの製造における種々のステップは周知であり、そこで簡潔さを目的として、多くの標準的なステップは、周知のプロセス詳細を提供することなしに、ここでは簡潔に述べるにとどめ、あるいは全面的に省略されることになる。

ここに説明される技法及び技術は、ＮＭＯＳトランジスタデバイス、ＰＭＯＳトランジスタデバイス、及びＣＭＯＳトランジスタデバイスを含むＭＯＳトランジスタデバイスを製造するために利用することができる。「ＭＯＳデバイス」という用語は、金属ゲート電極及び酸化物ゲート絶縁体を有するデバイスを適切に参照するが、全体を通して当該用語は、半導体基板上のゲート絶縁体（酸化物であるか他の絶縁体であるかにかかわらず）上に位置する伝導性ゲート電極（金属であるか他の伝導性材質であるかにかかわらず）を含むいかなる半導体デバイスをも参照するものとして用いられることになる。

種々のフィンＦＥＴデバイス及び関連する製造プロセスが知られている。例えばアドバンスドマイクロデバイシズインク(Advanced Micro Devices, Inc.)に両方ともが譲渡されている米国特許第６，８７２，６４７号及び第６，９２１，９６３号は、フィンＦＥＴ及びフィンＦＥＴの製造のプロセスに関係している（これら２つの特許に関連する内容は参照のためここに組み込まれる）。これら２つの特許に記載されている従来の製造技術によると、フィンＦＥＴデバイスにおける伝導性フィンは、フォトリソグラフィ、エッチング、及び他の標準的な製造ステップを用いて形成される。フィンＦＥＴ性能はフィンの厚み及びピッチに依存し、従って厚み及びピッチは均一であるべきであると共に製造の間に厳密に制御されるべきである。この点において、最新の半導体製造技術（例えば３２ｎｍ及びそれより微細な技術）を用いるフィンＦＥＴの製造は、フィンの寸法の制御の重要性に起因して挑戦的であり得る。

ここに説明される技法及び技術は、バルク半導体基板上に形成される隣り合うフィンＦＥＴデバイスの間の分離領域を形成するために利用することができる。図３〜１０は半導体デバイス構造３００及びその例示的な製造方法の実施形態を示す断面図である。この製造プロセスは、フィンＦＥＴのようなフィン型半導体デバイスと共に使用するのに適したトレンチ分離方法の１つの実施を代表する。図３はその製造プロセスの中間段階、即ち適切な基板を提供し、基板上に伝導性フィンを形成し、そして伝導性フィン上に窒化物キャップを形成した後における半導体デバイス構造３００を示している。この特定の実施形態のために、半導体デバイス構造３００はバルクシリコン基板３０２のようなバルク半導体基板を利用する。ここで用いられる「シリコン基板」の用語は、半導体産業において典型的に使用される一般的に単結晶であって且つ比較的に純度の高いシリコン材質を包含する。バルクシリコン基板３０２は当初はＮ型又はＰ型のいずれかであってよいが、典型的にはＰ型であり、バルクシリコン基板３０２は次いで適切な方法でドープされてアクティブ領域を形成する。ここで、伝導性フィンはバルクシリコン基板３０２から標準的な方法において形成される。

また、図３はバルクシリコン基板３０２からの複数の伝導性フィン３０４，３０６，３０８及び３１０の形成の後であって且つフィンの先端上へのシリコン窒化物キャップ３１２の形成の後の状態における半導体デバイス構造３００を示している。伝導性フィンとそれを覆う窒化物フィンの組み合わせは、ここでは「伝導性フィン構造」と称されることがある。フィン及びキャップは周知の技術及びプロセスステップ（例えばフォトリソグラフィ及びパターニング、側壁イメージ転写、エッチング、材質成長、材質堆積、表面平坦化、等に関連する技術及びステップ）を用いて形成される。伝導性フィン３０４及び３０６は共に第１の伝導性フィンセット３１４を形成し、そして伝導性フィン３０８及び３１０が第２の伝導性フィンセット３１６を形成する。半導体デバイス構造３００は１セットあたり２つのフィンを含むが、代替的な実施形態はそのように構成される必要はない。実際、伝導性フィンセットは１を含む任意の数のフィンを含むことができる。更に、第１の伝導性フィンセット３１４におけるフィンの数は第２の伝導性フィンセット３１６におけるフィンの数と等しい必要はない（移動度に起因して、通常はｐ型デバイスフィンの方がｎ型デバイスフィンよりも多い）。半導体デバイス構造３００の製造が完了した後、第１のセット３１４は第１のデバイス（例えばＮＭＯＳトランジスタデバイス）のために利用されることとなり、また第２のセット３１６は第２のデバイス（例えばＰＭＯＳトランジスタデバイス）のために利用されることとなり、これら２つのデバイスは互いに分離されている。

各セット内の伝導性フィンは、それらが均一なピッチ及び均一なフィン厚みを有するように形成される。実際上は、フィンのピッチ及び厚みは典型的には伝導性フィンセット３１４及び３１６の両方に対して同一であるはずである。図３において、矢印３１８は伝導性フィン３０４のフィン厚みを表し、そして矢印３２０は直近の隣接した２つのフィン３０８及び３１０の間のピッチを表す。幾つかの実施形態では、フィン厚みは約１０〜６０ｎｍ（望ましくは約１０〜２０ｎｍ）の範囲にあってよく、またフィンピッチは約３０〜３００ｎｍ（望ましくは約４０〜５０ｎｍ）の範囲にあってよい。特定の実施形態に対して、伝導性フィンは約４０〜７０ｎｍ高さであり、またシリコン窒化物キャップ３１２は約２０〜４０ｎｍ高さである。これらの例示的な寸法は使い勝手が良好で且つ現実的な骨組みの参考を確立するために提供されており、従って半導体デバイス構造３００の実用的な実施形態の現実の寸法は変化し得ることが理解されるべきである。

第１の伝導性フィンセット３１４と第２の伝導性フィンセット３１６はギャップ３２２によって隔てられており、ギャップ３２２は一般的には伝導性フィン３０６と伝導性フィン３０８の間に画定される。尚、ギャップ３２２は、半導体デバイス構造３００に対して指定されたフィンピッチ３２０よりも大きな距離によって第１の伝導性フィンセット３１４を第２の伝導性フィンセット３１６から隔てている。ギャップ３２２は、指定されたフィンピッチ３２０に従って形成される少なくとも１つの伝導性フィンによって占められたであろう空間を表すことができる。例えば半導体デバイス構造３００は、ギャップ３２２が唯一の伝導性フィンを収容したであろう実施形態を代表する。他の実施形態は、２つ以上の「欠落した(missing)」伝導性フィンに対応したであろう、より広いギャップを利用していてよい。

図３に示されるプロセスにおけるステップの後に他の製造ステップ又はサブプロセスが実行されてよいが、この例は続いて絶縁体材質、例えば酸化物（望ましくはシリコン酸化物）が第１の伝導性フィンセット３１４を覆い、第２の伝導性フィンセット３１６を覆い、且つバルクシリコン基板３０２を覆うようにこれを堆積させる（図４）。即ち、酸化物材質３２４が、半導体デバイス構造３００の露出させられた表面を覆うように全面的な方法(a blanket manner)で堆積させられる。図４に示されるように、堆積の後、酸化物材質３２４は、各伝導性フィンセット内の隣接するフィンの間を埋めると共に、ギャップ３２２によって画定される空間の内側を覆う。この堆積ステップが適切に制御されていれば、酸化物材質３２４はギャップ３２２を完全には埋めず、また酸化物材質３２４は通常はギャップ３２２の全体の輪郭に追従することになる。図示された実施形態に対しては、酸化物材質３２４は約２５〜３０ｎｍの厚みまで堆積させられる。

酸化物材質３２４の堆積は、ギャップ３２２の位置及び輪郭に概して対応する凹部３２６の形成をもたらす。この凹部３２６は酸化物材質３２４の特定の特性によって画定される。特に、凹部３２６は、酸化物材質３２４の対向する側壁３２８によって及び酸化物材質３２４の最下の露出させられた表面３３０によって境界付けられる。

酸化物材質３２４の形成の後に他の製造ステップ又はサブプロセスが実行されてよいが、この例はエッチングステップに進み、エッチングステップでは望ましくは異方性エッチング（即ち方向性エッチング）が採用される。図５は酸化物材質３２４を異方的にエッチングして凹部３２６をバルクシリコン基板３０２まで拡張した結果を示している。つまり、この時点で凹部３２６はバルクシリコン基板３０２で終端している。このステップで用いられるエッチャント薬品は、酸化物材質３２４を選択的にエッチングする一方で、シリコン窒化物キャップ３１２及びバルクシリコン基板３０２を実質的に損なうことなく残す。このエッチングステップの異方的性質はギャップ３２２内にスペーサ３３２及び３３４を形成する。スペーサ３３２は伝導性フィン３０６に隣接し、またスペーサ３３４は伝導性フィン３０８に隣接する。これらのスペーサ３３２及び３３４はしばしば側壁スペーサと称される。実際、スペーサ３３２及び３３４は、最初に堆積させられた酸化物材質３２４の対向する側壁３２８に概して位置合わせされて(aligned with)おり且つ対応している。

スペーサ３３２及び３３４の形成の後に他の製造ステップ又はサブプロセスが実行されてよいが、この例は他のエッチングステップに進む（図６）。このステップで用いられるエッチャント薬品は、シリコンを選択的にエッチングする一方で、酸化物材質３２４及びシリコン窒化物キャップ３１２を実質的に損なうことなく残す。このエッチングステップは望ましくは、酸化物材質３２４をエッチングマスクとして用いる異方性エッチング技術を利用して、バルクシリコン基板３０２をエッチングする。より具体的には、スペーサ３３２及び３３４がハードエッチングマスクとして機能して、バルクシリコン基板３０２内に分離トレンチ３３６が形成される。尚、このエッチングステップは凹部３２６をバルクシリコン基板３０２内にまで深くすることで分離トレンチ３３６を形成し、分離トレンチ３３６は対向する側壁３２８によって自己位置合わせさせられる（従ってスペーサ３３２及び３３４によって自己位置合わせさせられる）。特定の実施形態においては、分離トレンチ３３６は約０．１５〜０．５０μｍの範囲の深さまで（約０．１５μｍの望ましい深さで）エッチングされる。

図７は随意的な再酸化ステップの完了後の半導体デバイス構造３００の状態を示している。この随意的なステップは、典型的にはエッチングの間に幾分の損傷を被っているシリコン材質界面を修復するために実行することができる。標準的な再酸化技術によると、半導体デバイス構造３００は高温に維持されつつ酸素にさらされることとなり、その結果として分離トレンチ３３６内に露出させられたシリコン材質の酸化がもたらされる。図７は図示の容易化のための誇張された尺度を用いて、この結果として得られた酸化物層３３８を示している。尚、この実施形態では酸化物材質３２４は十分な酸素障壁としては機能しないので、再酸化ステップは伝導性フィンをも酸化させる。従って、この随意的な再酸化ステップが製造プロセスに含まれている場合には、酸化物層３３８の形成に起因してフィンが狭くなることに適応するように、最初のフィン幅及びフィンピッチは制御される必要があろう。

簡潔さ及び単純さを目的として、以下の説明は随意的な再酸化ステップが実行されないことを前提としている。従って、分離トレンチ３３６の形成の後に他の製造ステップ又はサブプロセスが実行されてよいが、この例では、続いてスペーサ３３２及び３３４を含む酸化物材質３２４が半導体デバイス構造３００から除去される。図８は酸化物材質３２４の除去の後の半導体デバイス構造３００の状態を示している。実際には酸化物材質３２４は適切なエッチングステップの間に除去され、適切なエッチングステップは望ましくは例えば希釈されたＨＦ薬品を用いる等方性ウエットエッチング技術を採用する。このウエット酸化物エッチングは、酸化物材質３２４を選択的にエッチングする一方で、シリコン窒化物キャップ３１２及びバルクシリコン基板３０２を損なうことなく残す。図８に示されるように、このエッチングステップは伝導性フィン３０４，３０６，３０８及び３１０をシリコン窒化物キャップ３１２と共に露出させる。酸化物材質３２４の除去は、均一性（デバイス間及びウエハ間）及び後述する後続のプロセスステップの可制御性を改善する上で望ましい。

スペーサ３３２及び３３４の除去の後に他の製造ステップ又はサブプロセスが実行されてよいが、この例では続いて分離トレンチ３３６が適切な誘電体材質で充填される（図９）。実際上は、例えば化学的気相堆積のような適切な堆積技術を用いて、伝導性フィン３０４，３０６，３０８及び３１０を覆い、シリコン窒化物キャップ３１２を覆い、そしてバルクシリコン基板３０２を覆うように、誘電体材質３４０を分離トレンチ３３６内に形成することができる。特定の実施形態においては、テトラエチルオルソシリケート（ＴＥＯＳ）をシリコン源として用いて二酸化シリコンが堆積させられる（通例ＴＥＯＳ酸化物と称される）。

図９は誘電体材質３４０の堆積の後であって且つ誘電体材質３４０が研磨され又は平坦化された後の半導体デバイス構造３００の状態を示している。例えば化学的機械的研磨を行って、ＴＥＯＳ酸化物を伝導性フィン構造の高さまで研磨することができる。この点において、図９は、結果として得られるＴＥＯＳ酸化物の高さがシリコン窒化物キャップ３１２の高さに対応するように研磨を制御するのに、シリコン窒化物キャップ３１２がどのように用いられ得るかを示している。

図９に示される誘電体材質３４０の形成の後に他の製造ステップ又はサブプロセスが実行されてよいが、この例では続いて誘電体材質３４０の高さが減少させられる。図１０は誘電体材質３４０の少なくとも一部が除去された後の半導体デバイス構造３００の状態を示している。望ましい実施形態では、誘電体材質３４０は、ＴＥＯＳ酸化物を選択的にエッチングする一方で伝導性フィン、キャップ３１２、及びバルクシリコン基板３０２は実質的に損なうことなく残す時間制限終点式のエッチング(timed endpoint etch)の間に除去される。その際、ＴＥＯＳ酸化物材質の所望の残留高さを達成し且つ誘電体材質の層３４０が均一に凹まされるように、エッチングステップの継続時間が制御される。

図１０を参照すると、誘電体材質３４０のエッチングは各伝導性フィン構造の上部３４２を露出させる。つまり、シリコン窒化物キャップ３１２及び、伝導性フィンの長手方向上部が、誘電体材質３４０のエッチングにより伝導性フィンに関連する残留高さまで露出させられる。尚、分離トレンチ３３６内にある誘電体材質３４０は保たれる。これにより、２つの隣接するデバイス構造が互いに電気的に分離される。また、誘電体材質３４０の層３４４は伝導性フィンの基部で維持される。この層３４４は後続のプロセスステップの間に利用される。例えば誘電体材質３４０の層３４４は、下層のバルクシリコン基板３０２へのイオン注入を可能にするために用いることができる。

その後、第１のデバイス構造（この例では伝導性フィン３０４及び３０６を含む）の製造を完了させると共に第２のデバイス構造（この例では伝導性フィン３０８及び３１０を含む）の製造を完了させるために、任意の数の既知のプロセスステップを実行することができる。実際的には、第１のデバイス構造はＮＭＯＳトランジスタデバイス構造であってよく、また第２のデバイス構造はＰＭＯＳトランジスタデバイス構造であってよく、分離トレンチ３３６内の誘電体材質３４０はＮＭＯＳ及びＰＭＯＳトランジスタデバイス構造を分離するように機能する。

図６に示される半導体デバイス構造３００の状態を再び参照すると、代替的な製造プロセスが上述したのとは異なる方法で進行してよい。この点において、図１１及び１２は、半導体デバイス構造４００及び関連する製造方法のステップの代替的な実施形態を示す断面図である。図１１を参照すると、この代替的な実施形態は酸化物材質３２４、即ちスペーサ３３２及び３３４を除去しない。その代わりに、酸化物材質３２４（スペーサ３３２及び３３４を含む）を覆い且つ伝導性フィン構造（伝導性フィン３０４，３０６，３０８及び３１０並びに対応するシリコン窒化物キャップ３１２を含む）を覆うように、誘電体材質４０２が分離トレンチ３３６内に形成される。実際上は、誘電体材質４０２は例えばシリコンを酸化雰囲気中で加熱することによって成長させた酸化物（即ち堆積させた酸化物であるよりもむしろ熱的に成長させた酸化物）であってよい。

図１１は誘電体材質４０２の堆積の後であって且つ誘電体材質４０２が研磨又は平坦化された後の半導体デバイス構造４００の状態を示している。例えば化学的機械的研磨を行って、誘電体材質４０２を伝導性フィン構造の高さまで研磨することができる。この点において、図１１は酸化物材質３２４の上面くぼみ内の多少の誘電体材質４０２を示している。尚、結果として得られる誘電体材質４０２の高さがシリコン窒化物キャップ３１２の高さに対応するように研磨を制御するため、シリコン窒化物キャップ３１２を用いることができる。

図１１に示される誘電体材質４０２の形成の後に他の製造ステップ又はサブプロセスが実行されてよいが、この例では続いて誘電体材質４０２の少なくとも一部分及び酸化物材質３２４の少なくとも一部分（スペーサ３３２及び３３４を含む）がエッチングされる。図１２はこのエッチングステップの完了の後の半導体デバイス構造４００の状態を示している。実際上は、製造プロセスは、時間制限終点式エッチング技術を採用し、また誘電体材質４０２及び酸化物材質３２４を選択的にエッチングする一方で伝導性フィン、シリコン窒化物キャップ３１２、及びバルクシリコン基板３０２は実質的に損なうことなく残す適切なエッチャント薬品を採用している。

図１２を参照すると、誘電体材質４０２及び酸化物材質３２４のエッチングは、図１０を参照して上述したように、各伝導性フィン構造の上部４０４を露出させる。尚、分離トレンチ３３６内にある誘電体材質４０２は保たれ、また酸化物材質３２４の層４０６は、他の実施形態に対して上述したように、伝導性フィンの基部で維持される。図１２に示される半導体デバイス構造４００の状態は図１０に示される半導体デバイス構造３００の状態と類似し且つ機能的には等価であることが理解されるべきである。

その後、半導体デバイス構造４００内のデバイス構造の製造を完了させるために、任意の数の既知のプロセスステップを実行することができる。繰り返すと、伝導性フィン３０４及び３０６はＮＭＯＳトランジスタデバイス構造の一部を形成していてよく、伝導性フィン３０８及び３１０はＰＭＯＳトランジスタデバイス構造の一部を形成していてよく、また分離トレンチ３３６内に位置する誘電体材質４０２はＮＭＯＳ及びＰＭＯＳトランジスタデバイス構造を相互に分離するように機能する。

上述した詳細な説明においては少なくとも１つの例示的な実施形態が提示されたが、多くの変形が存在することが理解されるべきである。また、ここで説明されている１つ以上の例示的な実施形態は、特許請求の範囲の主題の範囲、適用可能性、又は構成を限定することは決して意図されていないことも理解されるべきである。むしろ、前述した詳細な説明は、説明された１つ以上の実施形態を実施又は実装するための有用な指針を当業者に提供するであろう。特許請求の範囲によって画定される範囲であってこの特許出願の出願の時点で知られている均等なもの及び予測可能な均等なものを含む範囲から逸脱することなしに、要素の機能及び配置において種々の変更がなされ得ることが理解されるべきである。

Claims (20)

1. フィン型半導体デバイスのためのトレンチ分離方法であって、
   ギャップ（３２２）によって隔てられている第１の伝導性フィンセット（３１４）及び第２の伝導性フィンセット（３１６）をバルク半導体基板（３０２）から形成することと、
   前記第１の伝導性フィンセット（３１４）、前記第２の伝導性フィンセット（３１６）、及び前記バルク半導体基板（３０２）を覆う酸化物材質（３２４）であって、前記酸化物材質（３２４）の対向する側壁（３２８）によって画定される凹部（３２６）を前記ギャップ（３２２）に対応して形成する酸化物材質（３２４）を堆積させることと、
   前記対向する側壁（３２８）に対して自己位置合わせされるトレンチ（３３６）を形成するために前記凹部（３２６）を前記バルク半導体基板（３０２）内にまで深くすることと、
   前記トレンチ（３３６）を誘電体材質（３４０）で埋めることとを備えた方法。
2. 請求項１の方法であって、前記第１の伝導性フィンセット（３１４）及び前記第２の伝導性フィンセット（３１６）を形成するステップは、前記第１の伝導性フィンセット（３１４）における複数の伝導性フィン（３０４，３０６）及び前記第２の伝導性フィンセット（３１６）における複数の伝導性フィン（３０８，３１０）を形成する方法。
3. 請求項２の方法であって、前記第１の伝導性フィンセット（３１４）及び前記第２の伝導性フィンセット（３１６）を形成するステップは、指定されたフィンピッチ（３２０）に従って且つ前記ギャップ（３２２）が前記指定されたフィンピッチ（３２０）よりも大きな距離により前記第１の伝導性フィンセット（３１４）を前記第２の伝導性フィンセット（３１６）から隔てるように、前記第１の伝導性フィンセット（３１４）における前記複数の伝導性フィン（３０４，３０６）及び前記第２の伝導性フィンセット（３１６）における前記複数の伝導性フィン（３０８，３１０）を形成する方法。
4. 請求項１の方法であって、前記凹部（３２６）を深くすることは、
   前記酸化物材質（３２４）をエッチングして前記凹部（３２６）を前記バルク半導体基板（３０２）まで拡張することと、
   その後に前記酸化物材質（３２４）をエッチングマスクとして用いて前記バルク半導体基板（３０２）をエッチングすることとを備えている方法。
5. 請求項１の方法であって、前記トレンチ（３３６）を埋めることは、前記バルク半導体基板（３０２）を覆い、前記第１の伝導性フィンセット（３１４）を覆い、且つ前記第２の伝導性フィンセット（３１６）を覆うように前記トレンチ（３３６）内に酸化物（３４０）を堆積させることを備えている方法。
6. 請求項５の方法であって、前記酸化物（３４０）を前記第１の伝導性フィンセット（３１４）及び前記第２の伝導性フィンセット（３１６）の高さまで研磨することを更に備えた方法。
7. 請求項６の方法であって、前記第１の伝導性フィンセット（３１４）の一部のみを露出させ且つ前記第２の伝導性フィンセット（３１６）の一部のみを露出させるために前記酸化物（３４０）をエッチングすることを更に備えた方法。
8. 半導体デバイス構造（３００）を製造する方法であって、
   バルク半導体材質（３０２）、前記バルク半導体材質（３０２）から形成される第１の伝導性フィン構造（３０６）、及び前記第１の伝導性フィン構造（３０６）からギャップ（３２２）によって隔てられ前記バルク半導体材質（３０２）から形成される第２の伝導性フィン構造（３０８）を備えている基板を提供することと、
   前記ギャップ（３２２）内であって且つ前記第１の伝導性フィン構造（３０６）及び前記第２の伝導性フィン構造（３０８）に隣接してスペーサ（３３２，３３４）を形成することと、
   前記スペーサ（３３２，３３４）をエッチングマスクとして用いて前記バルク半導体材質（３０２）をエッチングして前記バルク半導体材質（３０２）内に分離トレンチ（３３６）を形成することと、
   前記スペーサ（３３２，３３４）を覆い、前記第１の伝導性フィン構造（３０６）を覆い、且つ前記第２の伝導性フィン構造（３０８）を覆うように前記分離トレンチ（３３６）内に誘電体材質（３４０）を形成することと、
   前記分離トレンチ（３３６）内の前記誘電体材質（３４０）を保ちながら前記誘電体材質（３４０）の少なくとも一部分及び前記スペーサ（３３２，３３４）の少なくとも一部分をエッチングして前記第１の伝導性フィン構造の上部（３４２）及び前記第２の伝導性フィン構造（３０８）の上部（３４２）を露出させることとを備えた方法。
9. 請求項８の方法であって、前記スペーサ（３３２，３３４）を形成することは、
   記第１の伝導性フィン構造（３０６）、前記第２の伝導性フィン構造（３０８）、及び前記バルク半導体材質（３０２）を覆う酸化物材質（３２４）であって、前記ギャップ（３２２）に対応する凹部（３２６）を形成する酸化物材質（３２４）を堆積させることと、
   前記凹部（３２６）が前記バルク半導体材質（３０２）まで拡張するように前記酸化物材質（３２４）を異方性エッチングすることとを備えている方法。
10. 請求項８の方法であって、前記バルク半導体材質（３０２）をエッチングすることは、前記分離トレンチ（３３６）をそれが前記スペーサ（３３２，３３４）に対して自己位置合わせされるように形成する方法。
11. 請求項８の方法であって、前記誘電体材質（３４０）の少なくとも一部分及び前記スペーサ（３３２，３３４）の少なくとも一部分をエッチングする前に、前記誘電体材質（３４０）を前記第１の伝導性フィン構造（３０６）及び前記第２の伝導性フィン構造（３０８）の高さまで研磨することを更に備えた方法。
12. 請求項１１の方法であって、前記誘電体材質（３４０）の少なくとも一部分及び前記スペーサ（３３２，３３４）の少なくとも一部分をエッチングするステップは終点式エッチング技術を用いる方法。
13. 請求項８の方法であって、
    前記第１の伝導性フィン構造（３０６）を含む第１のデバイス構造の製造を完了することと、
    前記第２の伝導性フィン構造（３０８）を含む第２のデバイス構造の製造を完了することとを更に備え、
    前記分離トレンチ（３３６）内の前記誘電体材質（３４０）は前記第１のデバイス構造を前記第２のデバイス構造から電気的に分離する方法。
14. 半導体デバイス構造（３００）を製造する方法であって、
    バルク半導体材質（３０２）、前記バルク半導体材質（３０２）から形成される第１の伝導性フィン構造（３０６）、及び前記第１の伝導性フィン構造（３０６）からギャップ（３２２）によって隔てられ前記バルク半導体材質（３０２）から形成される第２の伝導性フィン構造（３０８）を備えている基板を提供することと、
    前記ギャップ（３２２）内であって且つ前記第１の伝導性フィン構造（３０６）及び前記第２の伝導性フィン構造（３０８）に隣接してスペーサ（３３２，３３４）を形成することと、
    前記スペーサ（３３２，３３４）をエッチングマスクとして用いて前記バルク半導体材質（３０２）をエッチングして前記バルク半導体材質（３０２）内に分離トレンチ（３３６）を形成することと、
    前記スペーサ（３３２，３３４）を除去することと、
    前記第１の伝導性フィン構造（３０６）を覆い且つ前記第２の伝導性フィン構造（３０８）を覆うように前記分離トレンチ（３３６）内に誘電体材質（３４０）を形成することと、
    前記分離トレンチ（３３６）内の前記誘電体材質（３４０）を保ちながら前記誘電体材質（３４０）の少なくとも一部分をエッチングして前記第１の伝導性フィン構造（３０６）の上部（３４２）及び前記第２の伝導性フィン構造（３０８）の上部（３４２）を露出させることとを備えた方法。
15. 請求項１４の方法であって、前記スペーサ（３３２，３３４）を形成することは、
    記第１の伝導性フィン構造（３０６）、前記第２の伝導性フィン構造（３０８）、及び前記バルク半導体材質（３０２）を覆う酸化物材質（３２４）であって、前記ギャップ（３２２）に対応する凹部（３２６）を形成する酸化物材質（３２４）を堆積させることと、
    前記凹部（３２６）が前記バルク半導体材質（３０２）まで拡張するように前記酸化物材質（３２４）を異方性エッチングすることとを備えている方法。
16. 請求項１４の方法であって、前記バルク半導体材質（３０２）をエッチングすることは、前記分離トレンチ（３３６）をそれが前記スペーサ（３３２，３３４）に対して自己位置合わせされるように形成する方法。
17. 請求項１４の方法であって、前記誘電体材質（３４０）の少なくとも一部分をエッチングする前に、前記誘電体材質（３４０）を前記第１の伝導性フィン構造（３０６）及び前記第２の伝導性フィン構造（３０８）の高さまで研磨することを更に備えた方法。
18. 請求項１７の方法であって、前記誘電体材質（３４０）の少なくとも一部分をエッチングするステップは終点式エッチング技術を用いる方法。
19. 請求項１４の方法であって、
    前記第１の伝導性フィン構造（３０６）を含むＮＭＯＳトランジスタデバイス構造の製造を完了することと、
    前記第２の伝導性フィン構造（３０８）を含むＰＭＯＳトランジスタデバイス構造の製造を完了することとを更に備え、
    前記分離トレンチ（３３６）内の前記誘電体材質（３４０）は前記ＮＭＯＳトランジスタデバイス構造を前記ＰＭＯＳトランジスタデバイス構造から電気的に分離する方法。
20. 請求項１４の方法であって、
    前記スペーサ（３３２，３３４）を除去することは、前記スペーサ（３３２，３３４）を選択的にエッチングすることを備えている方法。

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