JP2011139081A - 不揮発性メモリセル、これを有するメモリアレイ、並びに、セル及びアレイの操作方法 - Google Patents

Abstract

【課題】自己収束消去動作を容易にすると共に保持状態の期間におけるメモリデバイスの電荷蓄積層内での電荷保持能力を保持してもいるトンネル誘電体構造を有する不揮発性メモリデバイスの提供。
【解決手段】半導体基板１０１であって、該基板の表面より下に配置され且つチャネル領域１０６によって分離されたソース領域１０２及びドレイン領域１０４を備えた半導体基板と、前記チャネル領域より上に配置されたトンネル誘電体構造１０２であって、低いホールトンネリング障壁高さを有する少なくとも１つの層を備えたトンネル誘電体構造と、前記トンネル誘電体構造より上に配置された電荷蓄積層１３０と、前記電荷蓄積層より上に配置された絶縁層１４０と、前記絶縁層より上に配置されたゲート電極１５０とを有するメモリセル、該メモリセルのアレイ及び操作方法と共に開示する。
【選択図】図１

Description

関連出願の相互参照
本出願は、２００５年１月３日出願の米国仮特許出願６０／６４０，２２９号、２００５年１月２７日出願の米国仮特許出願６０／６４７，０１２号、２００５年６月１０日出願の米国仮特許出願６０／６８９，２３１号、及び２００５年６月１０日出願の米国仮特許出願６０／６８９，３１４号に基づくものであり、又、米国法典３５編１１９条（ｅ）項により前記米国仮特許出願の優先権を主張する。前記各米国仮特許出願は、引用をもって、その全内容が本出願に内包されている。

発明の背景
不揮発性メモリ（ＮＶＭ：Ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）は、ＮＶＭセルを有するデバイスであり、デバイスへの電力供給が除去された時でさえ情報を連続的に記憶することができる半導体メモリを指す。ＮＶＭには、マスクＲＯＭ（Ｍａｓｋ ＲＯＭ：Ｍａｓｋ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、プログラマブルＲＯＭ（ＰＲＯＭ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、消去可能プログラマブルＲＯＭ（ＥＰＲＯＭ：Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ：Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、及びフラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）などが含まれる。不揮発性メモリは半導体業界において広く使用されており、プログラム（書き込み）されたデータの損失を防止するために開発されたメモリとして分類される。通常、不揮発性メモリは、デバイスのエンドユース要件に基づいてプログラム、読み出し及び／又は消去が可能であり、プログラムされたデータを長期間に渡って記憶することができる。

概して、不揮発性メモリデバイスは多様な設計を取り得る。ＮＶＭセル設計の１つの例が、所謂、ＳＯＮＯＳ（ケイ素（ｓｉｌｉｃｏｎ）−酸化物（ｏｘｉｄｅ）−窒化物（ｎｉｔｒｉｄｅ）−酸化物（ｏｘｉｄｅ）−ケイ素（ｓｉｌｉｃｏｎ））デバイスである。ＳＯＮＯＳデバイスは、薄いトンネル酸化物層（酸化被膜）を使用することができ、ホール（正孔）の直接トンネリング消去動作を行わせることができる。このような設計は、良好な消去速度を有し得るが、データ保持能力は一般に低い。これは、メモリデバイスの保持状態の期間に存在することのある低電界強度においてさえ直接トンネリングが起こり得ることが一因である。

もう１つのＮＶＭ設計は、保持状態の期間における電荷の損失を防止するためにより厚いトンネル酸化物層を使用するＮＲＯＭ（ｎｉｔｒｉｄｅｄ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ：窒化ＲＯＭ）である。しかしながら、厚いトンネル酸化物層はチャネル消去速度に影響を与えることがある。結果として、ホールトラップを注入して電子を補うために、バンド間トンネリングホットホール（ＢＴＢＴＨＨ：ｂａｎｄ−ｔｏ−ｂａｎｄ ｔｕｎｎｅｌｉｎｇ ｈｏｔ−ｈｏｌｅ）消去方法を用いることができる。しかし、ＢＴＢＴＨＨ消去方法は、いくつかの信頼性の問題を引き起こすことがある。例えば、ＢＴＢＴＨＨ消去方法を採用したＮＲＯＭデバイスの特性は、多数のＰ／Ｅ（ｐｒｏｇｒａｍ／ｅｒａｓｅ：プログラム／消去）サイクルの後で劣化することがある。

従って、当該技術分野においては、向上されたデータ保持性能及び向上された動作速度をもって、多数回にわたり動作（プログラム／消去／読み出し）させることのできる不揮発性メモリセル設計及びアレイが求められている。

発明の概要
本発明は、不揮発性メモリデバイスに関するものであり、より詳しくは、自己収束消去動作を容易にすると共に保持状態の期間におけるメモリデバイスの電荷蓄積層内での電荷保持能力を保持してもいるトンネル誘電体構造を有する不揮発性メモリデバイスに関するものである。

本発明の一実施形態は、半導体基板であって、該基板の表面より下に配置され且つチャネル領域によって分離されたソース領域及びドレイン領域を備えた半導体基板と；前記チャネル領域より上に配置されたトンネル誘電体構造であって、低いホールトンネリング障壁高さを有する少なくとも１つの層を備えたトンネル誘電体構造と；前記トンネル誘電体構造より上に配置された電荷蓄積層と；前記電荷蓄積層より上に配置された絶縁層と；前記絶縁層より上に配置されたゲート電極と；を有するメモリセルを含む。

本発明の他の実施形態は、半導体基板であって、該基板の表面より下に配置され且つチャネル領域で分離されたソース領域及びドレイン領域を備えた半導体基板と；前記チャネル領域より上に配置された多層トンネル誘電体構造であって、低いホールトンネリング障壁高さを有する少なくとも１つの層を備えた多層トンネル誘電体構造と；前記多層トンネル誘電体構造より上に配置された電荷蓄積層と；前記電荷蓄積層より上に配置された絶縁層と；前記絶縁層より上に配置されたゲート電極と；を有するメモリセルを含む。

特定の好ましい実施形態においては、前記低いホールトンネリング障壁高さを提供する層は、窒化ケイ素（Ｓｉ₃Ｎ₄）又は酸化ハフニウム（ＨｆＯ₂）などの材料（物質）を含んでいてよい。本発明の特定の好ましい実施形態においては、メモリセルは、酸化ケイ素、窒化ケイ素及び酸化ケイ素の積み重ねられた誘電体３層構造（ＯＮＯ）などの複数の層を備えたトンネル誘電体構造を有する。このようなトンネル誘電体構造は、ＳＯＮＯＮＯＳ（ケイ素−酸化物−窒化物−酸化物−窒化物−酸化物−ケイ素）又は超格子ＳＯＮＯＮＯＳ設計を提供する。

本発明の特定の好ましい実施形態においては、前記トンネル誘電体構造は、それぞれが最大で約４ｎｍまで（約４ｎｍ以下）の厚さを有する少なくとも２つの誘電体層を有することができる。又、本発明の特定の好ましい実施形態においては、前記ゲート電極は、Ｎ⁺ポリシリコンの仕事関数値よりも大きな仕事関数値を有する材料を含む。

特定の好ましい実施形態においては、前記トンネル誘電体構造は、低いホールトンネリング障壁高さを有する材料を含む層を有することができ、その材料は、その材料の濃度がその層内のある深度位置で最大になるような濃度勾配にて、その層内に存在する。

本発明はまた、本明細書に記載される１つ以上の実施形態に従う複数のメモリセル（即ち、アレイ）を有する不揮発性メモリデバイスを含む。本明細書にて用いられる「複数」とは、２つ以上を意味する。本発明に従うメモリデバイスは、増大された消去速度、向上された電荷保持能力、及びより大きな動作ウインドウを含む、著しく改善された動作特性を示す。

本発明はまた、不揮発性メモリセル及びアレイの操作方法を含む。本発明に従う操作方法は、メモリデバイス群のＶｔ分布をタイト化するように、自己収束方法を適用することによってメモリデバイス群をリセットする工程と；チャネル＋ＦＮ注入によって前記メモリデバイス群のうち少なくとも１つをプログラムする工程と；前記メモリデバイス群のうち少なくとも１つの消去された状態のレベルとプログラムされた状態のレベルとの間の電圧を印加することによって、前記メモリデバイス群のうち少なくとも１つを読み出す工程と；を有する。本明細書にて用いられる表現「タイト化（ｔｉｇｈｔｅｎ）」とは、１つのアレイの多数のメモリセル間の閾（スレッショルド）電圧分布を狭めることを意味する。概して、閾電圧分布が「タイト化」されると、従来の設計よりもアレイの動作が改善されるように、複数のセルの閾電圧は互いに狭い範囲内にある。例えば、本発明の１つ以上の実施形態に従うメモリセルを有するＮＡＮＤアレイなどの、いくつかの好ましい実施形態においては、「タイト化」された閾電圧分布とは、多様なメモリセルの閾電圧が互いに０．５Ｖの範囲内にあることを示す。本発明に従うメモリセルを使用する他のアーキテクチャにおいては、「タイト化」された閾電圧分布は、上限（最大値）から下限（最小値）まで約１．０Ｖの範囲を有することもある。

本発明に従う操作方法の一実施形態は、次の各工程により本発明に従うアレイを操作することを含む。即ち、その操作は、自己収束リセット／消去電圧を、基板及びリセット／消去されるべき各メモリセルにおけるゲート電極に印加する工程と；複数のメモリセルのうち少なくとも１つをプログラムする工程と；メモリデバイス群のうち少なくとも１つの消去された状態のレベルとプログラムされた状態のレベルとの間の電圧を印加することによって、複数のメモリセルのうち少なくとも１つを読み出す工程と；を有する。

本発明はまた、半導体基板を提供する工程であって、該基板の表面より下の該基板内に形成され且つチャネル領域によって分離されたソース領域及びドレイン領域を備えた半導体基板を提供する工程と；前記チャネル領域より上にトンネル誘電体構造を形成する工程と；前記トンネル誘電体構造より上に電荷蓄積層を形成する工程と；前記電荷蓄積層より上に絶縁層を形成する工程と；前記絶縁層より上にゲート電極を形成する工程と；を有し、前記トンネル誘電体構造を形成する工程は、少なくとも２つの誘電体層を形成することを含み、該少なくとも２つの誘電体層のうち１つは、該少なくとも２つの誘電体層のうち他方よりも低いホールトンネリング障壁高さを有することを特徴とするメモリセルの形成方法を含む。

本明細書にて用いられる表現「低い（小さい）ホールトンネリング障壁高さ」とは、一般には、二酸化ケイ素のおおよそのホールトンネリング障壁高さ以下の値を意味する。特に、低いホールトンネリング障壁高さは、好ましくは、約４．５ｅＶ以下である。より好ましくは、低いホールトンネリング障壁高さは、約１．９ｅＶ以下である。

上述の発明の概要及び後述の発明の詳細な説明は、添付図面と合わせて読むことにより、より良く理解されるであろう。発明の説明を目的として、現在好ましい実施形態を添付図面に示した。しかし、本発明が図示された通りの配置及び機器に限定されるものではないことを理解されたい。

図１ａ及び図１ｂはそれぞれ、本発明の一実施形態に従うＮチャネル（Ｎ型）メモリセルの概略断面図及び本発明の一実施形態に従うＰチャネル（Ｐ型）メモリセルの概略断面図である。 図２は、各種のプログラミング方法の下での、本発明の一実施形態に従うトンネル誘電体構造の閾電圧（電荷捕捉能力）を示すグラフである。 図３は、消去期間における時間経過に対する、本発明の一実施形態に従うＳＯＮＯＮＯＳメモリセルの閾電圧を示すグラフである。 図４は、保持期間における時間経過に対する、本発明の一実施形態に従うＳＯＮＯＮＯＳメモリセルの閾電圧を示すグラフである。 図５ａ及び５ｂは、本発明の各種の実施形態に従うＯＮＯトンネル誘電体構造のバンドエネルギー図である。 図５ｃ及び５ｄは、本発明の各種の実施形態に従うＯＮＯトンネル誘電体構造のバンドエネルギー図である。 図５ｅは、本発明の各種の実施形態に従うＯＮＯトンネル誘電体構造のバンドエネルギー図である。 図６は、３つの異なるトンネル誘電体構造についてのホールトンネリング電流と電界強度との関係を示すグラフである。 図７ａは、各種のプログラミング後の消去期間における時間経過に対する本発明の一実施形態に従うメモリセルの閾電圧を示すグラフである。 図７ｂは、消去期間における時間経過に対する本発明の一実施形態に従う白金ゲートを有するメモリセルの閾電圧を示すグラフである。 図７ｃは、図７ｂで言及したメモリセルのキャパシタンスと電圧との関係を示すグラフである。 図７ｄは、図７ｂで言及したメモリセルのキャパシタンスと電圧との関係を示すグラフである。 図８は、各種動作条件の下で多数のプログラム／消去サイクルを実行した場合の本発明の一実施形態に従うメモリセルの閾電圧を示すグラフである。 図９は、本発明の一実施形態に従うメモリセルについて、１サイクル後及び１０３サイクル後の電流−電圧（ＩＶ）関係を示すグラフである。 図１０は、一組のプログラミング及び消去条件の下で多数のプログラム／消去サイクルを実行した場合の本発明の一実施形態に従うメモリセルの閾電圧を示すグラフである。 図１１は、本発明の一実施形態に従うメモリセルについて、ＶＧ加速保持試験における閾電圧の経時変化を示すグラフである。 図１２ａ及び図１２ｂはそれぞれ、本発明の一実施形態に従うメモリセルによるバーチャルグランドアレイの等価回路図及びレイアウト図である。 図１３は、図１２ｂの線１２Ｂ−１２Ｂに沿った、本発明の一実施形態に従うメモリセルによるバーチャルグランドアレイの模式断面図である。 図１４ａ及び図１４ｂは、本発明の一実施形態に従うメモリセルを有するメモリアレイの等価回路図であり、本発明に従う動作の２つの実施形態に従った適当なリセット／消去電圧を示す図である。 図１５ａ及び図１５ｂは、本発明の一実施形態に従うメモリセルを有するメモリアレイの等価回路図であり、本発明に従う一つのプログラミング方法を示す図である。 図１６ａ及び図１６ｂは、本発明の一実施形態に従うメモリセルを有するメモリアレイの等価回路図であり、本発明に従う一つのビット読み出し方法を示す図である。 図１７は、各種の消去条件の下での時間経過に対する本発明の一実施形態に従うメモリセルの閾電圧を示すグラフである。 図１８は、多数のプログラム／消去サイクルを実行した場合の本発明の一実施形態に従うメモリセルの閾電圧を示すグラフである。 図１９ａ及び図１９ｂはそれぞれ、種々のゲート電圧の下での一実施形態に従うメモリセルのドレインにおける電流を、対数目盛り及び線形目盛りで表したグラフである。 図２０は、本発明の一実施形態に従うメモリセルを有するアレイの等価回路図であり、本発明に従う一つのビットプログラミング方法を示す図である。 図２１ａ及び図２１ｂは、本発明の一実施形態に従うバーチャルグランドアレイのレイアウト図及び等価回路図である。 図２２ａ及び図２２ｂはそれぞれ、本発明の一実施形態に従うメモリセルによるＮＡＮＤアレイの等価回路図及びレイアウト図である。 図２３ａ及び図２３ｂはそれぞれ、図２２ｂの線２２Ａ−２２Ａ及び２２Ｂ−２２Ｂに沿った、本発明の一実施形態に従うメモリセルによるＮＡＮＤアレイの模式断面図である。 図２４ａは、本発明の一実施形態に従うＮＡＮＤの等価回路図であり、本発明に従う一つの動作方法を示す図である。図２４ｂは、異なる初期閾電圧を有する２つのメモリセルについて、本発明の一実施形態に従うリセット動作中の時間経過に対する閾電圧示す図である。 図２５は、本発明の一実施形態に従う一つの動作方法を示す等価回路図である。 図２６は、各種の消去条件の下での時間経過に対する本発明の一実施形態に従うメモリセルの閾電圧を示すグラフである。 図２７は、本発明の一実施形態に従う一つの動作方法を示す等価回路図である。 図２８は、一組のプログラミング及び消去条件の下で多数のプログラム／消去サイクルを実行した場合の本発明の一実施形態に従うメモリセルの閾電圧を示すグラフである。 図２９ａ及び図２９ｂはそれぞれ、３つの異なるサイクル数での種々のゲート電圧の下での一実施形態に従うメモリセルのドレインにおける電流を、対数目盛り及び線形目盛りで表したグラフである。 図３０は、３つの異なる温度及びサイクル条件での保持期間における時間経過に対する本発明の一実施形態に従うメモリセルの閾電圧を示すグラフである。 図３１は、本発明の一実施形態に従うＮＡＮＤアレイのワード線の模式断面図である。 図３２は、本発明の一実施形態に従うＮＡＮＤアレイのワード線形成技術を示す模式断面図である。

発明の詳細な説明
以下、本発明及びその現在好ましい実施形態について詳細に説明する。それらの例は添付の図面に示した。可能な限り、同一又は類似の部分を参照するのには、図面及び説明文において同一又は類似の参照番号を使用した。グラフ以外の図面は、かなり単純化された形態にあり、縮尺も正確ではないことを理解されたい。本明細書の開示内容に関連して、上端（頂部）、下端（底部）、左、右、上方、下方、上、下、真下、後方及び前方などの方向を示す表現は、単なる簡明化のために添付図面に関して使用されている。図面についての以下の説明に関連して用いられているこのような方向を示す表現は、添付の特許請求の範囲に明示されていない如何なる形式においても本発明の範囲を限定するものと解釈すべきではない。本明細書の開示内容は、図示された特定の実施形態に言及しているが、これらの実施形態は例示のために提示したものであって、限定のために提示したものでないことを理解されたい。本明細書に記載される工程段階及び構造は、完全な集積回路の製造のための完全な工程フローをカバーしたものではないことを理解されたい。本発明は、当該技術分野において既知又は開発されるであろう各種の集積回路製造技術と共に実施することができる。

本発明に従うメモリセルは、ＳＯＮＯＳ及びＮＲＯＭデバイスにおける信頼性の問題のいくつかを解決することができる。例えば、本発明に従うメモリセル構造は、良好な電荷保持特性を維持したまま、高速ＦＮチャネル消去方法を可能にすることができる。又、本発明に従うメモリセルの各種の実施形態は、ＢＴＢＴＨＨ消去方法への依存を低減することができ、それによって多数回のＰ／Ｅサイクルの後でのデバイス劣化を防止することができる。

一例では、極薄トンネル誘電体、即ち、極薄酸化物層を、低いホールトンネリング障壁高さの層（低ホールトンネリング障壁層）と共に、トンネル誘電体構造が多層構造である実施形態において採用することができる。これにより、より良好なストレス（応力）耐性を提供することができる。又、本発明に従う不揮発性メモリセルは、多数回のＰ／Ｅサイクルの後での劣化をほとんど示さない。

本発明に従うメモリセルは、図１ａ及び図１ｂに示されているような、ｎチャネル（ｎ型）設計、ｐチャネル（ｐ型）設計のいずれを採用することもできる。図１ａは、本発明の一実施形態に従うｎチャネルメモリセル１００の断面図である。このメモリセルは、少なくとも２つのｎドープ（添加）領域１０２、１０４を備えたｐ型基板１０１を有する。ドープ領域１０２、１０４はそれぞれ、印加される電圧に応じてソース又はドレインのいずれとしても機能することができる。参考として、図１ａに示されるように、ドープ領域１０２はソースとして働くことができ、ドープ領域１０４はドレインとして働くことができる。基板１０１は更に、２つのｎドープ領域の間にチャネル領域１０６を有する。チャネル領域１０６より上の、基板１０１の表面上には、トンネル誘電体構造１２０がある。特定の好ましい実施形態においては、トンネル誘電体構造１２０は、３層の薄いＯＮＯ構造を有することができる。この構造においては、低いホールトンネリング障壁高さの窒化物層（窒化被膜）１２４が、薄い下側の酸化物層１２２と上側の薄い酸化物層１２６との間に挟まれている。メモリセル１００は更に、好ましくは窒化物でありトンネル誘電体構造１２０より上に配置される電荷捕捉（即ち、電荷蓄積）層１３０と、好ましくはブロッキング酸化物を含み電荷捕捉層１３０より上に配置される絶縁層１４０とを有する。ゲート１５０は、絶縁層１４０の上に配置される。

図１ｂは、本発明の一実施形態に従うｐチャネルメモリセル２００の断面図である。このメモリセルは、少なくとも２つのｐドープ領域２０２、２０４を備えたｎ型基板２０１を有する。ドープ領域２０２、２０４はそれぞれ、ソース又はドレインのいずれとしても機能することができる。基板２０１は更に、２つのｐドープ領域の間にチャネル領域２０６を有する。ｐチャネルメモリセル２００も同様に、トンネル誘電体構造２２０、電荷捕捉（即ち、電荷蓄積）層２３０、絶縁層２４０、及びゲート２５０を有する。トンネル誘電体構造２２０は、低いホールトンネリング障壁高さの窒化物層２２４が、薄い下側の酸化物層２２２と上側の薄い酸化物層２２６との間に挟まれた、３層の薄いＯＮＯ構造を有する。

このように、例えば、図１ａ及び図１ｂに示すように、本発明に従うメモリセルは、第１の酸化ケイ素層Ｏ１、第１の窒化ケイ素層Ｎ１、及び第２の酸化ケイ素層Ｏ２を備える多層薄膜トンネル誘電体構造と；第２の窒化ケイ素層Ｎ２などの電荷蓄積層と；第３の酸化ケイ素層Ｏ３などの絶縁層と；を、半導体基板（例えば、シリコン基板）などの基板上に接触（ｏｎ）して有するか又は基板の上方（ｏｖｅｒ）（「ａｂｏｖｅ（上側）」）に有していてよい。トンネリング誘電体構造は、メモリデバイスの消去／リセット動作中に、基板から電荷蓄積層へのホールのトンネリングを生じさせることができる。本発明の不揮発性メモリセルにおけるトンネル誘電体構造は、メモリ動作中に、好ましくは無視できるほど小さい（極めて小さい）電荷捕捉効率を有し、より好ましくは電荷を全く捕捉しない。

窒化ケイ素層、ＨｆＯ₂、及びＡｌ₂Ｏ₃などの電荷蓄積材料を、トンネル誘電体構造における低いホールトンネリング障壁高さの層として使用することができる。本発明の特定の好ましい実施形態においては、窒化ケイ素などの電荷蓄積効率の高い材料を、メモリデバイスにおける電荷蓄積層として使用することができる。電荷の損失を防ぐブロッキング酸化物は、第３の酸化ケイ素層Ｏ３などの絶縁層として働くことができる。又、本発明に従うメモリセルは、絶縁層より上に、ポリシリコンゲートなどのゲート又はゲート電極を有する。トンネル誘電体構造、電荷蓄積層、絶縁層、及びゲートは、基板より上であって、チャネル領域の少なくとも一部の上側に形成することができる。チャネル領域は、ソース領域とドレイン領域とによって画成され、且つ、それらの間に配置される。

本発明の各種実施形態に従うメモリセルは、負のゲート電圧（Ｖｇ）、例えば約−１０Ｖから約−２０ＶまでのＶｇの下で、約１０ｍｓｅｃの高速のＦＮ消去速度を提供することができるトンネル誘電体構造を有する。一方、電荷保持能力も維持することができ、いくつかの例においては、電荷保持能力は多くの従来のＳＯＮＯＳデバイスよりも良好であり得る。本発明に従うメモリセルはまた、ＮＲＯＭデバイスで一般に用いられているバンド間ホットホール消去動作の使用を避けることが可能である。このようなバンド間ホットホール消去動作の回避は、ホットホールによるダメージを大幅に排除することができ、従ってこのような回避は望ましい。

図２を参照すると、本発明の一実施形態に従うトンネル誘電体構造についての閾（スレッショルド）電圧の実測値は、連続するプログラミング（書き込み）パルスの下での変化しない閾電圧レベルによって証明されるように、極薄Ｏ１／Ｎ１／Ｏ２構造が無視できるほど小さい捕捉効率を有し得ることを示す。図２の試験例では、Ｏ１／Ｎ１／Ｏ２層はそれぞれ、３０、３０、３５オングストローム（Å）の厚さを有する。図２に示すように、各種のプログラミング方法、即ち、−ＦＮプログラミング、＋ＦＮプログラミング、及びＣＨＥ（ｃｈａｎｎｅｌ ｈｏｔ ｅｌｅｃｔｒｏｎ：チャネルホットエレクトロン）プログラミングを用いた数ショットのプログラムの間に、閾電圧Ｖｔは約１．９ボルトで一定である。従って、このような極薄Ｏ１／Ｎ１／Ｏ２膜は、変調されたトンネル誘電体構造として働くことができる。ＣＨＥ、＋ＦＮ及び−ＦＮを含む各種の電荷注入方法の下での結果は全て、無視できるほど小さい電荷捕捉を示唆している。製造工程又はデバイス構造は、界面トラップ（捕捉）を最小化するように設計することができ、従ってＯ１／Ｎ１界面とＮ１／Ｏ２界面のいずれもアクティブにならない。

図３は、本発明の一実施形態に従うＳＯＮＯＮＯＳ構造を有するメモリセルの消去特性を示す。図３に記載した実施形態におけるメモリセルは、それぞれ１５Å、２０Å及び１８Åの厚さを有するＯＮＯトンネル誘電体構造を備えたｎ−ＭＯＳＦＥＴ設計を有する。この実施形態のメモリセルは、約７０Åの厚さを有する窒化ケイ素電荷蓄積層、約９０Åの厚さを有する酸化ケイ素絶縁層、及び例えばｎドープ多結晶シリコンなどの任意の適切な導電材料を含むゲートを有する。図３を参照すると、１０ｍｓｅｃ以内といった高速ＦＮ消去を達成することができ、又、優れた自己収束消去特性を得ることもできる。

図４は、図３を参照して説明した本発明に従うメモリセルの一実施形態によるＳＯＮＯＮＯＳデバイスの電荷保持特性を示す。図示されているように、保持特性は従来のＳＯＮＯＳデバイスのそれよりも良好とすることが可能であり、数桁良くなり得る。

図５ａ及び図５ｂは、低いホールトンネリング障壁高さを有する少なくとも１つの層を有するトンネル誘電体構造を用いることによって得られる効果を説明するバンド図である。図５ａには、メモリデータ保持期間に存在し得る低電界下での、この例ではＯ１／Ｎ１／Ｏ２の３層であるトンネル誘電体構造のバンド図を示す。低電界下においては、点線の矢印で示した直接トンネリングを除去することができ、これによって保持状態の期間に良好な電荷保持能力を提供する。一方、図５ｂに示されているような高電界下におけるバンド図のオフセットは、Ｎ１及びＯ２の障壁効果を低減することができ、これによりＯ１を通した直接トンネリングが起こり得る。少なくとも１つの低いホールトンネリング障壁高さの層を有するトンネル誘電体構造は、効率的なＦＮ消去動作を可能にすることができる。

図５ｃ及び図５ｄは、一例におけるもう一組みのバンド図を示す。一例におけるより良好なバンドオフセット状態のためには、Ｎ１の厚さをＯ１の厚さよりも厚くすることができる。同じ電界Ｅ０１＝１４ＭＶ／ｃｍにおける価電子帯のバンド図がプロットされている。ＷＫＢ近似によるトンネリング確率は、シャドー領域と相関する。この例では、厚さがＮ１＝Ｏ１の場合、バンドオフセットは、Ｏ２の障壁を完全には取り除かない。一方、Ｎ１＞Ｏ１の場合、バンドオフセットは、より容易にＯ１を取り除くことができる。従って、同じＯ１内の電界の下では、厚さがＮ１＞Ｏ１の場合に、ホールトンネリング電流をより大きくすることができる。

図６に示される、実測及びシミュレーションされたホールトンネリング電流の実験は、本発明の特定の実施形態に従うトンネル誘電体構造を通過するホールトンネリングを更に説明する。例えば、Ｏ１／Ｎ１／Ｏ２誘電体を通したホールトンネリング電流は、極薄酸化物についてのそれと、厚い酸化物についてのそれとの間の値になり得る。一例では、高電界下において、そのホールトンネリング電流は、極薄酸化物についてのそれとほぼ等しいことがある。しかし、低電界下においては、直接トンネリングを抑制することができる。図６に示されるように、たった１ＭＶ／ｃｍの低電界強度においてさえ、薄い酸化物層を通したホールトンネリング電流は検出される。比較的高い電界強度、例えば１１〜１３ｍＶ／ｃｍにおいてさえ、厚い酸化物を通したホールトンネリング電流は無視できるほど小さい。しかし、高電界強度の存在時に、ＯＮＯトンネル誘電体構造を通したホールトンネリング電流は、薄い酸化物層についてのそれに近付く。図６において、低電界下における極薄酸化物を通したホールトンネリングによる大きな電流リークは、グラフの領域Ａに見ることができる。図６において、高電界強度におけるＯ１／Ｎ１／Ｏ２トンネル誘電体構造を通したホールトンネリング電流は、グラフの領域Ｂに見ることができる。図６において、低電界におけるＯ１／Ｎ１／Ｏ２トンネル誘電体構造及び厚い酸化物を通した事実上存在しないトンネリング電流は、グラフの領域Ｃに見ることができる。

本発明に従うメモリセル設計は、これに限定されるものではないが、ＮＯＲ及び／又はＮＡＮＤ型のフラッシュメモリを含む、各種のメモリタイプへ適用することができる。

上述したように、トンネル誘電体層は、低いホールトンネリング障壁高さを提供することのできる１つの層を含む、２つ以上の層を有していてよい。一例では、低いホールトンネリング障壁高さを提供する層は、窒化ケイ素を含んでいてよい。この層は２つの酸化ケイ素層の間に挟まれていてよく、これにより、窒化ケイ素が中間層として用いられる場合にはＯ／Ｎ／Ｏトンネル誘電体を形成することができる。本発明の特定の好ましい実施形態においては、トンネル誘電体構造内の各層の厚さは、最大で約４ｎｍまで（約４ｎｍ以下）である。いくつかの好ましい実施形態においては、トンネル誘電体構造内の各層は、約１ｎｍから３ｎｍの厚さを有し得る。一つの典型的なデバイスにおいては、３層構造は、約１０Åから３０Åの酸化ケイ素層などの下端層、約１０Åから３０Åの窒化ケイ素層などの中間層、及び約１０Åから３０Åの別の酸化ケイ素層などの上端層を有していてよい。一つの特定の例においては、１５Åの下端酸化ケイ素層、２０Åの中間窒化ケイ素層、及び１８Åの上端酸化ケイ素層を有するＯ／Ｎ／Ｏの３層構造を用いることができる。

一例では、薄いＯ／Ｎ／Ｏの３層構造は、無視できるほど小さい電荷捕捉を示す。図５ａ、図５ｂ及び図６を参照して説明したように、理論的なバンド図及びトンネリング電流の分析は、各層の厚さが３ｎｍ以下のＯ１／Ｎ１／Ｏ２構造などのトンネル誘電体構造が、保持期間における低電界下でのホールの直接トンネリングを抑制可能であることを示唆することができる。そうでありながら、高電界下においては、依然として効率的なホールトンネリングを可能とすることができる。これは、バンドオフセットにより、Ｎ１及びＯ２のトンネリング障壁を効果的に取り除くことができるためであると考えられる。従って、本提案のデバイスは、高速ホールトンネリング消去を可能としながら、従来のＳＯＮＯＳデバイスの保持性能上の問題を回避することができる。実験による分析は、本発明の多様な実施形態に従うメモリセルの優れた耐久特性及び保持特性を示す。

特定の好ましい実施形態においては、トンネル誘電体構造は、少なくとも１つの中間層と、その中間層の両側面（対向する側面）上の２つの隣接層とを有する。中間層及び２つの隣接層の各層は、第１の材料及び第２の材料を含む。第２の材料は、第１の材料の価電子帯エネルギー準位よりも大きい価電子帯エネルギー準位を有し、又第２の材料は、第１の材料の伝導帯エネルギー準位よりも小さい伝導帯エネルギー準位を有する。又、第２の材料の濃度は、２つの隣接層におけるよりも中間層において高く、第１の材料の濃度は、中間層におけるよりも２つの隣接層において高い。本発明のこの実施形態に従うトンネル誘電体構造においては、好ましくは、第１の材料は酸素及び／又は酸素含有化合物を含み、第２の材料は窒素及び／又は窒素含有化合物を含む。例えば、第１の材料は、酸化ケイ素などの酸化物を含むことができ、第２の材料は、Ｓｉ₃Ｎ₄又はＳｉ_xＯ_yＮ_zなどの窒化物を含むことができる。

本発明のこの態様に従うトンネル誘電体は３つ以上の層から成っていてよく、最小のホールトンネリング障壁高さを有する材料の濃度が、２つの隣接層におけるよりも中間層内において高い限り、全ての層が類似の成分（例えば、Ｓｉ、Ｎ及びＯ）を含んでいてよい。

本発明の上述の実施形態に従う特定のトンネル誘電体構造においては、第２の材料は、中間層における第２の材料の濃度が一方の隣接層／中間層界面から中間層内のある深度位置での最大濃度まで増加し、又その最大濃度深度位置から他方の隣接層／中間層界面でのより低い濃度まで低下するような勾配の濃度にて中間層内に存在することができる。濃度の増減は漸進的であることが好ましい。

本発明の更に他の実施形態において、トンネル誘電体構造は、少なくとも１つの中間層と、その中間層の両側面（対向する側面）上の２つの隣接層とを有する。２つの隣接層は第１の材料を含み、中間層は第２の材料を含む。第２の材料は、第１の材料の価電子帯エネルギー準位よりも大きい価電子帯エネルギー準位を有し、又第２の材料は、第１の材料の伝導帯エネルギー準位よりも小さい伝導帯エネルギー準位を有する。又、第２の材料は、中間層における第２の材料の濃度が一方の隣接層／中間層界面から中間層内のある深度位置での最大濃度まで増加し、又その最大濃度深度位置から他方の隣接層／中間層界面でのより低い濃度まで低下するような勾配の濃度にて中間層内に存在する。濃度の増減は漸進的であることが好ましい。本発明のこの実施形態に従うトンネル誘電体構造においては、好ましくは、第１の材料は酸素及び／又は酸素含有化合物を含み、第２の材料は窒素及び／又は窒素含有化合物を含む。例えば、第１の材料は、酸化ケイ素などの酸化物を含むことができ、第２の材料は、Ｓｉ₃Ｎ₄又はＳｉ_xＯ_yＮ_zなどの窒化物を含むことができる。

例えば、トンネル誘電体層が３層ＯＮＯ構造を有する本発明の実施形態においては、下端酸化物層及び上端酸化物層は二酸化ケイ素を含むことができ、中間の窒化物層は例えば酸窒化ケイ素（シリコンオキシナイトライド）及び窒化ケイ素から成っていてよく、同層内における窒化ケイ素（即ち、２つの材料のうち、より小さいホールトンネリング障壁高さを有する材料）の濃度は一定ではなく、むしろその層を挟んでいる酸化物層との２つの界面の間の層内のある深度位置における最大値に達する。

最小のホールトンネリング障壁高さを有する材料がその最大濃度に達する中間層内の正確な位置は臨界的なものではなく、それは、濃度勾配内に存在して、又中間層内のある位置でトンネル誘電体層内におけるその最大濃度に達しさえすればよい。

最小のホールトンネリング障壁高さを有する材料の濃度を傾斜させることは、不揮発性メモリデバイス、特にＳＯＮＯＮＯＳ、又はＳＯＮＯＮＯＳ類似の構造を有する不揮発性メモリデバイスの種々の特性を改善する上で有利に働き得る。例えば、保持状態における電荷損失を低減することができ、高電界下におけるホールトンネリングを改善することができ、又、それが起こり得る範囲内でトンネル誘電体における電荷捕捉を防止することができる。

トンネル誘電体層のバンド図は、本発明のこの態様に従って、中間層の価電子帯のエネルギー準位及び伝導帯のエネルギー準位が一定値を有さず、むしろ最小のホールトンネリング障壁高さを有する材料の濃度によって層の厚さ方向に沿って変化するように好適に変更することができる。図５ｅを参照すると、本発明のこの態様に従うＯＮＯの３層のトンネル誘電体の変更が、バンド図によって示されている。中間層（層−２）は窒化ケイ素から成る。外側の層（層−１及び層−３）は二酸化ケイ素から成る。層−２における窒化ケイ素の濃度は変化させられ、これにより、価電子帯のエネルギー準位、伝導帯のエネルギー準位は、窒化ケイ素の濃度が最大となる層−２内の深度で、それぞれ最大値、最小値に達する。考えられる３つの窒化ケイ素濃度勾配が図５ｅに示されている。図示された破線は、濃度勾配によって得られる、変化する価電子帯と伝導帯のエネルギー準位を表す。図５ｅに示されるように、破線上の円は層−２内の３つの別個の最大窒化ケイ素濃度を表しており、最低の価電子帯エネルギー準位と最高の伝導帯エネルギー準位は、窒化ケイ素の濃度最大値と合致している。

本発明のこのような実施形態に従う多層トンネル誘電体構造は、様々な方法で作製することができる。例えば、第１の二酸化ケイ素層又は酸窒化ケイ素層は、これに限定されるものではないが、化学蒸着（ＣＶＤ）法、並びに、熱酸化、ラジカル（ＩＳＳＧ）酸化、及びプラズマ酸化／窒化を含む任意の数の従来の酸化手法を用いて形成することができる。次いで、ＳｉＮの傾斜濃度を有する中間層は、例えば、化学蒸着法、又は別法では、第１の層の頂部上に形成された余分な酸化物又は酸窒化物のプラズマ窒化によって形成することができる。次いで、第３の層である上側の酸化物層は、例えば、酸化又は化学蒸着によって形成することができる。

次いで、電荷蓄積層を、トンネル誘電体構造の上方に形成することができる。一例では、約５ｎｍから１０ｎｍの電荷蓄積層を、トンネル誘電体構造の上方に形成することができる。一つの特定の例では、厚さが約７ｎｍ以上の窒化ケイ素層を使用することができる。電荷蓄積層より上の絶縁層は、厚さが約５ｎｍから１２ｎｍであってよい。例えば、厚さが約９ｎｍ以上の酸化ケイ素層を使用することができる。又、この酸化ケイ素層は、酸化ケイ素層を形成するように窒化物層の少なくとも一部を熱処理変換することによって形成することができる。本明細書に記載される好適な材料の層を形成するためには、既知の又はこれから開発されるであろう任意の方法を用いることができ、それにより、トンネル誘電体層、電荷蓄積層及び／又は絶縁層を堆積又は形成することができる。好適な方法は、例えば、熱成長法及び化学蒸着法を含む。

一例では、加熱変換処理は、高密度又は濃度の界面トラップを提供することができ、これによりメモリデバイスの捕捉効率を向上させることができる。例えば、窒化物の加熱変換は、ゲート流量比をＨ２：Ｏ２＝１０００：４０００ｓｃｃｍとして、１０００（Ｃにおいて実施することができる。

更に、窒化ケイ素は一般に非常に低いホール障壁（約１．９ｅＶ）を有するため、高電界下においてホールトンネリングに対して無抵抗（透過的）になり得る。一方、ＯＮＯ構造などのトンネル誘電体の全体の厚さは、低電界下における電子の直接トンネリングを防止することができる。一例では、この非均衡的挙動は、高速ホットトンネリング消去だけではなく、保持期間における電荷リークの低減又は除去をも提供するメモリデバイスを与えることができる。

典型的なデバイスは、０．１２μｍＮＲＯＭ／ＮＢｉｔ技術によって製造することができる。表１は、一例におけるデバイス構造及びパラメータを示す。提示した極薄Ｏ／Ｎ／Ｏを有するトンネル誘電体は、ホールトンネリング電流を変更することができる。一例では、より厚い（７ｎｍ）Ｎ２層は電荷捕捉層として働くことができ、又Ｏ３（９ｎｍ）層はブロッキング層として働くことができる。Ｎ２及びＯ３は両方とも、ＮＲＯＭ／ＮＢｉｔ技術を使用して製造することができる。

本発明の特定の実施形態においては、ゲートは、Ｎ⁺ポリシリコンの仕事関数よりも大きな仕事関数を有する材料を含むことができる。本発明の特定の好ましい実施形態においては、このような高仕事関数ゲート材料は、例えば、白金、イリジウム、タングステン、及びその他の貴金属などの金属を含むことができる。好ましくは、このような実施形態におけるゲート材料は、約４．５ｅＶ以上の仕事関数を有する。特定の好ましい実施形態においては、ゲート材料は、例えば、白金又はイリジウムなどの高仕事関数金属を含む。更に、好ましい高仕事関数材料は、これに限定されるものではないが、Ｐ⁺ポリシリコン、及び、例えば窒化チタン及び窒化タンタルなどの金属窒化物を含む。本発明の特に好ましい実施形態においては、ゲート材料は白金を含む。

高仕事関数ゲート材料を有する本発明の実施形態に従う典型的なデバイスもまた、０．１２μｍＮＲＯＭ／ＮＢｉｔ技術によって製造することができる。表２は、一例におけるデバイス構造及びパラメータを示す。提示した極薄Ｏ／Ｎ／Ｏを有するトンネル誘電体は、ホールトンネリング電流を変更することができる。一例では、より厚い（７ｎｍ）Ｎ２層は電荷捕捉層として働くことができ、又Ｏ３（９ｎｍ）層はブロッキング層として働くことができる。Ｎ２及びＯ３は両方とも、ＮＲＯＭ／ＮＢｉｔ技術を使用して製造することができる。

本発明の高仕事関数ゲート材料を使用した実施形態に従うメモリセルは、他の実施形態よりも更に改善された消去特性を示す。高仕事関数ゲート材料は、捕捉層内へのゲート電子注入を抑制する。メモリセルがＮ⁺ポリシリコンゲートを有する本発明の特定の実施形態においては、消去期間における電荷捕捉層内へのホールトンネリングは、ゲート電子注入と同時に発生する。この自己収束消去効果は、ＮＡＮＤ用途においては望ましくないことがある、消去された状態におけるより高い閾電圧レベルを招く。本発明の高仕事関数ゲート材料を使用した実施形態に従うメモリセルは、例えば、ＮＯＲ型及びＮＡＮＤ型のメモリを含む種々のタイプのメモリ用途において使用することができる。しかし、本発明の高仕事関数ゲート材料を使用した実施形態に従うメモリセルは、消去／リセットされた状態における上昇された閾電圧が望ましくないことがあるＮＡＮＤ用途における使用に特に適している。本発明の高仕事関数ゲート材料を使用した実施形態に従うメモリセルは、ホールトンネリング方法によって、又好ましくは−ＦＮ消去動作によって、消去することができる。

ＯＮＯトンネリング誘電体及びＮ⁺ポリシリコンゲートを有する典型的なデバイスは、従来のＳＯＮＯＳ又はＮＲＯＭ方法によってプログラムすることができ、又チャネルＦＮホールトンネリングによって消去することができる。図７ａは、一例においてＯＮＯトンネリング誘電体を有する典型的なＳＯＮＯＮＯＳデバイスの消去特性を示す。図７ａを参照して、より高いゲート電圧は、より速い消去速度をもたらす。又、ゲート注入もより強力であり、その結果生じる動的平衡点（ダイナミックバランスポイント）（これはＶｔを決定する）がより高いため、より高い飽和Ｖｔをも有する。これは、グラフの右側に示されており、閾電圧が、消去ゲート電圧に応じて約３ボルトから約５ボルトまでの電圧において最小値に達している。ホールトンネリング電流は、図７ａにおける曲線の微分による過渡解析手法（非定常解析法）によって抽出することができる。図７ａにおける測定値から抽出されたホール電流は、前述した図６に示されている。比較のために、ＷＫＢ近似を用いてシミュレートされたホールトンネリング電流もプロットされている。実験結果は、我々の予測と妥当に一致している。Ｏ１／Ｎ１／Ｏ２積層体を通したトンネリング電流は、高電界下においては極薄Ｏ１についてのそれに近づき、一方低電界下においては消される。

高仕事関数ゲート材料を有する本発明のメモリセルの特定の実施形態においては、高仕事関数ゲートがゲート電子注入を抑制し、消去又はリセットされた状態におけるデバイスの閾電圧を非常に低くすることが可能であり、又消去時間に応じて負にすることさえもできる。図７ｂに、ゲートが白金から成り、トンネル誘電体層が１５／２０／１８オングストロームのＯＮＯ構造を有する本発明の一実施形態に従うメモリデバイスの閾電圧値を示す。図７ｂに示されるように、−ＦＮ消去動作期間における同様のゲート電圧（−１８Ｖ）にて、デバイスの閾電圧を−３Ｖ以下に設定することができる。このデバイスについて、対応するキャパシタンス（容量）とゲート電圧値との関係を図７ｃに示す。

更に、本発明の高仕事関数ゲート材料を使用した実施形態に従うメモリデバイスの保持特性は改善される。白金ゲートを有するメモリデバイスの保持特性を、容量がゲート電圧の関数として、消去及びプログラム後、及びその各動作の３０分後並びに各動作の２時間後についてグラフ化されている図７ｄに示す。極めて小さい偏差が観察される。

本発明の種々の実施形態に従うメモリセルは、少なくとも２つの別個の方法（スキーム）で動作させることができる。例えば、１セル当たり２ビット（即ち、２ｂｉｔｓ／ｃｅｌｌ）の動作を実行するために、逆読み出しを伴うＣＨＥプログラミング（モード１）を使用することができる。更に、１セル当たり２ビットの動作のために、低電力（低出力）＋ＦＮプログラミング（モード２）を使用することもできる。いずれのモードも、同じホールトンネリング消去方法を使用することができる。モード１は、ＮＯＲ型フラッシュメモリのためのバーチャルグランドアレイアーキテクチャのために好適に使用することができる。モード２は、ＮＡＮＤ型フラッシュメモリのために好適に使用することができる。

一例として、図８は、モード１動作における、本発明の一実施形態に従うバーチャルグランドアレイアーキテクチャＮＯＲ型フラッシュメモリの優れた耐久特性を示す。トンネル誘電体構造を有するこのようなメモリデバイスの消去の劣化は、ホールトンネリング消去（Ｖｇ＝−１５Ｖ）が均一チャネル消去方法であるので生じない。対応するＩＶ曲線も図９に示す。同図は、多数のＰ／Ｅサイクルの後にデバイスの劣化がほとんどないことを示唆する。一例では、これは、極薄酸化物／窒化物層が良好なストレス免除特性を有するためであると考えられる。更に、このメモリデバイスは、ホットホール起因のダメージが加えられることがない。図１０には、モード２動作における、本発明の一実施形態に従うＮＡＮＤ型フラッシュメモリの耐久特性が示されている。より速い収束消去時間のために、より大きなバイアス（Ｖｇ＝−１６Ｖ）を使用することができる。この例においても、優れた耐久性が得られる。

図４には、本発明の一実施形態に従う典型的なＳＯＮＯＮＯＳデバイスの電荷保持性能が示されている。同図においては、１００時間後に、たった６０ｍＶの電荷損失が観察される。従来のＳＯＮＯＳデバイスよりも数桁規模良好な、保持特性の改善が得られる。ＶＧ加速保持試験もまた、低電界下において直接トンネリングが抑制され得ることを示す。図１１は、１０Ｋ回のＰ／Ｅサイクルを行ったデバイスに関するＶＧ加速保持試験の一例を示す。１０００秒ストレス後の−ＶＧストレスにおいて電荷損失は小さく、低電界におけるホールの直接トンネリングが抑制され得ることを示す。

従って、上述の例において特定されるＳＯＮＯＮＯＳ設計は、高速ホールトンネリング消去に、優れた耐久特性をもたらすことができる。前述のように、この設計は、ＮＯＲ及びＮＡＮＤ型の窒化蓄積（記憶）フラッシュメモリの両方において実現することできる。更に、本発明に従うメモリアレイは、類似又は異なる構成の多数のメモリデバイスを有していてよい。

本発明に従うアレイの種々の実施形態においては、本発明に従うメモリセルは、バーチャルグランドアレイアーキテクチャにおいて、従来のＮＲＯＭ又はＳＯＮＯＳデバイス代わりに用いることができる。ホットホール注入の代わりにＦＮホールトンネリングを用いることにより、信頼性の問題及び消去の劣化を解決するか又は低減することができる。本発明の範囲を後述の特定の構造に限定する意図はないが、以下、本発明のメモリアレイによる種々の動作方法を、典型的なＮＯＲ型バーチャルグランドアレイアーキテクチャに関して説明する。

ＣＨＥ又はＣＨＩＳＥＬ（ｃｈａｎｎｅｌ ｉｎｉｔｉａｔｅｄ ｓｅｃｏｎｄａｒｙ ｅｌｅｃｔｒｏｎ：チャネルイニシエイテッドセカンダリーエレクトロン（チャネル開始２次電子））プログラミング及び逆読み出しを、１セル当たり２ビットのメモリアレイのために用いることができる。又、消去方法は、均一チャネルＦＮホールトンネリング消去であってよい。一例では、アレイアーキテクチャは、バーチャルグランドアレイ又はＪＴＯＸアレイであってよい。図１２ａ〜図２０を参照して、トンネル誘電体としては、ホールの直接トンネリングを提供するように各層が約３ｎｍ以下の厚さを有するＯ１／Ｎ１／Ｏ２の３層構造を用いることができる。図１２ａ〜図２０を参照して、Ｎ２は、高い捕捉効率を提供するように厚さが５ｎｍより厚くてよい。絶縁層であるＯ３は、Ｏ３とＮ２との間の界面における大きなトラップ密度を提供するように、湿式変換された上端酸化物（酸化ケイ素）などの、湿式酸化によって形成された酸化ケイ素層であってよい。Ｏ３は、この酸化ケイ素層からの電荷損失を防止するように、厚さが約６ｎｍ以上であってよい。

図１２ａ及び図１２ｂは、３層ＯＮＯトンネル誘電体を有するメモリセルなどの、上述したメモリセルを組み込んだバーチャルグランドアレイアーキテクチャの一例を示す。特に、図１２ａは、メモリアレイの一部分の等価回路を示し、図１２ｂは、メモリアレイの一部分の典型的なレイアウトを示す。

更に、図１３は、アレイ内に組み込まれた数個のメモリセルの概略断面図を示す。一例では、埋設拡散（ＢＤ：ｂｕｒｉｅｄ ｄｉｆｆｕｓｉｏｎ）領域は、メモリセルのソース又はドレイン領域のためのＮ⁺ドープジャンクション（接合）であってよい。基板は、ｐ型基板であってよい。一例では、−ＦＮ消去期間に起こり得るＢＤＯＸ領域（ＢＤより上の酸化物）の破壊（ブレークダウン，絶縁破壊）を避けるために、厚いＢＤＯＸ（＞５０ｎｍ）を用いることができる。

図１４ａ及び図１４ｂは、上述したトンネル誘電体設計を有する１セル当たり２ビット（即ち、２ｂｉｔｓ／ｃｅｌｌ）のメモリセルを組み込んだ典型的なバーチャルグランドアレイのための、考えられる電気的リセット方法（スキーム）を示す。更なるＰ／Ｅサイクルを実行する前に、全てのデバイスは先ず電気的な「リセット」を受けることができる。リセット処理は、同一アレイ内のメモリセル群におけるＶｔの一様性を確保することができ、又デバイスのＶｔを収束消去された状態へと上げることができる。例えば、図１４ａに示すような、１秒間のＶｇ＝−１５Ｖの印加は、窒化ケイ素の電荷捕捉層内へいくらかの電荷を注入して、動的平衡状態に到達させる効果を有し得る。リセットにより、例えばそれらの製造工程期間におけるプラズマ帯電効果などにより不均一に帯電されたメモリセル群であっても、それらのＶｔを収束させる（揃える）ことができる。自己収束バイアス条件を生成するための別の方法は、ゲート電圧及び基板電圧の両方に対してバイアスをかけることである。例えば、図１４ｂを参照して、Ｖｇ＝−８Ｖ、及びＰウェル（Ｐ−ｗｅｌｌ：Ｐ型ウェル）＝＋７Ｖを印加することができる。

図１５ａ及び図１５ｂは、上述したトンネル誘電体設計を有する１セル当たり２ビットのメモリセルを組み込んだ典型的なバーチャルグランドアレイのためのプログラミング方法（スキーム）を示す。デバイスをプログラムするために、チャネルホットエレクトロン（ＣＨＥ）プログラミングを用いることができる。図１５ａに示されるビット−１のプログラミングのためには、電子は、ＢＬＮ（ビット線Ｎ）の上のジャンクションエッジ内へ局所的に注入される。図１５ｂに示されるビット−２のプログラミングのためには、電子は、ＢＬＮ−１の上に蓄えられる。ＷＬ（ワード線）のための典型的なプログラミング電圧は、約６Ｖから１２Ｖである。ＢＬ（ビット線）のための典型的なプログラミング電圧は約３Ｖから７Ｖであり、又Ｐウェルは接地された状態にしておくことができる。

図１６ａ及び図１６ｂは、上述したトンネル誘電体設計を有する１セル当たり２ビットのメモリセルを組み込んだ典型的なバーチャルグランドアレイのための読み出し方法（スキーム）を示す。一例では、デバイスを読み出して、１セル当たり２ビットの動作を実行するために、逆読み出しが用いられる。図１６ａを参照して、ビット−１の読み出しのためには、１．６Ｖなどの適当な読み出し電圧がＢＬＮ−１に印加される。図１６ｂを参照して、ビット−２の読み出しのためには、１．６Ｖなどの適当な読み出し電圧がＢＬＮに印加される。一例では、読み出し電圧は、約１Ｖから２Ｖの範囲内にあってよい。ワード線及びＰウェルは、接地された状態にしておくことができる。しかし、Ｖｓを上げて逆に読み出す方法（ｒａｉｓｅｄ−Ｖｓ ｒｅｖｅｒｓｅ ｒｅａｄ ｍｅｔｈｏｄ）などのその他の変更された読み出し方法（スキーム）を実行することもできる。例えば、Ｖｓを上げて逆に読み出す方法は、ビット−２の読み出しのためにはＶｄ／Ｖｓ＝１．８／０．２Ｖ、又ビット−１の読み出しのためにはＶｄ／Ｖｓ＝０．２／１．８を用いることができる。

図１４ａ及び図１４ｂはまた、上述したトンネル誘電体設計を有する１セル当たり２ビットのメモリセルを組み込んだ典型的なバーチャルグランドアレイのためのセクタ消去方法（スキーム）を示す。一例では、メモリセル群を同時に消去するために、チャネルホールトンネリング消去によるセクタ消去を適用することができる。ＳＯＮＯＮＯＳ構造を有するメモリセル内のＯＮＯトンネル誘電体は、約１０〜５０ｍｓｅｃ及び自己収束チャネル消去速度にて起こり得る高速消去を提供することができる。一例では、セクタ消去動作条件は、リセット処理と同様とすることができる。例えば、図１４ａを参照して、ＷＬ群に同時にＶＧ＝約−１５Ｖを印加し、又ＢＬ群を全てフローティング状態にしておくことにより、セクタ消去を達成することができる。Ｐウェルは、接地された状態にしておくことができる。

或いは、図１４ｂを参照して、ＷＬ群に約−８Ｖを印加し、又Ｐウェルに約＋７Ｖを印加することによっても、セクタ消去を達成することができる。いくつかの例においては、完全なセクタ消去動作を、如何なる過剰消去（ｏｖｅｒ−ｅｒａｓｅ）又は消去困難（ｈａｒｄ−ｔｏ−ｅｒａｓｅ：消去不足）のセルをも有することなく、１００ｍｓｅｃ以内に実行することができる。上述のデバイス設計は、優れた自己収束特性をもたらすチャネル消去を容易にすることができる。

図１７は、ＳＯＮＯＮＯＳデバイスを用いる一例における消去特性を示す。ＳＯＮＯＮＯＳデバイスの一例は、Ｏ１／Ｎ１／Ｏ２／Ｎ２／Ｏ３の厚さがそれぞれ約１５／２０／１８／７０／９０オングストロームであってよく、Ｎ⁺ポリシリコンゲート及びＯ３としての加熱変換された上端酸化物を有していてよい。種々のゲート電圧に対する消去速度が示されている。ゲート電圧がより高いと、消去速度がより高速になる。

しかし、収束したＶｔもまた、より高い。これは、より高いゲート電圧の下では、ゲート注入がよりアクティブであるからである。ゲート注入を低減するためには、消去期間においてゲートから注入される電子を低減するように、ゲート材料としてＰ⁺ポリシリコンゲート又は高仕事関数を有するその他の金属ゲートを代わりに使用することができる。

図１８は、バーチャルグランドアレイアーキテクチャにおいてＳＯＮＯＮＯＳデバイスを用いた場合の耐久特性を示す。いくつかの例における耐久特性は優れている。プログラミング条件は、ビット−１に対してはＶｇ／Ｖｄ＝８．５／４．４Ｖ、０．１μｓｅｃであり、ビット−２に対してはＶｇ／Ｖｓ＝８．５／４．６Ｖ、０．１μｓｅｃである。ＦＮ消去は、約５０ｍｓｅｃ間のＶｇ＝−１５Ｖを使用することができ、２ビットを同時に消去することができる。ＦＮ消去は、自己収束均一チャネル消去であるため、消去不足又は過剰消去のセルは通常存在しない。いくつかの例においては、上述して提示したデバイスは、プログラム／消去の確認（検証）又はステッピングアルゴリズムを用いなくても、優れた耐久特性を示す。

図１９ａ及び図１９ｂは、一例におけるＰ／Ｅサイクル中のＩ−Ｖ特性を示す。対応するＩ−Ｖ曲線が、対数目盛（図１９ａ）及び線形目盛（図１９ｂ）の両方で示されている。一例では、ＳＯＮＯＮＯＳデバイスは、多数のＰ／Ｅサイクルの後に劣化をほとんど有さない。そのため、サブスレショルドスイング（Ｓ．Ｓ．）及びトランスコンダクタンス（ｇｍ）の両方ともが、多数のサイクルの後でもほとんど同じである。このＳＯＮＯＮＯＳデバイスは、ＮＲＯＭデバイスよりも優れた耐久特性を有する。その要因の１つは、ホットホール注入が用いられないことであると考えられる。更に、前述したように、極薄酸化物は、厚いトンネル酸化物よりも良好なストレス耐性を有し得る。

図２０は、一例におけるＣＨＩＳＥＬプログラミング方法（スキーム）を示す。デバイスをプログラムするための別の方法は、ＣＨＩＳＥＬプログラミング方法（スキーム）を使用することであり、これはホットキャリア効率を増大させるように負の基板バイアスを用いて衝撃イオン化（衝突電離）を促進する。又、ボディー効果（基板バイアスの効果）によって、プログラミング電流を低減することもできる。同図には典型的な条件が示されており、ここでは基板には負の電圧（−２Ｖ）が印加され、又ジャンクション電圧が約３．５Ｖに下げられている。従来のＮＲＯＭデバイス及び技術については、チャネルの中央領域付近により多くの電子を注入することがあるため、ＣＨＩＳＥＬプログラミングを適用することはできない。又、ホットホール消去は、従来のＮＲＯＭデバイスにおけるチャネル中央領域付近の電子を除去するのには効果的でない。

図２１ａ及び図２１ｂは、一例におけるＪＴＯＸバーチャルグランドアレイ設計を示す。ＪＴＯＸバーチャルグランドアレイは、メモリアレイ内のＳＯＮＯＮＯＳメモリセルの使用を実現するもう１つの方法を提供する。一例において、ＪＴＯＸ構造とバーチャルグランドアレイとの間で異なる点の一つは、ＪＴＯＸ構造内のデバイス群がＳＴＩ処理（加工）によって分離されていることである。図２１ａには、典型的なレイアウト例が示されている。図２１ｂは、対応する等価回路を示しており、これはバーチャルグランドアレイのそれと同じである。

前述したように、本発明に従うメモリセル構造は、ＮＯＲ型及びＮＡＮＤ型のフラッシュメモリの両方に適している。以下、メモリアレイ設計及びその動作方法の更なる例について説明する。本発明の範囲を後述の特定の構造に限定することを意図するものではないが、以下、本発明のメモリアレイによる種々の動作方法を、典型的なＮＡＮＤアーキテクチャに関して説明する。

前述したように、ＯＮＯトンネリング誘電体を有するｎチャネルＳＯＮＯＮＯＳメモリデバイスを、メモリデバイスに利用することができる。図２２ａ及び図２２ｂは、ＮＡＮＤアレイアーキテクチャの一例を示す。図２３ａ及び図２３ｂは、典型的なメモリアレイ設計を２つの異なる方向から見た断面図である。いくつかの例においては、メモリアレイの動作方法は、＋ＦＮプログラミング、自己収束リセット／消去、及び読み出し方法を含んでいてよい。更に、いくつかの例においては、プログラムディスターブ（プログラム阻害）を防止するために、回路動作方法が含まれていてよい。

シングルブロックゲート構造設計に加えて、ソース／ドレイン領域に隣接して配置された２つのトランジスタゲート間に位置付けられたＳＯＮＯＮＯＳデバイスを用いるＮＡＮＤアレイなどの、スプリットゲートアレイを用いてもよい。いくつかの例においては、スプリットゲート設計は、デバイス寸法をＦ＝３０ｎｍ以下に縮小することができる。更に、良好な信頼性を得ること、フローティングゲート間の結合効果（ｉｎｔｅｒ−ｆｌｏａｔｉｎｇ−ｇａｔｅ ｃｏｕｐｌｉｎｇ ｅｆｆｅｃｔ）を低減又は除去すること、又はこれらの両方を達成することができるように、デバイスを設計することができる。前述したように、ＳＯＮＯＮＯＳメモリデバイスは、優れた自己収束消去を提供することができ、これはセクタ消去動作及びＶｔ分布の制御に役立つ。更に、タイト化された消去状態分布は、多値用途（ＭＬＣ）を容易にすることができる。

メモリアレイ構造のために特定の設計を用いることによって、有効チャネル長（Ｌｅｆｆ）を大きくして、短チャネル効果（ｓｈｏｒｔ−ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）を低減又は除去することができる。いくつかの例は、拡散ジャンクションを使用しないで設計することができ、これによりメモリデバイスの製造工程におけるシャロージャンクション（浅い接合）の提供又はポケットインプランテーションの使用において生じる課題を回避することができる。

図１は、ＳＯＮＯＮＯＳ設計を有するメモリデバイスの一例を示す。更に、前述の表１は、異なる層のために用いられる材料及びその厚さの一例を示す。いくつかの例においては、ゲート注入を低減することによって達成することのできる、より低い飽和リセット／消去Ｖｔを提供するように、Ｐ⁺ポリシリコンゲートを用いることができる。

図２２ａ及び図２２ｂは、拡散ジャンクションを備え、表１に記載される実施形態に従うメモリセルを有する、ＳＯＮＯＮＯＳ−ＮＡＮＤアレイなどのメモリアレイの一例を示す。一例では、個々のデバイスは、シャロートレンチアイソレーション（ＳＴＩ：ｓｈａｌｌｏｗ−ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ（浅い溝による分離））又はシリコンオンインシュレータ（ＳＯＩ：ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ（絶縁体上シリコン））の分離技術を用いるなどの、多様な分離技術によって互いに分離することができる。図２２ａを参照して、メモリアレイは、ＢＬ１及びＢＬ２などの多数のビット線と、ＷＬ１、ＷＬＮ−１及びＷＬＮなどの多数のワード線とを有していてよい。更に、アレイは、ソース線トランジスタ（群）（即ち、ソース線選択トランジスタ（群）或いはＳＬＴ（群））と、ビット線トランジスタ（群）（即ち、ビット線選択トランジスタ（群）或いはＢＬＴ（群））とを有していてよい。図示されているように、アレイ内のメモリセルは、ＳＯＮＯＮＯＳ設計を用いることができ、又ＳＬＴ及びＢＬＴは、ｎ型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ：ｎ−ｔｙｐｅ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を有していてよい。

図２２ｂは、ＮＡＮＤアレイなどのメモリアレイのレイアウトの一例を示す。図２２ｂを参照して、Ｌｇはメモリセルのチャネル長であり、Ｌｓはメモリデバイスの個々の線（ライン）間の間隔である。更に、Ｗはメモリセルのチャネル幅であり、Ｗｓは個々のビット線間の分離領域又はソース／ドレイン領域の幅であり、これは一例ではＳＴＩ幅であってよい。

図２２ａ及び図２２ｂを再度参照して、メモリデバイスは、順次に接続してＮＡＮＤアレイを形成することができる。例えば、１列のメモリデバイスは１６又は３２個のメモリデバイスを有していてよく、１６又は３２の列数を提供することができる。ＢＬＴ（群）及びＳＬＴ（群）は、対応するＮＡＮＤ列を制御するための選択トランジスタとして使用することができる。一例では、ＢＬＴ及びＳＬＴのためのゲート誘電体は、窒化ケイ素捕捉層を含まない酸化ケイ素層であってよい。このような構成は、全てのケースにおいて必ずしも求められるものではないが、いくつかの例においては、メモリアレイの動作中に起きることのあるＢＬＴ及びＳＬＴのＶｔシフトを防止することができる。別法として、ＢＬＴ及びＳＬＴは、それらのゲート誘電体層として、ＯＮＯＮＯ層の組み合わせを用いることができる。

いくつかの例においては、ＢＬＴ及びＳＬＴに印加されるゲート電圧は、ゲートディスターブ（ゲート阻害）をほとんど引き起こすことがないと考えられる１０Ｖ未満とすることができる。ＢＬＴ及びＳＬＴのゲート誘電体層が帯電されるか又は電荷捕捉されることがあるケースにおいては、追加の−Ｖｇ消去をＢＬＴ又はＳＬＴのゲートに印加して、それらのゲート誘電体層を放電させることができる。

図２２ａを再度参照して、各ＢＬＴは、ビット線（ＢＬ）に接続されていてよい。一例では、ＢＬは、ＳＴＩのピッチと同じか又はほぼ同じピッチを有する金属線であってよい。又、各ＳＬＴは、ソース線（ＳＬ）に接続される。ソース線は、ＷＬに平行であり、又読み出し検知のためのセンスアンプに接続される。ソース線は、タングステンなどの金属、又はポリシリコン線、又は拡散Ｎ⁺ドープ線であってよい。

図２３ａは、ＳＯＮＯＮＯＳ−ＮＡＮＤメモリアレイなどの典型的なメモリアレイの、チャネル長方向に沿った断面図を示す。典型的には、Ｌｇ及びＬｓは、デバイス（又はノード）の限界寸法を一般的に表すＦにほぼ等しい。限界寸法は、製造のために用いられる技術によって変わり得る。例えば、Ｆ＝５０ｎｍは、５０ｎｍのノードを使用することを意味する。図２３ｂは、ＳＯＮＯＮＯＳ−ＮＡＮＤメモリアレイなどの典型的なメモリアレイの、チャネル幅方向に沿った断面図を示す。図２３ｂを参照して、チャネル幅方向におけるピッチは、チャネル長方向におけるピッチにほぼ等しいか又はそれより少し大きい。従って、メモリセルのサイズは、ほぼ１セル当たり４Ｆ２（即ち、４Ｆ２／ｃｅｌｌ）である。

上述のアレイなどのメモリアレイの製造についてのいくつかの例においては、製造工程は、２つだけの主要マスク（プライマリーマスク）又はリソグラフィー処理を使用することを含んでいてよく、例えば、１つはポリシリコン（ワード線）のためで、もう１つはＳＴＩ（ビット線）のためである。これに対して、ＮＡＮＤ型フローティングゲートデバイスの製造は、少なくとも２つのポリ（ｐｏｌｙ）処理と、もう１つのインターポリ（ｉｎｔｅｒ−ｐｏｌｙ）ＯＮＯ処理とを必要とするだろう。従って、提示したデバイスの構造及び製造工程は、ＮＡＮＤ型フローティングゲートメモリのそれよりも簡単であると考えられる。

図２３ａを参照して、一例では、ワード線（ＷＬ）間の間隔（Ｌｓ）は、Ｎ⁺ドープ領域のシャロージャンクションなどのシャロージャンクションで形成することができ、これはメモリデバイスのソース又はドレイン領域として働くことができる。図２３ａに示されるように、傾斜ポケットインプランテーション（ｔｉｌｔ−ａｎｇｌｅ ｐｏｃｋｅｔ ｉｍｐｌａｎｔａｔｉｏｎ）などの追加のインプランテーション及び／又は拡散処理を実施することができ、これにより１つ以上のシャロージャンクション領域に隣接する、１つ以上の「ポケット」領域、即ち、ジャンクションのポケット拡張部分を提供することができる。いくつかの例においては、このような構造は、より良好なデバイス特性を提供することができる。

個々のメモリデバイスを分離するのにＳＴＩが用いられるいくつかの例において、特に、用いられるジャンクションバイアスがより高く上げられる場合には、ＳＴＩ領域のトレンチ（溝）深さは、Ｐウェル内の空乏幅より大きくすることができる。例えば、プログラム禁止（阻止）ビット線（群）（プログラミング中に非選択のビット線（群））については、ジャンクションバイアスは約７Ｖ程度まで高くすることができる。一例では、ＳＴＩ領域の深さは、約２００ｎｍから４００ｎｍの範囲内にすることができる。

メモリアレイが製造された後に、Ｖｔ分布をタイト化する（Ｖｔのばらつきを抑える）ために、メモリアレイの他の動作の前に、先ず、リセット動作を実行することができる。図２４ａは、このような動作の一例を示す。一例では、他のオペレーションが開始する前に、先ず、ＶＧ＝約−７Ｖ及びＶＰウェル（ＶＰ−ｗｅｌｌ）＝＋８Ｖを印加して、アレイをリセットすることができる（ＶＧ及びＶＰ−ｗｅｌｌの電圧降下は、各ＷＬ及びＰウェル内のゲート電圧内に分配することができる。）。リセット中に、ＢＬ（群）は、フローティングにするか、又はＰウェルと同電圧に上げることができる。図２４ｂに示されるように、リセット動作は、優れた自己収束特性を提供することができる。一例では、ＳＯＮＯＮＯＳデバイス群が当初多様なＶｔに帯電されていても、リセット動作は、それらをリセット／消去状態へと「タイト化」することができる。一例では、リセット時間は約１００ｍｓｅｃである。この例において、メモリアレイは、Ｌｇ／Ｗ＝０．２２／０．１６μｍのＮ⁺ポリシリコンゲートを有する、ＯＮＯＮＯ＝１５／２０／１８／７０／９０オングストロームのｎチャネルＳＯＮＯＮＯＳデバイスを使用することができる。

一般に、従来のフローティングゲートデバイスは、自己収束消去を提供することができない。これに対して、ＳＯＮＯＮＯＳデバイスは、収束性のリセット／消去方法で動作させることができる。いくつかの例においては、この動作は不可欠なものとなり得る。なぜなら、処理の不均一性又はプラズマ帯電効果などのある種の処理上の問題によって、初期Ｖｔの分布はしばしば広範囲に渡るからである。典型的な自己収束「リセット」は、メモリデバイス群の初期Ｖｔの分布のタイト化、即ち、初期Ｖｔの分布の範囲を狭めるのを助けることができる。

プログラミング動作の一例においては、選択されたＷＬには、チャネル＋ＦＮ注入を生じさせるように、約＋１６Ｖから＋２０Ｖの電圧などの高い電圧を印加することができる。他のパスゲート（ＰＡＳＳ ｇａｔｅ）（他の非選択ＷＬ（群））は、ＮＡＮＤ列における反転層を生じさせるように、オンとすることができる。いくつかの例においては、＋ＦＮプログラミングは、低電力方法であってよい。一例では、並列の４Ｋバイトのセルのページプログラミングなどの並列プログラミング方法は、プログラミングスループットを１０ＭＢ／ｓｅｃ以上に増大させることができるが、その場合でも全電流消費を１ｍＡ以内に制御することができる。いくつかの例においては、他のＢＬにおけるプログラムディスターブを防止するために、約７Ｖの電圧などの高い電圧を、他のＢＬに印加することができる。これにより、反転層の電位がより高く上げられて、非選択ＢＬ（図２５中のセルＢなど）における電圧降下を抑制することができる。

読み出し動作のいくつかの例においては、選択されたＷＬは、消去された状態のレベル（ＥＶ）とプログラムされた状態のレベル（ＰＶ）との間の電圧へ上げることができる。他のＷＬは、「パスゲート」として働くことができ、それによりそれらのゲート電圧は、ＰＶよりも高い電圧に上げることができる。いくつかの例においては、消去動作は、上述のリセット動作と同様であってよく、これは同じか又は類似のリセットＶｔへの自己収束を可能とすることができる。

図２５は、メモリアレイの操作の一例を示す。プログラミングは、ＳＯＮＯＮＯＳ窒化物捕捉層内への電子のチャネル＋ＦＮ注入を含んでいてよい。いくつかの例は、Ｖｇ＝約＋１８Ｖを選択されたＷＬＮ−１へ印加すること、及びＶＧ＝約＋１０ＶをＢＬＴ並びに他のＷＬへ印加することを含んでいてよい。セルＢにおけるチャネルホットエレクトロン注入を防止するために、ＳＬＴはオフとすることができる。この例では、ＮＡＮＤ列内の全てのトランジスタがオンとされるため、反転層は列を通過する。更に、ＢＬ１が接地されるため、ＢＬ１内の反転層はゼロ電位を有する。一方、他のＢＬは、約＋７Ｖの電圧などの高い電位に上げられ、これにより他のＢＬの反転層の電位はより高くなる。

特に、プログラミングのために選択されたセルであるセルＡに関しては、電圧降下は約＋１８Ｖであり、これは＋ＦＮ注入を引き起こす。又、Ｖｔは、ＰＶへと上げることができる。セルＢに関しては、電圧降下は＋１１Ｖであり、ＦＮ注入はＶｇに対して敏感であるため、これはかなり少ない＋ＦＮ注入しか引き起こさない。セルＣに関しては、＋１０Ｖしか印加されないので、＋ＦＮ注入を引き起こさないか又は無視できるほど少ない＋ＦＮ注入しか引き起こさない。いくつかの例においては、プログラミング動作は、例示した技術に限定されるものではない。言い換えれば、他の適切なプログラム禁止技術を適用することもできる。

図２４ａ、図２６、及び図２７は更に、アレイ動作のいくつかの例を示しており、又いくつかの例における耐久特性及び保持特性を示している。図示されているように、多数の動作サイクルの後のデバイスの劣化は、非常に小さいままであり得る。図２４ａは、典型的な消去動作を示しており、これはリセット動作と同様であってよい。一例では、消去は、セクタ単位又はブロック単位で行われる。前述したように、このメモリデバイスは、良好な自己収束消去特性を有し得る。いくつかの例においては、消去飽和Ｖｔは、Ｖｇに依存し得る。例えば、より高いＶｇは、より高い飽和Ｖｔを生じさせることができる。図２６Ｂに示されるように、収束時間は、約１０〜１００ｍｓｅｃとすることができる。

図２７は、典型的な読み出し動作を示す。一例では、読み出しは、消去された状態のＶｔ（ＥＶ）とプログラムされた状態のＶｔ（ＰＶ）との間のゲート電圧を印加することによって行うことができる。例えば、ゲート電圧は約５Ｖであってよい。一方、他のＷＬとＢＬＴ及びＳＬＴには、約＋９Ｖの電圧などのより高いゲート電圧が印加され、他のメモリセルの全てをオンとする。一例では、セルＡのＶｔが５Ｖより高い場合には、読み出し電流は非常に小さくてよい（＜０．１μＡ）。セルＡのＶｔが５Ｖより低い場合には、読み出し電流はより高くてよい（＞０．１μＡ）。その結果、メモリの状態、即ち、格納された情報を識別（決定）することができる。

いくつかの例においては、他のＷＬのためのパスゲート電圧は、高Ｖｔ状態、即ち、プログラムされた状態のＶｔよりも高くすべきであるが、しかしゲートディスターブを引き起こすほど高くし過ぎるべきではない。一例では、パスゲート電圧は、約７〜１０Ｖの範囲内にある。ＢＬに印加される電圧は、約１Ｖであってよい。より大きな読み出し電圧は、より大きな電流を生じさせることができるが、いくつかの例においては、リードディスターブ（読み出し阻害）がより顕著になることがある。いくつかの例においては、センシングアンプを、ソース線上（ソースセンシング）又はビット線上（ドレインセンシング）に配置することができる。

ＮＡＮＤ列のいくつかの例は、１列当たり８、１６又は３２個のメモリデバイスを有し得る。より大きなＮＡＮＤ列は、オーバヘッドを低減する（より多く省く）ことができ、又アレイ効率を増大することができる。しかし、いくつかの例においては、読み出し電流がより小さくなることがあり、又ディスターブがより顕著になることがある。従って、適切なＮＡＮＤ列の数を、種々の設計、製造及び動作上のファクタに基づいて選択すべきである。

図２８は、特定の典型的なデバイスのサイクル耐久特性を示す。図２８を参照すると、＋ＦＮプログラム及び−ＦＮ消去を用いたＰ／Ｅサイクルを実行することができ、その結果は良好な耐久特性を示唆している。この例では、消去条件は、１０ｍｓｅｃ間のＶｇ＝約−１６Ｖである。いくつかの例においては、単一ショットのみの消去が必要とされ、又状態の確認は不要である。メモリのＶｔウインドウは、劣化がなく良好である。

図２９ａ及び図２９ｂは、典型的なメモリデバイスのＩＶ特性を、異なる目盛を使用して示している。特に、図２９ａはデバイスの少ないスイング劣化を示しており、又図２９ｂはデバイスの少ないｇｍ劣化を示している。図３０は、典型的なＳＯＮＯＮＯＳデバイスの保持特性を示す。図３０を参照すると、良好な保持能力が得られており、１０Ｋサイクル後に、室温（常温）で２００時間放置した後に動作されたデバイスに関して、電荷損失は１００ｍＶ未満である。図３０はまた、高温における許容し得る電荷損失を示している。

いくつかの例においては、スプリットゲートＳＯＮＯＮＯＳ−ＮＡＮＤ設計などのスプリットゲート設計を、メモリアレイの更に積極的な縮小化を達成するために用いることができる。図３１は、このような設計を用いる一例を示す。図３１を参照して、各ワード線間、即ち、同じビット線を共用する２つの隣接するメモリデバイス間の間隔（Ｌｓ）は、低減することができる。一例では、Ｌｓは、約３０ｎｍ又は３０ｎｍ未満に縮めることができる。図示されるように、同じビット線に沿った、スプリットゲート設計を用いたメモリデバイス群は、１つのソース領域及び１つのドレイン領域だけを共有する。言い換えると、スプリットゲートＳＯＮＯＮＯＳ−ＮＡＮＤアレイは、メモリデバイスのいくつかのために、拡散領域、即ち、Ｎ⁺ドープ領域などのジャンクションを使用しないことが可能である。一例では、この設計は、いくつかの例においてはより複雑な製造工程を含むことがあるシャロージャンクション及び隣接「ポケット」の必要性を、低減又は除去することができる。更に、いくつかの例においては、この設計は、短チャネル効果により受ける影響がより少ない。これは、一例では、チャネル長が、例えばＬｇ＝２Ｆ−Ｌｓへと増大されるなど、増大されたことによる。

図３２は、スプリットゲート設計を用いたメモリアレイの典型的な製造工程を示す。この模式図は、単に説明のための一例であり、メモリアレイは種々の異なる方法において設計及び製造することができる。図３２を参照して、メモリデバイスを提供するための材料による複数の層が形成された後、それらの層の上に形成されたハードマスクとしての酸化ケイ素構造を使用して、それらの層のパターニングを行うことができる。例えば、酸化ケイ素領域は、リソグラフィー及びエッチング処理によって画成することができる。一例では、最初の酸化ケイ素領域を画成するために用いられるパターンは、約Ｆの幅、及び約Ｆの酸化ケイ素領域間の間隔を有していてよく、結果として約２Ｆのピッチをもたらす。最初の酸化ケイ素領域がパターニングされた後に、次いで、各酸化ケイ素領域を拡大し又それらの間隔を狭めるために、上記パターニングされた領域の周囲に酸化ケイ素スペーサを形成することができる。

図３２を再度参照して、酸化ケイ素領域が形成された後、それをハードマスクとして利用してその下にある層の画成、即ち、パターニングを行い、１つ以上のメモリデバイス、例えば多数のＮＡＮＤ列を提供することができる。更に、隣接するメモリデバイス間の、例えば図３２に示されるＬｓ間隔などの空間を満たすために、酸化ケイ素などの絶縁材料を使用することができる。

一例では、同一ビット線に沿った隣接するメモリデバイス間の間隔Ｌｓは、約１５ｎｍから約３０ｎｍの範囲内とすることができる。前述したように、この例では、実効チャネル長は、２Ｆ−Ｌｓに拡大することができる。一例では、Ｆが約３０ｎｍであり、又Ｌｓが約１５ｎｍであれば、Ｌｅｆｆは約４５ｎｍである。これらの典型的なメモリデバイスの操作に関しては、ゲート電圧は１５Ｖ以下に低減することができる。更に、Ｌｓ間隔におけるスペーサのブレークダウンを避けるために、ワード線間におけるポリシリコン間電圧降下が７Ｖを越えないように設計することができる。一例では、これは、隣接するワード線間の電界を５ＭＶ／ｃｍ未満とすることによって達成することができる。

従来のＮＡＮＤフローティングゲートデバイスにおける拡散ジャンクションを伴うＬｅｆｆは、そのゲート長の約半分である。これに対して、一例では、提示した設計（スプリットゲートＮＡＮＤ）の場合、Ｆが約５０ｎｍであり、又Ｌｅｆｆが約３０ｎｍであれば、Ｌｅｆｆは約８０ｎｍである。より長いＬｅｆｆは、短チャネル効果の影響を低減又は除去することによって、より良好なデバイス特性を提供することができる。

前述したように、スプリットゲートＮＡＮＤ設計は、同一ビット線における隣接するメモリセル間の間隔（Ｌｓ）を更に縮小することができる。これに対して、従来のＮＡＮＤ型フローティングゲートデバイスは、フローティングゲート間の結合効果によってメモリウインドウが失われる（狭くなる）ことがあるため、小さい間隔を提供することができない。フローティングゲート間の結合は、隣接するフローティングゲート間の結合容量が大きいときの（隣接するフローティングゲート間の結合容量が非常に大きくなりリードディスターブが起きるほど、フローティングゲート間の間隔が小さいときの）隣接するメモリセル間の干渉である。前述したように、この設計は、いくつかの拡散ジャンクションの作製を不要にすることができ、又全てのワード線がオンにされれば、反転層は直接連結することが可能である。従って、この設計は、メモリデバイスの製造工程を簡略化することができる。

以上説明したように、メモリデバイスの構造設計、アレイ設計及び動作を含む上述のいくつかの例は、望ましいアレイ寸法、良好な信頼性、良好な性能、又はこれらのうちいずれかの組み合わせを提供することができる。上述のいくつかの実施形態は、ＮＡＮＤフラッシュメモリ及びデータアプリケーション用のフラッシュメモリなどの不揮発フラッシュメモリの寸法の縮小のために適用することができる。いくつかの実施形態は、一様で自己収束性のチャネルホットトンネリング消去が可能なＳＯＮＯＮＯＳデバイスを提供することができる。又、いくつかの実施形態は、メモリデバイスの良好な耐久性を提供することができ、又、いくらかの消去不足又は過剰消去の問題を低減することができる。又、Ｐ／Ｅサイクル後の劣化が小さく電荷保持能力が良好であるなどの、良好なデバイス特性を提供することができる。メモリアレイ内のデバイスの一様性は、異常ビット又はセルを生じることなく提供することができる。更に、いくつかの実施形態は、スプリットゲートＮＡＮＤ設計により、良好な短チャネルデバイス特性を提供することができ、これによりメモリデバイスの動作中に良好なセンスマージンを提供することができる。

本発明の好適な実施形態の上記開示は、例示と説明のためになされたものである。これは、包括的なものではなく、本発明を開示された通りの形式に限定するもではない。本発明の広範な発明概念を逸脱することなく上記の実施形態に変更を行え得ることは当業者には理解されよう。従って、当然のことながら、本発明は開示された特定の実施形態に限定されず、添付した請求の範囲で限定される本発明の精神と範囲内でなされる変更も包含する。

Claims (27)

1. 半導体基板であって、該基板の表面より下に配置され且つチャネル領域によって分離されたソース領域及びドレイン領域を備えた半導体基板と、
   前記チャネル領域より上に配置されたトンネル誘電体構造であって、低いホールトンネリング障壁高さを有する少なくとも１つの層を備えたトンネル誘電体構造と、
   前記トンネル誘電体構造より上に配置された電荷蓄積層と、
   前記電荷蓄積層より上に配置された絶縁層と、
   前記絶縁層より上に配置されたゲート電極と、
   を有することを特徴とするメモリセル。
2. 前記トンネル誘電体構造は、それぞれが最大で約４ｎｍまでの厚さを有する少なくとも２つの誘電体層を有することを特徴とする請求項１に記載のメモリセル。
3. 前記トンネル誘電体構造は、第１の酸化ケイ素層と、前記第１の酸化ケイ素層より上の第１の窒化ケイ素層と、前記第１の窒化ケイ素層より上の第２の酸化ケイ素層と、を有することを特徴とする請求項１に記載のメモリセル。
4. 前記電荷蓄積層は、窒化ケイ素、Ａｌ₂Ｏ₃及びＨｆＯ₂から成る群から選択された少なくとも１つの材料を含むことを特徴とする請求項１に記載のメモリセル。
5. 前記絶縁層は、酸化ケイ素を含むことを特徴とする請求項１に記載のメモリセル。
6. 前記トンネル誘電体構造は、無視できるほど小さい捕捉効率を有することを特徴とする請求項１に記載のメモリセル。
7. 請求項１に記載のメモリセルを複数有することを特徴とするメモリアレイ。
8. 前記複数のメモリセルのうち少なくとも２つは、シャロートレンチアイソレーション及びシリコンオンインシュレーターアイソレーションのうち少なくとも１つによって互いに分離されていることを特徴とする請求項１０に記載のメモリアレイ。
9. 少なくとも２つのワード線と、少なくとも２つのビット線と、少なくとも１つのソース線と、を有することを特徴とする請求項１０に記載のメモリアレイ。
10. 対応するビット線に接続された少なくとも１つのビット線選択トランジスタを有することを特徴とする請求項１０に記載のメモリアレイ。
11. 対応するソース線に接続された少なくとも１つのソース線選択トランジスタを有することを特徴とする請求項１０に記載のメモリアレイ。
12. 前記基板は、前記メモリデバイスのための少なくとも１対のシャロージャンクションを有することを特徴とする請求項１０に記載のメモリアレイ。
13. 半導体基板であって、該基板の表面より下に配置され且つチャネル領域によって分離されたソース領域及びドレイン領域を備えた半導体基板と、
    前記チャネル領域より上に配置された多層トンネル誘電体構造であって、低いホールトンネリング障壁高さを有する少なくとも１つの層を備えた多層トンネル誘電体構造と、
    前記多層トンネル誘電体構造より上に配置された電荷蓄積層と、
    前記電荷蓄積層より上に配置された絶縁層と、
    前記絶縁層より上に配置されたゲート電極と、
    を有することを特徴とするメモリセル。
14. 前記少なくとも１つの低いホールトンネリング障壁高さを有する層は、約４．５ｅＶ以下のホールトンネリング障壁高さを有することを特徴とする請求項１３に記載のメモリセル。
15. 前記少なくとも１つの低いホールトンネリング障壁高さを有する層は、約１．９ｅＶ以下のホールトンネリング障壁高さを有することを特徴とする請求項１３に記載のメモリセル。
16. 前記多層トンネル誘電体構造は、前記少なくとも１つの低いホールトンネリング障壁高さを有する層と、前記基板と前記少なくとも１つの層との間に配置された下端層と、を有し、前記少なくとも１つの低いホールトンネリング障壁高さを有する層は、前記下端層の厚さよりも厚い厚さを有することを特徴とする請求項１３に記載のメモリセル。
17. 前記多層トンネル誘電体構造は、前記少なくとも１つの低いホールトンネリング障壁高さを有する層と、前記基板と前記少なくとも１つの層との間に配置された下端層と、前記電荷蓄積層と前記少なくとも１つの層との間に配置された上端層と、を有することを特徴とする請求項１３に記載のメモリセル。
18. 前記下端層及び前記上端層は酸化ケイ素を含み、前記少なくとも１つの低いホールトンネリング障壁高さを有する層は窒化ケイ素を含むことを特徴とする請求項１７に記載のメモリセル。
19. 前記少なくとも１つの低いホールトンネリング障壁高さを有する層は、前記下端層の厚さよりも厚い厚さを有することを特徴とする請求項１７に記載のメモリセル。
20. 前記少なくとも１つの低いホールトンネリング障壁高さを有する層は、前記下端層の厚さよりも厚い厚さを有することを特徴とする請求項１８に記載のメモリセル。
21. 前記多層トンネル誘電体構造内の各層は、最大で約４ｎｍまでの厚さを有することを特徴とする請求項１３に記載のメモリセル。
22. 前記多層トンネル誘電体構造内の各層は、約１ｎｍから約３ｎｍの厚さを有することを特徴とする請求項１３に記載のメモリセル。
23. 半導体基板であって、該基板の表面より下に配置され且つチャネル領域によって分離されたソース領域及びドレイン領域を備えた半導体基板と、
    前記チャネル領域より上に配置されたＯ／Ｎ／Ｏトンネル誘電体構造と、
    前記ＯＮＯトンネル誘電体構造より上に配置された電荷蓄積層と、
    前記電荷蓄積層より上に配置された絶縁層と、
    前記絶縁層より上に配置されたゲート電極と、
    を有することを特徴とするメモリセル。
24. 前記Ｏ／Ｎ／Ｏトンネル誘電体構造内の各層は、最大で約４ｎｍまでの厚さを有することを特徴とする請求項２３に記載のメモリセル。
25. 前記Ｏ／Ｎ／Ｏトンネル誘電体構造内の各層は、約１ｎｍから約３ｎｍの厚さを有することを特徴とする請求項２３に記載のメモリセル。
26. 前記Ｏ／Ｎ／Ｏトンネル誘電体構造の窒化物層は、前記Ｏ／Ｎ／Ｏトンネル誘電体構造の下端酸化物層の厚さよりも厚い厚さを有することを特徴とする請求項２３に記載のメモリセル。
27. 前記Ｏ／Ｎ／Ｏトンネル誘電体構造の窒化物層は、前記Ｏ／Ｎ／Ｏトンネル誘電体構造の下端酸化物層の厚さよりも厚い厚さを有することを特徴とする請求項２５に記載のメモリセル。