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KR102046761B1 - 비휘발성 메모리 장치 - Google Patents

비휘발성 메모리 장치 Download PDF

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KR102046761B1
KR102046761B1 KR1020130004042A KR20130004042A KR102046761B1 KR 102046761 B1 KR102046761 B1 KR 102046761B1 KR 1020130004042 A KR1020130004042 A KR 1020130004042A KR 20130004042 A KR20130004042 A KR 20130004042A KR 102046761 B1 KR102046761 B1 KR 102046761B1
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KR
South Korea
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trench
surface index
substrate
region
insulating layer
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최준영
이상은
최삼종
김진호
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삼성전자 주식회사
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Abstract

비휘발성 메모리 장치가 제공된다. 상기 비휘발성 메모리 장치는 기판; 상기 기판에 정의된 액티브 영역과 소자 분리 영역; 및 상기 액티브 영역을 교차하도록 형성된 다수의 워드 라인을 포함하되, 상기 각 워드 라인은 차례로 적층된 터널링 절연층, 전하 저장층 및 블로킹 절연층을 포함하고, 상기 소자 분리 영역은 트렌치와 상기 트렌치를 채우는 필드 절연막을 포함하고, 상기 트렌치의 바닥면의 제1 면지수는 제1 인터페이스 트랩을 갖고, 상기 트렌치의 측벽의 제2 면지수는 상기 제1 인터페이스 트랩과 같거나 작은 제2 인터페이스 트랩을 갖는다.

Description

비휘발성 메모리 장치{Nonvolatile memory device}
본 발명은 비휘발성 메모리 장치에 관한 것이다.
모바일 제품에 사용되는 NAND 플래시 메모리 장치는 저전력 사용이 요구된다. 이를 위해서, NAND 플래시 메모리 장치에서 사용되는 셀 트랜지스터의 동작전압이 낮아져야 한다. 하지만, 셀 트랜지스터의 집적도가 증가되면, 단채널 효과(short channel effect)가 문제될 수 있다.
기존에는 게이트 영역에서의 셀 문턱전압 임플란트(cell Vth implant), 소오스/드레인 영역에서의 LDD 임플란트를 조절하여 충분한 셀 전류를 확보하였다. 하지만, 20nm 이하의 셀 어레이 구조에서는, 정밀한 임플란트 조절이 어려워서, 제품이 요구하는 수준의 셀 전류 확보가 힘들다. 뿐만 아니라, 셀 트랜지스터 사이의 산포가 더욱 커진다.
본 발명이 해결하려는 과제는, 소수 캐리어 재결합(minority carrier recombination)을 최소화하여 셀 전류를 충분히 확보하고, 리드 센싱 마진(read sensing margin)을 개선할 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 일 면(aspect)은 기판; 상기 기판에 정의된 액티브 영역과 소자 분리 영역; 및 상기 액티브 영역을 교차하도록 형성된 다수의 워드 라인을 포함하되, 상기 각 워드 라인은 차례로 적층된 터널링 절연층, 전하 저장층 및 블로킹 절연층을 포함하고, 상기 소자 분리 영역은 트렌치와 상기 트렌치를 채우는 필드 절연막을 포함하고, 상기 트렌치의 바닥면의 제1 면지수는 제1 인터페이스 트랩을 갖고, 상기 트렌치의 측벽의 제2 면지수는 상기 제1 인터페이스 트랩과 같거나 작은 제2 인터페이스 트랩을 갖는다.
여기서, 상기 제1 면지수는 (100)이고, 상기 제2 면지수는 (100) 또는 (310)일 수 있다.
상기 기판의 정렬기준 영역의 면지수가 (110)를 기준으로 α° (단, 0<α≤45 또는 -45≤α<0) 만큼 회전되어 있을 수 있다. 예를 들어, 상기 α 는 18.5 또는 -18.5일 수 있다.
상기 기판의 정렬기준 영역의 면지수는 (100)일 수 있다. 상기 워드 라인은 <100> 방향을 따라서 연장될 수 있다.
상기 다수의 워드 라인 사이의 액티브 영역 내에는 별도의 정션 영역이 비형성될 수 있다.
상기 기판은 SOI 기판일 수 있다.
상기 기판은 베이스 기판과, 상기 베이스 기판 상에 형성된 에피층을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 다른 면은 정렬기준 영역의 면지수가 (110)를 기준으로 α° (단, 0<α≤45 또는 -45≤α<0) 만큼 회전되어 형성된 기판; 상기 기판에 정의된 액티브 영역과 소자 분리 영역; 및 상기 액티브 영역을 교차하도록 형성된 다수의 워드 라인을 포함하되, 상기 각 워드 라인은 차례로 적층된 터널링 절연층, 전하 저장층 및 블로킹 절연층을 포함하고, 상기 소자 분리 영역은 트렌치와 상기 트렌치를 채우는 필드 절연막을 포함할 수 있다.
여기서, 상기 α 는 18.5 또는 -18.5일 수 있다.
상기 트렌치의 바닥면의 면지수는 (100)이고, 상기 트렌치의 측벽의 면지수는 (100) 또는 (310)일 수 있다.
상기 다수의 워드 라인 사이의 액티브 영역 내에는 별도의 정션이 비형성될 수 있다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 또 다른 면은 정렬기준 영역의 면지수가 (100)인 기판; 상기 기판에 형성되어 액티브 영역을 정의하는 소자 분리 영역; 및 상기 액티브 영역을 교차하도록 형성된 다수의 워드 라인을 포함하되, 상기 각 워드 라인은 차례로 적층된 터널링 절연층, 전하 저장층 및 블로킹 절연층을 포함하고, 상기 액티브 영역과 상기 워드 라인은 서로 다른 <100> 방향을 따라서 길게 형성될 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 면은 정렬기준 영역의 면지수가 (110)를 기준으로 α° (단, 0<α≤45 또는 -45≤α<0) 만큼 회전되어 형성된 기판; 및 상기 기판에 형성되어 액티브 영역을 정의하고, 트렌치와 상기 트렌치를 채우는 필드 절연막을 포함하는 소자 분리 영역을 포함하고, 상기 트렌치의 바닥면의 제1 면지수는 제1 인터페이스 트랩을 갖고, 상기 트렌치의 측벽의 제2 면지수는 상기 제1 인터페이스 트랩과 같거나 작은 제2 인터페이스 트랩을 갖는다.
여기서, 상기 정렬기준 영역의 면지수는 (100)일 수 있다.
또한, 상기 제1 면지수는 (100)일 수 있다. 상기 제2 면지수는 (100) 또는 (310)일 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서 사용되는 기판의 일 예를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서 사용되는 소자 분리 영역를 설명하기 위한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치에서 사용되는 소자 분리 영역를 설명하기 위한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치에서 사용되는 소자 분리 영역를 설명하기 위한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 블록도이다.
도 6은 도 5의 셀 어레이 영역의 회로도이다.
도 7은 도 5의 셀 어레이 영역의 레이아웃도이다.
도 8은 도 7의 Y ― Y를 따라서 절단한 단면도이다.
도 9는 도 7의 X ― X를 따라서 절단한 단면도이다.
도 10는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서 사용되는 기판의 다른 예를 설명하기 위한 도면이다.
도 11은 면지수와 인터페이스 트랩 밀도 사이의 관계를 도시한 그림이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서, 면지수는 예를 들어, (100)와 같이, 둥근 괄호(또는 소괄호, 반달괄호)를 이용하여 표시한다. 방향은 예를 들어, <100>과 같이, 꺾쇠 괄호를 이용하여 표시한다.
도 1는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서 사용되는 기판의 일 예를 설명하기 위한 도면이다.
도 1를 참조하면, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서 사용되는 기판(1)은, 정렬기준 영역(19)의 면지수가 (100)일 수 있다. 정렬기준 영역(19)은 예시적으로 플랫 존(flat zone)으로 도시되었으나, 이에 한정되지 않는다. 예를 들어, 노치(notch)일 수도 있다.
이에 따라서, 정렬기준 영역(19)의 법선과 평행한 제1 방향(D1)과, 정렬기준 영역(19)의 법선과 수직한 제2 방향(D2)은 모두 <100>방향이 될 수 있다. 또한, 제1 방향(D1), 제2 방향(D2)과 45도 방향에 위치하는 제3 방향(D3), 제4 방향(D4)는 <110>방향이 될 수 있다.
달리 설명하면, 기판(1)은 정렬기준 영역(19)의 면지수가 (110)를 기준으로 45° (또는 -45°)만큼 회전되어 형성된 것일 수 있다. (110)을 45°만큼 회전시키면, 정렬기준 영역(19)의 면지수가 (100)될 수 있다.
기판(1)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs, InP 등에서 선택된 어느 하나 이상의 반도체 재료로 이루어질 수 있는데 이에 한정되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서 사용되는 소자 분리 영역를 설명하기 위한 단면도이다. 도 11은 면지수와 인터페이스 트랩 밀도 사이의 관계를 도시한 그림이다.
먼저, 도 2를 참조하면, 소자 분리 영역(99)은 전술한 도 1의 기판(1)에 형성된다. 또한, 소자 분리 영역(99)은 트렌치(91)와, 트렌치(91)를 채우는 필드 절연막(95)을 포함한다. 트렌치(91)는 예시적으로 아래로 들어갈수록 폭이 좁아지는 테이퍼 형상(tapered shape)으로 도시하였으나, 이에 한정되지 않는다. 또한, 필드 절연막(95)은 예를 들어, 산화막, 질화막, 산질화막 및 이들의 조합, 이들의 적층막일 수 있다.
한편, 트렌치(91)는 바닥면(92)의 제1 면지수(PI1)와, 측벽(94)의 제2 면지수(PI2)는 서로 다를 수 있다.
제1 면지수(PI1)는 제1 인터페이스 트랩을 갖고, 제2 면지수(PI2)는 제1 인터페이스 트랩과 같거나 작은 제2 인터페이스 트랩을 가질 수 있다. 예를 들어, 제1 면지수(PI1)는 (100)이고, 제2 면지수(PI2)는 (100) 또는 (310)일 수 있다.
여기서, 도 11을 참조하면, x축은 네가티브 스트레스(negative stress)를 나타내고, y축은 인터페이스 트랩 밀도(interface trap density)를 나타낸다. 도 10을 보면, 네가티브 스트레스가 증가하더라도, 면지수(100)은 면지수(110)보다 인터페이스 트랩 밀도가 작음을 알 수 있다.
다시 도 2를 참조하면, 트렌치(91)의 측벽(94)에 인터페이스 트랩이 많으면, 소수 캐리어(예를 들어, 전자)가 인터페이스 트랩과 만나서 재결합이 쉽게 일어난다. 즉, 전류 손실이 많이 발생할 수 있다. 따라서, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서, 제2 인터페이스 트랩(제2 면지수(PI2)의 인터페이스 트랩)은 제1 인터페이스 트랩(제1 면지수(PI1)의 인터페이스 트랩)과 같거나 작도록 한다.
반대로, 기판의 정렬기준 영역의 면지수가 (110)이고, 정렬기준 영역에 대응하여 소자 분리 영역을 형성한다면, 트렌치의 바닥면의 면지수는 (100)이고, 트렌치의 측벽의 면지수는 (110)일 수 있다. 면지수(110)는 면지수(100)에 비해서 인터페이스 트랩이 더 많다. 이러한 경우, 소수 캐리어(예를 들어, 전자)가 트렌치의 측벽의 인터페이스 트랩과 만나서 재결합이 쉽게 일어나기 때문에, 전류 손실이 많아진다.
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치에서 사용되는 소자 분리 영역를 설명하기 위한 단면도이다. 설명의 편의상, 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 3을 참조하면, 기판(1)은 SOI(Silicon On Insulator) 기판일 수 있다. 즉, 기판(1)은 베이스 기판(87)과, 베이스 기판(87) 상에 형성된 절연막(88), 절연막(88) 상에 형성된 도전층(89) 등을 포함할 수 있다. 절연막(88)은 예를 들어, 산화막(SiO2)일 수 있으나, 이에 한정되지 않는다. SOI 기판은 누설전류를 감소시키고, 집적회로 칩의 전력소모를 줄일 수 있다. 또한, SOI 기판은 실리콘 단결정 기판에 비해서 불순물 농도가 상대적으로 낮을 수 있다. 따라서, 도전층(89) 내에 소자 분리 영역(99)을 형성하면 누설전류를 더 줄일 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치에서 사용되는 소자 분리 영역를 설명하기 위한 단면도이다. 설명의 편의상, 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 4를 참조하면, 기판(1)은 베이스 기판(85)과, 베이스 기판(85) 상에 형성된 에피층(86)을 포함할 수 있다. 에피층(86)은 베이스 기판(85)의 결정과 같은 결정방향에 따라서 성장된 것일 수 있다.
이하에서, 도 5 내지 도 9를 참조하여, 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치(예를 들어, NAND 플래시 장치)를 설명하도록 한다. 도 5는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 블록도이고, 도 6은 도 5의 셀 어레이 영역의 회로도이고, 도 7은 도 5의 셀 어레이 영역의 레이아웃도이다. 도 8은 도 7의 Y ― Y를 따라서 절단한 단면도이고, 도 9는 도 7의 X ― X를 따라서 절단한 단면도이다.
먼저 도 5 내지 도 7을 참조하면, 본 발명의 또 다른 실시예에 따른 비휘발성 반도체 장치의 셀 어레이 영역(A)에는 다수의 셀 블록(BLK0~BLKl-1)이 반복하여 배열된다. 각 셀 블록(BLK0~BLKl-1)마다 다수의 액티브 영역(AR)이 배열되고, 액티브 영역(AR)과 수직하게 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 공통 소오스 라인(CSL)이 배열된다. 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에는 다수의 워드 라인(WL0~WLm-1) 배열된다. 그리고, 다수의 비트 라인(BL0~BLn-1)이 다수의 워드 라인(WL0~WLm-1)과 교차하도록 배열된다. 비트 라인(BL0~BLn-1)과 워드 라인(WL0~WLm-1)이 교차하는 영역에는 각각 메모리 셀 트랜지스터들(MC)이 정의되고, 비트 라인(WL0~WLm-1)과 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)이 교차하는 영역에는 각각 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)가 정의된다. 스트링 선택 트랜지스터(SST), 다수의 메모리 셀 트랜지스터들(MC) 및 접지 선택 트랜지스터(GST)가 직렬로 연결되어 하나의 스트링(S)을 구성한다. 비트 라인(BL)별로 각 셀 블록(BLK0~BLKl-1)마다 형성된 스트링이 병렬로 연결된다. 즉, 각 스트링(S)의 스트링 선택 트랜지스터(SST)의 드레인은 비트 라인(BL)과 연결된다. 접지 선택 트랜지스터(GST)의 소오스는 공통 소오스 라인(CSL)에 연결된다.
특히, 도 7에 도시된 것과 같이, 액티브 영역(AR)과 다수의 워드 라인(WL0~WLm-1)은 서로 다른 <100> 방향을 따라서 길게 형성될 수 있다. 즉, 다수의 워드 라인(WL0~WLm-1)은 제1 방향(D1)(즉, <100>방향, 도 1 참조)으로 길게 연장되어 형성되고, 액티브 영역(AR)은 제2 방향(D2)(즉, <100>방향, 도 1 참조)으로 길게 연장되어 형성될 수 있다. 또한, 다수의 비트 라인(BL0~BLn-1)도 제2 방향(D2)(즉, <100>방향, 도 1 참조)으로 길게 연장되어 형성될 수 있다.
주변 회로 영역(B)의 상, 하부에는 페이지 버퍼(P/B)가 좌우측에는 행 디코더(R/D) 등이 배열된다.
이어서, 도 8 및 도 9를 참조하면, 기판(1) 상에 다수의 제1 및 제2 적층 게이트 구조(10, 12)이 형성될 수 있다. 여기서, 제1 적층 게이트 구조(10)는 메모리 셀 트랜지스터(MC)의 게이트에 해당하고, 제2 적층 게이트 구조(12)는 스트링 선택 트랜지스터(SST) 또는 접지 선택 트랜지스터(GST)의 게이트에 해당할 수 있다.
제1 및 제2 적층 게이트 구조(10, 12)는 하부 구조(30, 32), 도전 패턴(40) 및 다마신 금속막 패턴(50)이 순차적으로 적층된 구조를 갖는다. 여기서, 셀 어레이 영역(A)에 형성되어 있는 도전 패턴(40)과 다마신 금속막 패턴(50)의 이중층은 일 방향으로 연장되어 있는 워드 라인(도 7의 WL0~WLm-1)에 해당한다.
제1 적층 게이트 구조(10)의 하부 구조(30)는 터널링 절연층(22), 전하 저장층(24), 블로킹 절연층(26)이 순차적으로 적층된 구조이므로, 블로킹 절연층(26)에 의해 전하 저장층(24)과 도전 패턴(40)이 전기적으로 절연된다.
제1 적층 게이트 구조(10)의 터널링 절연층(22)은 전자의 터널링에 적합한 물질, 예를 들어, SiO2, HfxOy, AlxOy, ZrxOy, TaxOy, HfxSi1-xOy, HfxSi1-xOyNz 등을 적어도 하나 이상 이용하여 형성한 단일막 또는 복합막일 수 있으나, 이에 한정되는 것은 아니다. 터널링 절연층(22)의 두께는 약 30~100Å일 수 있다.
제1 적층 게이트 구조(10)의 전하 저장층(24)은 터널링 절연층(22)을 터널링한 전자들이 저장되는 영역이다. 형성하고자 하는 비휘발성 반도체 집적 회로가 플로팅 게이트형인 경우에는 전하 저장층(24)은 불순물이 도우프된 폴리실리콘으로 이루어질 수 있다. 한편, 형성하고자 하는 비휘발성 반도체 집적 회로가 MONOS(Metal Oxide Nitride Oxide Semiconductor) 또는 SONOS(Silicon Oxide Nitride Oxide Semiconductor)와 같이 플로팅 트랩형인 경우에는 전하 저장층(24)은 전자의 트랩이 가능한 물질, 예컨대 SiN 등으로 이루어질 수 있다. 플로팅 트랩형이 경우에는 비도전성을 띄며, 도면에 도시되어 있는 것보다 낮게 형성될 수 있다.
제1 적층 게이트 구조(10)의 블로킹 절연층(26)은 게이트간 절연막으로 전하 저장층(24)에 저장된 전하가 도전 패턴(40) 및 다마신 금속막 패턴(50)으로 이동하는 것을 차단한다. 블로킹 절연층(26)은 ONO, SiO2, HfxOy, AlxOy, ZrxOy, TaxOy, HfxSi1-xOy, HfxSi1-xOyNz 등을 적어도 하나 이상 이용하여 형성한 단일막 또는 복합막일 수 있으나, 이에 한정되는 것은 아니다. 블로킹 절연층(26)의 두께는 약 50~150Å일 수 있다.
도전 패턴(40)은 예를 들어, 불순물이 도우프된 폴리실리콘막일 수 있다.
다마신 금속막 패턴(50)은 다마신 공정을 통해서 제조된 금속막 패턴으로, W, Al, Cu, Pt 및 이들의 혼합막일 수 있다.
반면, 제2 적층 게이트 구조(12)의 하부 구조(32)는 블로킹 절연층(27)이 부분 제거되거나(도 8에 도시됨), 전부가 제거되어 전하 저장층(24)과 도전 패턴(40)이 전기적으로 연결될 수 있다. 제2 적층 게이트 구조(12)의 하부 구조(32)의 터널링 절연층(22), 전하 저장층(24), 블로킹 절연층(27)을 구성하는 물질 및 두께 등은 제1 적층 게이트 구조(10)의 그것과 동일할 수 있다. 제2 적층 게이트 구조(12)의 도전 패턴(40), 다마신 금속막 패턴(50)을 구성하는 물질도 제1 적층 게이트 구조(10)의 그것과 동일할 수 있다.
스페이서(60)는 제1 및 제2 적층 게이트 구조(10, 12)의 측벽에 형성된다. 도시된 것과 같이, 제1 적층 게이트 구조(10) 사이의 스페이서(60), 제1 적층 게이트 구조(10)와 제2 적층 게이트 구조(12) 사이의 스페이서(60)는 서로 접촉하고, 제2 적층 게이트 구조(12) 사이의 스페이서는 서로 접촉하지 않을 수 있다.
정지막(70)은 제1 적층 게이트 구조(10)의 상면, 제2 적층 게이트 구조(12)의 상면과 측벽, 제1 및 제2 적층 게이트 구조(10, 12)에 의해 노출된 기판(1) 상면을 따라서 컨포말하게(conformally) 형성된다. 제1 적층 게이트 구조(10) 사이의 공간과, 제1 적층 게이트 구조(10)와 제2 적층 게이트 구조(12) 사이의 공간에는 스페이서(60)가 형성되어 있으므로 정지막(70)이 형성되지 않을 수 있다. 정지막(70)은 SiN, SiON막으로 이루어질 수 있으며, 두께는 예를 들어, 500Å 이하, 약 200-300Å 일 수 있다.
또한, 제1 적층 게이트 구조(10)의 상면 및 제2 적층 게이트 구조(12)의 상면 및 측벽에 형성된 정지막은 패시베이션(passivation) 역할을 한다. 즉, NAND형 비휘발성 메모리 집적 회로 장치의 제1 및 제2 적층 게이트 구조(10, 12)에는 동작 중에 고전압이 인가되는데, 이러한 고전압에 의해 제1 및 제2 적층 게이트 구조(10, 12) 주변의 모바일 이온(mobile ion)이 제1 및 제2 적층 게이트 구조(10, 12)쪽으로 끌려들어와, 제1 및 제2 적층 게이트 구조(10, 12) 주변에 전류 누설 문제가 발생할 수 있다. 이러한 정지막(70)은 모바일 이온이 끌려오는 것을 방지하여 NAND형 비휘발성 메모리 집적 회로 장치의 전기적 특성 저하를 방지하게 된다.
정지막(70) 상에는 층간 절연막(80)이 형성되고, 층간 절연막(80) 상에는 비트라인(BL0~BLn-1)이 형성될 수 있다.
한편, 도 8에 도시된 것과 같이, 다수의 워드 라인(도 7의 WL0~WLm-1) 사이의 액티브 영역 내에는 별도의 정션 영역이 비형성될 수 있다. 다수의 워드 라인(WL0~WLm-1) 사이의 간격이 줄어듦에 따라서, 다수의 워드 라인(WL0~WLm-1) 사이에 정션 영역의 농도 및 위치 등을 제어하기 어려울 수 있다. 따라서, 별도의 정션 영역을 형성하지 않고, 기판(1) 내의 소수 캐리어(예를 들어, 고유의 전자(intrinsic electron))를 이용하여 비휘발성 메모리 장치의 동작을 수행할 수 있다.
여기서, 도 9를 참조하면, 전술한 것과 같이, 소자 분리 영역(99)의 트렌치(91)는 바닥면(92)과 측벽(94)를 포함할 수 있다. 필드 절연막(95)은 예를 들어, 트렌치(91)의 바닥면(92)과 측벽(94)을 따라서 형성된 제1 절연막(95a)과, 제1 절연막(95a) 상에 형성되고, 트렌치(91)를 채우도록 형성된 제2 절연막(95b)를 포함할 수 있다.
바닥면(92)의 제1 면지수(PI1)와, 측벽(94)의 제2 면지수(PI2)는 서로 다를 수 있다. 측벽(94)의 제2 면지수(PI2)의 제2 인터페이스 트랩은, 바닥면(92)의 제1 면지수(PI1)의 제1 인터페이스 트랩보다 같거나 작을 수 있다. 예를 들어, 제1 면지수(PI1)는 (100)이고, 제2 면지수(PI2)는 (100) 또는 (310)일 수 있다. 측벽(94)의 제2 면지수(PI2)인 (100), (310)은 인터페이스 트랩이 적다.
한편, NAND 비휘발성 메모리 장치의 경우, 리드/라이트 동작 등에서, 하나의 셀 전류는 스트링을 이루는 다수의 트랜지스터(SST, MC, GST 등)을 모두 통과하여야 한다. 따라서, 셀 전류의 양이 적으면 리드/라이트 동작 특성이 떨어지게 된다. 그런데, 별도의 정션 영역을 형성하지 않는다면, 소수 캐리어(예를 들어, intrinsic electron)의 양은 본래 적다. 그런데, 만약, 측벽(94)에 인터페이스 트랩이 많은 경우, 소수 캐리어가 측벽(94)의 인터페이스 트랩과 결합하여 셀 전류가 상당히 줄어들 수 있다. 따라서, 셀 전류의 양이 작아져서, 리드/라이트 동작 특성이 상당히 떨어질 수 있다.
하지만, 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치에서, 측벽(94)의 제2 면지수(PI2)의 제2 인터페이스 트랩은, 바닥면(92)의 제1 면지수(PI1)의 제1 인터페이스 트랩보다 같거나 작다. 따라서, 소수 캐리어가 측벽(94)의 인터페이스 트랩과의 결합하는 빈도가 떨어지기 때문에, 셀 전류의 양을 충분히 확보할 수 있다. 따라서, 리드/라이트 동작 특성을 개선할 수 있다.
도 10는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서 사용되는 기판의 다른 예를 설명하기 위한 도면이다.
도 10를 참조하면, 기판(2)은 정렬기준 영역(19)의 면지수가 (110)를 기준으로 α° (단, 0<α≤45 또는 -45≤α<0) 만큼 회전되어 형성된 것일 수 있다. 이와 같이, 면지수가 (110)를 기준으로 α° (단, 0<α≤45 또는 -45≤α<0) 회전시킨 기판(1)을 사용하여, 전술한 것과 같이, 트렌치(도 2의 91 참조)는 바닥면(도 2의 92 참조)의 제1 면지수(PI1)와, 측벽(도 2의 94 참조)의 제2 면지수(PI2)는 서로 다르게 할 수 있다. 제1 면지수(PI1)는 제1 인터페이스 트랩을 갖고, 제2 면지수(PI2)는 제1 인터페이스 트랩과 같거나 작은 제2 인터페이스 트랩을 가질 수 있다. 예를 들어, α 는 18.5 또는 -18.5인 경우에는, 제1 면지수(PI1)는 (100)이고, 제2 면지수(PI2)는 (310)일 수 있다. α 는 45 또는 -45인 경우에는, 제1 면지수(PI1)는 (100)이고, 제2 면지수(PI2)는 (100)일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 기판 10: 정렬기준 영역
91: 트렌치 92: 바닥면
94: 측벽 95: 필드 절연막
99: 소자 분리 영역

Claims (10)

  1. 기판;
    상기 기판에 정의된 액티브 영역과 소자 분리 영역; 및
    상기 액티브 영역을 교차하도록 형성된 다수의 워드 라인을 포함하되,
    상기 워드 라인 각각은 차례로 적층된 터널링 절연층, 전하 저장층 및 블로킹 절연층을 포함하고,
    상기 소자 분리 영역은 트렌치와 상기 트렌치를 채우는 필드 절연막을 포함하고,
    상기 트렌치의 바닥면의 제1 면지수는 제1 인터페이스 트랩을 갖고, 상기 트렌치의 측벽의 제2 면지수는 상기 제1 인터페이스 트랩과 같거나 작은 제2 인터페이스 트랩을 갖고,
    상기 제1 면지수는 (100)이고, 상기 제2 면지수는 (310)인 비휘발성 메모리 장치.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 기판의 정렬기준 영역의 면지수가 (110)를 기준으로 α° (단, 0<α≤45 또는 -45≤α<0) 만큼 회전되어 있는 비휘발성 메모리 장치.
  5. 제 4항에 있어서,
    상기 α 는 18.5 또는 -18.5인 비휘발성 메모리 장치.
  6. 제 1항에 있어서,
    상기 기판의 정렬기준 영역의 면지수는 (100)인 비휘발성 메모리 장치.
  7. 제 1항에 있어서,
    상기 다수의 워드 라인 사이의 액티브 영역 내에는 별도의 정션 영역이 비형성되는 비휘발성 메모리 장치.
  8. 정렬기준 영역의 면지수가 (110)를 기준으로 α° (단, 0<α?45 또는 -45?α<0) 만큼 회전되어 형성된 기판;
    상기 기판에 정의된 액티브 영역과 소자 분리 영역; 및
    상기 액티브 영역을 교차하도록 형성된 다수의 워드 라인을 포함하되,
    상기 워드 라인 각각은 차례로 적층된 터널링 절연층, 전하 저장층 및 블로킹 절연층을 포함하고,
    상기 소자 분리 영역은 트렌치와 상기 트렌치를 채우는 필드 절연막을 포함하고,
    상기 트렌치의 바닥면의 제1 면지수는 (100)이고, 상기 트렌치의 측벽의 제2 면지수는 (310)인 비휘발성 메모리 장치.
  9. 정렬기준 영역의 면지수가 (100)인 기판;
    상기 기판에 형성되어 액티브 영역을 정의하는 소자 분리 영역; 및
    상기 액티브 영역을 교차하도록 형성된 다수의 워드 라인을 포함하되, 상기 워드 라인 각각은 차례로 적층된 터널링 절연층, 전하 저장층 및 블로킹 절연층을 포함하고,
    상기 액티브 영역과 상기 워드 라인은 서로 다른 <100> 방향을 따라서 길게 형성되고,
    상기 소자 분리 영역은 트렌치와 상기 트렌치를 채우는 필드 절연막을 포함하고,
    상기 트렌치의 바닥면의 제1 면지수는 (100)이고, 상기 트렌치의 측벽의 제2 면지수는 (310)인 비휘발성 메모리 장치.
  10. 정렬기준 영역의 면지수가 (110)를 기준으로 α° (단, 0<α?45 또는 -45?α<0) 만큼 회전되어 형성된 기판; 및
    상기 기판에 형성되어 액티브 영역을 정의하고, 트렌치와 상기 트렌치를 채우는 필드 절연막을 포함하는 소자 분리 영역을 포함하고,
    상기 트렌치의 바닥면의 제1 면지수는 제1 인터페이스 트랩을 갖고, 상기 트렌치의 측벽의 제2 면지수는 상기 제1 인터페이스 트랩과 같거나 작은 제2 인터페이스 트랩을 갖고,
    상기 제1 면지수는 (100)이고, 상기 제2 면지수는 (310)인 반도체 장치.
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