JP2010123063A - 自動配線整形方法およびこのコンピュータプログラム - Google Patents

Abstract

【課題】半導体パッケージの基板面上に相当する仮想平面上において、配線の経路をクリアランスを確保するように整形する自動配線整形方法を実現する。
【解決手段】本方法は、第１、第２及び第３の基準ビアを設定するステップと、ビア接続配線を検出するステップと、ビア接続配線及びこれより第１の基準ビア側の配線をクリアランスを確保するよう仮配置するステップと、ビア接続配線の位置と第１の基準ビアとの間を半径、第１の基準ビアを中心とする仮想円を設定するステップと、ビア接続配線及びこれより第３の基準ビア側の配線をクリアランスを確保するよう仮配置するステップと、ビア接続配線の位置と第３の基準ビアとの間を半径、第３の基準ビアを中心とする仮想円を設定するステップと、２つの仮想円が交差するかを判定するステップと、交差する場合、第１および第３の基準ビアを結ぶ直線を補助線とするステップと、を備える。
【選択図】図１

Description

半導体パッケージの基板面上に相当する仮想平面上において、基板上の配線の経路を、配線に隣接するビアおよび他の配線に対して少なくとも所定のクリアランスを確保するように整形する自動配線整形方法およびこの自動配線整形処理をコンピュータに実行させるためのコンピュータプログラムに関する。

ＰＢＧＡやＥＢＧＡなどの半導体パッケージにおいては、半導体チップの電極端子と電気的に接続されるパッド（例えばボンディングパッド、フリップチップパッド）とその周囲に設けられたビア（ランド）との間あるいはビア部どうしの間を、配線パターンによりそれぞれ接続するよう設計する。半導体パッケージにおける配線は、配線間や配線とビアもしくは障害物との間における所定のクリアランス（ライン＆スペース）を確保し、かつ、不必要な配線交差（クロス）がないようにするといった設計ルールを最低限満足する必要がある。設計者は例えばＣＡＤシステムを用いて仮想平面上で半導体パッケージの配線ルートを試行錯誤しながら設計するのが一般的である。

コンピュータを用いて半導体パッケージの基板面上に相当する仮想平面上における配線およびビアの配置を図形認識し、全ての配線およびビアについていわゆる総当り方式で演算処理すると、演算量が膨大なため、設計に時間がかかる。また、半導体パッケージにおいては高密度化、多ピン化が今後より一層進むことが考えられ、設計時間を短縮することが困難になりつつある。

コンピュータの演算処理量の低減および設計時間の短縮を目的として、配線パターンの設計方法一例として、ラフ配線工程により配線の経路についてのみを先行して決めておき、次いで配線成形工程により実際の設計ルールに照らし合わせて、クリアランスを見ながら、配線の位置を確定する方法が提案されている（例えば、特許文献１参照）。この方法では、コンピュータの演算処理により、配線およびビアが形成される半導体パッケージの基板面上に相当する仮想平面上において、ビア、ボンディングパッド、障害物等の要素間を結ぶ仮想的な補助線を複数設定し、この補助線と配線との交差関係を当該補助線ごとに調べ、この交差結果に基づき、配線の位置を、補助線上においては配線とビアとの間および配線間で少なくとも所定のクリアランスを確保するよう決定する。

特開２００２−９２０６１号公報

補助線を用いて配線整形を行う上記特許文献１（すなわち特開２００２−９２０６１号公報）に記載された発明は、従来の総当り方式でする演算処理に比べて、演算処理量の低減および設計時間の短縮の点で一定の効果がある。

しかしながら、設定する補助線の数を増やせば増やすほど、より適切な配線整形を実現することができるが、補助線の数に比例して演算処理量が増大してしまう欠点。配線密度が高い箇所における補助線の設定は配線整形処理の時間短縮に有効であるものの、配線密度がそれほど高くない箇所にまで補助線を設定しても配線整形処理の時間短縮はあまり効果が見込まれず、むしろ演算量が増加することもあり得る。設計者自身が、自らの技量や経験や勘を頼りに、ＣＡＤシステムを用いて手動で仮想平面上に補助線を設定しているが、補助線の設定の仕方によっては、配線整形処理の時間短縮の効果があまり得られない。また、このような補助線の設定作業自体も、結局のところ手動でしなければならないことから、設計者にとっては煩雑な作業といえる。また、設定された補助線を用いて配線を整形したにもかかわらず、所望の整形結果が得られない場合は、補助線を改めて設定し直さなければならない。

従って本発明の目的は、上記問題に鑑み、半導体パッケージの基板面上に相当する仮想平面上において、基板上の配線の経路を、配線に隣接するビアおよび他の配線に対して少なくとも所定のクリアランスを確保するように計算効率よく整形する自動配線整形方法およびこの自動配線整形処理をコンピュータに実行させるためのコンピュータプログラムを提供することにある。

上記目的を実現するために、本発明においては、配線およびビアが形成される半導体パッケージの基板面上に相当する仮想平面上において、ビア同士を結ぶように設定された補助線と配線との交差関係に基づき、配線の位置を、補助線上においては配線とビアとの間および配線間で少なくとも所定のクリアランスを確保するよう決定する自動配線整形方法は、複数のビアの中から第１の基準ビアを設定する第１の設定ステップと、第１の基準ビアに対してビア列方向もしくはこれに直交する方向に予め設定された補助線である第１の補助線上に位置する、第１の基準ビアに隣接するビアを、第２の基準ビアとして設定する第２の設定ステップと、第２の基準ビアに対して、第１の補助線と略直交する方向に予め設定された補助線である第２の補助線上に位置する、第２の基準ビアに隣接するビアを、第３の基準ビアとして設定する第３の設定ステップと、第１の基準ビアと第２の基準ビアとの間における第１の補助線と交差し、かついずれかのビアに接続される配線であるビア接続配線を検出する検出ステップと、ビア接続配線、および第１の補助線とビア接続配線よりも第１の基準ビア側の位置で交差する配線を、第１の基準ビア側から順次、各配線間において少なくとも所定のクリアランスを確保する位置に仮配置する第１の仮配置ステップと、第１の仮配置ステップにおいて仮配置されたビア接続配線の第１の補助線上における位置と、第１の基準ビアと、の間の距離を半径とし、第１の基準ビアを中心とする第１の仮想円を設定する第１の仮想円設定ステップと、ビア接続配線、および第３の基準ビアに対して予め設定された第１の補助線と並行な第３の補助線とビア接続配線よりも第３の基準ビア側の位置で交差する配線を、第３の基準ビア側から順次、各配線間において少なくとも所定のクリアランスを確保する位置に仮配置する第２の仮配置ステップと、第２の仮配置ステップにおいて仮配置されたビア接続配線の第３の補助線上における位置と、第３の基準ビアと、の間の距離を半径とし、第３の基準ビアを中心とする第２の仮想円を設定する第２の仮想円設定ステップと、第１の仮想円と第２の仮想円とが交差するか否かを判定する判定ステップと、第１の仮想円と第２の仮想円が交差すると判定ステップにおいて判定された場合、第１の基準ビアと第３の基準ビアとを結ぶ直線を、第１の基準ビアと第３の基準ビアとの間にある配線の位置を各配線間で少なくとも所定のクリアランスを確保するよう決定するために用いられる補助線として追加設定する補助線設定ステップと、を備える。

本発明による自動配線整形方法は、複数のビアそれぞれを第１の設定ステップにおいて第１の基準ビアに設定して、第２の設定ステップ、第３の設定ステップ、検出ステップ、第１の仮配置ステップ、第１の仮想円設定ステップ、第２の仮配置ステップ、第２の仮想円設定ステップ、判定ステップ、および補助線設定ステップを実行する。

上記一連の処理は、コンピュータ等の演算処理装置が実行することができるコンピュータプログラムの形式で実現できる。また、このコンピュータプログラムを記録媒体に格納するという事項も当業者には自明である。このように、本発明による自動配線整形方法は、ビアの列方向およびこれに直交する方向については各ビア間に補助線を予め設定しておき、特に配線密度が高いビア間については、上記予め設定した補助線に加えて、コンピュータが実行する上記一連のステップによって生成された補助線を追加設定するものである。

すなわち、配線およびビアが形成される半導体パッケージの基板面上に相当する仮想平面上において、ビア同士を結ぶように設定された補助線と配線との交差関係に基づき、配線の位置を、補助線上においては配線とビアとの間および配線間で少なくとも所定のクリアランスを確保するよう決定する自動配線整形処理をコンピュータに実行させるためのコンピュータプログラムは、複数のビアの中から第１の基準ビアを設定する第１の設定ステップと、第１の基準ビアに対してビア列方向もしくはこれに直交する方向に予め設定された補助線である第１の補助線上に位置する、第１の基準ビアに隣接するビアを、第２の基準ビアとして設定する第２の設定ステップと、第２の基準ビアに対して、第１の補助線と略直交する方向に予め設定された補助線である第２の補助線上に位置する、第２の基準ビアに隣接するビアを、第３の基準ビアとして設定する第３の設定ステップと、第１の基準ビアと第２の基準ビアとの間における第１の補助線と交差し、かついずれかのビアに接続される配線であるビア接続配線を検出する検出ステップと、ビア接続配線、および第１の補助線とビア接続配線よりも第１の基準ビア側の位置で交差する配線を、第１の基準ビア側から順次、各配線間において少なくとも所定のクリアランスを確保する位置に仮配置する第１の仮配置ステップと、第１の仮配置ステップにおいて仮配置されたビア接続配線の第１の補助線上における位置と、第１の基準ビアと、の間の距離を半径とし、第１の基準ビアを中心とする第１の仮想円を設定する第１の仮想円設定ステップと、ビア接続配線、および第３の基準ビアに対して予め設定された第１の補助線と並行な第３の補助線とビア接続配線よりも第３の基準ビア側の位置で交差する配線を、第３の基準ビア側から順次、各配線間において少なくとも所定のクリアランスを確保する位置に仮配置する第２の仮配置ステップと、第２の仮配置ステップにおいて仮配置されたビア接続配線の第３の補助線上における位置と、第３の基準ビアと、の間の距離を半径とし、第３の基準ビアを中心とする第２の仮想円を設定する第２の仮想円設定ステップと、第１の仮想円と第２の仮想円とが交差するか否かを判定する判定ステップと、第１の仮想円と第２の仮想円が交差すると判定ステップにおいて判定された場合、第１の基準ビアと第３の基準ビアとを結ぶ直線を、第１の基準ビアと第３の基準ビアとの間にある配線の位置を各配線間で少なくとも所定のクリアランスを確保するよう決定するために用いられる補助線として追加設定する補助線設定ステップと、を備える。

本発明による自動配線整形処理をコンピュータに実行させるためのコンピュータプログラムは、複数のビアそれぞれを第１の設定ステップにおいて第１の基準ビアに設定して、第２の設定ステップ、第３の設定ステップ、検出ステップ、第１の仮配置ステップ、第１の仮想円設定ステップ、第２の仮配置ステップ、第２の仮想円設定ステップ、判定ステップ、および補助線設定ステップを実行する。

本発明によれば、配線およびビアが形成される半導体パッケージの基板面上に相当する仮想平面上において、ビア同士を結ぶように設定された補助線と配線との交差関係に基づき、配線の位置を、補助線上においては配線とビアとの間および配線間で少なくとも所定のクリアランスを確保するよう決定する自動配線整形処理において、補助線の設定を、コンピュータによる演算処理により自動化することができる。したがって、従来のように設計者自らの技量、経験、勘などに左右されることなく、安定した品質の配線整形を短時間で容易に実現することができる。また、本発明によれば、ビアの列方向およびこれに直交する方向については各ビア間に補助線を予め設定しておき、特に配線密度が高いビア間については、上記予め設定した補助線に加え、コンピュータが実行する上記一連のステップによって生成された補助線を追加設定するものであるので、無駄な補助線を設定せず、したがって、上記特許文献１（すなわち特開２００２−９２０６１号公報）に記載された発明に比べて演算処理量を低減することができる。また、従来のような試行錯誤しながらの手動による設計を行わずに済むので、要求される配線の内容が複雑になったとしても、効率的かつ的確に配線を整形することができる。このような設計時間の短縮および設計者の負担の軽減の結果、半導体パッケージの製造コストも低減することができる。

図１は、本発明の実施例による自動配線整形方法の動作フローを示すフローチャートである。また、図２〜５は、本発明の実施例による自動配線整形方法を適用する半導体パッケージの基板面に相当する仮想平面上におけるビアおよび配線の関係の一の具体例を示す図である。なお、図２〜５において、図中の二重丸「◎」印は仮想平面上のビアを示し、各ビアには参照符号Ｖ１〜Ｖ４が付される。また、図中、白抜きの太線は仮想平面上の配線を示す。また、図中、太い実線は、ビア間に予め設定された仮想の補助線を示す。

本発明の実施例による自動配線整形処理が適用される設計データは、半導体パッケージの基板面上において、ビアの位置については決定されているが、配線については、その経路（ルート）がどのビア間を通るかについてのみ決定されている設計データである。このような設計データに対して、本発明の実施例による自動配線整形処理を適用することにより、経路のみが決定されていた配線について、配置すべき位置、すなわちビアからどれくらい離れた位置に配置すべきかを決定することができる。この自動配線整形処理は、補助線を用いて配線整形を行う上記特許文献１（すなわち特開２００２−９２０６１号公報）に記載された発明に基づくものである。すなわち、配線およびビアが形成される半導体パッケージの基板面上に相当する仮想平面上において、ビア同士を結ぶように設定された補助線と配線との交差関係に基づき、配線の位置を、補助線上においては配線とビアとの間および配線間で少なくとも所定のクリアランスを確保するよう決定する。

本発明の実施例は、ビアの列方向およびこれに直交する方向については各ビア間に補助線を予め設定しておいた場合において、特に配線密度が高いビア間については、上記予め設定した補助線に加え、コンピュータが実行する図１のステップＳ１０１〜Ｓ１１２によって生成された補助線を追加設定するものである。例えば、図２に示す具体例においては、ビア列方向に補助線Ｈ１およびＨ３が、ビア列方向に直交する方向に補助線Ｈ２が、予め設定されてあるものとする。補助線Ｈ１〜Ｈ３は、図中、太い実線で示される。

図１のステップＳ１０１〜Ｓ１１２は、コンピュータ等の演算処理装置により、半導体パッケージの基板面に相当する仮想平面上において実行される。したがって、ステップＳ１０１を実行する前に、設計データ、クリアランスに関するルール、各ビアの座標、形状、大きさおよび向き、基板情報、ビアの列方向およびこれに直交する方向については各ビア間に補助線を予め設定される補助線、などに関するデータを、本発明の実施例による自動配線整形処理を実行するコンピュータに予め入力する。

まず、図１のステップＳ１０１において、コンピュータは、半導体パッケージの基板面に相当する仮想平面上において、複数のビアの中から第１の基準ビアを設定（選択）する。図２に示す具体例においては、コンピュータは、ビアＶ１を第１の基準ビアに設定する。

次いで、ステップＳ１０２において、コンピュータは、第１の基準ビアに対してビア列方向もしくはこれに直交する方向に予め設定された補助線である第１の補助線上に位置する、第１の基準ビアに隣接するビアを、第２の基準ビアとして設定する。図２に示す具体例においては、コンピュータは、第１の基準ビアＶ１に対してビア列方向に予め設定された補助線Ｈ１上に位置する、第１の基準ビアＶ１に隣接するビアＶ２を、第２の基準ビアとして設定する。

次いで、ステップＳ１０３において、コンピュータは、第２の基準ビアに対して、第１の補助線と略直交する方向に予め設定された補助線である第２の補助線上に位置する、第２の基準ビアに隣接するビアを、第３の基準ビアとして設定する。図２に示す具体例においては、コンピュータは、第２の基準ビアＶ２に対して、第１の補助線Ｈ１と略直交する方向に予め設定された補助線Ｈ２上に位置する、第２の基準ビアＶ２に隣接するビアＶ３を、第３の基準ビアとして設定する。

次いで、ステップＳ１０４において、コンピュータは、第１の基準ビアと第２の基準ビアとの間における第１の補助線と交差し、かついずれかのビアに接続される配線であるビア接続配線を検出する。図２に示す具体例においては、コンピュータは、第１の基準ビアＶ１と第２の基準ビアＶ２との間における補助線Ｈ１と交差し、かつビアＶ４に接続される配線Ｘを、ビア接続配線として検出する。

次いで、ステップＳ１０５において、コンピュータは、ビア接続配線、および第１の補助線とビア接続配線よりも第１の基準ビア側の位置で交差する配線を、第１の基準ビア側から順次、各配線間において少なくとも所定のクリアランスを確保する位置に仮配置する。第１の補助線とビア接続配線よりも第１の基準ビア側の位置で交差する配線とは、換言すれば、ビア接続配線と第１の基準ビアとの間にその経路（ルート）を有する配線のことである。図２に示す具体例においては、補助線Ｈ１とビア接続配線Ｘよりも第１の基準ビアＶ１側の位置で交差する配線とは、ビア接続配線Ｘと第１の基準ビアＶ１との間にその経路（ルート）を有する配線Ｗ１〜Ｗ３のことである。コンピュータは、ビア接続配線Ｘ、および補助線とＨ１ビア接続配線Ｘよりも第１の基準ビアＶ１側の位置で交差する配線Ｗ１〜Ｗ３を、第１の基準ビアＶ１側から順次、各配線間において少なくとも所定のクリアランスを確保する位置に仮配置する。

次いで、ステップＳ１０６において、コンピュータは、ステップＳ１０５において仮配置されたビア接続配線の第１の補助線上における位置と、第１の基準ビアと、の間の距離を半径とし、第１の基準ビアを中心とする第１の仮想円を設定する。ステップＳ１０５およびＳ１０６によって生成される第１の仮想円は、第１の基準ビアとビア接続配線の第１の補助線上における位置との間を通過する配線について各配線間を所定のクリアランスを確保することができる、ビア接続配線の最も第１の基準ビア寄りの位置の限界線を示すものである。図３に示す具体例においては、仮配置されたビア接続配線Ｘの補助線Ｈ１上における位置と、第１の基準ビアＶ１と、の間の距離を半径とし、第１の基準ビアＶを中心とする第１の仮想円Ｐ１を設定する。

次いで、ステップＳ１０７において、コンピュータは、ビア接続配線、および第３の基準ビアに対して予め設定された第１の補助線と並行な第３の補助線とビア接続配線よりも第３の基準ビア側の位置で交差する配線を、第３の基準ビア側から順次、各配線間において少なくとも所定のクリアランスを確保する位置に仮配置する。図２に示す具体例においては、補助線Ｈ１と並行な補助線はＨ３で示される。また、第３の基準ビアＶ３に対して予め設定された補助線Ｈ３とビア接続配線Ｘよりも第３の基準ビアＶ３側の位置で交差する配線とは、ビア接続配線Ｘと第３の基準ビアＶ３との間にその経路（ルート）を有する配線Ｚ１〜Ｚ４のことである。コンピュータは、第３の基準ビアＶ３に対して予め設定された補助線Ｈ３とビア接続配線Ｘよりも第３の基準ビアＶ３側の位置で交差する配線Ｚ１〜Ｚ４を、第３の基準ビアＶ３側から順次、各配線間において少なくとも所定のクリアランスを確保する位置に仮配置する。

次いで、ステップＳ１０８において、コンピュータは、ステップＳ１０７において仮配置されたビア接続配線の第３の補助線上における位置と、第３の基準ビアと、の間の距離を半径とし、第３の基準ビアを中心とする第２の仮想円を設定する。ステップＳ１０７およびＳ１０８によって生成される第２の仮想円は、第３の基準ビアとビア接続配線の第３の補助線上における位置との間を通過する配線について各配線間を所定のクリアランスを確保することができる、ビア接続配線の最も第３の基準ビア寄りの位置の限界線を示すものである。図４に示す具体例においては、仮配置されたビア接続配線Ｘの補助線Ｈ３上における位置と、第３の基準ビアＶ３と、の間の距離を半径とし、第３の基準ビアＶ３を中心とする第２の仮想円Ｐ２を設定する。

なお、上述のステップＳ１０５およびＳ１０６の処理とステップＳ１０７およびＳ１０８の処理とについては、互いに入れ替えて実行されても良い。

次いで、ステップＳ１０９において、コンピュータは、第１の仮想円と第２の仮想円とが交差するか否かを判定する。第１の仮想円と第２の仮想円とが交差すると判定された場合はステップＳ１１０へ進み、第１の仮想円と第２の仮想円とが交差しないと判定された場合はステップＳ１０１へ戻る。図４に示す具体例においては、仮想円Ｐ１と仮想円Ｐ２とが交差しているので、処理はステップＳ１１０へ進むことになる。

上述のように第１の仮想円は、第１の基準ビアとビア接続配線の第１の補助線上における位置との間を通過する配線について各配線間を所定のクリアランスを確保することができる、ビア接続配線の最も第１の基準ビア寄りの位置の限界線を示すものである。また、第２の仮想円は、第３の基準ビアとビア接続配線の第３の補助線上における位置との間を通過する配線について各配線間を所定のクリアランスを確保することができる、ビア接続配線の最も第３の基準ビア寄りの位置の限界線を示すものである。つまり、ステップＳ１１０において第１の仮想円と第２の仮想円とが交差するということは、各配線間において所定のクリアランスを確保するのが難しいほど、第１の仮想円の中心である第１の基準ビアと第２の仮想円の中心である第３の基準ビアとの間における配線密度が高いことを意味する。このような場合は、第１の基準ビアと第３の基準ビアとの間に、補助線を追加設定する。そして予め設定しておいた補助線および上記追加設定された補助線を用いて、上記特許文献１（すなわち特開２００２−９２０６１号公報）に記載された発明を実行し、各配線間で少なくとも所定のクリアランスを確保するよう配線の位置を決定する。

すなわち、ステップＳ１１０では、コンピュータは、第１の基準ビアと第３の基準ビアとを結ぶ直線を、第１の基準ビアと第３の基準ビアとの間にある配線の位置を各配線間で少なくとも所定のクリアランスを確保するよう決定するために用いられる補助線として追加設定する。ステップＳ１１０において追加設定された補助線に関するデータがコンピュータ内の記憶装置に記憶される。上述のように本発明の実施例による自動配線生計処理を実行する前に、ビアの列方向およびこれに直交する方向については各ビア間に補助線を予め設定しておくが、特に配線密度が高いビア間については、上記予め設定した補助線に加え、コンピュータが実行する図１のステップＳ１０１〜Ｓ１１２によって生成された補助線が追加設定されることになる。図４に示す具体例において仮想円Ｐ１と仮想円Ｐ２とが交差していたので、図５に示すように、補助線Ｈ４が新たに追加設定されることになる。

上述のステップＳ１０１〜Ｓ１１０における処理は、半導体パッケージの基板上に相当する仮想平面上にあるビア全てに対して実行される。すなわち、ステップＳ１１１では、コンピュータは、半導体パッケージの基板上に相当する仮想平面上にあるビア全てにステップＳ１０１〜Ｓ１１０における処理が実行されたか否かを判定する。

全てのビアについてステップＳ１０１〜Ｓ１１０における処理が実行されてはいないと判定された場合は、ステップＳ１０１へ戻り、新たなる第１の基準ビアを設定する。新たなる第１の基準ビアは、半導体パッケージの基板上に相当する仮想平面上にあるビアのうち、未だ第１の基準ビアとしてされていないビアであればよく、例えば、第１の基準ビアに設定されていたビアに対してビア列方向もしくはこれに直行する方向に隣接するビアを、新たなる第１のビアに設定してもよい。

半導体パッケージの基板上に相当する仮想平面上にあるビア全てについてステップＳ１０１〜Ｓ１１０における処理が実行されると、ステップＳ１１２へ進む。ステップＳ１１２では、コンピュータは、ビア列方向もしくはこれに直交する方向に予め設定された補助線、および補助線設定ステップにおいて追加設定された補助線、を用いて、配線間において少なくとも所定のクリアランスを確保する位置に配線の位置を決定する。すなわち、上記特許文献１（すなわち特開２００２−９２０６１号公報）に記載された発明を実行して各配線間で少なくとも所定のクリアランスを確保するよう配線の位置を決定する。ステップＳ１１２において決定された配線の位置に関するデータは、コンピュータ内の記憶装置に記憶される。

上述した本実施例による自動配線整形装置は、コンピュータを用いて実現される。図６は、記録媒体に格納されたプログラムにより動作する本発明の実施例による自動配線整形装置の構成を示すブロック図である。

本発明による自動配線整形をコンピュータに実行させるプログラムは、図６に示すように、記憶媒体（フレキシブルディスク、ＣＤ−ＲＯＭ等の外部記憶媒体）１１０に格納されており、例えば、次に説明するような構成によるコンピュータにインストールされて自動配線整形装置として動作する。

ＣＰＵ１１１は、自動配線整形装置全体を制御する。このＣＰＵ１１１に、バス１１２を介してＲＯＭ１１３、ＲＡＭ１１４、ＨＤ（ハードディスク装置）１１５、マウスやキーボード等の入力装置１１６、外部記憶媒体ドライブ装置１１７およびＬＣＤ、ＣＲＴ、プラズマディスプレイ、有機ＥＬ等の表示装置１１８が接続されている。ＣＰＵ１１１の制御プログラムはＲＯＭ１１３に格納されている。

本発明による自動配線整形処理を実行するプログラム（自動配線整形処理プログラム）は、記憶媒体１１０からＨＤ１１５にインストール（記憶）される。また、ＲＡＭ１１４には、自動配線整形処理をＣＰＵ１１１が実行する際の作業領域や、自動配線整形処理を実行するプログラムの一部が記憶される領域が確保されている。また、ＨＤ１１５には、入力データ、最終データ、さらにＯＳ（オペレーティングシステム）等が予め記憶される。

まず、コンピュータの電源を投入すると、ＣＰＵ１１１がＲＯＭ１１０から制御プログラムを読み出し、さらにＨＤ１１５からＯＳを読み込み、ＯＳを起動させる。これによりコンピュータは自動配線整形処理プログラムを記憶媒体１１０からインストール可能な状態となる。

次に、記憶媒体１１０を外部記憶媒体ドライブ装置１１７に装着し、入力装置１１６から制御コマンドをＣＰＵ１１１に入力し、記憶媒体１１０に格納された自動配線整形処理プログラムを読み取ってＨＤ１１５等に記憶する。つまり自動配線整形処理プログラムがコンピュータにインストールされる。

その後は、自動配線整形処理プログラムを起動させると、コンピュータは自動配線整形装置として動作する。オペレータは、表示装置１１８に表示される対話形式による作業内容と手順に従って、入力装置１１６を操作することで、上述した自動配線整形処理を実行することができる。処理の結果得られた「配線の最適ルートに関するデータ」は、例えば、ＨＤ１１５に記憶しておいて後日利用できるようにしたり、あるいは、処理結果を表示装置１１８に視覚的に表示するのに用いてもよい。

なお、図６のコンピュータでは、記憶媒体１１０に記憶されたプログラムをＨＤ１１５にインストールするようにしたが、これに限らず、ＬＡＮ等の情報伝送媒体を介して、コンピュータにインストールされてもよいし、コンピュータに内蔵のＨＤ１１５に予めインストールされておいてもよい。

本発明は、ＰＢＧＡやＥＢＧＡなどの半導体パッケージの配線の整形処理に適用することができる。本発明を特開２００２−９２０６１号公報（すなわち、上記特許文献１）に記載された発明と組み合わせて実施すれば、より効率的な自動配線設計が実現できる。本発明によれば、基板上の配線の経路（ルート）を、整形対象となる配線部分に対向する隣接物に対して少なくとも所定のクリアランスを確保するように整形するいわゆる配線整形作業を容易にすることができる。

本発明の実施例による自動配線整形方法の動作フローを示すフローチャートである。 本発明の実施例による自動配線整形方法を適用する半導体パッケージの基板面に相当する仮想平面上におけるビアおよび配線の関係の一の具体例を示す図（その１）である。 本発明の実施例による自動配線整形方法を適用する半導体パッケージの基板面に相当する仮想平面上におけるビアおよび配線の関係の一の具体例を示す図（その２）である。 本発明の実施例による自動配線整形方法を適用する半導体パッケージの基板面に相当する仮想平面上におけるビアおよび配線の関係の一の具体例を示す図（その３）である。 本発明の実施例による自動配線整形方法を適用する半導体パッケージの基板面に相当する仮想平面上におけるビアおよび配線の関係の一の具体例を示す図（その４）である。 記録媒体に格納されたプログラムにより動作する本発明の実施例による自動配線整形装置の構成を示すブロック図である。

符号の説明

１１０ 記録媒体
１１１ ＣＰＵ
１１２ バス
１１３ ＲＯＭ
１１４ ＲＡＭ
１１５ ハードディスク装置
１１６ 入力装置
１１７ 外部記憶媒体ドライブ装置
１１８ 表示装置

Claims (10)

1. 配線およびビアが形成される半導体パッケージの基板面上に相当する仮想平面上において、前記ビア同士を結ぶように設定された補助線と前記配線との交差関係に基づき、前記配線の位置を、前記補助線上においては前記配線と前記ビアとの間および前記配線間で少なくとも所定のクリアランスを確保するよう決定する自動配線整形方法において、
   複数のビアの中から第１の基準ビアを設定する第１の設定ステップと、
   前記第１の基準ビアに対してビア列方向もしくはこれに直交する方向に予め設定された補助線である第１の補助線上に位置する、前記第１の基準ビアに隣接するビアを、第２の基準ビアとして設定する第２の設定ステップと、
   前記第２の基準ビアに対して、前記第１の補助線と略直交する方向に予め設定された補助線である第２の補助線上に位置する、前記第２の基準ビアに隣接するビアを、第３の基準ビアとして設定する第３の設定ステップと、
   前記第１の基準ビアと前記第２の基準ビアとの間における前記第１の補助線と交差し、かついずれかのビアに接続される配線であるビア接続配線を検出する検出ステップと、
   前記ビア接続配線、および前記第１の補助線と前記ビア接続配線よりも前記第１の基準ビア側の位置で交差する配線を、前記第１の基準ビア側から順次、各配線間において少なくとも所定のクリアランスを確保する位置に仮配置する第１の仮配置ステップと、
   前記第１の仮配置ステップにおいて仮配置された前記ビア接続配線の前記第１の補助線上における位置と、前記第１の基準ビアと、の間の距離を半径とし、前記第１の基準ビアを中心とする第１の仮想円を設定する第１の仮想円設定ステップと、
   前記ビア接続配線、および前記第３の基準ビアに対して予め設定された前記第１の補助線と並行な第３の補助線と前記ビア接続配線よりも前記第３の基準ビア側の位置で交差する配線を、前記第３の基準ビア側から順次、各配線間において少なくとも所定のクリアランスを確保する位置に仮配置する第２の仮配置ステップと、
   前記第２の仮配置ステップにおいて仮配置された前記ビア接続配線の前記第３の補助線上における位置と、前記第３の基準ビアと、の間の距離を半径とし、前記第３の基準ビアを中心とする第２の仮想円を設定する第２の仮想円設定ステップと、
   前記第１の仮想円と前記第２の仮想円とが交差するか否かを判定する判定ステップと、
   前記第１の仮想円と前記第２の仮想円が交差すると前記判定ステップにおいて判定された場合、前記第１の基準ビアと前記第３の基準ビアとを結ぶ直線を、前記第１の基準ビアと前記第３の基準ビアとの間にある配線の位置を各前記配線間で少なくとも所定のクリアランスを確保するよう決定するために用いられる前記補助線として追加設定する補助線設定ステップと、
   を備えることを特徴とする自動配線整形方法。
2. 前記複数のビアそれぞれを前記第１の設定ステップにおいて前記第１の基準ビアに設定して、前記第２の設定ステップ、前記第３の設定ステップ、前記検出ステップ、前記第１の仮配置ステップ、前記第１の仮想円設定ステップ、前記第２の仮配置ステップ、前記第２の仮想円設定ステップ、前記判定ステップ、および前記補助線設定ステップを実行する請求項１に記載の自動配線整形方法。
3. 前記補助線設定ステップにおいて追加設定された前記補助線に関するデータがコンピュータ内の記憶装置に記憶される請求項１または２に記載の自動配線整形方法。
4. 前記ビア列方向もしくはこれに直交する方向に予め設定された補助線、および前記補助線設定ステップにおいて追加設定された前記補助線、を用いて、配線間において少なくとも所定のクリアランスを確保する位置に配線の位置を決定する配線整形ステップをさらに備える請求項１〜３のいずれか一項に記載の自動配線整形方法。
5. 前記配線整形ステップにおいて決定された配線の位置に関するデータがコンピュータ内の記憶装置に記憶される請求項４に記載の自動配線整形方法。
6. 配線およびビアが形成される半導体パッケージの基板面上に相当する仮想平面上において、前記ビア同士を結ぶように設定された補助線と前記配線との交差関係に基づき、前記配線の位置を、前記補助線上においては前記配線と前記ビアとの間および前記配線間で少なくとも所定のクリアランスを確保するよう決定する自動配線整形処理をコンピュータに実行させるためのコンピュータプログラムであって、
   複数のビアの中から第１の基準ビアを設定する第１の設定ステップと、
   前記第１の基準ビアに対してビア列方向もしくはこれに直交する方向に予め設定された補助線である第１の補助線上に位置する、前記第１の基準ビアに隣接するビアを、第２の基準ビアとして設定する第２の設定ステップと、
   前記第２の基準ビアに対して、前記第１の補助線と略直交する方向に予め設定された補助線である第２の補助線上に位置する、前記第２の基準ビアに隣接するビアを、第３の基準ビアとして設定する第３の設定ステップと、
   前記第１の基準ビアと前記第２の基準ビアとの間における前記第１の補助線と交差し、かついずれかのビアに接続される配線であるビア接続配線を検出する検出ステップと、
   前記ビア接続配線、および前記第１の補助線と前記ビア接続配線よりも前記第１の基準ビア側の位置で交差する配線を、前記第１の基準ビア側から順次、各配線間において少なくとも所定のクリアランスを確保する位置に仮配置する第１の仮配置ステップと、
   前記第１の仮配置ステップにおいて仮配置された前記ビア接続配線の前記第１の補助線上における位置と、前記第１の基準ビアと、の間の距離を半径とし、前記第１の基準ビアを中心とする第１の仮想円を設定する第１の仮想円設定ステップと、
   前記ビア接続配線、および前記第３の基準ビアに対して予め設定された前記第１の補助線と並行な第３の補助線と前記ビア接続配線よりも前記第３の基準ビア側の位置で交差する配線を、前記第３の基準ビア側から順次、各配線間において少なくとも所定のクリアランスを確保する位置に仮配置する第２の仮配置ステップと、
   前記第２の仮配置ステップにおいて仮配置された前記ビア接続配線の前記第３の補助線上における位置と、前記第３の基準ビアと、の間の距離を半径とし、前記第３の基準ビアを中心とする第２の仮想円を設定する第２の仮想円設定ステップと、
   前記第１の仮想円と前記第２の仮想円が交差するか否かを判定する判定ステップと、
   前記第１の仮想円と前記第２の仮想円とが交差すると前記判定ステップにおいて判定された場合、前記第１の基準ビアと前記第３の基準ビアとを結ぶ直線を、前記第１の基準ビアと前記第３の基準ビアとの間にある配線の位置を各前記配線間で少なくとも所定のクリアランスを確保するよう決定するために用いられる前記補助線として追加設定する補助線設定ステップと、
   を備えることを特徴とする自動配線整形処理をコンピュータに実行させるためのコンピュータプログラム。
7. 前記複数のビアそれぞれを前記第１の設定ステップにおいて前記第１の基準ビアに設定して、前記第２の設定ステップ、前記第３の設定ステップ、前記検出ステップ、前記第１の仮配置ステップ、前記第１の仮想円設定ステップ、前記第２の仮配置ステップ、前記第２の仮想円設定ステップ、前記判定ステップ、および前記補助線設定ステップを実行する請求項６に記載の自動配線整形処理をコンピュータに実行させるためのコンピュータプログラム。
8. 前記補助線設定ステップにおいて追加設定された前記補助線に関するデータがコンピュータ内の記憶装置に記憶される請求項６または７に記載の自動配線整形処理をコンピュータに実行させるためのコンピュータプログラム。
9. 前記ビア列方向もしくはこれに直交する方向に予め設定された補助線、および前記補助線設定ステップにおいて追加設定された前記補助線、を用いて、配線間において少なくとも所定のクリアランスを確保する位置に配線の位置を決定する配線整形ステップをさらに備える請求項６〜８のいずれか一項に記載の自動配線整形処理をコンピュータに実行させるためのコンピュータプログラム。
10. 前記配線整形ステップにおいて決定された配線の位置に関するデータがコンピュータ内の記憶装置に記憶される請求項９に記載の自動配線整形処理をコンピュータに実行させるためのコンピュータプログラム。

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