JP2010074032A - 配線基板およびその製造方法 - Google Patents
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Abstract
【課題】半導体素子の電極が接続される半導体素子接続パッドの配列ピッチが１５０μｍ未満の狭いものであったとしても、隣接する半導体素子接続パッドの間に帯状配線導体を両側の半導体素子接続パッドとの間に十分な間隔をあけて形成することが可能な設計自由度の高い配線基板およびその製造方法を提供すること。
【解決手段】半導体素子接続パッド２Ａは、その上面が帯状配線導体２Ｃの上面よりも上方に突出してソルダーレジスト層３から完全に露出しているとともに、その上面から下面にかけての大きさが同じである。
【選択図】図１
【解決手段】半導体素子接続パッド２Ａは、その上面が帯状配線導体２Ｃの上面よりも上方に突出してソルダーレジスト層３から完全に露出しているとともに、その上面から下面にかけての大きさが同じである。
【選択図】図１
Description
本発明は配線基板およびその製造方法に関し、より詳細には、例えばエリアアレイ型の半導体素子をフリップチップ接続により搭載するのに好適な配線基板およびその製造方法に関する。
従来から、半導体素子である半導体集積回路素子として、多数の電極端子を、その一方の主面の略全面に亘って格子状の並びに配設した、いわゆるエリアアレイ型の半導体集積回路素子がある。
このような半導体集積回路素子を配線基板に搭載する方法として、フリップチップ接続により接続する方法が採用されている。フリップチップ接続とは、配線基板上に設けた半導体素子接続パッドの上面を半導体集積回路素子の電極端子の配置に対応した並びに露出させ、この半導体素子接続パッドの露出する上面と前記電子部品の電極端子とを対向させ、これらの間を半田や金等からなる導電バンプを介して電気的に接続する方法である。
また、近時はこのようなフリップチップ接続により半導体素子を配線基板上に搭載し、さらにその上に別の電子部品を半田ボール接続またはワイヤボンド接続により搭載して、配線基板への半導体素子や電子部品の搭載密度を高めることが行われている。
このような半導体集積回路素子を配線基板に搭載する方法として、フリップチップ接続により接続する方法が採用されている。フリップチップ接続とは、配線基板上に設けた半導体素子接続パッドの上面を半導体集積回路素子の電極端子の配置に対応した並びに露出させ、この半導体素子接続パッドの露出する上面と前記電子部品の電極端子とを対向させ、これらの間を半田や金等からなる導電バンプを介して電気的に接続する方法である。
また、近時はこのようなフリップチップ接続により半導体素子を配線基板上に搭載し、さらにその上に別の電子部品を半田ボール接続またはワイヤボンド接続により搭載して、配線基板への半導体素子や電子部品の搭載密度を高めることが行われている。
図１４は、半導体素子としてのエリアアレイ型の半導体集積回路素子をフリップチップ接続により搭載し、さらにその上に別の電子部品しての半導体素子搭載基板を半田ボール接続した従来の配線基板の一例を示す概略断面図であり、図１５は、図１４の配線基板を示す平面図である。
図１４に示すように、従来の配線基板１１０は、コア用の絶縁基板１０１ａの上下面に複数のビルドアップ用の絶縁層１０１ｂが積層されて成る絶縁基体１０１の内部および表面にコア用の配線導体１０２ａおよびビルドアップ用の配線導体１０２ｂが被着されているとともに、その最表面には保護用のソルダーレジスト層１０３が被着されている。また、絶縁基体１０１の上面中央部には半導体集積回路素子Ｅ１が搭載される半導体素子搭載部１０１Ａおよび上面外周部には半導体素子搭載基板Ｅ２が搭載される電子部品搭載部１０１Ｂを有している。
コア用の絶縁基板１０１ａの上面から下面にかけては複数のスルーホール１０４が形成されており、絶縁基板１０１ａの上下面およびスルーホール１０４の内面にはコア用の配線導体１０２ａが被着され、スルーホール１０４の内部には埋め込み樹脂１０５が充填されている。ビルドアップ用の絶縁層１０１ｂには、それぞれに複数のビアホール１０６が形成されており、各絶縁層１０１ｂの表面およびビアホール１０６の内面には、ビルドアップ用の配線導体１０２ｂが被着形成されている。
この配線導体１０２ｂのうち、配線基板１１０の上面側における最外層の絶縁層１０１ｂ上に被着された一部は、半導体素子搭載部１０１Ａにおいて半導体集積回路素子Ｅ１の電極端子に導電バンプＢ１を介してフリップチップ接続により電気的に接続される円形の半導体素子接続パッド１０２Ａを形成しており、これらの半導体素子接続パッド１０２Ａは格子状の並びに複数並んで形成されている。さらに、配線導体１０２ｂのうち、配線基板１１０の上面側における最外層の絶縁層１０１ｂ上に被着された他の一部は、電子部品搭載部１０１Ｂにおいて電子部品としての半導体素子搭載基板Ｅ２の電極端子に半田ボールＢ２を介して半田ボール接続により電気的に接続される円形の電子部品接続パッド１０２Ｂを形成しており、この電子部品接続パッド１０２Ｂは複数並んで形成されている。そして、これらの半導体素子接続パッド１０２Ａおよび電子部品接続パッド１０２Ｂはその外周部がソルダーレジスト層１０３により覆われているとともに上面の中央部がソルダーレジスト層１０３から露出しており、半導体素子接続パッド１０２Ａの露出部に半導体集積回路素子Ｅ１の電極端子が半田や金等から成る導電バンプＢ１を介して電気的に接続され、電子部品接続パッド１０２Ｂの露出部に半導体素子搭載基板Ｅ２の電極端子が半田ボールＢ２を介して電気的に接続される。
さらに、配線基板１１０の下面側における最外層の絶縁層１０１ｂ上に被着された一部は、外部電気回路基板の配線導体に電気的に接続される円形の外部接続パッド１０２Ｃであり、この外部接続パッド１０２Ｃは格子状の並びに複数並んで形成されている。この外部接続パッド１０２Ｃはその外周部がソルダーレジスト層１０３により覆われているとともに、その上面中央部がソルダーレジスト層１０３から露出しており、外部接続パッド１０２Ｃの露出部に、外部電気回路基板の配線導体が半田ボールＢ３を介して電気的に接続される。
ソルダーレジスト層１０３は、最外層の配線導体１０２ｂを保護するとともに、半導体素子接続パッド１０２Ａおよび電子部品接続パッド１０２Ｂや外部接続パッド１０２Ｃの露出部を画定する。このようなソルダーレジスト層１０３は、感光性を有する熱硬化性樹脂ペーストまたはフィルムを配線導体１０２ｂが形成された最外層の絶縁層１０１ｂ上に積層した後、半導体素子接続パッド１０２Ａおよび電子部品接続パッド１０２Ｂや外部接続パッド１０２Ｃの外周部を覆うとともに中央部を露出させる開口を有するように露光および現像し、硬化させることにより形成される。このため、半導体素子接続パッド１０２Ａおよび電子部品接続パッド１０２Ｂの露出部は、ソルダーレジスト層１０３の表面から凹んで位置することになるとともに外周部がソルダーレジスト層１０３の下に所定の幅で埋設されることになる。
そして、半導体集積回路素子Ｅ１の電極端子と半導体素子接続パッド１０２Ａとを導電バンプＢ１を介して電気的に接続した後、半導体集積回路素子Ｅ１と配線基板１１０との間の隙間にエポキシ樹脂等の熱硬化性樹脂から成るアンダーフィルと呼ばれる充填樹脂Ｕ１を充填し、半導体集積回路素子Ｅ１が配線基板１１０上に実装される。さらに、その上に半導体素子搭載基板Ｅ２の電極端子と電子部品接続パッド１０２Ｂとを半田ボールＢ２を介して電気的に接続することにより半導体素子搭載基板Ｅ２が配線基板１１０上に実装され、これにより配線基板１１０上に半導体素子および電子部品が高密度に実装されることとなる。
ところが近時、半導体集積回路素子Ｅ１は、その高集積度化が急激に進み、半導体集積回路素子Ｅ１における電極端子の配列ピッチが１５０μｍ未満と狭ピッチになってきている。これに伴い、この半導体集積回路素子Ｅ１の電極端子がフリップチップ接続される半導体素子接続パッド１０２Ａの配列ピッチも１５０μｍ未満と狭くなってきている。半導体素子接続パッド１０２Ａのピッチを狭くするためには、半導体素子接続パッド１０２Ａの径および隣接する半導体素子接続パッド１０２Ａ同士の間の少なくとも一方を小さいものとせざるを得ない。半導体素子接続パッド１０２Ａの径を小さくした場合、半導体素子接続パッド１０２Ａにおけるソルダーレジスト層１０３からの露出部の径も小さいものとなる。半導体素子接続パッド１０２Ａの露出部の径が小さい場合、ソルダーレジスト層１０３を形成する際に現像が不十分となり半導体素子接続パッド１０２Ａの露出部にソルダーレジスト層１０３の樹脂残渣が残り易くなる。半導体素子接続パッド１０２Ａの露出部にソルダーレジスト層１０３の樹脂残渣を残さず、半導体集積回路素子Ｅ１の電極端子と半導体素子接続パッド１０２Ａとの接続を良好とするためには半導体素子接続パッド１０２Ａの露出部の径を７０μｍ程度以上とすることが好ましい。なお、ソルダーレジスト層１０３が半導体素子接続パッド１０２Ａの外周部を覆う幅は、半導体素子接続パッド１０２Ａとソルダーレジスト層１０３との位置精度の問題等から１５μｍ程度以上必要である。したがって、半導体素子接続パッド１０２Ａの露出部の径を７０μｍ程度確保すると、半導体素子接続パッド１０２Ａの径は１００μｍ程度となる。例えば半導体素子接続パッド１０２Ａの配列ピッチが１４０μｍの場合、半導体素子接続パッド１０２Ａの径が１００μｍであると、隣接する半導体素子接続パッド１０２Ａ間の間隔は４０μｍとなる。隣接する半導体素子接続パッド１０２Ａ同士の間隔が４０μｍであると、この間に例えば幅が１５μｍ程度の帯状配線導体を両側の半導体素子接続パッド１０２Ａとの間に１５μｍ程度の十分な間隔をあけて形成することは不可能となる。
隣接する半導体素子接続パッド１０２Ａの間に配線導体を形成することができないと、格子状の並びに配列された半導体素子接続パッド１０２Ａのうち、最外周の並びの半導体素子接続パッド１０２Ａ以外からは最外層の配線導体１０２ｂにおいて搭載部１０１Ａの外側に延在する配線導体１０２ｂを設けることができず、配線基板１１０における設計自由度が低くなってしまう。
特開２０００−２４４０８８号公報
本発明の課題は、エリアアレイ型の半導体素子をフリップチップ接続により搭載する配線基板において、半導体素子の電極が接続される半導体素子接続パッドの配列ピッチが１５０μｍ未満の狭いものであったとしても、隣接する半導体素子接続パッドの間に帯状配線導体を両側の半導体素子接続パッドとの間に十分な間隔をあけて形成することが可能な設計自由度の高い配線基板およびその製造方法を提供することにある。
本発明の配線基板は、上面に半導体素子が搭載される搭載部を有する絶縁基体と、該絶縁基体の前記搭載部に格子状の並びに被着されており、上面に前記半導体素子の電極が導電バンプを介して接続されるめっき層から成る円形の複数の半導体素子接続パッドと、前記絶縁基体の上面に被着されており、前記半導体素子接続パッドから前記搭載部の外側にかけて延在するめっき層から成る帯状配線導体と、前記絶縁基体上に前記帯状配線導体を覆うように被着されており、前記半導体素子接続パッドの上面を露出させるとともに該半導体素子接続パッドの側面に密着するソルダーレジスト層とを具備して成る配線基板であって、前記半導体素子接続パッドは、その上面が前記帯状配線導体の上面よりも上方に突出して前記ソルダーレジスト層から完全に露出しているとともに、その上面から下面にかけての大きさが同じであることを特徴とするものである。
さらに、本発明の配線基板は、前記絶縁基体の上面における前記搭載部の外側に前記半導体素子以外の電子部品が接続されるめっき層から成る電子部品接続パッドが形成されているとともに前記電子部品接続パッドの上面中央部が前記ソルダーレジスト層から露出していることを特徴とするものである。
さらに、本発明の配線基板は、前記絶縁基体の上面における前記搭載部の外側に前記半導体素子以外の電子部品が接続されるめっき層から成る電子部品接続パッドが形成されているとともに前記電子部品接続パッドの上面中央部が前記ソルダーレジスト層から露出していることを特徴とするものである。
本発明の配線基板の製造方法は、上面に半導体素子が搭載される搭載部を有する絶縁基体の前記上面の全面に無電解めっき層から成る下地めっき層を被着する工程と、前記搭載部上に格子状の並びに円形の半導体素子接続パッド形成用開口および該半導体素子接続パッド形成用開口から前記搭載部の外側にかけて延在する帯状配線導体形成用開口を有する第１のめっきマスクを前記下地めっき層上に被着する工程と、電解めっき層から成る第１のめっき層を前記半導体素子接続パッド形成用開口内および前記帯状配線導体形成用開口内の前記下地めっき層上に形成する工程と、前記半導体素子接続パッド形成用開口を露出させるとともに前記帯状配線導体形成用開口を覆う第２のめっきマスクを前記第１のめっきマスク上に被着する工程と、電解めっき層から成る第２のめっき層を前記半導体素子接続パッド形成用開口内の前記第１めっき層上に形成する工程と、前記第１のめっきマスクおよび前記第２のめっきマスクを除去した後、前記第１のめっき層で覆われた部分以外の前記下地めっき層をエッチング除去し、前記半導体素子接続パッド形成用開口に対応する位置に前記下地めっき層および前記第１のめっき層および前記第２のめっき層から成り、上面から下面にかけての大きさが同じである円形の半導体素子接続パッドを形成するとともに前記帯状配線導体形成用開口に対応する位置に前記下地めっき層および前記第１のめっき層から成る帯状配線導体を形成する工程と、前記半導体素子接続パッドおよび前記帯状配線導体を完全に埋めるソルダーレジスト層を前記絶縁基体上に形成する工程と、前記ソルダーレジスト層の少なくとも一部を前記半導体素子接続パッドの上面が完全に露出するまで研磨除去する工程とを行なうことを特徴とするものである。
また、本発明の配線基板の製造方法は、上面に半導体素子が搭載される搭載部を有する絶縁基体の前記上面の全面に無電解めっき層から成る下地めっき層を被着する工程と、前記搭載部上に格子状の並びに円形の半導体素子接続パッド形成用開口および該半導体素子接続パッド形成用開口から前記搭載部の外側にかけて延在する帯状配線導体形成用開口および前記搭載部の外側に電子部品接続パッド形成用開口を有する第１のめっきマスクを前記下地めっき層上に被着する工程と、電解めっき層から成る第１のめっき層を前記半導体素子接続パッド形成用開口内および前記帯状配線導体形成用開口内および前記電子部品接続パッド形成用開口内の前記下地めっき層上に形成する工程と、前記半導体素子接続パッド形成用開口を露出させるとともに前記帯状配線導体形成用開口内および前記電子部品接続パッド形成用開口を覆う第２のめっきマスクを前記第１のめっきマスク上および前記第１のめっき層上に被着する工程と、電解めっき層から成る第２のめっき層を前記半導体素子接続パッド形成用開口内の前記第１めっき層上に形成する工程と、前記第１のめっきマスクおよび前記第２のめっきマスクを除去した後、前記第１のめっき層で覆われた部分以外の前記下地めっき層をエッチング除去し、前記半導体素子接続パッド形成用開口に対応する位置に前記下地めっき層および前記第１のめっき層および前記第２のめっき層から成り、上面から下面にかけての大きさが同じである円形の半導体素子接続パッドを形成するとともに前記帯状帯状配線導体形成用開口に対応する位置に前記下地めっき層および前記第１のめっき層から成る帯状配線導体および前記電子部品接続パッド形成用開口に対応する位置に前記下地めっき層および前記第１のめっき層から成る電子部品接続パッドを形成する工程と、前記半導体素子接続パッドおよび前記帯状配線導体を完全に埋めるとともに前記電子部品接続パッドの上面中央部を露出させる開口を有するソルダーレジスト層を前記絶縁基体上に形成する工程と、前記ソルダーレジスト層の少なくとも一部を前記半導体素子接続パッドの上面が完全に露出するまで研磨除去する工程とを行なうことを特徴とするものである。
本発明の配線基板によれば、半導体素子接続パッドは、その上面が、該半導体素子接続パッドから搭載部の外側にソルダーレジスト層で覆われて延在する帯状配線導体の上面よりも上方に突出してソルダーレジスト層から完全に露出しているとともに、その上面から下面にかけての大きさが同じであることから、半導体素子接続パッドの上面の露出面積を十分確保したままで、半導体素子接続パッドの径を小さいものとすることができる。したがって、半導体素子接続パッドの配列ピッチが例えば１５０μｍ未満の狭ピッチであったとしても、隣接する半導体素子接続パッドの間の間隔を広く確保することができ、それらの間にソルダーレジスト層で覆われた帯状配線導体を、両側の半導体素子接続パッドとの間に十分な間隔をもって形成することができ、設計自由度の高い配線基板を提供することができる。
さらに、前記搭載部の外側に前記半導体素子以外の電子部品が接続される電子部品接続パッドが形成されている場合には、狭ピッチ電極の半導体素子およびそれ以外の電子部品を配線基板上に高密度に実装することができる。
さらに、前記搭載部の外側に前記半導体素子以外の電子部品が接続される電子部品接続パッドが形成されている場合には、狭ピッチ電極の半導体素子およびそれ以外の電子部品を配線基板上に高密度に実装することができる。
本発明の配線基板の製造方法によれば、上面に半導体素子が搭載される搭載部を有する絶縁基体の前記上面の全面に無電解めっき層から成る下地めっき層を被着し、次に前記搭載部上に格子状の並びに円形の半導体素子接続パッド形成用開口および該半導体素子接続パッド形成用開口から前記搭載部の外側にかけて延在する帯状配線導体形成用開口を有する第１のめっきマスクを前記下地めっき層上に被着し、次に電解めっき層から成る第１のめっき層を前記半導体素子接続パッド形成用開口内および前記帯状配線導体形成用開口内の前記下地めっき層上に形成し、次に前記半導体素子接続パッド形成用開口を露出させるとともに前記帯状配線導体形成用開口を覆う第２のめっきマスクを前記第１のめっきマスク上に被着し、次に電解めっき層から成る第２のめっき層を前記半導体素子接続パッド形成用開口内の前記第１めっき層上に形成し、次に前記第１のめっきマスクおよび前記第２のめっきマスクを除去した後、前記第１のめっき層で覆われた部分以外の前記下地めっき層をエッチング除去し、前記半導体素子接続パッド形成用開口に対応する位置に前記下地めっき層および前記第１のめっき層および前記第２のめっき層から成り、上面から下面にかけての大きさが同じである円形の半導体素子接続パッドを形成するとともに前記帯状配線導体形成用開口に対応する位置に前記下地めっき層および前記第１のめっき層から成る帯状配線導体を形成し、次に前記半導体素子接続パッドおよび前記帯状配線導体を完全に埋めるソルダーレジスト層を前記絶縁基体上に形成し、次に前記ソルダーレジスト層の少なくとも一部を前記半導体素子接続パッドの上面が完全に露出するまで研磨除去することから、半導体素子接続パッドの上面の露出面積を十分確保したままで半導体素子接続パッドの径を小さいものとすることができ、したがって、半導体素子接続パッドの配列ピッチが例えば１５０μｍ未満の狭ピッチであったとしても、隣接する半導体素子接続パッドの間の間隔を広く確保することができ、それらの間にソルダーレジスト層で覆われた帯状配線導体を、両側の半導体素子接続パッドとの間に十分な間隔をもって形成することができ、設計自由度の高い配線基板を提供することができる。
また、本発明の配線基板の製造方法によれば、上面に半導体素子が搭載される搭載部を有する絶縁基体の前記上面の全面に無電解めっき層から成る下地めっき層を被着し、次に前記搭載部上に格子状の並びに円形の半導体素子接続パッド形成用開口および該半導体素子接続パッド形成用開口から前記搭載部の外側にかけて延在する帯状配線導体形成用開口および前記搭載部の外側に電子部品接続パッド形成用開口を有する第１のめっきマスクを前記下地めっき層上に被着し、次に電解めっき層から成る第１のめっき層を前記半導体素子接続パッド形成用開口内および前記帯状配線導体形成用開口内および前記電子部品接続パッド形成用開口内の前記下地めっき層上に形成し、次に前記半導体素子接続パッド形成用開口を露出させるとともに前記帯状配線導体形成用開口内および前記電子部品接続パッド形成用開口を覆う第２のめっきマスクを前記第１のめっきマスク上および前記第１のめっき層上に被着し、次に電解めっき層から成る第２のめっき層を前記半導体素子接続パッド形成用開口内の前記第１めっき層上に形成し、次に前記第１のめっきマスクおよび前記第２のめっきマスクを除去した後、前記第１のめっき層で覆われた部分以外の前記下地めっき層をエッチング除去し、前記半導体素子接続パッド形成用開口に対応する位置に前記下地めっき層および前記第１のめっき層および前記第２のめっき層から成り、上面から下面にかけての大きさが同じである円形の半導体素子接続パッドを形成するとともに前記帯状配線導体形成用開口に対応する位置に前記下地めっき層および前記第１のめっき層から成る帯状配線導体および前記電子部品接続パッド形成用開口に対応する位置に前記下地めっき層および前記第１のめっき層から成る電子部品接続パッドを形成し、次に前記半導体素子接続パッドおよび前記帯状配線導体を完全に埋めるとともに前記電子部品接続パッドの上面中央部を露出させる開口を有するソルダーレジスト層を前記絶縁基体上に形成し、次に前記ソルダーレジスト層の少なくとも一部を前記半導体素子接続パッドの上面が完全に露出するまで研磨除去することから、上記に加え、狭ピッチ電極の半導体素子およびそれ以外の電子部品を高密度実装することが可能な配線基板を提供することができる。
以下、本発明にかかる配線基板およびその製造方法について図面を参照して詳細に説明する。
図１は、半導体素子としてのエリアアレイ型の半導体集積回路素子をフリップチップ接続により搭載し、さらにその上に別の電子部品としての半導体素子搭載基板を半田ボール接続により搭載した本発明にかかる配線基板の一例を示す概略断面図であり、図２は、図１の配線基板を示す平面図である。
図１は、半導体素子としてのエリアアレイ型の半導体集積回路素子をフリップチップ接続により搭載し、さらにその上に別の電子部品としての半導体素子搭載基板を半田ボール接続により搭載した本発明にかかる配線基板の一例を示す概略断面図であり、図２は、図１の配線基板を示す平面図である。
図１および図２に示すように、本発明にかかる配線基板１０はコア用の絶縁基板１ａの上下面にビルドアップ用の絶縁層１ｂが積層されて成る絶縁基体１の内部および表面にコア用の配線導体２ａとビルドアップ用の配線導体２ｂとが被着されているとともに、その最表面に保護用のソルダーレジスト層３が被着されて成る。また、絶縁基体１の上面中央部には半導体集積回路素子Ｅ１が搭載される半導体素子搭載部１Ａおよび上面外周部には半導体素子搭載基板Ｅ２が搭載される電子部品搭載部１Ｂを有している。
コア用の絶縁基板１ａは、厚みが０．０５〜１．５ｍｍ程度であり、例えばガラス繊維束を縦横に織ったガラスクロスにビスマレイミドトリアジン樹脂やエポキシ樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料から成る。絶縁基板１ａは、絶縁基体１のコア部材として機能する。
コア用の絶縁基板１ａには、その上面から下面にかけて直径が０．０５〜０．３ｍｍ程度の複数のスルーホール４が形成されており、絶縁基板１ａの上下面およびスルーホール４の内面には、コア用の配線導体２ａが被着されている。コア用の配線導体２ａは、絶縁基板１ａの上下面では、主として銅箔または無電解銅めっきおよびその上の電解銅めっきから形成されており、スルーホール４の内面では、無電解銅めっきおよびその上の電解銅めっきから形成されている。
また、スルーホール４の内部には、エポキシ樹脂等の熱硬化性樹脂から成る埋め込み樹脂５が充填されており、絶縁基板１ａの上下面に形成された配線導体２ａ同士がスルーホール４内の配線導体２ａを介して電気的に接続されている。
このような絶縁基板１ａは、ガラス織物に未硬化の熱硬化性樹脂を含浸させたシートの上下面に配線導体２ａ用の銅箔を貼着した後、そのシートを熱硬化させ、これに上面から下面にかけてスルーホール４用のドリル加工を施すことにより作製される。
コア用の配線導体２ａは、絶縁基板１ａ用の前記シートの上下全面に、厚みが２〜１８μｍ程度の銅箔を上述のように貼着しておくとともに、これらの銅箔および絶縁基板１ａにスルーホール４を穿孔した後、このスルーホール４の内面および銅箔表面に無電解銅めっきおよび電解銅めっきを順次施し、次いで、スルーホール４内を埋め込み樹脂５で充填した後、この上下面の銅箔および銅めっきをフォトリソグラフィ技術を用いて所定のパターンにエッチング加工することにより、絶縁基板１ａの上下面およびスルーホール４の内面に形成される。
埋め込み樹脂５は、スルーホール４を塞ぐことによりスルーホール４の直上および直下にビルドアップ用の絶縁層１ｂを形成可能とするためのものであり、未硬化のペースト状の熱硬化性樹脂をスルーホール４内にスクリーン印刷法により充填し、これを熱硬化させた後、その上下面を略平坦に研磨することにより形成される。
絶縁基板１ａの上下面に積層されたビルドアップ用の絶縁層１ｂは、それぞれの厚みが２０〜６０μｍ程度であり、絶縁基板１ａと同様にガラスクロスに熱硬化性樹脂を含浸させた電気絶縁材料や、あるいはエポキシ樹脂等の熱硬化性樹脂に酸化珪素等の無機フィラーを分散させた電気絶縁材料から成る。各絶縁層１ｂには、直径が３０〜１００μｍ程度の複数のビアホール６が形成されており、各絶縁層１ｂの表面およびビアホール６内にはビルドアップ用の配線導体２ｂが被着されている。
これらの絶縁層１ｂは、配線導体２ａが形成された絶縁基板１ａの表面や配線導体２ｂが形成された絶縁層１ｂの表面に未硬化の熱硬化性樹脂組成物を含有する樹脂シートを貼着するとともに熱硬化させた後、その所定の位置にレーザ加工を施すことによりビアホール６を穿孔することにより形成される。
ビルドアップ用の配線導体２ｂは、無電解銅めっきおよびその上の電解銅めっきから成り、絶縁層１ｂを挟んで上層に位置する配線導体２ｂと下層に位置する配線導体２ａまたは２ｂとをビアホール６内の配線導体２ｂを介して電気的に接続することにより、高密度配線を立体的に形成可能としている。
このようなビルドアップ用の配線導体２ｂは、厚みが５〜２０μｍ程度であり、セミアディティブ法といわれる方法により形成される。セミアディティブ法は、例えば、ビアホール６が形成されたビルドアップ用の絶縁層１ｂの表面に、電解めっき用の下地めっき層を無電解銅めっきにより形成し、その上に配線導体２ｂに対応した開口を有するめっきレジスト層を形成し、次に、下地めっき層を給電用の電極として開口から露出する下地めっき層上に電解銅めっきを施すことで配線導体２ｂを形成し、めっきレジストを剥離した後、露出する下地めっき層をエッチング除去することによって、各配線導体２ｂを電気的に独立させる方法である。
ビルドアップ用の配線導体２ｂのうち、配線基板１０の上面側における最外層の絶縁層１ｂ上に被着された一部は、半導体素子搭載部１Ａにおいて半導体集積回路素子Ｅ１の電極に半田等の導電バンプＢ１を介して電気的に接続される円形の半導体素子接続パッド２Ａを形成しており、これらの半導体素子接続パッド２Ａは格子状の並びに複数並んで形成されている。さらに、ビルドアップ用の配線導体２ｂのうち、配線基板１０の上面側における最外層の絶縁層１ｂ上に被着された他の一部は、電子部品搭載部１Ｂにおいて半導体素子搭載基板Ｅ２の電極端子に半田ボールＢ２を介して半田ボール接続により電気的に接続される円形の電子部品接続パッド２Ｂを形成しており、複数並んで形成されている。そしてこれらの半導体素子接続パッド２Ａいくつかと電子部品接続パッド２Ｂのいくつかとは、配線基板１０の上面側における最外層の絶縁層１ｂ上を半導体素子搭載部１Ａから電子部品搭載部１Ｂにかけて延在する配線導体２ｂの一部から成る帯状配線導体２Ｃにより互いに接続されている。また、配線基板１０の下面側における最外層の絶縁層１ｂ上に被着された一部は、外部電気回路基板の配線導体に半田ボールＢ３を介して電気的に接続される外部接続用の外部接続パッド２Ｄを形成しており、複数並んで形成されている。
半導体素子接続パッド２Ａは、厚みが１０〜３０μｍ程度であり、図３にソルダーレジスト層３を除いた上面斜視図で示すように、その上面から下面にかけての大きさが同じであり、かつその上面が帯状配線導体２Ｃの上面および電子部品接続パッド２Ｂの上面よりも５〜１５μｍ程度上方に突出している。半導体素子接続パッド２Ａは、その配列ピッチが１５０μｍ未満の狭ピッチであり、隣接する半導体素子接続パッド２Ａ間に幅が１５μｍ程度の帯状配線導体２Ｃを両側の半導体素子接続パッド２Ａとの間に１５μｍ程度の間隔をあけて形成することが可能なようにその直径が設定されており、例えばその配列ピッチが１４０μｍの場合であれば、その直径は８５μｍ以下、その配列ピッチが１３０μｍであれば、その直径は７５μｍ以下、その配列ピッチが１２０μｍであれば、その直径は６５μｍ以下に設定される。また、電子部品接続パッド２Ｂは、厚みが１０〜１５μｍ程度で、直径が２００〜４５０μｍ程度であり、絶縁基体１の上面外周部に枠状の並びに４００〜６５０μｍの配列ピッチで形成されている。
帯状配線導体２Ｃは、厚みが前記電子部品接続パッド２Ｂと同じ１０〜１５μｍ程度で、幅が１０〜１５μｍ程度の帯状であり、最外周の半導体素子接続パッド２Ａおよびそれよりも内側の半導体素子接続パッド２Ａから半導体素子搭載部１Ａの外側にかけて延在している。なお、内側の半導体素子接続パッド２Ａから延出する帯状配線導体２Ｃは、それよりも外側の半導体素子接続パッド２Ａの間をそれらの半導体素子接続パッド２Ａとの間に１５μｍ程度以上の間隔をあけて通るように形成されている。このように最外周の半導体素子接続パッド２Ａよりも内側の半導体素子接続パッド２Ａから半導体素子搭載部１Ａの外側に配線導体２Ｃを延在させているので、多数の半導体素子接続パッド２Ａと電子部品接続パッド２Ｂとを最外層の絶縁層１ｂ上で直接接続することが可能となる。したがって本発明の配線基板によれば、配線基板の設計自由度を高いものとすることができる。
さらに、最外層の絶縁層１ｂ上には、ソルダーレジスト層３が被着されている。ソルダーレジスト層３は、最外層の配線導体２ｂを熱や外部環境から保護するための保護膜であり、上面側のソルダーレジスト層３は帯状配線導体２Ｃを覆うとともに半導体素子接続パッド２Ａの上面全面および電子部品接続パッド２Ｂの上面中央部を露出させるようにして被着されている。また、下面側のソルダーレジスト層３は、外部接続用パッド２Ｄの中央部を露出させるようにして被着されている。
上面側のソルダーレジスト層３は半導体素子接続パッド２Ａの上面およびその周囲を底面として該底面の中央部に各半導体素子接続パッド２Ａを個別に露出させる円形の凹部３Ａを有している。これにより各半導体素子接続パッド２Ａはその上面の全面がソルダーレジスト層３から露出するとともにその側面がソルダーレジスト層３に密着することとなる。また、上面側のソルダーレジスト層３は、電子部品接続パッド２Ｂの上面中央部を露出させる円形の開口部３Ｂを有している。これにより電子部品接続パッド２Ｂの外周部がソルダーレジスト層３により覆われるとともに電子部品接続パッド２Ｂの中央部がソルダーレジスト層３より露出することとなる。また、下面側のソルダーレジスト層３は、外部接続パッド２Ｄの下面中央部を露出させる円形の開口部３Ｃを有している。これにより外部接続パッド２Ｄの外周部がソルダーレジスト層３により覆われるとともに外部接続パッド２Ｄの中央部がソルダーレジスト層３より露出することとなる。
そして、本発明の配線基板１０においては、半導体素子接続パッド２Ａの上面から下面にかけての大きさが同じであり、半導体素子接続パッド２Ａの上面全面がソルダーレジスト層３から露出していることから、半導体素子接続パッド２Ａの配列ピッチが１５０μｍ未満の狭ピッチであったとしても、半導体素子接続パッド２Ａの上面に半導体集積回路素子Ｅ１の電極端子との接続のための十分な面積を確保しつつ隣接する半導体素子接続パッド２Ａの間の間隔を広く確保することができ、それにより半導体素子接続パッド２Ａの間に帯状配線導体２Ｃを、両側の半導体素子接続パッド２Ａとの間に十分な間隔をもって形成することができる。さらに、半導体素子接続パッド２Ａの上面が帯状配線導体２Ｃの上面よりも上方に突出していることから、半導体素子接続パッド２Ａの上面全面を露出させたままで帯状配線導体２Ｃをソルダーレジスト層３で覆うことができる。したがって、半導体素子接続パッド２Ａの配列ピッチが１５０μｍ未満の狭ピッチであるにもかかわらず、半導体素子接続パッド２Ａ間にソルダーレジスト層３で覆われた帯状配線導体２Ｃを形成することができ、これにより設計自由度の高い配線基板を提供することができる。また、上面側のソルダーレジスト層３に形成された凹部３Ａは、半導体素子接続パッド２Ａに半導体集積回路素子Ｅ１の電極端子を導電バンプＢ１を介して接続する際に、導電バンプＢ１と半導体素子接続パッド２Ａとの位置決め用のガイドとして利用することができ、それにより配線基板１０への半導体集積回路素子Ｅ１の実装を容易なものとすることができる。
なお、上面側のソルダーレジスト層３に形成された凹部３Ａはその直径が半導体素子接続パッド２Ａの直径よりも１５μｍ程度以上大きなことが望ましい。凹部３Ａの直径が半導体素子接続パッド２Ａの直径よりも１５μｍ未満大きいと、凹部３Ａ内に半導体素子接続パッド２Ａの全面を良好に露出させることが困難となる。また、凹部３Ａの深さは２〜１０μｍ程度が好ましい。凹部３Ａの深さが２μｍ未満であると、凹部３Ａを利用した導電バンプＢ１と半導体素子接続パッド２Ａとの位置決めが困難となり、１０μｍを超えると、半導体素子接続パッド２Ａ間の帯状配線導体２Ｃが露出する危険性が高くなり、最上層の配線導体２ｂにおける電気絶縁性を確保することが困難となる。なお、半導体素子接続パッド２Ａの配列ピッチが極めて狭くなり、ソルダーレジスト層３に各半導体素子接続パッド２Ａを個別に取り囲む凹部３Ａを設けることが困難な場合等には、後述するように、半導体素子搭載部１Ａを一括して取り囲む凹部３ＡＡを設けることにより半導体素子接続パッド２Ａの上面を露出させることが好ましい。
また、電子部品接続パッド２Ｂの上面中央部は、ソルダーレジスト層３に設けた開口３Ｂ内に露出しており、この開口３Ｂとで形成される凹部の底面を形成している。これにより、半導体素子搭載基板Ｅ２を配線基板１０上に実装する際に、半導体素子搭載基板Ｅ２の電極端子と電子部品接続パッド２Ｂとを接続する半田ボールＢ２が電子部品接続パッド２Ｂ上に良好に位置決めされ、半導体素子搭載基板Ｅ２を配線基板１０上に良好に搭載することが可能になる。
なお、ソルダーレジスト層３から露出する半導体素子接続パッド２Ａの上面および電子部品接続パッド２Ｂの上面には、半導体素子接続パッド２Ａおよび電子部品接続パッド２Ｂが酸化腐食するのを防止するとともに、導電バンプＢ１や半田ボールＢ２との接続を良好とするために、ニッケルめっきおよび金めっきを無電解めっき法や電解めっき法により順次被着させておくか、あるいは錫やインジウム等を含む半田層を被着させておいてもよい。
そして、半導体集積回路素子Ｅ１の電極端子と半導体素子接続パッド２Ａとを導電バンプＢ１を介して電気的に接続した後、半導体集積回路素子Ｅ１と配線基板１０との間の隙間にエポキシ樹脂等の熱硬化性樹脂から成るアンダーフィルと呼ばれる充填樹脂Ｕ１を充填し、半導体集積回路素子Ｅ１が配線基板１０上に実装される。さらに、その上に半導体素子搭載基板Ｅ２の電極端子と電子部品接続パッド２Ｂとを半田ボールＢ２を介して電気的に接続することにより半導体素子搭載基板Ｅ２が配線基板１０上に実装され、これにより配線基板１０上に半導体素子および電子部品が高密度に実装されることとなる。
そして、半導体集積回路素子Ｅ１の電極端子と半導体素子接続パッド２Ａとを導電バンプＢ１を介して電気的に接続した後、半導体集積回路素子Ｅ１と配線基板１０との間の隙間にエポキシ樹脂等の熱硬化性樹脂から成るアンダーフィルと呼ばれる充填樹脂Ｕ１を充填し、半導体集積回路素子Ｅ１が配線基板１０上に実装される。さらに、その上に半導体素子搭載基板Ｅ２の電極端子と電子部品接続パッド２Ｂとを半田ボールＢ２を介して電気的に接続することにより半導体素子搭載基板Ｅ２が配線基板１０上に実装され、これにより配線基板１０上に半導体素子および電子部品が高密度に実装されることとなる。
次に、本発明の配線基板の製造方法を、上述の半導体素子接続パッド２Ａ、電子部品接続パッド２Ｂ、帯状配線導体２Ｃおよびソルダーレジスト層３の形成を例にして、図４〜図１１を基に説明する。
まず、図４（ａ）に示すように、上面側における最外層の絶縁層１ｂにビアホール６を形成する。ビアホール６の形成には、例えば炭酸ガスレーザやＹＡＧレーザが用いられる。次に、図４（ｂ）に示すように、前記絶縁層１ｂの表面およびビアホー６内の全面にわたって、電解めっき用の下地めっき層５１を無電解めっきにより被着形成する。下地めっき層５１を形成する無電解めっきとしては、無電解銅めっきが好ましい。
次いで、図５（ｃ）に示すように、下地めっき層５１の表面に、第１の感光性アルカリ現像型ドライフィルムレジストＤＦＲ１を貼着するとともに、これをフォトリソグラフィ技術を用いて露光および現像を行なうことにより、図５（ｄ）に示すように、半導体素子接続パッド２Ａに対応する形状の半導体素子接続パッド形成用開口Ｍ１Ａおよび電子部品接続パッド２Ｂに対応する形状の電子部品接続パッド形成用開口Ｍ１Ｂおよび帯状配線導体２Ｃに対応する形状の帯状配線導体形成用開口Ｍ１Ｃを有する第１のめっきマスク層Ｍ１を形成する。なお、第１のめっきマスクＭ１の厚みは、後に形成する半導体素子接続パッド２Ａの厚みよりも若干厚い厚みであるのがよい。
次いで、図５（ｃ）に示すように、下地めっき層５１の表面に、第１の感光性アルカリ現像型ドライフィルムレジストＤＦＲ１を貼着するとともに、これをフォトリソグラフィ技術を用いて露光および現像を行なうことにより、図５（ｄ）に示すように、半導体素子接続パッド２Ａに対応する形状の半導体素子接続パッド形成用開口Ｍ１Ａおよび電子部品接続パッド２Ｂに対応する形状の電子部品接続パッド形成用開口Ｍ１Ｂおよび帯状配線導体２Ｃに対応する形状の帯状配線導体形成用開口Ｍ１Ｃを有する第１のめっきマスク層Ｍ１を形成する。なお、第１のめっきマスクＭ１の厚みは、後に形成する半導体素子接続パッド２Ａの厚みよりも若干厚い厚みであるのがよい。
次いで、図６（ｅ）に示すように、第１のめっきマスクＭ１の半導体素子接続パッド形成用開口Ｍ１Ａおよび電子部品接続パッド形成用開口Ｍ１Ｂおよび帯状配線導体形成用開口Ｍ１Ｃ内に露出する下地めっき層５１上に、半導体素子接続パッド２Ａおよび電子部品接続パッド２Ｂおよび帯状配線導体２Ｃに対応した形状の第一のめっき層５２を電解めっき法により被着形成する。第１のめっき層５２を形成するための電解めっきとしては、電解銅めっきが好ましい。ここで、第１のめっき層５２の厚みは、第１のめっきマスクＭ１より薄くなっている。具体的には、第１のめっき層５２の厚みは、８〜２０μｍ、好ましくは１０〜１５μｍであるのがよい。
次いで、図６（ｆ）に示すように、第１のめっきマスクＭ１および第１のめっき層５２の表面に第２の感光性アルカリ現像型ドライフィルムレジストＤＦＲ２を貼着するとともに、これをフォトリソグラフィ技術を用いて露光および現像を行なうことにより、図７（ｇ）に示すように、前記半導体素子接続パッド形成用開口Ｍ１Ａを露出させる開口Ｍ２Ａを有するとともに電子部品接続パッド形成用開口Ｍ１Ｂおよび帯状配線導体形成用開口Ｍ１Ｃを覆う第２のめっきマスクＭ２を形成する。なお、第２のめっきマスクＭ２の開口Ｍ２Ａの直径は第１のめっきマスクＭ１の半導体素子接続パッド形成用開口Ｍ１Ａの直径より１５〜２５μｍ程度大きなことが好ましい。また厚みは、第１のめっきマスクＭ１上で５μｍ以上あることが好ましい。
次いで、図７（ｈ）に示すように、第２のめっきマスクＭ２から露出する半導体素子接続パッド形成用開口Ｍ１Ａ内の第１のめっき層５２上に第２のめっき層５３を電解めっきにより形成する。第２のめっき層５３としては、電解銅めっきが好ましい。なお、第２めっき層５３の高さは、第１のめっきマスクＭ１の上面よりも若干低い位置とする。このとき、同じ半導体素子接続パッド形成用開口Ｍ１Ａ内に形成された第１のめっき層５２と第２のめっき導体５３とはその側面が互にずれることはなくその上面から下面にかけての大きさが同じとなる。
次に、図８（ｉ）に示すように、第１のめっきマスクＭ１および第２のめっきマスクＭ２を除去する。第１のめっきマスクＭ１および第２のめっきマスクＭ２の除去は、例えば、水酸化ナトリウム水溶液への浸漬により行なうことができる。
次に、図８（ｊ）に示すように、第１のめっき層５２で覆われた部分以外の下地めっき層５１を除去する。これにより、下地めっき層５１および第１のめっき層５２および第２のめっき層５３から成る半導体素子接続パッド２Ａと、下地めっき層５１および第１のめっき層５２から成る電子部品接続パッド２Ｂおよび帯状配線導体２Ｃとが形成される。このとき、半導体素子接続パッド２Ａは、その上面が電子部品接続パッド２Ｂの上面および帯状配線導体２Ｃの上面よりも第２のめっき層５３の厚み分だけ上方に突出した状態となる。なお、第１のめっき層５２で覆われた部分以外の下地めっき層５１を除去するには、前記第１のめっきマスクＭ１および第２のめっきマスクＭ２を除去した後に露出する下地めっき層５１を、例えば、過酸化水素水や過硫酸ナトリウム等を含有するエッチング液によりエッチング除去する方法を採用すればよい。
次に、図８（ｊ）に示すように、第１のめっき層５２で覆われた部分以外の下地めっき層５１を除去する。これにより、下地めっき層５１および第１のめっき層５２および第２のめっき層５３から成る半導体素子接続パッド２Ａと、下地めっき層５１および第１のめっき層５２から成る電子部品接続パッド２Ｂおよび帯状配線導体２Ｃとが形成される。このとき、半導体素子接続パッド２Ａは、その上面が電子部品接続パッド２Ｂの上面および帯状配線導体２Ｃの上面よりも第２のめっき層５３の厚み分だけ上方に突出した状態となる。なお、第１のめっき層５２で覆われた部分以外の下地めっき層５１を除去するには、前記第１のめっきマスクＭ１および第２のめっきマスクＭ２を除去した後に露出する下地めっき層５１を、例えば、過酸化水素水や過硫酸ナトリウム等を含有するエッチング液によりエッチング除去する方法を採用すればよい。
次いで、図９（ｋ）に示すように、上面側における最外層の絶縁層１ｂ上の全面に半導体素子接続パッド２Ａおよび電子部品接続パッド２Ｂおよび帯状配線導体２Ｃを覆うソルダーレジスト層用の樹脂３ａを被着するとともに、これをフォトリソグラフィ技術を用いて露光および現像を行なうことにより、図９（ｌ）に示すように、電子部品接続パッド２Ｂの上面中央部を露出させる開口３Ｂを有するソルダーレジスト層３を形成する。ソルダーレジスト層用の樹脂３ａとしては、配線基板の表面を保護するソルダーレジスト層として機能する各種の公知の樹脂が採用可能であり、具体的には、例えば、アクリル変性エポキシ樹脂等に酸化珪素やタルク等の無機物粉末フィラーを３０〜７０質量％程度分散させた感光性を有する熱硬化性樹脂が好ましい。
次に図１０（ｍ）に示すように、ソルダーレジスト層３上の全面に開口３Ｂを覆う第３の感光性アルカリ現像型ドライフィルムレジストＤＦＲ３を貼着するとともに、これをフォトリソグラフィ技術を用いて露光および現像を行なうことにより、図１０（ｎ）に示すように、ソルダーレジスト層３の上面における半導体素子接続パッド２Ａに対応する部分およびその周囲を露出させる開口Ｍ３Ａを有する研磨マスクＭ３を形成する。なお、研磨マスクＭ３の開口Ｍ３Ａの直径は第１の半導体素子接続パッド２Ａの直径より２０〜５０μｍ程度大きなことが好ましい。また厚みは、ソルダーレジスト層３上で１５μｍ以上あることが好ましい。
次に、図１１（ｏ）に示すように、ソルダーレジスト層３における研磨マスクＭ３の開口Ｍ３Ａから露出した部位を、半導体素子接続パッド２Ａの上面全面が露出するまで研磨した後、研磨マスクＭ３を除去することによって、図１１（ｐ）に示すように、前記研磨によりソルダーレジスト層３に形成された凹部３Ａ内に半導体素子接続パッド２Ａの上面全面が露出するとともにソルダーレジスト層３に形成された開口３Ｂ内に電子部品接続パッド２Ｂの上面中央部が露出し、かつ帯状配線導体２Ｃがソルダーレジスト層３により覆われた配線基板１０が得られる。このようにして本発明の配線基板の製造方法によれば、半導体素子接続パッド２Ａの上面の露出面積を十分確保したままで半導体素子接続パッド２Ａの径を小さいものとすることができ、したがって、半導体素子接続パッド２Ａの配列ピッチが例えば１５０μｍ未満の狭ピッチであったとしても、隣接する半導体素子接続パッド２Ａの間の間隔を広く確保することができ、それらの間にソルダーレジスト層３で覆われた帯状配線導体２Ｃを、両側の半導体素子接続パッド２Ａとの間に十分な間隔をもって形成することができ、それにより設計自由度の高い配線基板を提供することができる。なお、前記研磨には、ウエットブラスト法を含む各種の公知の機械的研磨方法やレーザスクライブ法を採用すればよい。
上記のようにしてソルダーレジスト層３が被着形成された配線基板１０においては、図１に示すように、エリアアレイ型の半導体集積回路素子Ｅ１の電極端子（ピッチが１５０μｍ未満）と半導体素子接続パッド２Ａとを導電バンプＢ１を介して電気的に接続（フリップチップ接続）することによって、半導体集積回路素子Ｅ１の電極端子と配線導体２ｂとが電気的に接続される。
半導体集積回路素子Ｅ１の電極端子と配線導体２ｂとを電気的に接続した後、半導体集積回路素子Ｅ１と配線基板１０との間の隙間に充填樹脂Ｕ１を充填することにより、半導体集積回路素子Ｅ１は配線基板１０上に実装される。ここで、半導体素子接続パッド２Ａの上面は帯状配線導体２Ｃの上面よりも第２のめっき層５３の厚み分だけ上方に突出しているので、半導体集積回路素子Ｅ１と配線基板１０との間に十分な高さの隙間を確保できるようになり、充填樹脂Ｕ１の充填性に優れた配線基板を提供することができる。
そして、さらにその上に、電子部品としての半導体素子搭載基板Ｅ２の電極端子と電子部品接続パッド２Ｂとを半田ボールＢ２を介して接続することにより、半導体素子搭載基板Ｅ２と配線基板１０の配線導体２ｂとが電気的に接続され、半導体素子搭載基板Ｅ２が配線基板１０上に半田ボール接続により実装される。このようにして、本発明の配線基板上に半導体素子と電子部品とが高密度実装される。ここで、電子部品接続パッド２Ｂの上面は、ソルダーレジスト層３の開口とで形成される凹部の底面を形成しているので、この凹部内に半田ボールＢ２が良好に位置決めされ、半導体素子搭載基板Ｅ２を配線基板１０上に良好に接続することが可能となる。
なお、上述した例では、上面側のソルダーレジスト３に各半導体素子接続パッド２Ａをそれぞれ個別に露出させる凹部３Ａを設けた例を示したが、図１２および図１３に示すように、上面側のソルダーレジスト層３に半導体素子搭載部１Ａを一括して取り囲む凹部３ＡＡを設けることにより、この凹部３ＡＡの底面に半導体素子接続パッド２Ａの上面全面を露出させるようにしてもよい。この場合、半導体集積回路素子Ｅ１と配線基板２０との間の隙間に充填樹脂Ｕ１を充填する際に、凹部３ＡＡの縁が充填樹脂Ｕ１の外部流出を防止するダムとして機能するので、それにより充填樹脂Ｕ１の絶縁基体１外周部への不要な流出を防止することができる。
１ 絶縁基体
１Ａ 搭載部
２Ａ 半導体素子接続パッド
２Ｂ 電子部品接続パッド
２Ｃ 帯状配線導体
３ ソルダーレジスト層
５１ 下地めっき層
５２ 第１のめっき層
５３ 第２のめっき層
Ｍ１ 第１のめっきマスク
Ｍ１Ａ 半導体素子接続パッド形成用開口
Ｍ１Ｂ 電子部品接続パッド形成用開口
Ｍ１Ｃ 帯状配線導体形成用開口
Ｍ２ 第２のめっきマスク
１Ａ 搭載部
２Ａ 半導体素子接続パッド
２Ｂ 電子部品接続パッド
２Ｃ 帯状配線導体
３ ソルダーレジスト層
５１ 下地めっき層
５２ 第１のめっき層
５３ 第２のめっき層
Ｍ１ 第１のめっきマスク
Ｍ１Ａ 半導体素子接続パッド形成用開口
Ｍ１Ｂ 電子部品接続パッド形成用開口
Ｍ１Ｃ 帯状配線導体形成用開口
Ｍ２ 第２のめっきマスク
Claims (4)
- 上面に半導体素子が搭載される搭載部を有する絶縁基体と、該絶縁基体の前記搭載部に格子状の並びに被着されており、上面に前記半導体素子の電極が導電バンプを介して接続されるめっき層から成る円形の複数の半導体素子接続パッドと、前記絶縁基体の上面に被着されており、前記半導体素子接続パッドから前記搭載部の外側にかけて延在するめっき層から成る帯状配線導体と、前記絶縁基体上に前記帯状配線導体を覆うように被着されており、前記半導体素子接続パッドの上面を露出させるとともに該半導体素子接続パッドの側面に密着するソルダーレジスト層とを具備して成る配線基板であって、前記半導体素子接続パッドは、その上面が前記帯状配線導体の上面よりも上方に突出して前記ソルダーレジスト層から完全に露出しているとともに、その上面から下面にかけての大きさが同じであることを特徴とする配線基板。
- 前記絶縁基体の上面における前記搭載部の外側に前記半導体素子以外の電子部品が接続されるめっき層から成る電子部品接続パッドが形成されているとともに前記電子部品接続パッドの上面中央部が前記ソルダーレジスト層から露出していることを特徴とする請求項１記載の配線基板。
- 上面に半導体素子が搭載される搭載部を有する絶縁基体の前記上面の全面に無電解めっき層から成る下地めっき層を被着する工程と、前記搭載部上に格子状の並びに円形の半導体素子接続パッド形成用開口および該半導体素子接続パッド形成用開口から前記搭載部の外側にかけて延在する帯状配線導体形成用開口を有する第１のめっきマスクを前記下地めっき層上に被着する工程と、電解めっき層から成る第１のめっき層を前記半導体素子接続パッド形成用開口内および前記帯状配線導体形成用開口内の前記下地めっき層上に形成する工程と、前記半導体素子接続パッド形成用開口を露出させるとともに前記帯状配線導体形成用開口を覆う第２のめっきマスクを前記第１のめっきマスク上に被着する工程と、電解めっき層から成る第２のめっき層を前記半導体素子接続パッド形成用開口内の前記第１めっき層上に形成する工程と、前記第１のめっきマスクおよび前記第２のめっきマスクを除去した後、前記第１のめっき層で覆われた部分以外の前記下地めっき層をエッチング除去し、前記半導体素子接続パッド形成用開口に対応する位置に前記下地めっき層および前記第１のめっき層および前記第２のめっき層から成り、上面から下面にかけての大きさが同じである円形の半導体素子接続パッドを形成するとともに前記帯状配線導体形成用開口に対応する位置に前記下地めっき層および前記第１のめっき層から成る帯状配線導体を形成する工程と、前記半導体素子接続パッドおよび前記帯状配線導体を完全に埋めるソルダーレジスト層を前記絶縁基体上に形成する工程と、前記ソルダーレジスト層の少なくとも一部を前記半導体素子接続パッドの上面が完全に露出するまで研磨除去する工程とを行なうことを特徴とする配線基板の製造方法。
- 上面に半導体素子が搭載される搭載部を有する絶縁基体の前記上面の全面に無電解めっき層から成る下地めっき層を被着する工程と、前記搭載部上に格子状の並びに円形の半導体素子接続パッド形成用開口および該半導体素子接続パッド形成用開口から前記搭載部の外側にかけて延在する帯状配線導体形成用開口および前記搭載部の外側に電子部品接続パッド形成用開口を有する第１のめっきマスクを前記下地めっき層上に被着する工程と、電解めっき層から成る第１のめっき層を前記半導体素子接続パッド形成用開口内および前記帯状配線導体形成用開口および前記電子部品接続パッド形成用開口内の前記下地めっき層上に形成する工程と、前記半導体素子接続パッド形成用開口を露出させるとともに前記帯状配線導体形成用開口および前記電子部品接続パッド形成用開口を覆う第２のめっきマスクを前記第１のめっきマスク上および前記第１のめっき層上に被着する工程と、電解めっき層から成る第２のめっき層を前記半導体素子接続パッド形成用開口内の前記第１めっき層上に形成する工程と、前記第１のめっきマスクおよび前記第２のめっきマスクを除去した後、前記第１のめっき層で覆われた部分以外の前記下地めっき層をエッチング除去し、前記半導体素子接続パッド形成用開口に対応する位置に前記下地めっき層および前記第１のめっき層および前記第２のめっき層から成り、上面から下面にかけての大きさが同じである円形の半導体素子接続パッドを形成するとともに前記帯状帯状配線導体形成用開口に対応する位置に前記下地めっき層および前記第１のめっき層から成る帯状配線導体および前記電子部品接続パッド形成用開口に対応する位置に前記下地めっき層および前記第１のめっき層から成る電子部品接続パッドを形成する工程と、前記半導体素子接続パッドおよび前記帯状配線導体を完全に埋めるとともに前記電子部品接続パッドの上面中央部を露出させる開口を有するソルダーレジスト層を前記絶縁基体上に形成する工程と、前記ソルダーレジスト層の少なくとも一部を前記半導体素子接続パッドの上面が完全に露出するまで研磨除去する工程とを行なうことを特徴とする配線基板の製造方法。
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