JP2009282721A

JP2009282721A - メモリコントローラ、メモリコントロールシステム及びメモリ遅延量制御方法

Info

Publication number: JP2009282721A
Application number: JP2008133698A
Authority: JP
Inventors: Hideo Mochizuki; 英生望月; Kazuaki Masuda; 和明増田
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2008-05-21
Filing date: 2008-05-21
Publication date: 2009-12-03
Also published as: US8201013B2; US20090292940A1; US8359490B2; US20120218844A1; US20130121095A1

Abstract

【課題】高速、かつ、低消費電力のメモリコントローラ、メモリコントロールシステム及びメモリ遅延量制御方法を提供する。
【解決手段】メモリコントローラは、外部ＤＲＡＭ装置２００に対するデータ送受信での遅延量を調整するメモリコントローラ１００であって、外部ＤＲＡＭ装置２００に送信したテストデータと外部ＤＲＡＭ装置２００から返信された当該テストデータとを比較することにより前記遅延量を所定の設定値に定め、当該設定値を外部ＤＲＡＭ装置２００に送信する遅延制御部１１０と外部ＤＲＡＭ装置２００に格納された前記設定値を取り込む取込部と、を備える。
【選択図】図１

Description

本発明はメモリコントローラ、メモリコントロールシステム及びメモリ遅延量制御方法に関する。

外部メモリにデータを書き込むもしくは外部メモリからデータを読み取るためには、例えば、システムＬＳＩなどに遅延量を調整するためのメモリコントローラが必要となる。特許文献１には、ＤＤＲ（Double-Data-Rate）メモリに、あらかじめ用意されたテストパタンをリードライトさせることにより、当該ＤＤＲメモリの遅延調整を行う技術が開示されている。
特開２００７−１２１６６号公報

ところで、近年、消費電力を低減するために、省電力モードにおいてメモリコントローラの電源を切る必要が出てきた。特許文献１に記載の技術では、メモリコントローラの電源が省電力モードによるオフからオンに切り替わるたびに、再度メモリの遅延調整を行う必要があり、処理速度が低下する。これは、メモリの遅延調整のための設定値が、メモリコントローラ内部に記憶されており、省電力モードによりメモリコントローラの電源がオフになると、消えてしまうからである。

本発明に係るメモリコントローラは、
外部ＤＲＡＭ装置に対するデータ送受信での遅延量を調整するメモリコントローラであって、
前記外部ＤＲＡＭ装置に送信したテストデータと前記外部ＤＲＡＭ装置から返信された当該テストデータとを比較することにより前記遅延量を所定の設定値に定め、当該設定値を前記外部ＤＲＡＭ装置に送信する遅延制御部と
前記外部ＤＲＡＭ装置に格納された前記設定値を取り込む取込部と、を備えるものである。

本発明に係るメモリコントロールシステムは、
外部ＤＲＡＭ装置と、
前記外部ＤＲＡＭ装置に対するデータ送受信での遅延量を調整するメモリコントローラと、を備えたメモリコントロールシステムであって、
前記メモリコントローラは、前記外部ＤＲＡＭ装置に送信したテストデータと前記外部ＤＲＡＭ装置から返信された当該テストデータとを比較することにより前記遅延量を所定の設定値に定め、
前記設定値を前記外部ＤＲＡＭ装置が記憶するものである。

本発明に係るメモリ遅延量制御方法は、
外部ＤＲＡＭ装置に対するデータの送受信における遅延量を調整するメモリ遅延量制御方法であって、
前記外部ＤＲＡＭ装置に送信したテストデータと前記外部ＤＲＡＭ装置から返信された当該テストデータとを比較することにより、前記遅延量を所定の設定値に定め、
前記設定値を前記外部ＤＲＡＭ装置に記憶させるものである。

本発明により、高速、かつ、低消費電力のメモリコントローラ、メモリコントロールシステム及びメモリ遅延量制御方法を提供することができる。

以下に、本発明の実施の形態について説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載および図面は、適宜、簡略化されている。

実施の形態
以下、図面に基づいて本発明の実施の形態について説明する。図１は、本発明の実施の形態に係るメモリコントロールシステムのブロック図である。図１に示すように、実施の形態に係るメモリコントロールシステムは、メモリコントローラ１００、外部メモリであるＤＲＡＭ２００及び内部システム３００を備える。

ここで、メモリコントローラ１００及び内部システム３００が、システムＬＳＩ４００を構成する。内部システム３００は、システムＬＳＩ４００におけるメモリコントローラ１００以外の領域であり、ＣＰＵ（Central Processing Unit）、Ｉ／Ｏポートなどを備えている。メモリコントローラ１００は、遅延制御部１１０、遅延調整部１２０及びデータ取込部１３０を備える。

遅延制御部１１０は、内部システム３００から遅延調整の起動信号及び遅延値読み取り信号を受信する。また、データ取込部１３０が取り込んだデータがフィードバックされる。一方、フィードバックされたデータに応じて遅延設定値を決定し、遅延調整部１２０に送信する。また、上記遅延設定値、ライトデータ及びコマンドをＤＲＡＭ２００に送信する。さらに、遅延調整が終了した場合、内部システム３００に遅延調整終了信号を送信する。

遅延調整部１２０は、ＤＲＡＭ２００からデータ及びクロックを受信する。また、遅延制御部１１０から遅延設定値を受信する。そして、相対的な遅延時間を調整してデータ取込部１３０にデータ及び基準クロックを送信する。遅延調整部１２０は、例えば、ＤＬＬ（Dynamic Link Library）による遅延調整とバッファによる遅延調整との組み合わせにより構成される。

データ取込部１３０は、遅延調整部１２０からデータ及び基準クロックを受信する。そして、ＤＲＡＭ２００からのリードデータとして内部システム３００に送信する。また、取り込みデータを遅延制御部１１０にフィードバックする。

ＤＲＡＭ２００は、本発明に係る外部メモリであり、例えば、ＤＤＲ−ＳＤＲＡＭである。ＤＲＡＭ２００は、システムＬＳＩ４００内部のＲＯＭに比べ、アクセス速度が速い。そのため、ＲＯＭ（不図示）に格納されたアプリケーションプログラムは、当該メモリコントロールシステムが搭載された電子電気機器本体の起動後、このＤＲＡＭ２００に転送され、使用される。

このメモリコントロールシステムでは、消費電力削減のため、省電力モードではシステムＬＳＩ４００の電源をオフにする必要がある。この省電力モードによりシステムＬＳＩ４００の電源をオフにする場合、ＤＲＡＭ２００の電源はオンのままである。そのため、この省電力モードによりシステムＬＳＩ４００の電源をオフにするたびに、上述のアプリケーションプログラムをＲＯＭからＤＲＡＭ２００に転送する必要がなく、高速動作が可能になる。ここで、ＤＲＡＭ２００はセルフリフレッシュモードでデータを保持する。

また、ＤＲＡＭ２００には、遅延制御部１１０が決定した遅延設定値が送信され、格納されている。上述の通り、省電力モードによりシステムＬＳＩ４００の電源をオフにする場合、ＤＲＡＭ２００の電源はオンのままである。そのため、システムＬＳＩ４００の電源が省電力モードによるオフからオンに切り替わった場合、遅延制御部１１０はＤＲＡＭ２００に書き込まれた遅延設定値を取り込むことができる。すなわち、最初から遅延設定値を設定し直す必要がなく、その分高速動作が可能になる。

本発明では、ＤＲＡＭ２００のための遅延設定値を、ＤＲＡＭ２００に保存するため、新たなメモリを増設する必要がない。また、フラッシュメモリよりもメモリ容量あたりの単価が安価なＤＲＡＭを用いることにより、コストダウンが可能となる。

次に、図２を用いて、遅延設定値の決定方法について詳細に説明する。図２は、本発明の実施の形態に係るメモリコントロールシステムの詳細なブロック図である。図２に示すように、遅延制御部１１０は、パタン生成部１１１、パタン比較部１１２、遅延保持部１１３、コマンド出力部１１４を備える。

次に、遅延設定値の決定方法について詳細に説明する。ここで、初期状態すなわちメモリコントロールシステムが搭載された電子電気機器本体の起動時、遅延保持部１１３が保持する遅延設定値は適当に定められた初期値である。

まず、パタン生成部１１１が内部システム３００から遅延調整の起動信号を受信すると、コマンド出力部１１４にテストパタンを、遅延保持部１１３に遅延値出力命令を送信する。これを受け、コマンド出力部１１４はＤＲＡＭ２００にテストパタンを書き込む。また、遅延保持部１１３は遅延設定値を遅延調整部１２０に送信する。

次に、パタン生成部１１１は、ＤＲＡＭ２００に上記テストパタンが書き込めたか否かを調べるため、コマンド出力部１１４にデータ読み取り信号を送信する。これを受け、コマンド出力部１１４は、ＤＲＡＭ２００に読み出し要求を送信する。

読み取りデータは、ＤＲＡＭ２００から遅延調整部１２０を介してデータ取込部１３０に送信される。パタン比較部１１２は、テストパタンと読み取りデータを比較し、テストパタンが期待通りに読めたか否かを判断する。その比較結果をパタン生成部１１１にフィードバックする。パタン生成部１１１は比較結果に応じてテストパタンを生成する。また、遅延保持部１１３にそのテストパタンに対応した遅延設定値を送信する。

上記フィードバック操作を繰り返し、パタン生成部１１１が、適切な遅延設定値を決定する。例えば、遅延量を遅延１〜８までの８段階に徐々に変化させ検証する。その結果、遅延３、４及び５の３回連続してデータの読み取りに成功した場合、遅延４が最適であると判断する。

次に、パタン生成部１１１は遅延保持部１１３にある遅延設定値が適切であると判断した場合、コマンド出力部１１４に当該遅延設定値をＤＲＡＭ２００に書き込むコマンドを送信する。これを受け、コマンド出力部１１４は遅延保持部１１３から当該遅延設定値を受信し、ＤＲＡＭ２００へ送信する。

次に、パタン生成部１１１は内部システム３００に遅延調整終了信号を送信する。以降、省電力モードによるシステムＬＳＩ４００の電源をオフが可能となる。上述の通り、省電力モードによりシステムＬＳＩ４００の電源をオフにする場合、ＤＲＡＭ２００の電源はオンのままである。そのため、システムＬＳＩ４００の電源が省電力モードによるオフからオンに切り替わった場合、パタン生成部１１１は内部システム３００から遅延値読み取り信号を受信し、コマンド出力部１１４に遅延設定値読み込み信号を送信する。

コマンド出力部１１４はＤＲＡＭ２００に遅延設定値読み出し要求を送信する。遅延設定値は、ＤＲＡＭ２００から遅延調整部１２０を介してデータ取込部１３０に送信される。そして、遅延設定値はデータ取込部１３０から遅延保持部１１３へ送信される。これにより、最初から遅延設定値を設定し直す必要がなく、その分高速動作が可能になる。

次に、図３を用いて、システムＬＳＩ４００の電源がオンになった場合のフローチャートについて説明する。まず、ＤＲＡＭ２００に遅延設定値があるか否か判定する（Ｓ１）。ＤＲＡＭ２００に遅延設定値がある場合（Ｓ１ＹＥＳ）、遅延設定値を読み出す（Ｓ２）。一方、ＤＲＡＭ２００に遅延設定値がない場合（Ｓ１ＮＯ）、上記に説明したように遅延制御部１１０がフィードバック操作により遅延設定値を決定し（Ｓ３）、当該遅延設定値をＤＲＡＭ２００へ書き込む（Ｓ４）。

次に、ＤＲＡＭ２００にプログラムがあるか否か判定する（Ｓ５）。ＤＲＡＭ２００にプログラムがある場合（Ｓ５ＹＥＳ）、ＤＲＡＭ２００上のプログラムでシステム動作する（Ｓ６）。一方、ＤＲＡＭ２００にプログラムがない場合（Ｓ５ＮＯ）、ＲＯＭからＤＲＡＭ２００へプログラムを転送し（Ｓ７）、ＤＲＡＭ領域を使用するモードへ切り替える（Ｓ８）。そして、ＤＲＡＭ２００上のプログラムでシステム動作する（Ｓ６）。

以上説明したとおり、本発明にかかるメモリコントロールシステムでは、ＤＲＡＭ２００に、遅延制御部１１０が決定した遅延設定値が送信され、格納されている。省電力モードによりシステムＬＳＩ４００の電源をオフにする場合、ＤＲＡＭ２００の電源はオンのままである。そのため、システムＬＳＩ４００の電源が省電力モードによるオフからオンに切り替わった場合、遅延制御部１１０はＤＲＡＭ２００に書き込まれた遅延設定値を取り込むことができる。すなわち、最初から遅延設定値を設定し直す必要がなく、その分高速動作が可能になる。よって、高速、かつ、低消費電力のメモリコントローラ、メモリコントロールシステム及びメモリ遅延量制御方法を提供することができる。

また、本発明では、ＤＲＡＭ２００のための遅延設定値を、ＤＲＡＭ２００に保存するため、新たなメモリを増設する必要がない。また、フラッシュメモリよりもメモリ容量あたりの単価が安価なＤＲＡＭを用いることにより、コストダウンが可能となる。

本発明の実施の形態に係るメモリコントロールシステムのブロック図である。本発明の実施の形態に係るメモリコントロールシステムの詳細なブロック図である。システムＬＳＩの電源がオンになった場合のフローチャートである。

符号の説明

１００メモリコントローラ
１１０遅延制御部
１１１パタン生成部
１１２パタン比較部
１１３遅延保持部
１１４コマンド出力部
１２０遅延調整部
１３０データ取込部
２００ＤＲＡＭ
３００内部システム
４００システムＬＳＩ

Claims

外部ＤＲＡＭ装置に対するデータ送受信での遅延量を調整するメモリコントローラであって、
前記外部ＤＲＡＭ装置に送信したテストデータと前記外部ＤＲＡＭ装置から返信された当該テストデータとを比較することにより前記遅延量を所定の設定値に定め、当該設定値を前記外部ＤＲＡＭ装置に送信する遅延制御部と、
前記外部ＤＲＡＭ装置に格納された前記設定値を取り込む取込部と、を備えるメモリコントローラ。
当該メモリコントローラの電源が省電力モードによりオフとなる場合、前記外部ＤＲＡＭ装置の電源はオンのままであることを特徴とする請求項１に記載のメモリコントローラ。
前記外部ＤＲＡＭ装置に、プログラムが格納されていることを特徴とする請求項１又は２に記載のメモリコントローラ。
外部ＤＲＡＭ装置と、
前記外部ＤＲＡＭ装置に対するデータ送受信での遅延量を調整するメモリコントローラと、を備えたメモリコントロールシステムであって、
前記メモリコントローラは、前記外部ＤＲＡＭ装置に送信したテストデータと前記外部ＤＲＡＭ装置から返信された当該テストデータとを比較することにより前記遅延量を所定の設定値に定め、
前記設定値を前記外部ＤＲＡＭ装置が記憶するメモリコントロールシステム。
前記メモリコントローラの電源が省電力モードによりオフとなる場合、前記外部ＤＲＡＭ装置の電源はオンのままであることを特徴とする請求項４に記載のメモリコントロールシステム。
前記メモリコントローラの電源が省電力モードによるオフからオンに切り替わった場合、前記メモリコントローラは前記外部ＤＲＡＭ装置に書き込まれた前記設定値を取り込むことを特徴とする請求項５に記載のメモリコントロールシステム。
前記外部ＤＲＡＭ装置に、プログラムが格納されていることを特徴とする請求項４〜６のいずれか一項に記載のメモリコントロールシステム。
外部ＤＲＡＭ装置に対するデータの送受信における遅延量を調整するメモリ遅延量制御方法であって、
前記外部ＤＲＡＭ装置に送信したテストデータと前記外部ＤＲＡＭ装置から返信された当該テストデータとを比較することにより、前記遅延量を所定の設定値に定め、
前記設定値を前記外部ＤＲＡＭ装置に記憶させるメモリ遅延量制御方法。
前記遅延量を定めるメモリコントローラの電源が、省電力モードによりオフとなる場合、前記外部ＤＲＡＭ装置の電源はオンのままであることを特徴とする請求項８に記載のメモリ遅延量制御方法。
前記メモリコントローラの電源が省電力モードによるオフからオンに切り替わった場合、前記メモリコントローラは前記外部ＤＲＡＭ装置に記憶された前記設定値を取り込むことを特徴とする請求項９に記載のメモリ遅延量制御方法。
前記外部ＤＲＡＭ装置に、プログラムが格納されていることを特徴とする請求項８〜１０のいずれか一項に記載のメモリ遅延量制御方法。