JP4785153B2 - マイクロコンピュータ及びマイコンシステム - Google Patents

Description

本発明は、半導体メモリに接続されるマイクロコンピュータに関するものであり、特にダブルデータレート（ＤＤＲ）方式のシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）と接続し、データの読み出しおよびデータの書き込みを行うマイクロコンピュータに適用して有効な技術に関するものである。

また、本発明は、前記マイクロコンピュータと、前記ダブルデータレート方式のシンクロナスダイナミックランダムメモリとにより構成されたマイクロコンピュータシステムに適用しても有効な技術に関するものである。

ダブルデータレート（ＤＤＲ）方式を採用するシンクロナスランダムアクセスメモリ（ＳＤＲＡＭ）にマイクロコンピュータを接続し、メモリからデータを読み出し、またはデータの書き込みを行う技術は従来から用いられている。この場合、マイクロコンピュータをＤＤＲ−ＳＤＲＡＭに接続させるための、マイクロコンピュータとＤＤＲ−ＳＤＲＡＭとの間に、マイクロコンピュータとメモリとは別にＤＤＲ方式のＳＤＲＡＭを制御するためのメモリコントローラを接続していた。

特開平５−１２０１１４号公報

マイクロコンピュータとダブルデータレート（ＤＤＲ）方式のメモリとを接続するために、メモリコントローラをマイクロコンピュータとＤＤＲ−ＳＤＲＡＭとは独立して設けた場合、マイクロコンピュータとメモリコントローラとの間、及びメモリコントローラとメモリとの間でアドレスやデータのやり取りを行う必要がある。そのため、データやアドレスのやり取りをメモリコントローラを介して行っている分、速度性能を落とすこととなっていた。更に、無駄な経路を信号が通過するため、消費電力の面でも無駄が生じていた。上記により、マイクロコンピュータとＤＤＲ−ＳＤＲＡＭとを組み合わせたマイコンシステムの性能向上の妨げとなっていた。

また、マイクロコンピュータとＤＤＲ−ＳＤＲＡＭとを一つの半導体基板に形成する場合にも、同一基板上に形成されたマイクロコンピュータとＤＤＲ−ＳＤＲＡＭとの外にＤＤＲ方式のメモリを制御するためのメモリコントローラを接続する必要があり、上述した如く、性能向上の妨げとなっていた。

更に、上記の如くマイクロコンピュータとＤＤＲ−ＳＤＲＡＭとの間にＤＤＲ方式のメモリコントローラを接続した場合、部品点数が増加し、実装面積が増大し、コストを下げる上での障害となっていた。

本発明の目的は、マイクロコンピュータとＤＤＲ方式のメモリコントローラの機能をマイクロコンピュータに内蔵することで、マイクロコンピュータとＤＤＲ−ＳＤＲＡＭとの間のデータの読み出しおよび書き込みの性能の向上を図ったマイクロコンピュータを提供することである。

更に、本発明の目的は、マイクロコンピュータにメモリコントローラを組み込むことで、部品点数を抑え、実装面積を縮小させることが可能となり、ＤＤＲ方式のＳＤＲＡＭを使用したシステムを安価に提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本発明のうち代表的なものの概要を以下に簡単に説明する。

本発明では上記目的を達成するために、マイクロコンピュータと同一の半導体基板上に、前記マイクロコンピュータの中央処理ユニット（ＣＰＵ）から出力される複数ビットからなるアドレス信号により、ＤＤＲ−ＳＤＲＡＭからのデータの読み出しとデータの書き込みを行うためにダブルデータレート方式でメモリを制御するための各種ストローブ信号を生成し出力するメモリ制御手段と、前記中央処理ユニットとメモリ制御手段とに対してメモリ制御等に必要なクロックを供給するためのクロック制御手段とを形成する。

具体的には、マイクロコンピュータと同一の半導体基板上に、メモリ制御のためのアドレス信号の生成やストローブ信号の生成およびデータの入出力のための基準となる高速な内部クロック信号とメモリへ供給する低速な外部出力クロック信号とを使用してダブルデータレート方式でメモリからのデータの読み出しおよび書き込みを行うことを可能にする手段を形成する。

上記によりマイクロコンピュータとＤＤＲ−ＳＤＲＡＭとを直接接続し、マイクロコンピュータとＤＤＲ−ＳＤＲＡＭとの間にメモリコントローラを別に接続させる必要の無いマイクロコンピュータの提供が可能となる。更に、前記マイクロコンピュータとＤＤＲ−ＳＤＲＡＭとを直接接続したマイコンシステムの構築が可能となる。

更に、マイクロコンピュータとＤＤＲ方式のメモリを同一半導体基板上に形成する際、前記半導体基板外にＤＤＲ方式のメモリコントローラを接続させる必要の無いマイクロコンピュータやマイコンシステムの提供が可能となる。

以上により、マイクロコンピュータとメモリとの間のデータのやりとりの効率が向上し高速なデータ転送が可能となり、消費電力の低減も可能となる。更に、部品点数が少なく、従来よりも小面積で、低コストのシステムを提供することが可能となる。

本発明により、ダブルデータレート（ＤＤＲ）方式のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）を、メモリコントローラを別に接続すること無く、プロセッサに接続することが可能となる。更に、プロセッサ内部のクロックを利用することで、ＤＤＲ−ＳＤＲＡＭの制御を行うための回路を削減することが可能となり、面積効率が高く、かつ、プロセッサとＤＤＲ−ＳＤＲＡＭとの間の高速アクセスが可能となる。

本発明に係わるマイクロコンピュータ及びメモリのブロック図。 本発明に係わるクロック制御部のブロック図。 本発明に係わるメモリ制御に必要となるクロックのタイミング図。 本発明に係わるマイクロコンピュータとメモリとの接続図。 本発明に係わるレジスタの概要図。 本発明に係わるダブルデータレートシンクロナスＤＲＡＭ（ＤＤＲ−ＤＲＡＭ）をリードアクセスした時のタイミングチャート。 本発明に係わるメモリ制御装置を使用してダブルデータレートシンクロナスＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）をライトアクセスした時のタイミングチャート。 本発明に係わるバスデータバッファと制御信号生成部とのブロック図。

図１には本発明の代表的な実施形態の一つを示している。一つの半導体基板に形成されたマイクロコンピュータ（ＭＰＵ：マイクロプロセッサユニット）と、一つの半導体基板上に形成されたダブルデータレート方式のシンクロナスＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）２１とが示されている。図では、ＤＤＲ−ＳＤＲＡＭは一つしか示されていないが、一つのマイクロコンピュータに複数のＤＤＲ−ＳＤＲＡＭを接続する構成であってもよい。

図１のマイクロプロセッサユニット内部の説明を行う。１は２１のＤＤＲ方式のメモリを制御するメモリインタフェースモジュール、２は中央処理装置（ＣＰＵ）及びキャッシュメモリ（Ｃａｃｈｅ）とで構成されたモジュール、３はダイレクトメモリアクセスコントローラ（ＤＭＡＣ）モジュールである。２のＣＰＵ／Ｃａｃｈｅモジュールと３のＤＭＡＣモジュールは、１のメモリインタフェースモジュールに向けて、メモリに記憶されているデータの読み出し又はメモリにデータを記憶させるため、メモリ内の所定メモリセルを指定するためのアドレスの他に、アクセス要求も出力する。ＣＰＵ／Ｃａｃｈｅモジュールがメモリインタフェースモジュールに対して行うアクセス要求としては、メモリからのリードとメモリへのライトを行うためのメモリアクセス要求と、メモリインタフェースモジュール内部のレジスタ６に対するリード／ライトのレジスタアクセス要求などがある。ＤＭＡＣモジュールがメモリインタフェースモジュールに対して行うアクセス要求としては、メモリのリード／ライトを行うためのメモリアクセス要求がある。

上記に示した、ＣＰＵ／Ｃａｃｈｅモジュールからメモリインタフェース内のレジスタ６に対するレジスタアクセス要求のうち、レジスタへのライト要求を行う場合、ＣＰＵ／Ｃａｃｈｅモジュールはリクエストとしてレジスタライトアクセス要求をメモリインタフェースモジュール内のリクエスト制御部４に出力する。それと同時に、レジスタ６に書き込むデータを１０３を介してレジスタ６に出力する。ＣＰＵ／Ｃａｃｈｅモジュールより、レジスタへの書き込みの要求を受けたリクエスト制御部４はレジスタアクセスリクエスト１０１をレジスタＲ／Ｗ制御部５に出力する。レジスタアクセスリクエストを受けたレジスタＲ／Ｗ制御部は、レジスタ６に対してレジスタ書き込み信号１０２を出力する。上述した一連の動作により、ＣＰＵ／Ｃａｃｈｅモジュールからレジスタ６に送られるデータがレジスタ６に書き込まれる。

ＣＰＵ／ＣａｃｈｅモジュールがＤＤＲ−ＳＤＲＡＭに記憶されているデータを必要とした場合、ＣＰＵ／Ｃａｃｈｅモジュールはリクエストとしてメモリアクセス要求とＤＤＲ−ＳＤＲＡＭの所定箇所を指定するためのアドレスをメモリインタフェースモジュール内のリクエスト制御部４に出力する。メモリアクセス要求を受けたリクエスト制御部は、ＣＰＵ／Ｃａｃｈｅモジュールがメモリへのアクセスを要求していることを認識すると、メモリインタフェースモジュール内の外部バス制御部７にメモリアクセスリクエスト１０４を出力する。メモリアクセスリクエストを受けた外部バス制御部はアドレス制御部８、制御信号生成部９、データ制御部１０を制御し、ＤＤＲ−ＳＤＲＡＭとのメモリアクセスを開始する。

上述したアドレス制御部８ではあらかじめレジスタに記憶されているデータのうちのメモリアドレスと、リクエスト制御部４から出力されるリクエストアドレス１０７から、メモリへ出力するアドレス情報を生成する。生成されたアドレスは、ＤＤＲ−ＳＤＲＡＭに接続されているアドレスバス３４を介してメモリ２１に転送される。制御信号生成部９では、あらかじめレジスタ６に記憶されたデータのなかのメモリ情報１０５を外部バス制御部７を介して受け取り、受け取ったメモリ情報にしたがってメモリアクセスに必要なメモリ制御信号３５を生成し、メモリに出力する。メモリ制御信号としては、メモリからのリード／メモリへのライト等をメモリに指示するための各種コマンドである。データ制御部１０は、外部バス制御部７からの指示により、バスデータバッファ１１を制御し、ＤＤＲ−ＳＤＲＡＭに接続されたデータバス３６を介して行われる、マイクロプロセッサとメモリとの間のデータの授受の制御を行う。

なお、本実施例ではＤＭＡＣモジュールを内蔵したマイクロプロセッサを用いているが、ＤＭＡＣモジュールを内蔵していないマイクロプロセッサでもよい。

図２では、図１のマイクロプロセッサの中に形成されているクロック制御部１２の詳細例を示す。クロック制御部１２は、基準となるクロックを生成するクロック生成部１３、クロック生成部１３で生成されたクロックの１／２の周波数を生成するクロック分周器１４とで主に構成される。クロック生成部１３にて生成されたクロックは、本実施例のマイクロプロセッサの基準クロック、つまり、中央処理ユニット等に供給される内部クロック３０となる。なお、本実施例では基準クロックはクロック生成部にて生成しているが、外部から供給されるクロックであっても問題ない。

クロック分周器１４は、ラッチ手段１５と分周器用インバータ１６とで主に構成される。ラッチ１５の出力を分周器用インバータ１６を通して反転してラッチの入力とし、クロック信号の立ち上がりでデータを取り込むことで、基準クロックつまり内部クロック１３に対して１／２の周波数のクロックが生成される。クロック分周器で生成された内部クロックの１／２の周波数のクロックは、外部クロック３１としてマイクロプロセッサの外部、つまり、ＤＤＲ−ＳＤＲＡＭなどに出力される。また、クロック分周器で生成された内部クロックの１／２の周波数のクロックを外部クロック用インバータ１７により反転した信号が、反転クロック３２として外部に出力される。更に、基準クロックの１／２の周波数のクロックはメモリインタフェースモジュール１内の外部バス制御部にも送られ、出力コマンド同期化信号３３として使用される。クロック分周器などの構成は本実施例の他にも多様な変形例が存在するが、それらについての説明は割愛する。

図３にはメモリインタフェースモジュール１でのコマンド同期タイミングを示す。
メモリインタフェースモジュールには、クロック制御部１２から出力される、プロセッサの内部クロックと、前記内部クロックの１／２の周波数のコマンド同期化信号３３とが供給されている。コマンド同期化信号は、プロセッサ外部のＤＤＲ−ＳＤＲＡＭに供給される外部クロックと同じ周波数で、同じ位相をもったクロックである。メモリインタフェースモジュールは、メモリが外部クロック３１の立ち上がりで各種コマンドを受け取れるよう制御する。メモリは、外部クロックがＬＯＷの期間（Ｔ２）にメモリに対して出力されたコマンドについては、外部クロックの次の立ち上がりの時点で受け取ることが可能であるが、外部クロックがＨＩＧＨの期間にメモリに対して与えられたコマンドについては受け取ることが出来ない。そのためコマンド出力可能期間、つまり外部クロックがＬＯＷのときにのみ制御信号を出力し、コマンド出力不可期間には制御信号の出力はしないようにする必要がある。

なお、本実施例では、コマンドの出力サイクルを内部クロック（３０）の１サイクルとしているが、コマンド出力サイクルを外部クロック（３１）の１サイクルとしてもよい。

図４にマイクロプロセッサとダブルデータレート（ＤＤＲ）方式のシンクロナスＤＲＡＭとの接続例を示す。ＤＤＲ−ＳＤＲＡＭ２１のアクセスに必要なメモリ制御信号にはクロック（ＣＬＯＣＫ）、反転クロック（／ＣＬＯＣＫ）、クロックイネーブル信号（ＣＫＥ）、チップセレクト信号（／ＣＳ）、ロウアドレスストローブ信号（／ＲＡＳ）、カラムアドレスストローブ（／ＣＡＳ）、ライトイネーブル信号（／ＷＥ）、データマスクイネーブル信号（ＤＱＭ）、およびデータストローブ信号（ＤＱＳ）がある。これらのメモリ制御信号の他には、メモリのアドレスを指定するためのアドレス（Ａｄｄｒ．）と、マイクロプロセッサとメモリとの間でやり取りされるデータ（ＤＡＴＡ）とがある。マイクロプロセッサは各種制御信号を出力することでダブルデータレートシンクロナスＤＲＡＭに対して、メモリの動作を規定するための各種コマンドやアドレス、データを与え、メモリからのリードやメモリへのライトアクセスを実現する。尚、図面において、アルファベットの上部に横線が入っている信号、及び、上記においてアルファベットの前に斜線が入っている信号は、信号がＬＯＷレベルになったときに信号が活性化することを示している。

図５にはマイクロプロセッサ内のレジスタ６の概要図を示す。特に制限されないが、本実施形態ではレジスタ６は３２ビットのレジスタで構成される。ＴＲＣ０から２、 ＴＰＣ０から２、ＲＣＤ０から１、ＴＲＷＬ２から０にはメモリアクセスのタイミング情報が設定される。また、ＡＭＸ２から０にはロウアドレスとカラムアドレスのそれぞれのビット数が設定される。これらのレジスタ６の内容は、使用するＤＤＲ−ＳＤＲＡＭの種類、動作周波数に合わせて設定することが可能である。

図６には、マイクロプロセッサによるＤＤＲ−ＳＤＲＡＭからのリードアクセス時のタイミングチャート、図７には、マイクロプロセッサにからＤＤＲ−ＳＤＲＡＭへのライトアクセス時のタイミングチャートを示している。

図６において、プロセッサの内部クロックの１周期であるＴｒサイクルでＤＤＲ−ＳＤＡＲＭに対して図示していないＡＣＴＶコマンドを発行する。それと伴にロウアドレス（Ｒｏｗ）をアドレス（Ａｄｄｒ．）線を介してメモりに通知する。Ｔｒに続くＴｒｗサイクルの立ち上がり、つまり外部クロックの立ち上がりでメモリはアドレス線を介して印加されているロウアドレス（Ｒｏｗ）を取り込む。その後メモリ２１は規定のサイクルだけ待機する。規定サイクル経過した後、Ｔｃ１サイクルでＲＥＡＤコマンドを発行してカラムアドレス（ｃ１）を通知し、Ｔｃ２サイクルの開始時、つまり外部クロックの立ち上がりの際にメモリ２１はアドレス線を介して印加されているカラムアドレス（ｃ１）を取り込む。その後、メモリに事前に規定されているレイテンシに応じた周期、Ｔｃ２、Ｔｃ３を待ってからリードＤＡＴＡのサンプリングを行なう。なお、本実施例ではメモリのバースト長を４としているためＴｃ１サイクルでＲＥＡＤコマンドを発行した４サイクル後に、後続のコマンドとしてオートプリチャージつきリードコマンドであるＲＥＡＤＡコマンドを発行し、プリチャージを実行している。

メモリへの書き込みの際のタイミングを示している図７についても、ＴｒサイクルでＡＣＴＶコマンドを発行し、アドレス線（Ａｄｄｒ．）を介してメモリに対してロウアドレスを供給する。メモリへ供給される外部クロックの、Ｔｒに続く次のサイクルであるＴｒｗの立ち上がりで、メモリは供給されたロウアドレスを取り込む。次に、Ｔｗ１サイクルでＷＲＩＴコマンドを発行し、アドレス線を介してメモリにカラムアドレスを供給する。更にＴｗ１のサイクルにおいて、ライトＤＡＴＡのドライブを行なう。なお、本実施例ではメモリのバースト長を４としているためＴｗ１サイクルでＷＲＩＴコマンドを発行した4サイクル後に、後続のコマンドとしてオートプリチャージつきライトコマンドであるＷＲＩＴＡコマンドを発行し、プリチャージを実行している。

さらに続くアクセスがＴｒで発行した時のロウアドレスと同一アドレスに対するアクセスの場合、アクセスの終了時にプリチャージつきのリード／ライトコマンドではなく、プリチャージなしのリード／ライトコマンドで終了し、Ｔｃ１サイクルのリードもしくはライトコマンドを発行するだけでアクセスを続けることも可能であり、Ｔｒ、Ｔｒｗサイクルだけ高速にアクセスを行なうことができる。

図８には、図１で示したバスデータバッファ１１と制御信号生成部９との詳細を示している。制御信号生成部については、データストローブ制御部５０のみを示している。ＤＤＲ−ＳＤＲＡＭでは、データ読み出し時にメモリから出力されるデータ信号の変化と、データストローブ信号の変化とは同一のタイミングである。メモリインタフェースは、データストローブ信号を外部クロックに対して９０度位相を遅らせた信号でデータを取り込むようになっている。また、メモリ動作クロックとデータ変化タイミングは規定が無く、メモリ動作クロックでデータをサンプリングすることはできない。

一方、データ書き込み時、メモリはデータをデータストローブ信号の立ち上がりエッジ、及び立ち下がりエッジで取り込めるようにデータストローブ信号の出力が規定され、データストローブ信号に対してデータのセットアップ／ホールド時間が規定されている。

データの書き込み時に、メモリコントローラは外部クロックの立ち上がりと立ち下がりに同期してデータを出力し、同時に外部クロックに対して９０度位相の遅れたデータストローブ信号を出力する必要がある。
メモリ動作の基準となる外部クロックと、外部クロックの２倍の周波数の内部クロックを共にプロセッサ内部で生成するため、外部クロックと内部クロックの位相差の制御が可能となる。また、外部クロックの２倍の周波数の内部クロックを使用することで、外部クロックに対して９０度の位相シフトを容易に行うことが出来る。

外部クロックと内部クロックの位相差の制御が可能であるため、データの読み出し時のデータの取り込みの際にデータストローブ信号を使用せず、内部クロックの立ち上がりでデータを取り込むことが可能となる。内部クロックは外部クロックの２倍の周波数であり、外部クロックの立ち上がりと立ち下がりに同期して変化するデータを内部クロックの立ち上がりで取り込むことが可能となる。メモリの出力するデータストローブ信号を使用した場合、位相を９０度遅らせるための位相シフト回路が必要となるが、本実施例の場合は特に必要とはならない。このことにより、周波数の変更に伴っても、位相シフト回路の変更が不要となるといった利点もある。更に、プロセッサ外部にメモリコントローラを設けた場合、データストローブ信号を９０度位相を遅らせて取り込まれたデータとプロセッサ動作の基準となるクロックとの間に相関関係が無く、非同期信号となるためデータ信号の同期化回路が必要となってしまう。つまり速度的に不利となる。

データの書き込み時には、内部クロックを使用し、内部クロックの立ち下がりでデータストローブ信号が変化するように出力することで、外部クロックの９０度位相シフトが容易に可能となる。読み出し時と同様に位相シフト回路が不要となる。データ信号はデータの読み込み時にはメモリ側からドライブされるので信号が衝突しないようにトライステートバッファによりドライブコントロールを行う。

また、外部クロックの２倍の周波数の内部クロックを使用することで、速度性能の向上のための外部クロックの周波数の変更にも対応できる。

以上、プロセッサ内部にＤＤＲ−ＳＤＲＡＭのメモリコントローラ及びクロック制御部を内蔵することによって、プロセッサ動作の基準となる内部クロックとメモリ動作の基準となる外部クロックとの供給が可能となり、メモリ制御信号の生成やデータ信号の入出力制御が簡単な回路で実現できる。更に、不要な同期化回路の削減も可能となる。

尚、上述した実施形態はあくまでも本発明の一つの実施形態であり、本発明が上記実施形態に限定されるものではない。例えば、図３に示した内部クロック、同期化信号及び外部クロックについての位相は図面に限定されるものではなく、同期化信号及び／又は外部クロックは、図面と反転した信号であってもよい。また、図８に関連する記載において、メモリからのデータの読み出しの際、内部クロックの立ち上がりでデータを取り込むのではなく、クロックの立ち下がりでデータを取り込むことも可能である。同様にデータの書き込みの際のタイミングについても同様のことが言える。

１ メモリインタフェースモジュール
２ ＣＰＵ／Ｃａｃｈｅモジュール
３ ＤＭＡＣ
４ リクエスト制御部
５ レジスタＲ／Ｗ制御部
６ レジスタ
７ 外部バス制御部
８ アドレス制御部
９ 制御信号
１０ データ制御部
１１ データバッファ
１２ クロック制御部
１３ クロック生成部
１４ クロック分周器
１５ ラッチ
１６ 分周器用インバータ
１７ 外部クロック用インバータ
２０ マイクロプロセッサ
２１ ダブルデータレートシンクロナスＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）
３０ 内部クロック
３１ 外部クロック
３２ 反転クロック
３３ 出力コマンド同期化信号
３４ アドレス
３５ メモリ制御信号
３６ データ
１０１ レジスタアクセスリクエスト
１０２ レジスタ書き込み信号
１０３ データ
１０４ メモリアクセスリクエスト
１０５ メモリタイミング情報
１０６ メモリアドレス情報
１０７ リクエストアドレス

Claims (4)

1. 中央処理ユニットと、
   前記中央処理ユニットに接続されたメモリ制御手段と、
   前記中央処理ユニットと前記メモリ制御手段とにクロックを供給するためのクロック制御部とを有し、一つの半導体チップ上に形成されたマイクロコンピュータであって、
   前記クロック制御部は、第１の周波数のクロックと第２の周波数のクロックを生成可能で、
   前記マイクロコンピュータは、前記第２の周波数のクロックと前記第２の周波数のクロックを反転した第２の反転周波数クロックとを外部に供給するための、第１及び第２のクロック出力を有し、
   前記メモリ制御手段によって制御されるメモリは、前記第１クロック出力または第２クロック出力から供給されるクロックの立ち上がりエッジと立ち下がりエッジに同期してデータの入出力を行なうことが可能なダブルデータレート方式の同期型メモリであり、
   前記クロック制御部は、前記第１の周波数のクロックに基づいて前記第２の周波数のクロックを生成し、前記第１の周波数のクロックを前記中央処理ユニットと前記メモリ制御手段とに供給し、前記第１の周波数よりも低い周波数の前記第２の周波数のクロックを前記メモリ制御手段と前記同期型メモリに供給し、
   前記第１の周波数は、前記第２の周波数の２倍の周波数であり、
   前記メモリ制御手段は、前記メモリへのデータを書き込む際、前記第１の周波数のクロックの立ち上がり或いは立ち下がりに同期して、前記メモリに対してデータストローブ信号を出力する、マイクロコンピュータ。
2. 前記マイクロコンピュータには、更に、メモリアクセス手段を有し、
   前記メモリアクセス手段は、前記メモリ制御手段に対して、メモリアクセスのためのアドレスを供給する、請求項１記載のマイクロコンピュータ。
3. 中央処理ユニットと、
   前記中央処理ユニットが出力したアドレスをメモリに供給するメモリ制御手段と、
   前記中央処理ユニットと前記メモリ制御手段とにクロックを供給するクロック制御部とを有し、一つの半導体チップ上に形成されたマイクロコンピュータであって、
   前記クロック制御部は、第１の周波数のクロックを前記中央処理ユニットと前記メモリ制御手段とに供給し、前記第１の周波数よりも低い第２の周波数のクロックを前記メモリ制御手段と前記メモリとに供給するためのクロックを生成可能で、
   前記マイクロコンピュータは、前記メモリに供給するために接続される第２の周波数のクロックを供給するための第１クロック出力と、前記第２の周波数のクロックを反転した第２の周波数の反転クロックを供給するための第２クロック出力とを有し、
   前記メモリは、前記マイクロコンピュータより供給される前記第２の周波数のクロックの立ち上がり及び立ち下がりでデータを入出力可能なダブルデータレート方式のクロック同期型メモリであり、
   前記クロック制御部は、前記第１の周波数のクロックに基づいて前記第２の周波数のクロックを生成し、
   前記第１の周波数は、前記第２の周波数の２倍の周波数であり、
   前記メモリ制御手段は、前記メモリへデータを書き込む際、前記第１の周波数のクロックの立ち上がり或いは立ち下がりに同期して、前記メモリに対してデータストローブ信号を出力する、マイクロコンピュータ。
4. 一つの半導体基板上に形成されるマイクロコンピュータと、
   前記マイクロコンピュータに接続された同期型メモリとを有するマイコンシステムであって、
   前記マイクロコンピュータは、
   中央処理ユニットと、
   前記中央処理ユニットが出力したアドレスを前記同期型メモリに供給するメモリ制御手段と、
   前記中央処理ユニットと前記メモリ制御手段とに第１の周波数のクロックを供給し、前記メモリ制御手段と前記同期型メモリとに前記第１の周波数よりも低い第２の周波数のクロックを供給するクロック制御部とを有し、
   前記マイクロコンピュータは、前記第２の周波数のクロック及び前記第２の周波数のクロックの反転した反転クロックを前記同期型メモリに供給するための第１及び第２クロック出力を有し、
   前記同期型メモリは、前記マイクロコンピュータから供給されるクロックに同期してデータ入出力可能なダブルデータレート方式のクロック同期型メモリであり、
   前記クロック制御部は、前記第１の周波数のクロックに基づいて前記第２の周波数のクロックを生成し、
   前記第１の周波数は、前記第２の周波数の２倍の周波数であり、
   前記メモリ制御手段は、前記同期型メモリへデータを書き込む際、前記第１の周波数のクロックの立ち上がり或いは立ち下がりに同期して、前記同期型メモリに対してデータストローブ信号を出力する、マイコンシステム。

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