JP2009170098A - プログラム検証動作の実施方法、消去検証動作の実施方法、および検出時間制御回路 - Google Patents

Abstract

【課題】プログラム検証動作が誤って試行されるのを防止すると共に、フラッシュメモリデバイスの速度に悪影響を及ぼさないようにすることが可能なプログラム検証動作の実施方法、消去検証動作の実施方法、および検出時間制御回路の提供を図る。
【解決手段】プログラム検証動作を実施するための方法であって、基準メモリセルをプログラムするステッ８１プと、複数のメモリセルをプログラムするステップ８３と、前記基準メモリセルの内容を用いてセット信号を生成するステップ８５と、前記セット信号を用いて、前記複数のメモリセルに対する前記プログラム検証動作を開始するステップ８７，８９と、を有するように構成する。
【選択図】図７

Description

本発明は、全般的に半導体装置に関し、さらに詳しくは、フラッシュメモリデバイス、特にページバッファを備えたＮＡＮＤ形のフラッシュメモリデバイスに関する。

一般に、ＮＡＮＤ形のフラッシュメモリデバイスは、メモリセルアレイと、Ｘ−デコーダと、Ｙ−デコーダと、高電圧回路と、状態マシン回路と、アドレスレジスタと、データレジスタおよびセンス増幅器回路と、Ｉ／Ｏレジスタおよびバッファとを有している。

典型的なＮＡＮＤ形のフラッシュメモリデバイスのメモリセルアレイにおいては、複数のメモリセルが、複数のメモリセルストリング（memory cell strings ）の形に組織される。各々のメモリセルストリングは、互いに直列に接続された多数のメモリセルを有している。一般に、各々のメモリセルストリングは、任意のメモリセルアレイのいずれに対しても同数のメモリセルを含んでいる。それゆえに、これらのメモリセルストリングは、典型的なＮＡＮＤ形のフラッシュメモリデバイスにおいて、メモリセルアレイの基本構成ブロックとして機能する。

多数のメモリセルストリングは、互いに直列に接続されて一つの列（column：カラムともよばれる）を形成する。各々のカラムにおいて、これらのメモリセルストリングは互いに一つのビットラインに接続される。各々のビットラインは、データレジスタおよびセンス増幅器回路に接続される。このデータレジスタおよびセンス増幅器回路は、多数のページバッファを含んでいる。各々のページバッファは、各々のビットラインに接続されると共に、各々のビットラインに接続されたメモリセルの読み取り動作、プログラム動作および検証動作の期間にて使用される。

また一方で、メモリセルアレイは多数の行（row ：ロウともよばれる）の形に組織される。これらの行は、ページともよばれる。メモリセルの各ページは同数のメモリセルを含んでいる。各々のページのメモリセルは、一つのワードラインに接続される。隣接する多数のページは、メモリセルブロックの形に組織される。各々のメモリセルブロックは、メモリセルストリング内に存在するメモリセルと同数のページを含んでいる。それゆえに、各々のメモリセルブロックは、隣接する多数のメモリセルストリングを含んでいる。

各々のメモリセルの中心的存在は、電子によって負に帯電され得るフローティングゲート（floating gate ）である。フローティングゲートの帯電状態は、対応するメモリセルが、論理的にハイ（high：高レベル）の状態にあるか、または、論理的にロー（low ：低レベル）の状態にあるかを示す。例えば、もしフローティングゲートが負の帯電状態にあれば、メモリセルが論理的にローの状態であることを表している。もしフローティングゲートが放電状態にあれば、メモリセルが論理的にハイの状態にあることを表している。

プログラム動作が実施される期間では、現在は放電状態にあるけれども負の帯電状態にしたいメモリセルのフローティングゲートに対して、電子が注入される。消去動作が実施される期間では、現在負の帯電状態にあるフローティングゲートから、電子が除去される。それゆえに、消去動作が実施される期間消去処理したメモリセルは論理的にハイの状態を示す。プログラム処理がなされたメモリセルは論理的にローの状態を示し、消去処理がなされたメモリセルは論理的にハイの状態を示す。一般に、一つのメモリセルブロック内の複数のメモリセルは、各々の消去動作が実施される期間で同時に消去され、各々のページ内の複数のメモリセルは、各々のプログラム動作が実施される期間で同時にプログラムされる。

複数のメモリセルに対してプログラム処理または消去処理がなされた後、これらのメモリセルは、プログラム処理または消去処理がそれぞれ正しく実施されたか否かを確認するための検証を受ける。換言すれば、プログラム動作の場合には、これらのメモリセルは、プログラム検証動作を通して、プログラム処理がなされたメモリセルのフローティングゲートに対して充分な数の電子が注入されたか否かがチェックされる。また、消去動作の場合には、これらのメモリセルは、消去検証動作を通して、消去処理がなされたメモリセルのフローティングゲートから電子が首尾良く除去されたか否かがチェックされる。

プログラム動作および消去動作が実施される期間では、データレジスタおよびセンス増幅器回路は、メモリの内容を読み取って記憶するために使用される。一つのページバッファが各々のビットラインに関連付けられているので、全ページは、プログラム検証動作が実施される期間にて一度に検証される。また、多数のページを含むメモリセルブロック内の複数のメモリセルは、同時に消去されるので、消去検証動作を通して消去されたメモリセルブロック全体に対して、検証が実施される。

プログラム検証動作が実施される期間では、各々のページバッファの閾値電圧ノード（すなわち、スレッショールド電圧ノード）における電圧が、チェックを受ける。この閾値電圧ノードにおける電圧は、その内容が変化し得るメモリセルの帯電状態に依存して変化する。メモリセルが正しくプログラムされている場合、すなわち、メモリセルのフローティングゲートが適切に負に帯電されている場合には、閾値電圧ノードは閾値電圧（すなわち、スレッショールド電圧）に達する。また一方で、メモリセルが正しくプログラムされていない場合には、電圧ノードは閾値電圧に達しない。

しかしながら、たとえメモリセルが正しくプログラムされている場合でも、メモリセル、ビットラインおよびページバッファには抵抗があるので、閾値電圧ノードの電圧は瞬時には閾値電圧に達しない。それゆえに、プログラム動作の実施に続くプログラム検証動作の実施が余りに早すぎると、メモリセルが適切にプログラムされていないといったような誤った結論を出すことになる。したがって、プログラム検証動作を開始するために、通常は、予めプログラムされた（pre-programmed：プリプログラムされた）遅延の後に起動されるセット信号が使用される。このようなプログラムされた遅延を有するセット信号は、代表的に、状態マシン回路のタイマのシーケンスによって生成される。

プログラム検証動作の開始に当たって、予めプログラムされた遅延を有するセット信号を使用する場合には、幾つかの困難が生ずる。異なるページのメモリセルは、異なる抵抗、すなわち、ページバッファからメモリセルへの抵抗、および、メモリセルから電圧Ｖｓｓへの抵抗といったような異なる抵抗を有しているので、全てのメモリセルに対して予めプログラムされた一様な遅延を使用することは問題を起こすおそれがある。さらに、閾値電圧ノードが閾値電圧に達する時間は温度に依存し、予めプログラムされた遅延に関して必要な期間を正確に推定することは必ずしも可能ではない。

もし、予めプログラムされた遅延が長過ぎれば、不必要に付加された待ち時間のために、フラッシュメモリデバイスの速度に悪影響を及ぼす。また一方で、予めプログラムされた遅延が短過ぎれば、たとえ検証の対象であるメモリセルが正しくプログラムされている場合でも、閾値電圧に達する前に、プログラム検証動作が試行されてしまうかもしれない。換言すれば、もしプログラム検証動作実施が早過ぎれば、誤動作によって検証がうまくいかなくなるおそれがある。もしプログラム検証動作実施が遅すぎれば、不必要に付加された遅延がフラッシュメモリデバイスの速度を落とす結果になるおそれがある。

本発明は上記問題点に鑑みてなされたものであり、予めプログラムされた遅延の後にプログラム検証動作を開始する場合に、上記遅延の長さを適切に設定することによってプログラム検証動作が誤って試行されるのを防止すると共に、フラッシュメモリデバイスの速度に悪影響を及ぼさないようにすることが可能なプログラム検証動作の実施方法、消去検証動作の実施方法、検出時間制御回路、およびフラッシュメモリデバイスを提供することを目的とするものである。

本実施例に係る第１形態によれば、プログラム検証動作を実施するための方法であって、基準メモリセルをプログラムするステップと、複数のメモリセルをプログラムするステップと、前記基準メモリセルの内容を用いてセット信号を生成するステップと、前記セット信号を用いて、前記複数のメモリセルに対する前記プログラム検証動作を開始するステップと、を有することを特徴とするプログラム検証動作の実施方法が提供される。

上記問題点を解決するために、本発明は、閾値電圧ノードが閾値電圧に達するのに要する時間を確認するために、予めプログラムされた（プリプログラムされた）基準メモリセルの測定を利用するようなプログラム検証動作の実施方法、消去検証動作の実施方法、検出時間制御回路、およびフラッシュメモリデバイスを提供する。

本発明の一実施態様において、プログラム検証動作を実施する方法が開示されている。この方法では、基準メモリセルおよびメモリセルがプログラムされる。基準メモリセルの内容を用いてセット信号が生成される。このセット信号を用いて、メモリセルに対するプログラム検証動作が開始される。

本発明の他の実施態様においても、プログラム検証動作を実施する方法が開示されている。この方法では、基準メモリセルは基準ページバッファに接続され、かつ、メモリセルはデータページバッファに接続されている。ここで、基準ページバッファは、基準メモリの内容を読み取って記憶するために使用され、ページバッファは、メモリセルの内容を読み取って記憶するために使用される。

本発明のさらに他の実施例において、第１回目のプログラム検証動作が失敗に終わった場合に、再度プログラム検証動作を実施する方法が開示されている。この方法では、メモリセルは再度プログラムされ、セット信号は、基準メモリセルの内容を用いて再度生成される。このセット信号は、メモリセルに対する他のプログラム検証動作を開始するために使用される。

本発明のさらに他の実施例において、消去検証動作を実施する方法が開示されている。この方法では、基準メモリセルはプログラムされ、そしてメモリセルは消去される。基準メモリセルの内容を用いてセット信号が生成される。このセット信号を用いて、メモリセルに対する消去検証動作が開始される。

本発明のさらに他の実施例において、第１回目の消去検証動作が失敗した場合に、再度消去検証動作を実施する方法が開示されている。この方法では、メモリセルは再度消去され、セット信号は、基準メモリセルの内容を用いて再度生成される。このセット信号は、メモリセルに対する他の消去検証動作を開始するために使用される。

本発明のさらに他の実施例において、複数のメモリセルをプログラムした場合におけるプログラム検証動作の実施方法が開示されている。

本発明のさらに他の実施例において、複数のメモリセルを消去した場合における消去検証動作の実施方法が開示されている。

本発明のさらに他の実施例において、メモリセルの内容を検証するための方法が開示されている。この方法は、基準メモリセルをプログラムするステップと、メモリセルの内容を検出するステップと、基準メモリセルの内容が検出されたときに、メモリセルの内容を検証するステップとを有している。

本発明のさらに他の実施例において、メモリセルに関連するページバッファにセット信号を供給するための方法が開示されている。この方法では、基準ページバッファに接続された基準メモリセルがプログラムされる。基準メモリセルの内容に基づいて、基準ページバッファのノードにおける電圧が設定される。このノードにおける電圧が、セット信号としてページバッファに供給される。

本発明のさらに他の実施例において、基準ページバッファおよび複数のデータページバッファを備えた検出時間制御回路が開示されている。この検出時間制御回路では、基準ページバッファは、セット開始信号を受信して、セット信号を生成する。複数のデータページバッファは、セット信号を受信して、複数のメモリセルの内容を記憶する。複数のデータページバッファの各々は、複数のメモリセルの中の関連する一つの内容を記憶する。

本発明のさらに他の実施例において、ＮＡＮＤ形のフラッシュメモリデバイスが開示されている。このフラッシュメモリデバイスは、複数のメモリセルの複数の行および複数の列を備えると共に、以下のような構成要素を具備している。すなわち、Ｘ−デコーダは、メモリセルの複数の行を選択し、Ｙ−デコーダはメモリセルの複数の列を選択する。デ−タレジスタおよびセンス増幅器回路は、複数のメモリセルの複数の行および複数の列を読み取ってプログラムする。Ｉ／Ｏレジスタおよびバッファは、デ−タレジスタおよびセンス増幅器回路に接続される。さらに、このＩ／Ｏレジスタおよびバッファは、ＮＡＮＤ形のフラッシュメモリデバイスの外部インタフェースを構成する。高電圧回路は、プログラム電圧、読み取り電圧および消去電圧をＸ−デコーダに供給する。状態マシン回路は、データレジスタおよびセンス増幅回路に制御信号を供給する。アドレスレジスタは、復号されるアドレスをＸ−デコーダおよびＹ−デコーダに供給する。

本発明の多くの付帯的特徴は、添付図面に関する以下の詳細な説明を参照することによってよりよく理解されるようになるので、容易に認識されるであろう。

本発明に係る検出時間制御デバイスおよび検出時間制御方法を用いたフラッシュメモリデバイスの構成を示すブロック図である。 メモリセルアレイと、当該メモリセルアレイに関連するデータレジスタおよびセンス増幅器回路の構成を示すブロック図である。 基準ページバッファとｉ番目のページバッファとの間にあるインタフェースを示すブロック図である。 データレジスタのｉ番目のビットラインおよびセンス増幅器回路に関連するページバッファの構成を示す回路図である。 データレジスタの基準ビットラインおよびセンス増幅器回路に関連するページバッファの構成を示す回路図である。 プログラム検証動作実施の期間における各種の信号の電圧レベルの相互変化を示すタイミングチャートである。 プログラム検証動作実施の工程を説明するためのフローチャートである。

以下、添付図面（図１〜図７）を参照しながら、本発明の実施例の構成および動作を説明する。

図１は、本発明に係る検出時間制御デバイス（検出時間制御回路）および検出時間制御方法を用いたフラッシュメモリデバイスの構成を示すブロック図である。図１において、メモリセルアレイ１は、複数のメモリセルの複数の行および複数の列により構成される。メモリセルの行を一般にワードラインと呼び、メモリセルの列を一般にビットラインと呼ぶ。メモリセルアレイの複数のメモリセルは、第１のＸ−デコーダ１１、第２のＸ−デコーダ１３、第１のＹ−デコーダ７、および第２のＹ−デコーダ９を用いてアクセスすることができる。

メモリセルアレイは多数のメモリセルブロックを有する。これらメモリセルブロックの各々は、多数のメモリセルの行を含んでいる。第１のＸ−デコーダは、メモリセルブロックの第１のグループを選択するのに使用され、第２のＸ−デコーダは、メモリセルブロックの第２のグループを選択するのに使用される。例えば、第１のＸ−デコーダは偶数番目のメモリセルブロック、すなわち、メモリセルブロック０、２、４等を選択するのに使用され、第２のＸ−デコーダは奇数番目のメモリセルブロック、すなわち、メモリセルブロック１、３、５等を選択するのに使用される。

同様に、第１のＹ−デコーダは、メモリセルの列の第１のグループを選択するのに使用され、第２のＹ−デコーダはメモリセルの列の第２のグループを選択するのに使用される。例えば、メモリセルアレイのメモリセルの列数を“ｎ”とした場合、第１のＹ−デコーダは、メモリセルのｎ／２列の第１のグループを選択するのに使用され、第２のＹ−デコーダは、メモリセルのｎ／２列の第２のグループを選択するのに使用される。

第１および第２のＸ−デコーダと第１および第２のＹ−デコーダは、アドレスレジスタ２１からメモリアドレスを受け取る。このメモリアドレスは、読み取り、プログラム、消去および検証等のそれぞれの動作に当たって、メモリセルの行を選択する第１および第２のＸ−デコーダにより復号される。また一方で、メモリアドレスは、読み取り、プログラム、消去および検証等のそれぞれの動作に当たって、メモリセルの列を選択する第１および第２のＹ−デコーダにより復号される。

高電圧回路１７は、選択したメモリセルに印加すべき電圧を第１および第２のＸ−デコーダ１１、１３に供給する。異なる動作に対しては、異なるレベルの電圧がメモリセルに供給される。異なる動作の期間においてメモリセルに供給すべき電圧のレベルは、この技術分野ではよく知られている。

第１および第２のＹ−デコーダ７、９と同様に、第１および第２のデータレジスタおよびセンス増幅器回路３、５は、それぞれ、メモリセルの列の第１および第２のグループとのインタフェースを構成する。読み取り動作の期間中は、第１および第２のデータレジスタおよびセンス増幅器回路は、選択されたメモリセルからデータを読み取って記憶する。これらのデータは、フラッシュメモリデバイスから外部に転送されるようにするために、第１および第２のデータレジスタおよびセンス増幅器回路からＩ／Ｏレジスタおよびバッファ１５に転送される。プログラム動作実施の期間中は、第１および第２のデータレジスタおよびセンス増幅器回路は、選択されたメモリセルに書き込まれるデータをＩ／Ｏレジスタおよびバッファ１５から受け取る。状態マシン回路１９は、第１および第２のデータレジスタおよびセンス増幅器回路３、５に制御信号を供給する。この状態マシン回路は、プログラム検証動作および消去検証動作実施の期間で使用される信号のタイミングを制御する。

図２は、メモリセルアレイと、当該メモリセルアレイに関連するデータレジスタおよびセンス増幅器回路の構成を示すブロック図である。図２のブロック図においては、メモリセルの４０９６個の列を有するメモリセルアレイ３３と、ページバッファを含むデータレジスタおよびセンス増幅器回路３１とが図示されているブロック図である。メモリセルの各々の列は、対応するビットラインと組み合わされ、各々のビットラインは、対応するページバッファに接続される。また一方で、メモリセルアレイ３３は基準メモリセルの列を有している。基準メモリセルの列は、基準ビットラインと組み合わされ、この基準ビットラインは基準ページバッファ３５ｄに接続される。メモリセルアレイ３３は、さらに、追加のメモリセルの列を有することが可能である。データレジスタおよびセンス増幅器回路３１は、さらに、メモリセルの追加の列と組み合わされた追加のページバッファを有することが可能である。

上記実施例では、図１に示すように、実際に２つのデータレジスタおよびセンス増幅器回路３、５が設けられている。第１のデータレジスタおよびセンス増幅器回路３は、メモリセルの２０４８個の列からなる第１のグループと組み合わされるページバッファを有し、第２のデータレジスタおよびセンス増幅器回路５は、メモリセルの２０４８個の列からなる第２のグループと組み合わされるページバッファを有している。

さらに明確にいえば、データレジスタおよびセンス増幅器回路３１は、第１および第２のデータレジスタおよびセンス増幅器回路３、５の組み合せを表している。それゆえに、図２のデータレジスタおよびセンス増幅器回路３１は、４０９６個のページバッファ全てを含み、各々のページバッファは、第１および第２の両方のデータレジスタおよびセンス増幅器回路からのメモリセルにおける４０９６個の列の一つと関連している。

メモリセルアレイのメモリセルは、メモリセルストリング３７ａ〜３７ｃの形に組織される。本発明の一実施例では、各々のメモリセルストリングは、１６個のメモリセル、第１の選択ゲートトランジスタ、および第２の選択ゲートトランジスタを有している。各々のメモリセルストリングでは、メモリセルと、第１および第２の選択ゲートトランジスタとは互いに直列に接続される。

第１および第２の選択ゲートトランジスタは、各々のメモリセルストリングの初めと終りに位置している。第１の選択ゲートトランジスタは、第１の選択ゲート信号ＳＧ１を受信し、この第１の選択ゲート信号ＳＧ１を受信したことを明確に示すためにオン状態になる。特定のメモリセルストリングの第１の選択ゲートトランジスタがオン状態になると、この特定のメモリセルストリングは、関連するページバッファとの通信のために選択される。

第２の選択ゲートトランジスタは第２の選択ゲート信号ＳＧ２を受信して、この第２の選択ゲート信号ＳＧ２を受信したことを明確に示すためにオン状態になる。第２の選択ゲートトランジスタのソースは、電圧Ｖｓｓに接続される。したがって、特定のメモリセルストリングの第２の選択ゲートトランジスタがオン状態になると、その特定のメモリセルストリングは電圧Ｖｓｓを付与される。

図２に図示した実施例に示すように、メモリセル３３は４０９６本のビットラインと、一つの基準ビットラインとを有している。各々の第１の選択ゲートトランジスタのドレインは、第１の選択ゲートトランジスタを含むメモリセルストリングに関連するビットラインに接続される。メモリセルストリング３７ａ〜３７ｃは、４０９６個の隣接するメモリセルストリングからなる第１のメモリセルブロックを表している。本発明のフラッシュメモリデバイスには、１０２４個のメモリセルブロックがあるので、メモリセルストリング３９ａ〜３９ｃは、４０９６の隣接するメモリセルストリングからなる１０２４番目のメモリセルブロックを表す。したがって、各メモリセルブロックにある４０９６個の隣接セルストリングの各々は、４０９６本のビットラインの中の関連する一つに接続される。

読み取り動作およびプログラム動作実施の期間中は、４０９６のメモリビットは同時に読み取り、またはプログラムされる。ワードラインと関連するメモリセルの行は、同時に読み取り、またはプログラムされる。ワードラインと関連するメモリセルの行をページと呼ぶ。この場合、メモリセルが１６行あるので、各々のメモリセルブロックには１６ページが存在する。

第１および第２のＸ−デコーダ（図１に図示）は、選択ゲート信号ＳＧ１およびＳＧ２を与えることによって、各々のメモリセルブロックを選択する。これらの信号は、それぞれ、第１および第２の選択ゲートトランジスタに供給される。さらに、第１および第２のＸ−デコーダは、各々のページに関連するワードライン１〜ワードライン１６に適切な電圧を供給することによって、選択されたメモリセルブロックの各々のページを選択する。すなわち、第１のＸ−デコーダは偶数番目のメモリセルブロック０、２、４、．．．、１０２２を選択し、第２のＸ−デコーダは奇数番目のメモリセルブロック１、３、５、．．．、１０２３を選択する。

第１および第２のＹ−デコーダ（図１に図示）は列を選択する。各々の列は、共に一つのビットラインに接続された１０２４個のメモリセルストリングを有している。第１のＹ−デコーダは、ビットライン０〜２５５、５１２〜７６７、１０２４〜１２７９、１５３６〜１７９１、２０４８〜２３０３、２５６０〜２８１５、３０７２〜３３２７、および３５８４〜３８３９を選択し、第２のＹ−デコーダは、ビットライン２５６〜５１１、７６８〜１０２３、１２８０〜１５３５、１７９２〜２０４７、２３０４〜２５５９、２８１６〜３０７１、３３２８〜３５８３、および３８４０〜４０９５を選択する。

データレジスタおよびセンス増幅器回路３１は、状態マシン回路（図１に図示）からプログラム信号ＰＧＭ、ビットライン制御信号ＢＬ ＣＴＲＬ、セット開始信号ＳＥＴ ＩＮＩＴ、およびバイアス信号ＢＩＡＳを受信する。これらの制御信号は、状態マシン回路によって供給され、読み取り動作、プログラム動作および検証動作実施の期間中に、ページバッファ（すなわち、データページバッファ）および基準ページバッファによって使用される。基準ページバッファ３５ｄは、状態マシン回路からセット開始信号ＳＥＴ ＩＮＩＴを受信し、ページバッファ３５ａ〜３５ｃの各々にセット信号を供給する。

図３は、基準ページバッファ３４とｉ番目のページバッファ（すなわち、ｉ番目のデータページバッファ）３２との間のインタフェースを示すブロック図である。図３において、ｉ番目のページバッファおよび基準ページバッファの両者は、プログラム信号ＰＧＭ、ビットライン制御信号ＢＬ ＣＴＲＬ、およびバイアス信号ＢＩＡＳを受信する。また一方で、基準ページバッファはセット開始信号ＳＥＴ ＩＮＩＴを受信する。基準ページバッファは、ｉ番目のページバッファに供給されるセット信号ＳＥＴを生成する。ｉ番目のページバッファおよび基準ページバッファは、それぞれ、ｉ番目のビットラインおよび基準ビットラインに接続される。ｉ番目のページバッファは、データＩ／Ｏインタフェースに関していえば、ｉ番目のビットラインとＩ／Ｏレジスタおよびバッファとの間のインタフェースとして機能する。同様に、基準ページバッファは、基準データＩ／Ｏインタフェースに関していえば、基準ビットラインとＩ／Ｏレジスタおよびバッファとの間のインタフェースとして機能する。

図４は、データレジスタのｉ番目のビットラインおよびセンス増幅器回路に関連するページバッファの構成を示す回路図である。図４においては、ｉ番目のビットラインＢＬｉに関連するページバッファの回路構成が図示されている。バイアストランジスタ４１のドレインは電圧Ｖｃｃに接続されている。上記バイアストランジスタ４１のゲートはバイアス信号ＢＩＡＳに接続されている。そして、上記バイアストランジスタ４１のソースはｉ番目のビットラインＢＬｉに接続されている。したがって、バイアス信号ＢＩＡＳは、ｉ番目のビットラインＢＬｉを経由して流れる電流の大きさを制御する。ここで、バイアス信号ＢＩＡＳが供給されない場合は、バイアストランジスタはオフ状態にあり、選択されたメモリセルのプログラミング状態に関係なくバイアストランジスタを経由して流れる電流は殆ど無い。それゆえに、ｉ番目のビットラインを経由して流れる電流も殆ど無い。ここで述べている実施例では、バイアストランジスタ４１はｐ型トランジスタであるから、バイアス信号が供給された場合、このバイアス信号は論理的にロー（低レベル）に設定される。

ＮＡＮＤ形のフラッシュメモリデバイスの各々のビットラインは、一般に、ビットラインと当該ビットラインに関連するページバッファとの間に位置するビットライン制御トランジスタに接続されている。それゆえに、特定のビットラインに接続されたビットライン制御トランジスタは、特定のビットライン上のメモリセルの読み取り動作およびプログラム動作のためにオン状態になる。その代わりに、ビットライン制御トランジスタがオフ状態にあれば、関連するページバッファが、読み取り動作またはプログラム動作を実施することは、一般に不可能である。

図４において、ビットライン制御トランジスタ５３は、ｉ番目のビットラインＢＬｉと、ページバッファとの間に位置する。ここで、ビットライン制御トランジスタ５３のソースは、ｉ番目のビットラインＢＬｉに接続され、上記ビットライン制御トランジスタ５３のドレインは、バイアストランジスタ４１のソースに接続されている。それゆえに、ビットライン制御トランジスタ５３は、ｉ番目のビットラインＢＬｉを導通させるか否かを制御する。読み取り動作およびプログラム動作を実施するために、ビットライン制御信号ＢＬ ＣＴＲＬを供給して、ビットライン制御トランジスタ５３をオン状態にすることが必要である。

バイアストランジスタ４１のソースと、ビットライン制御トランジスタ５３のドレインとを接続することによって、ノードＡが形成される。データＩ／Ｏラインは、プログラムトランジスタ４３を介してノードＡに接続される。特に、プログラムトランジスタ４３のソースは、ノードＡにおいてバイアストランジスタのソースに接続され、プログラムトランジスタ４３のドレインは、データＩ／Ｏラインに接続される。プログラム信号ＰＧＭは、プログラムトランジスタ４３のゲートに供給される。

プログラム動作実施の期間中は、プログラム信号ＰＧＭが供給され、プログラムトランジスタ４３がオン状態になる。この実施例では、供給されたプログラム信号ＰＧＭは論理的にハイ（高レベル）になる。メモリセルの選択された行、すなわち、ページに印加される適当な電圧を用いて、データＩ／Ｏライン上のＩ／Ｏレジスタおよびバッファからのデータは、プログラムトランジスタ４３および制御トランジスタ５３を介して、ｉ番目ビットラインＢＬｉに加えられ、選択されたページ上のｉ番目ビットラインＢＬｉの選択されたメモリセルに書き込まれる。プログラム動作実施の期間にてメモリセルに印加される適切な電圧は、この技術分野ではよく知られている。

プログラム動作が完了すると、書き込まれたデータは、その信頼性を高めるために、プログラム検証動作を通して検証される。このプログラム検証動作実施の期間では、プログラム信号ＰＧＭが供給されることはない。この実施例では、供給されない状態のプログラム信号ＰＧＭは論理的にローの状態に留まる。

セットトランジスタ５１、閾値トランジスタ（すなわち、スレッショールドトランジスタ）４９、およびインバータ４５、４７は、プログラム検証動作または消去検証動作実施の期間に使用され、プログラミングまたは消去がそれぞれ満足に実施されたか否かをチェックする。セットトランジスタ５１のソースは電圧Ｖｓｓに接続され、上記セットトランジスタ５１の同トランジスタのゲートはセット信号ＳＥＴを受信する。セット信号が供給されると、セットトランジスタ５１がオン状態になると共に、電圧Ｖｓｓが、セットトランジスタ５１のドレインに接続された閾値トランジスタ４９のソースに印加される。この実施例では、供給されたセット信号ＳＥＴは論理的にハイの状態にある。

閾値トランジスタ４９のドレインは、インバータ４７の入力およびインバータ４５の出力に接続され、ノードＢを形成する。インバータ４７の出力はインバータ４５の入力に接続される。それゆえに、これらの２つのインバータ４５、４７はラッチを構成する。プログラム検証動作または消去検証動作を実施する前に、論理的にハイのプリセット電圧ＰＲＥＳＥＴをノードＢに印加することによって、上記ラッチは、論理的にハイの状態に予め設定（プリセット）される。それゆえに、データＩ／Ｏラインは論理的にローの出力を有する。実際には、データＩ／Ｏラインはインバータ（図示せず）に接続され、それゆえに、Ｉ／Ｏレジスタおよびバッファにより受信されるデータは、ノードＢが論理的にハイであれば、論理的にハイとなる。

データＩ／Ｏライン上にインバータを設けることによって、非反転データがＩ／Ｏレジスタおよびバッファに供給される。例えば、特定のメモリセルがプログラムされないとした場合、すなわち、特定のメモリセルが論理的にハイの状態を含んでいる場合を想定する。以下に詳しく説明するように、ページバッファのノードＢは、ページバッファがこの特定のメモリセルを読み取ったときに、論理的にハイの状態になる。したがって、入力側でノードＢに接続されたラッチの出力は、論理的にローの状態になる。それゆえに、特定のメモリセルからの反転データを再反転するために、ラッチの出力側にインバータが設けられる。このようにして、特定のメモリセルからの非反転データが、Ｉ／Ｏレジスタおよびバッファに供給される。

バイアストランジスタ４１およびビットライン制御トランジスタ５３の両方共、プログラム検証動作および消去検証動作実施の期間中はオン状態になっている。プログラム検証動作実施の期間において、選択されたメモリセルがいかなる電荷も含まない場合、すなわち、メモリセルが消去されているか、またはプログラムされていない場合、ｉ番目のビットラインＢＬｉを経由して電流が流れる。同様に、消去検証動作実施の期間において、ｉ番目のビットラインＢＬｉ上の選択されたメモリセルブロックの全てのメモリセルが、首尾良く消去されている場合、すなわち、電子が放電されている場合、ｉ番目のビットラインＢＬｉを経由して電流が流れる。

これらの場合、バイアストランジスタ４１のソースとビットライン制御トランジスタ５３のドレインとの間の閾値電圧ノードＡは、バイアストランジスタ４１による電圧降下があるので、引き下げられる。したがって、閾値電圧ノードＡの電圧は、閾値トランジスタ４９をオン状態にするには不充分である。もし、閾値トランジスタ４９がオン状態にならなければ、セットトランジスタ５１からの電圧ＶｓｓはノードＢには印加されない。それゆえに、プログラム検証動作実施の期間において、選択されたメモリセルがプログラムされていない場合は、ノードＢにおけるラッチの内容は同じ状態で変わらない。さらに、データＩ／Ｏラインは、インバータ（図示せず）を介して、Ｉ／Ｏレジスタおよびバッファに論理的にハイの電圧を提供する。同様に、消去検証動作実施の期間において、メモリセルブロックの全てのメモリセルが消去されている場合は、データＩ／Ｏラインは、インバータ（図示せず）を介して、Ｉ／Ｏレジスタおよびバッファに論理的にハイの電圧を提供する。

もし、選択されたメモリセルがプログラムされていれば、プログラム検証動作実施の期間において、ｉ番目のビットラインＢＬｉを介して流れる電流はない。同様に、ｉ番目のビットラインＢＬｉ上の選択されたメモリセルブロックの少なくとも一つのメモリセルが消去されていなければ、消去検証動作実施の期間において、ｉ番目のビットラインＢＬｉを介して流れる電流はない。

これらの場合、バイアストランジスタ４１のソースとビットライン制御トランジスタ５３のドレインとの間の閾値電圧ノードＡは、バイアストランジスタ４１による電圧降下がないので、引き上げられる。したがって、閾値電圧ノードＡの電圧は閾値トランジスタ４９をオン状態にするのに充分である。もし、閾値トランジスタ４９がオン状態になれば、セットトランジスタ５１からの電圧ＶｓｓがノードＢに印加される。それゆえに、選択されたメモリセルがプログラムされている場合は、ノードＢにおけるラッチの内容は論理的にローに変えられ、データＩ／Ｏラインは、インバータ（図示せず）を介して、Ｉ／Ｏレジスタおよびバッファに論理的にローの電圧を提供する。

バイアストランジスタ４１およびビットライン制御トランジスタ５３がオン状態になってから充分な時間が経過した後に、正しくプログラムされたメモリセルが選択された場合には、閾値ノードＡにおける電圧は、閾値トランジスタ４９をオン状態にするのに充分な閾値電圧のレベルに達する。閾値ノードＡが閾値電圧のレベルに達するのに必要とされる充分な時間は、メモリセルアレイにおける選択されたメモリセルの温度および相対位置等の要因に依存する。

それゆえに、本発明では、選択されたメモリセルと同様に位置付けられている予めプログラムされたメモリセルが正確に測定されたときに、セット信号ＳＥＴを供給するようにしている。換言すれば、本発明では、選択されたメモリセルと同様に位置付けられ予めプログラムされたメモリセルの正確な測定に充分な時間をかけた後に、セット信号がセットトランジスタ５１に供給される。

本発明に係る一実施例では、セット信号ＳＥＴは、基準ビットラインＲＥＦ ＢＬに関連する基準ページバッファによって供給される。この基準ページバッファを図５に示す。基準ページバッファの構成は、ｉ番目のビットラインＢＬｉに関連するページバッファの構造に類似している。上記の基準ページバッファは、バイアストランジスタ６１、プログラムトランジスタ６３、インバータ６５、６７、閾値トランジスタ６９、セット開始トランジスタ７１、およびビットライン制御トランジスタ７３を有している。

ｉ番目のビットラインに関連するページバッファのセットトランジスタとは異なり、セット開始トランジスタ７１は、セット開始信号ＳＥＴ ＩＮＩＴを状態マシン回路（図１に図示）から受信する。セット開始信号ＳＥＴ ＩＮＩＴは状態マシン回路によって生成され、プログラム動作の終了直後にセット開始トランジスタに供給される。状態マシン回路は、プログラム動作が完了し、そしてワードラインに印加されるプログラム電圧がプログラム検証電圧まで下げられたときに、セット開始信号ＳＥＴ ＩＮＩＴを生成する。ｉ番目のビットラインの場合と同様に、インバータ６５、６７を含むラッチは、インバータ６５の出力と閾値トランジスタ６９のドレインとの間のノードＢにおけるプリセット信号ＰＲＥＳＥＴを用いて、論理的にハイの状態に予め設定される。

それゆえに、ノードＢにおける論理的にハイの電圧は、セット信号ＳＥＴとして供給される前に、インバータ６７によって反転されるので、セット信号ＳＥＴは論理的にローの状態に予め設定される。基準ビットライン上のワードラインにおける基準メモリセルは、論理的にローの状態に予め設定される。すなわち、基準メモリセルのフローティングゲートは電子によって負に帯電される。したがって、バイアストランジスタ６１のソースとビットライン制御トランジスタ７３のドレインとの間の閾値電圧ノードＡにおける電圧レベルは、プログラムされたメモリセルの状態を表している。換言すれば、基準メモリセルのフローティングゲートは負に帯電されているので、基準ビットラインには電流は流れない。基準ビットラインに電流が流れないときは、バイアストランジスタ６１による電圧降下は殆ど無い。バイアストランジスタ６１による電圧降下が殆ど無ければ、閾値電圧ノードＡにおける電圧レベルは、電圧Ｖｃｃに近くなる。それゆえに、閾値トランジスタ６９は、そのゲートにおいて、閾値トランジスタ６９をオン状態にするのに充分な電圧を受け取る。

それゆえに、セット開始信号ＳＥＴ ＩＮＩＴがセット開始トランジスタ７１のゲートに印加されると共に、充分に高い電圧が閾値トランジスタ６９のゲートに印加されたときに、電圧ＶｓｓがノードＢに印加され、そしてインバータ６７の出力は論理的にハイの状態になる。このインバータ６７の出力が、プログラム検証動作または消去検証動作を開始するためにセットトランジスタ５１（図４に図示）に供給されるセット信号ＳＥＴである。それゆえに、プログラム検証動作または消去検証動作のタイミングは、基準ページバッファに供給されるセット開始信号によって制御され、そしてさらに重要なことには、基準ページバッファの時間を検出するためのプログラムされた基準メモリセルによって制御される。

図６は、プログラム検証動作実施の期間における各種の信号の電圧レベルの相互変化を示すタイミングチャートである。換言すれば、図６のタイミングチャートにおいては、プログラム検証動作実施の期間に使用される各種の信号間で起こる電圧遷移の相対的なタイミングが図示されている。プログラム動作実施の期間中は、プログラム信号ＰＧＭは論理的にハイの状態にある。プログラム動作が時間ｔａで完了すると、状態マシン回路は、プログラム信号のレベルを論理的にローのレベルに下げる。プログラムトランジスタのゲートに印加されている論理的にローの電圧によって、閾値電圧ノードＡにおける電圧のレベルは、選択されたワードラインのビットライン上にあるバイアス信号ＢＩＡＳの状態、ビットライン制御信号ＢＬ ＣＴＲＬの状態、およびメモリセルのフローティングゲートの状態に依存する。

プログラム信号ＰＧＭが、時間ｔａにおいて論理的にローの状態になると、バイアス信号もまた、論理的にローの状態に達する。ページバッファのバイアストランジスタはｐ型トランジスタであるから、バイアストランジスタのゲートに印加される論理的にローのバイアス信号ＢＩＡＳは、バイアストランジスタをオン状態にし、このバイアストランジスタを経由して電流が流れ得る状態にする。バイアストランジスタがオン状態になっても電流が流れない場合には、バイアストランジスタのソースにおける電圧、すなわち、閾値電圧ノードＡは、バイアストランジスタのゲートに印加されている電圧Ｖｃｃのレベルに近づく。しかし、バイアストランジスタを経由して電流が流れるときは、バイアストランジスタによる電圧降下は、閾値電圧ノードＡの電圧が電圧Ｖｃｃに近づくのを阻止する。

バイアストランジスタが時間ｔａでオン状態になると、ビットライン制御信号ＢＬ ＣＴＲＬは論理的にハイの状態になり、ビットライン制御トランジスタをオン状態にする。もし、それぞれのメモリセルがプログラムされていれば、ビットラインを流れる電流はなく、閾値電圧ノードＡの電圧のレベルは電圧Ｖｃｃに近づく。もし、それぞれのメモリセルがプログラムされていなければ、電流はビットラインを流れ、閾値電圧ノードＡの電圧のレベルが電圧Ｖｃｃに近づくことはない。

バイアス信号ＢＩＡＳおよびビットライン制御信号ＢＬ ＣＴＲＬの両方共、実質的に同時に、データビットラインおよび基準ビットラインの両方に印加される。それゆえに、データビットラインおよび基準ビットラインの両方に対して、閾値電圧ノードＡにおける閾値電圧が同時に調整される。セット開始信号ＳＥＴ ＩＮＩＴは、時間ｔｂにおいて基準ページバッファのセットトランジスタに印加される。セット開始信号ＳＥＴ ＩＮＩＴは、図６に示すように、継続期間が約１．０μｓ（マイクロ秒）のパルスである。このパルスを論理的にハイの状態に保持したままで、閾値電圧ノードＡの閾値電圧が、基準ページバッファの閾値トランジスタをオン状態にするのに充分なレベルに達すると、時間ｔｃにおいて、基準ページバッファによってセット信号ＳＥＴが生成される。

ビットラインに関連するページバッファのセットトランジスタのゲートにおいて、セット信号ＳＥＴが供給されたことが確認された場合、対応するメモリセルがプログラムされているときは、閾値電圧ノードＡにおける閾値電圧は達成され、ページバッファに関連するデータＩ／Ｏラインは論理的にハイの状態に切り替えられる。しかしながら、対応するメモリセルがプログラムされていないときは、閾値トランジスタはオン状態にはならない。そして、ラッチは、ノードＢで論理的にハイの状態に予め設定されたときのプリセット値のままになっており、それゆえに、データＩ／Ｏラインは、論理的にローの状態に予め設定されたときの値のままになっている。

したがって、プログラム検証動作実施の期間において、それぞれのメモリセルの内容は、インバータ４５、４７を含むラッチに記憶される。ついで、各々の各ページバッファのノードＢ（図４に図示）におけるラッチの内容は、Ｉ／Ｏレジスタおよびバッファのデータと比較される。データレジスタおよびセンス増幅器回路におけるラッチの内容が、Ｉ／Ｏレジスタおよびバッファの内容と一致した場合ば、プログラム動作は首尾良く完了し、それ以上のプログラム動作（プログラミング）は必要なくなる。そうではなくて、プログラム検証動作がうまくいかなかったページは再度プログラムされる。

同様に、消去検証動作実施の期間において、ラッチの内容が論理的にハイの状態にあるか否かについて検証される。もし、いずれかのページバッファのノードＢが論理的にローの状態にあれば、そのページバッファに関連する少なくとも一つのメモリセルに関する消去動作が失敗に終わるので、消去検証動作がうまくいかない結果になる。したがって、そのメモリセルブロックに関してもう一度消去動作が実施される。

図７は、プログラム検証動作実施の工程を説明するためのフローチャートである。換言すれば、図７のフローチャートにおいては、メモリセルのページをプログラムし、そして検証するための工程が図示されている。図７のステップ８１の工程では、基準メモリセルが帯電状態になるようにプログラムする。ステップ８３の工程では、一つのプログラム動作の期間でページをプログラムする。ステップ８５の工程では、ステップ８１でプログラムされた基準メモリセルの内容をラッチし、その内容をセット信号として出力する。ステップ８５で生成されたセット信号は、ステップ８７の工程で、ステップ８３でプログラムされたページのメモリセルの内容をラッチするために使用される。

ステップ８９の工程では、プログラミム動作を検証するために、ページバッファのラッチの内容を、Ｉ／Ｏレジスタおよびバッファに記憶された対応するデータと比較する。もし、ページバッファの内容が対応するデータと一致すれば、プログラミム動作およびプログラミム検証動作以前の工程に戻る。もし、いずれかのページバッファの内容が対応するデータに一致しなければ、ステップ８３のページのプログラム動作、およびプログラム検証動作のためのステップを再度実施する。

したがって、本発明は、検出時間制御デバイスや、データ検出待ち時間を減少させ、かつ、データ検出の信頼性を改善する方法を提供する。以上述べたように、ある特定の実施例に基づいて本発明を説明したが、当業者にとって、多くのさらなる修正および変更が可能であることは明らかである。それゆえに、本発明は、特に説明したもの以外の形態で実施可能であることが容易に理解されるであろう。換言すれば、ここに挙げた本発明の実施例は、全てにおいて本発明の例証であって、本発明を限定するものではなく、本発明の範囲は、これまで記載されたものの他、特許請求の範囲に記載のもの、およびそれと等価なものによって決定される。

付記 本発明は以下の特徴を包含する。
（付記１）プログラム検証動作を実施するための方法であって、
基準メモリセルをプログラムするステップと、
メモリセルをプログラムするステップと、
前記基準メモリセルの内容を用いてセット信号を生成するステップと、
前記セット信号を用いて、前記メモリセルに対するプログラム検証動作を開始するステップとを有することを特徴とするプログラム検証動作の実施方法。

（付記２）前記基準メモリセルが、負に帯電された状態になるようにプログラムされる付記１記載のプログラム検証動作の実施方法。

（付記３）基準ページバッファが前記基準メモリセルに接続され、かつ、データページバッファが前記メモリセルに接続されており、
前記基準ページバッファは、前記基準メモリセルの内容を読み取って記憶するために使用され、かつ、前記データページバッファは、前記メモリセルの内容を読み取って記憶するために使用される付記１記載のプログラム検証動作の実施方法。

（付記４）前記基準メモリセルの内容を用いて前記セット信号を生成するステップが、セット開始信号を前記基準ページバッファに供給し、前記基準メモリセルの内容を前記基準ページバッファの内容として記憶するステップと、前記基準ページバッファの内容を前記セット信号として出力するステップとを含む付記３記載のプログラム検証動作の実施方法。

（付記５）前記セット信号を用いて、前記メモリセルに対する前記プログラム検証動作を開始するステップが、前記セット信号を前記データページバッファに供給し、前記メモリセルの内容を前記データページバッファの内容として記憶するステップを含む付記３記載のプログラム検証動作の実施方法。

（付記６）前記プログラム検証動作の実施方法が、さらに、前記データページバッファの内容を、対応するＩ／Ｏレジスタおよびバッファの内容と比較するステップを有する付記５記載のプログラム検証動作の実施方法。

（付記７）前記データページバッファの内容が、対応するＩ／Ｏレジスタおよびバッファの内容と一致しない場合、前記プログラム検証動作の実施方法は、さらに、前記メモリセルを再度プログラムするステップと、前記基準メモリセルの内容を用いて前記セット信号を再度生成するステップと、前記セット信号を用いて前記メモリセルに対する他のプログラム検証動作を開始するステップとを有する付記６記載のプログラム検証動作の実施方法。

（付記８）前記プログラム検証動作の実施方法が、さらに、複数のメモリセルをプログラムするステップと、前記セット信号を用いて複数のメモリセルに対する前記プログラム検証動作を開始するステップとを有する付記１記載のプログラム検証動作の実施方法。

（付記９）前記基準メモリセルが、負に帯電された状態になるようにプログラムされる付記８記載のプログラム検証動作の実施方法。

（付記１０）前記基準メモリセルが前記基準ページバッファに接続され、かつ、前記複数のメモリセルの各々が、対応する複数のデータページバッファの一つに接続されており、
前記基準ページバッファは、前記基準メモリセルの内容を読み取って記憶するために使用され、かつ、前記複数のデータページバッファの各々は、対応する前記複数のメモリセルの一つを読み取って記憶するために使用される付記８記載のプログラム検証動作の実施方法。

（付記１１）前記基準メモリセルの内容を用いて前記セット信号を生成するステップが、セット開始信号を前記基準ページバッファに供給し、前記基準メモリセルの内容を前記基準ページバッファの内容として記憶するステップと、前記基準ページバッファの内容を前記セット信号として出力するステップとを含む付記１０記載のプログラム検証動作の実施方法。

（付記１２）前記セット信号を用いて、前記複数のメモリセルに対する前記プログラム検証動作を開始するステップが、前記セット信号を前記複数のデータページバッファの各々に供給し、対応する前記複数のメモリセルの一つの内容を、前記複数のデータページバッファの各々の内容として記憶するステップを含む付記１０記載のプログラム検証動作の実施方法。

（付記１３）前記プログラム検証動作の実施方法が、さらに、前記複数のデータページバッファの内容を、対応するＩ／Ｏレジスタおよびバッファの内容と比較するステップを有する付記１２記載のプログラム検証動作の実施方法。

（付記１４）前記複数のデータページバッファの内容の少なくとも一つが、対応するＩ／Ｏレジスタおよびバッファの内容と一致しない場合、前記プログラム検証動作の実施方法は、さらに、前記複数のメモリセルを再度プログラムするステップと、前記基準メモリセルの内容を用いて前記セット信号を再度生成するステップと、前記セット信号を用いて前記複数のメモリセルに対する他のプログラム検証動作を開始するステップとを有する付記１３記載のプログラム検証動作の実施方法。

（付記１５）消去検証動作を実施するための方法であって、
基準メモリセルをプログラムするステップと、
一つのメモリセルを消去するステップと、
前記基準メモリセルの内容を用いてセット信号を生成するステップと、
前記セット信号を用いて、前記メモリセルに対する消去検証動作を開始するステップとを有することを特徴とする消去検証動作の実施方法。

（付記１６）前記基準メモリセルが、負に帯電された状態になるようにプログラムされる付記１５記載の消去検証動作の実施方法。

（付記１７）基準ページバッファが前記基準メモリセルに接続され、かつ、データページバッファが前記メモリセルに接続されており、
前記基準ページバッファは、前記基準メモリセルの内容を読み取って記憶するために使用され、かつ、前記データページバッファは、前記メモリセルの内容を読み取って記憶するために使用される付記１５記載の消去検証動作の実施方法。

（付記１８）前記基準メモリセルの内容を用いて前記セット信号を生成するステップが、セット開始信号を前記基準ページバッファに供給し、前記基準メモリセルの内容を前記基準ページバッファの内容として記憶するステップと、前記基準ページバッファの内容を前記セット信号として出力するステップとを含む付記１７記載の消去検証動作の実施方法。

（付記１９）前記セット信号を用いて、前記メモリセルに対する前記消去検証動作を開始するステップが、前記セット信号を前記データページバッファに供給し、前記メモリセルの内容を前記データページバッファの内容として記憶するステップを含む付記１７記載の消去検証動作の実施方法。

（付記２０）前記消去検証動作の実施方法が、さらに、前記データページバッファの内容をチェックして、前記メモリセルが放電状態にあるか否かを判定するステップを有する付記１９記載の消去検証動作の実施方法。

（付記２１）前記データページバッファの内容が、前記メモリセルが負に帯電された状態にあることを示している場合、前記消去検証動作の実施方法は、さらに、前記メモリセルを再度消去するステップと、前記基準メモリセルの内容を用いて前記セット信号を再度生成するステップと、前記セット信号を用いて前記メモリセルに対する他の消去検証動作を開始するステップとを有する付記２０記載の消去検証動作の実施方法。

（付記２２）前記消去検証動作の実施方法が、さらに、複数のメモリセルを消去するステップと、前記セット信号を用いて、前記複数のメモリセルに対する前記消去検証動作を開始するステップとを有する付記１５記載の消去検証動作の実施方法。

（付記２３）前記基準メモリセルが、負に帯電された状態になるようにプログラムされる付記２２記載の消去検証動作の実施方法。

（付記２４）前記基準メモリセルが基準ページバッファに接続され、かつ、前記複数のメモリセルの各々が、対応する複数のデータページバッファの一つに接続されており、
前記基準ページバッファは、前記基準メモリセルの内容を読み取って記憶するために用いられ、前記複数のデータページバッファの各々は、対応する前記複数のメモリセルの一つの内容を読み取って記憶するために使用される付記２２記載の消去検証動作の実施方法。

（付記２５）前記基準メモリセルの内容を用いて前記セット信号を生成するステップが、セット開始信号を前記基準ページバッファに供給し、前記基準メモリセルの内容を前記基準ページバッファの内容として記憶するステップと、基準ページバッファの内容を前記セット信号として出力するステップとを含む付記２４記載の消去検証動作の実施方法。

（付記２６）前記セット信号を用いて、前記複数のメモリセルに対する前記消去検証動作を開始するステップが、前記セット信号を前記複数のデータページバッファの各々に供給し、対応する前記複数のメモリセルの一つの内容を、前記複数のデータページバッファの各々の内容として記憶するステップを含む付記２４記載の消去検証動作の実施方法。

（付記２７）前記消去検証動作の実施方法が、さらに、前記複数のデータページバッファの各々の内容をチェックして、対応する前記複数のメモリセルの一つが放電状態にあるか否かを判定するステップを有する付記２６記載の消去検証動作の実施方法。

（付記２８）前記複数のデータページバッファの内容が、複数のメモリセルの少なくとも一つが負に帯電された状態にあることを示している場合、前記消去検証動作の実施方法は、さらに、前記複数のメモリセルを再度消去するステップと、前記基準メモリセルの内容を用いて前記セット信号を再度生成するステップと、前記セット信号を用いて、前記複数のメモリセルに対する他の消去検証動作を開始するステップとを有する付記２７記載の消去検証動作の実施方法。

（付記２９）メモリセルの内容を検証するための方法であって、
基準メモリセルをプログラムするステップと、
基準メモリセルの内容を検出するステップと、
前記基準メモリセルの内容が検出されたときに、前記メモリセルの内容を検証するステップとを有することを特徴とするメモリセルの内容の検証方法。

（付記３０）メモリセルに関連するページバッファにセット信号を供給するための方法であって、
基準ページバッファに関連する基準メモリセルをプログラムするステップと、
前記基準メモリセルの内容に基づいて、前記基準ページバッファのノードにおける電圧を設定するステップと、
前記ノードにおける電圧をセット信号として、前記ページバッファに供給するステップとを有することを特徴とする、ページバッファにセット信号を供給する方法。

（付記３１）前記ページバッファにセット信号を供給する方法が、さらに、前記ノードにおける電圧を論理的に高レベルに予め設定するステップを有しており、前記基準メモリセルの内容に基づいて、前記基準ページバッファの前記ノードにおける電圧を設定するステップは、前記ノードにおける電圧を論理的に低レベルに設定するステップを含む付記３０記載の方法。

（付記３２）前記ノードにおける電圧を前記セット信号として、前記ページバッファに供給するステップが、前記ノードにおける電圧を反転するステップと、反転した前記電圧をセット信号として、前記ページバッファに供給するステップとを含む付記３０記載の方法。

（付記３３）セット開始信号を受信して、セット信号を生成する基準ページバッファと、
前記セット信号を受信して、複数のメモリセルの内容を記憶する複数のデータページバッファとを備え、
前記複数のデータページバッファの各々は、複数のメモリセルの中の関連する一つの内容を記憶することを特徴とする検出時間制御回路。

（付記３４）前記基準ページバッファが、
セット開始信号を受信し、該セット開始信号の受信と共にオン状態になるセット開始用トランジスタと、
該セット開始用トランジスタに接続され、かつ、前記セット信号を供給するラッチとを具備する付記３３記載の検出時間制御回路。

（付記３５）前記複数の基準ページバッファの各々が、
前記セット信号を受信し、該セット信号の受信と共にオン状態になるセットトランジスタと、
該セットトランジスタに接続され、かつ、関連するメモリセルに一つの内容を供給するラッチとを具備する付記３３記載の検出時間制御回路。

（付記３６）ＮＡＮＤ形のフラッシュメモリデバイスであって、
複数のメモリセルの複数の行および複数の列を有するメモリセルアレイと、
前記複数のメモリセルの前記複数の行を選択するＸ−デコーダと、
前記複数のメモリセルの前記複数の列を選択するＹ−デコーダと、
前記複数のメモリセルの前記複数の行および前記複数の列を読み取ってプログラムするデ−タレジスタおよびセンス増幅器回路と、
該デ−タレジスタおよびセンス増幅器回路に接続され、かつ、前記フラッシュメモリデバイスの外部インタフェースを構成するＩ／Ｏレジスタおよびバッファと、
プログラム電圧、読み取り電圧および消去電圧を前記Ｘ−デコーダに供給する高電圧回路と、
前記データレジスタおよびセンス増幅器回路に制御信号を供給する状態マシン回路と、
復号されるアドレスを前記Ｘ−デコーダおよび前記Ｙ−デコーダに供給するアドレスレジスタとを備えることを特徴とするフラッシュメモリデバイス。

１ メモリセルアレイ
３、５ データレジスタおよびセンス増幅器回路
７、９ Ｙ−デコーダ
１１、１３ Ｘ−デコーダ
１５ Ｉ／Ｏレジスタおよびバッファ
１７ 高電圧回路
１９ 状態マシーン回路
２１ アドレスレジスタ
３１ データレジスタおよびセンス増幅器回路
３２ ｉ番目のページバッファ
３３ メモリセルアレイ
３４ 基準ページバッファ

Claims (12)

1. プログラム検証動作を実施するための方法であって、
   基準メモリセルをプログラムするステップと、
   複数のメモリセルをプログラムするステップと、
   前記基準メモリセルの内容を用いてセット信号を生成するステップと、
   前記セット信号を用いて、前記複数のメモリセルに対する前記プログラム検証動作を開始するステップと、を有することを特徴とするプログラム検証動作の実施方法。
2. 前記基準メモリセルが前記基準ページバッファに接続され、かつ、前記複数のメモリセルの各々が、対応する複数のデータページバッファの一つに接続されており、
   前記基準ページバッファは、前記基準メモリセルの内容を読み取って記憶するために使用され、かつ、前記複数のデータページバッファの各々は、対応する前記複数のメモリセルの一つを読み取って記憶するために使用される請求項１に記載のプログラム検証動作の実施方法。
3. 消去検証動作を実施するための方法であって、
   基準メモリセルをプログラムするステップと、
   複数のメモリセルを消去するステップと、
   前記基準メモリセルの内容を用いてセット信号を生成するステップと、
   前記セット信号を用いて、前記複数のメモリセルに対する前記消去検証動作を開始するステップと、を有することを特徴とする消去検証動作の実施方法。
4. 前記基準メモリセルが基準ページバッファに接続され、かつ、前記複数のメモリセルの各々が、対応する複数のデータページバッファの一つに接続されており、
   前記基準ページバッファは、前記基準メモリセルの内容を読み取って記憶するために用いられ、前記複数のデータページバッファの各々は、対応する前記複数のメモリセルの一つの内容を読み取って記憶するために使用される請求項３に記載の消去検証動作の実施方法。
5. 前記セット信号を用いて、前記複数のメモリセルに対する前記消去検証動作を開始するステップが、前記セット信号を前記複数のデータページバッファの各々に供給し、対応する前記複数のメモリセルの一つの内容を、前記複数のデータページバッファの各々の内容として記憶するステップを含む請求項４に記載の消去検証動作の実施方法。
6. 前記消去検証動作の実施方法が、さらに、前記複数のデータページバッファの各々の内容をチェックして、対応する前記複数のメモリセルの一つが放電状態にあるか否かを判定するステップを有する請求項５に記載の消去検証動作の実施方法。
7. 前記複数のデータページバッファの内容が、複数のメモリセルの少なくとも一つが負に帯電された状態にあることを示している場合、前記消去検証動作の実施方法は、さらに、前記複数のメモリセルを再度消去するステップと、前記基準メモリセルの内容を用いて前記セット信号を再度生成するステップと、前記セット信号を用いて、前記複数のメモリセルに対する他の消去検証動作を開始するステップとを有する請求項６に記載の消去検証動作の実施方法。
8. メモリセルに関連するページバッファにセット信号を供給するための方法であって、
   基準ページバッファに関連する基準メモリセルをプログラムするステップと、
   前記基準メモリセルの内容に基づいて、前記基準ページバッファのノードにおける電圧を設定するステップと、
   前記ノードにおける電圧をセット信号として、前記ページバッファに供給するステップと、を有することを特徴とする、ページバッファにセット信号を供給する方法。
9. 前記ページバッファにセット信号を供給する方法が、さらに、前記ノードにおける電圧を論理的に高レベルに予め設定するステップを有しており、前記基準メモリセルの内容に基づいて、前記基準ページバッファの前記ノードにおける電圧を設定するステップは、前記ノードにおける電圧を論理的に低レベルに設定するステップを含む請求項８に記載の方法。
10. 前記ノードにおける電圧を前記セット信号として、前記ページバッファに供給するステップが、前記ノードにおける電圧を反転するステップと、反転した前記電圧をセット信号として、前記ページバッファに供給するステップとを含む請求項８に記載の方法。
11. セット開始信号を受信して、セット信号を生成する基準ページバッファと、
    前記セット信号を受信して、複数のメモリセルの内容を記憶する複数のデータページバッファと、を備え、
    前記基準ページバッファは、
    セット開始信号を受信し、該セット開始信号の受信と共にオン状態になるセット開始用トランジスタと、
    該セット開始用トランジスタに接続され、かつ、前記セット信号を供給するラッチと、を有し、
    前記複数のデータページバッファの各々は、複数のメモリセルの中の関連する一つの内容を記憶することを特徴とする検出時間制御回路。
12. セット開始信号を受信して、セット信号を生成する複数の基準ページバッファと、
    前記セット信号を受信して、複数のメモリセルの内容を記憶する複数のデータページバッファと、を備え、
    前記複数の基準ページバッファの各々は、
    前記セット信号を受信し、該セット信号の受信と共にオン状態になるセットトランジスタと、
    該セットトランジスタに接続され、かつ、関連するメモリセルに一つの内容を供給するラッチと、を有し、
    前記複数のデータページバッファの各々は、複数のメモリセルの中の関連する一つの内容を記憶することを特徴とする検出時間制御回路。

Images