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JP2009129487A - 不揮発性半導体記憶素子および不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶素子および不揮発性半導体記憶装置 Download PDF

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Abstract

【課題】読み出しマージンを大きくとることができ、且つ、スタンバイ状態において記憶トランジスタに電圧ストレスが印加されない書き換え可能な不揮発性半導体記憶素子を提供する。
【解決手段】ＴＲＵＥ側記憶トランジスタおよびＢＡＲ側記憶トランジスタと、両記憶トランジスタのドレインと対応するビット線との間に接続された選択トランジスタと、２つの選択トランジスタのゲートに接続されたワード線と、２つのＣＭＯＳインバータをクロス接続して構成されたフリップフロップと、各記憶トランジスタのドレインとフリップフロップの対応する入出力部との間に接続された２つのゲートトランジスタとを備える。
【選択図】図１６

Description

本発明は、電気的に消去および書き込み可能な不揮発性半導体記憶素子およびそれを備えた不揮発性半導体記憶装置に関するものである。
内蔵ＳＲＡＭの容量の増大に伴うリダンダンシ（冗長化）の必要性、ＬＣＤドライバ等のボード実装後に個別のチューニングを実施する必要性、個人識別情報（ＩＤコード、暗号解読用キー、および、ＩＣカードの番号等）の多様な用途拡大等に伴って、低コストなヒューズの必要性が高まってきている。
従来、標準ＣＭＯＳプロセスで形成可能なヒューズメモリとして、レーザや電流で溶断されるボリシリコンや配線メタル層を有するもの、電圧で破壊される絶縁ゲート膜を有するもの、等があった。しかし、このような溶断する部分や絶縁破壊する部分を有するヒューズメモリは、一度しかプログラムできないため上述のような書き換えが必要な用途には適さない。
一方、フローティングゲート型の不揮発性素子であれば、ＣＭＯＳプロセスで電気的に消去・書込みが可能なヒューズを作成することができるが、フローティングゲートを形成するために従来のフラッシュメモリと同じような標準ＣＭＯＳプロセスに付加的なプロセスを導入する必要があるため、コスト的観点から見合わない。また、標準ＣＭＯＳプロセスでは、高集積化に伴い絶縁膜が薄くなるため、この標準ＣＭＯＳプロセスを用いてフローティングゲートを形成するとデータ保持特性が悪くなるという問題があった。
そこで、例えば特許文献１・特許文献２・特許文献３には、標準ＣＭＯＳプロセスで製造可能な不揮発性記憶装置や特別なフローティングゲートを持たない不揮発性記憶装置が示されている。
米国特許第６，５１８，６１４号公報 特開２００４−５６０９５号公報 特開２００５−３５３１０６号公報
図１に従来例として特許文献３に開示されている標準ＣＭＯＳプロセスで製造された不揮発性記憶装置のメモリセル構成を示す。このメモリセルは、不揮発性データ記憶部であるＮ型ＭＯＳトランジスタＭＣＮ１、ＭＣＮ２と、不揮発性データ記憶部の出力ノードｎｏｄｅＴ、ｎｏｄｅＢを差動入力とするスタティックラッチ形態のフリップフロップ部（ＭＮ３、ＭＮ４、ＭＰ１、ＭＰ２）から構成される。フリップフロップ部では通常のＳＲＡＭ動作の読み出しや書き込み動作が行える一方で、不揮発性データ記憶部の情報をリロードしてフリップフロップ部にデータを格納することが可能な構成である。
図２に上記従来例におけるデータ設定方法を示す。このデータ設定方法は、ＭＣＮ１、ＭＣＮ２のしきい値電圧差でデータを確定する方法である。データ書き込み前の初期状態においては、Ｎ型ＭＯＳトランジスタＭＣＮ１、ＭＣＮ２は共にしきい値電圧Ｖｔｈ０であり、この状態においてはフリップフロップの出力データは不定となる。そのため、データを確定するために、まず、データ”０”の書き込みをＭＣＮ１側のしきい値電圧をＶｔｈ１（Ｖｔｈ１＞Ｖｔｈ０）まで上げることで実現する。本構成においては、消去する（Ｖｔｈを下げる）ことができないので、その後の、データ”１”の書き込みは、データ”０”の状態から、ＭＣＮ２側のしきい値電圧をＶｔｈ２（Ｖｔｈ２＞Ｖｔｈ１）まで上げることで実現する。
図３に上記従来例における不揮発性データ記憶部のＮ型ＭＯＳトランジスタのしきい値電圧変更方法を示す。例として、データ”０”、すなわちＭＣＮ１側のしきい値電圧を上げる場合を示している。基本的にはＮ型ＭＯＳトランジスタのホットキャリヤによる特性劣化を積極的に利用しており、しきい値電圧を上げたい方のＭＣＮ１のソース電位を０Ｖ、ゲート電位（ＭＬＷ）を２．５Ｖ、ドレイン電位（ｎｏｄｅＴ）を５Ｖにしてドレイン端付近におけるホットキャリヤ注入現象でしきい値電圧を上げるようにしている。この時、ドレイン電位の５Ｖは、ビット線ＢＬＴ電位を５Ｖにして、フリップフロップ部のワード線ＷＬを十分に高い電圧（７Ｖ）にしてＢＬＴ電位の５Ｖが完全にｎｏｄｅＴに供給されるようにすることによって供給する。しきい値電圧を上げたくない方のＭＣＮ２のドレイン電位はＢＬＢ電位を０Ｖに設定することで、ホットキャリヤ注入が発生しないように制御している。データ”１”を書く場合は、ＭＣＮ２側のしきい値電圧を上げることになるので、ＢＬＴ＝０Ｖ、ＢＬＢ＝５Ｖと設定するだけで、他の条件はデータ”０”書き込み時と同じである。
図４に上記従来例における不揮発性データ記憶部からフリップフロップ部へのデータ転送方法を示す。同図は、データ”０”、つまり、ＭＣＮ１のしきい値電圧Ｖｔｈ１がＭＣＮ２のしきい値電圧Ｖｔｈ０よりも高い場合のデータ転送方法を示している。フリップフロップ部において、ワード線ＷＬ＝０Ｖ、リストア制御信号ＲＥＳＴＯＲＥ＝０Ｖにした条件下で、時刻ｔ０にイコライズ制御信号ＺＥＱをＶｃｃから０Ｖに下げることで、ｎｏｄｅＴとｎｏｄｅＢを同電位にイコライズする。時刻ｔ１でイコライズ動作を終了し、時刻ｔ２から徐々にＭＣＮ１、ＭＣＮ２のゲート電位であるＭＬＷを上げていくことで、しきい値電圧の低いＭＣＮ２側が先にオンして、ｎｏｄｅＢの電位を引き下げていく。しばらくすればＭＣＮ１側もオンするが、最終的にはしきい値電圧の低いＭＣＮ２側のｎｏｄｅＢが０Ｖ、ＭＣＮ１側のｎｏｄｅＴがＶｃｃでラッチは確定する。時刻ｔ３でＭＬＷの昇圧を完了し、時刻ｔ４でＲＥＳＴＯＲＥを０ＶからＶｃｃに上げることでフリップフロップ部のラッチを活性化して、データを安定に保持し、最後に時刻ｔ５でＭＬＷを０Ｖに下げて終了となる。
以上、従来例におけるメモリセルの動作説明をしてきたが、従来構成においては以下の問題がある。
〔１〕しきい値電圧差のマージンが小さい。しきい値電圧差マージンは、データ”０”の場合はＶｔｈ１−Ｖｔｈ０、データ”１”の場合はＶｔｈ２−Ｖｔｈ１がそれに相当する。ホットキャリヤ注入現象におけるしきい値電圧変化量には、上限値Ｖｔｈ＿ｍａｘが存在し、データ”０”及びデータ”１”の読み出しマージンを均等に配分すれば、書き換え１回を前提とした場合の各々のマージンは（Ｖｔｈ＿ｍａｘ−Ｖｔｈ０）／２となる。Ｎ回の書き換えをすることを前提とした場合は、Ｖｔｈ制御をＶｔｈ＿ｍａｘを最大値として２Ｎ分割する必要があり、データ”０”、データ”１”の各々のマージンは（Ｖｔｈ＿ｍａｘ−Ｖｔｈ０）／２Ｎとなり、さらにマージンが小さくなる。
〔２〕不揮発性データ記憶部にデータを書く時の動作電圧として、各メモリセル毎に制御する必要があるワード線ＷＬ、及びビット線ＢＬＴ、ＢＬＢに高電圧（７Ｖ及び５Ｖ）を印加する必要がある。これはワード線及びビット線を駆動するドライバ、並びにビット線を選択するためのカラム選択トランジスタに高耐圧トランジスタを使用する必要があることを意味する。通常読み出し動作のように、Ｖｃｃ＝１．８Ｖで動作させる時は、高電圧対応で最適化された高耐圧トランジスタは高速でないため、アクセス遅延を引き起こす問題がある。電流駆動能力を上げるためにトランジスタサイズを大きくすることは、チップ面積を大きくすることにつながるという問題点がある。
不揮発性メモリにおいて読み出しマージンを大きくとるのは、データ保持特性を改善することが目的である。よって、データ保持状態で記憶トランジスタに電圧ストレスが印加されないようにすることも重要である。
この発明は、読み出しマージンを大きくとることができ、且つ、スタンバイ状態において記憶トランジスタに電圧ストレスが印加されない書き換え可能な不揮発性半導体記憶素子および不揮発性半導体記憶記憶装置を提供することを目的とする。
請求項１の発明は、ゲート近傍への電子注入によりしきい値電圧を制御可能なＭＯＳトランジスタであるＴＲＵＥ側記憶トランジスタおよびＢＡＲ側記憶トランジスタと、前記２つの記憶トランジスタのソースに接続されたソース線と、前記ＴＲＵＥ側記憶トランジスタのドレインとＴＲＵＥ側ビット線との間に接続されたＭＯＳトランジスタであるＴＲＵＥ側選択トランジスタと、前記ＢＡＲ側記憶トランジスタのドレインとＢＡＲ側ビット線との間に接続されたＭＯＳトランジスタであるＢＡＲ側選択トランジスタと、前記２つの選択トランジスタのゲートに接続されたワード線と、を備えたことを特徴とする。
請求項２の発明は、ゲート近傍への電子注入によりしきい値電圧を制御可能なＭＯＳトランジスタであるＴＲＵＥ側記憶トランジスタおよびＢＡＲ側記憶トランジスタと、前記２つの記憶トランジスタのソースに接続されたソース線と、前記ＴＲＵＥ側記憶トランジスタのドレインとＴＲＵＥ側ビット線との間に接続されたＭＯＳトランジスタであるＴＲＵＥ側選択トランジスタと、前記ＢＡＲ側記憶トランジスタのドレインとＢＡＲ側ビット線との間に接続されたＭＯＳトランジスタであるＢＡＲ側選択トランジスタと、前記２つの選択トランジスタのゲートに接続されたワード線と、２つのＣＭＯＳインバータをクロス接続して構成されたフリップフロップと、前記２つのインバータの各々の負荷トランジスタと並列に接続された２つのプリチャージ用トランジスタと、前記ＴＲＵＥ側記憶トランジスタのドレインと前記フリップフロップのＴＲＵＥ側入出力部との間に接続されたＴＲＵＥ側ゲートトランジスタと、前記ＢＡＲ側記憶トランジスタのドレインと前記フリップフロップのＢＡＲ側入出力部との間に接続されたＢＡＲ側ゲートトランジスタと、を備えたことを特徴とする。
請求項３の発明は、ゲート近傍への電子注入によりしきい値電圧を制御可能なＭＯＳトランジスタであるＴＲＵＥ側記憶トランジスタおよびＢＡＲ側記憶トランジスタと、前記２つの記憶トランジスタのソースに接続されたソース線と、前記ＴＲＵＥ側記憶トランジスタのドレインとＴＲＵＥ側ビット線との間に接続されたＭＯＳトランジスタであるＴＲＵＥ側選択トランジスタと、前記ＢＡＲ側記憶トランジスタのドレインとＢＡＲ側ビット線との間に接続されたＭＯＳトランジスタであるＢＡＲ側選択トランジスタと、前記２つの選択トランジスタのゲートに接続されたワード線と、２つのＣＭＯＳインバータをクロス接続して構成されたフリップフロップと、電源に接続されたカレントミラー回路と、前記ＴＲＵＥ側記憶トランジスタのドレインと前記カレントミラー回路との間に接続されたＴＲＵＥ側ゲートトランジスタと、前記ＢＡＲ側記憶トランジスタのドレインと前記カレントミラー回路との間に接続されたＢＡＲ側ゲートトランジスタと、前記ＴＲＵＥ側ゲートトランジスタのカレントミラー側端子と前記フリップフロップのＴＲＵＥ側入出力部との間に接続されたＴＲＵＥ側アナログスイッチと、前記ＢＡＲ側ゲートトランジスタのカレントミラー側端子と前記フリップフロップのＢＡＲ側入出力部との間に接続されたＢＡＲ側アナログスイッチと、を備えたことを特徴とする。
請求項４の発明は、ゲート近傍への電子注入によりしきい値電圧を制御可能なＭＯＳトランジスタであるＴＲＵＥ側記憶トランジスタおよびＢＡＲ側記憶トランジスタと、前記２つの記憶トランジスタのソースに接続されたソース線と、前記ＴＲＵＥ側記憶トランジスタのドレインとＴＲＵＥ側ビット線との間に接続されたＭＯＳトランジスタであるＴＲＵＥ側選択トランジスタと、前記ＢＡＲ側記憶トランジスタのドレインとＢＡＲ側ビット線との間に接続されたＭＯＳトランジスタであるＢＡＲ側選択トランジスタと、前記２つの選択トランジスタのゲートに接続されたワード線と、２つのＣＭＯＳインバータをクロス接続して構成されたフリップフロップと、スイッチングトランジスタを介して電源に接続されたカレントミラー回路と、前記不揮発性半導体記憶素子のＴＲＵＥ側記憶トランジスタのドレインと前記カレントミラー回路および前記フリップフロップのＴＲＵＥ側入出力部との間に接続されたＴＲＵＥ側ゲートトランジスタと、前記不揮発性半導体記憶素子のＢＡＲ側記憶トランジスタのドレインと前記カレントミラー回路および前記フリップフロップのＢＡＲ側入出力部との間に接続されたＢＡＲ側ゲートトランジスタと、を備えたことを特徴とする。
請求項５の発明は、請求項２〜４の発明において、前記フリップフロップのＴＲＵＥ側入出力部に接続されたＴＲＵＥ出力用インバータ、および、ＢＡＲ側入出力部に接続されたＢＡＲ出力用インバータを、さらに備えたことを特徴とする。
請求項６の発明は、請求項１〜５の発明において、前記ＴＲＵＥ側記憶トランジスタのゲート電圧および前記ＢＡＲ側記憶トランジスタのゲート電圧がそれぞれ独立して制御されることを特徴とする。
請求項７の発明は、請求項１〜５の発明において、前記ＴＲＵＥ側記憶トランジスタのゲート電圧および前記ＢＡＲ側記憶トランジスタのゲート電圧が共通に制御されることを特徴とする。
請求項８の発明の不揮発性半導体記憶装置は、請求項１乃至請求項７のいずれかに記載の不揮発性半導体記憶素子が複数行、複数列のマトリクス状に配列されたメモリアレイを有することを特徴とする。
上記発明の代表的な構成を要約すると以下のとおりである。
標準ＣＭＯＳプロセスで記憶トランジスタを構成し、不揮発性メモリは、選択トランジスタと記憶トランジスタとの直列回路を一対有した構成とする。記憶トランジスタの情報は、記憶トランジスタとは別に設けたフリップフロップ部に格納することを特徴とする。
記憶トランジスタは、ソース・ドレイン間のチャネルの上部にゲート絶縁膜を介してゲート電極を有し、ゲート電極の側部に絶縁膜サイドスペーサを有し、ドレイン側接合部が不純物濃度の低い低濃度領域を有するＬＤＤ構造であり、ソース側接合部がＬＤＤ構造部分の低濃度領域が形成されていない構造（非ＬＤＤ構造）とする。
そして、不揮発性メモリを駆動する駆動回路は、記憶トランジスタのドレインに対してゲート電極およびソースに正電圧を印加し、絶縁膜サイドスペーサにチャネルホットエレクトロンを注入して情報の書き込みを行い、ゲート電極およびドレインに対してソースに正電圧を印加して、絶縁膜サイドスペーサにアバランシェホットホールを注入して情報の消去を行う回路とする。
本願において開示される発明のうち代表的な効果は次のとおりである。
〔１〕通常のＣＭＯＳプロセスで形成されるトランジスタの片側だけをオフセット構造にすることにより得られる不揮発性素子の特性は安定性・再現性が悪く、動作不良になる可能性が高いが、本発明によれば、１対の記憶トランジスタの電流差を判定するので、動作安定性が飛躍的に向上する。
〔２〕記憶トランジスタのゲート電圧をドライバ回路から供給できるので、記憶トランジスタのゲート、ソース間電位Ｖｇｓの大きい領域、つまり電流量の多い領域でのデータ判定が可能となり、センスマージンが改善する。
〔３〕記憶トランジスタとフリップフロップを電気的に分離可能な構成としており、本メモリセルをフューズ用途の出力データとして使用する場合においても、記憶トランジスタに電界ストレスを与えることがないので、信頼性マージンが改善する。
まず、この発明の実施形態に用いられる記憶トランジスタについて説明する。図５は、以下の実施形態に用いられる記憶トランジスタの断面構造を示す図である。この図は書き込み時の電位配置を示している。
図５において、抵抗率１０ΩｃｍのＰ型シリコン基板１０１の表面領域に、深さ０．８μｍ、平均ボロン濃度２×１０17ｃｍ-3のＰ型ウエル１０４が形成されている。このＰ型ウエル１０４に、深さ２５０ｎｍの複数のトレンチ（素子分離）１０２によって分離された２つの記憶トランジスタＭＣＮ１，ＭＣＮ２が形成されている。この図には、一方の記憶トランジスタ（ＭＣＮ１）のみを示している。
記憶トランジスタは、Ｎチャンネル型トランジスタであり、Ｐ型ウエル１０４の表面領域に、両側のトレンチ１０２に隣接して形成されたドレイン１０９，ソース１１５、および、ドレイン１０９の周辺領域に形成されたドレインエクステンション１０７を有する。ドレイン１０９，ソース１１５は、それぞれ平均砒素濃度１×１０20ｃｍ-3に形成され、ドレインエクステンション１０７平均砒素濃度５×１０18ｃｍ-3に形成されている。
また、Ｐ型ウエル１０４の表面のドレイン１０９，ソース１１５間の領域であるチャネル領域の基板上には、膜厚５ｎｍのゲート酸化膜１０５、および、膜厚２００ｎｍでリン濃度２×１０20ｃｍ-3のポリシリコン膜からなるゲート電極１０６が形成されている。また、このゲート酸化膜１０５，ゲート電極１０６の両側には、膜厚５０ｎｍの絶縁膜からなるサイドスペーサ１０８、１０８Ｓが形成されている。なお、ソース１１５周辺にはエクステンション領域が形成されていないため、ソース側のサイドスペーサ１０８Ｓは、基板のチャンネル領域に対して露出している。
また、Ｐ型ウエル１０４の領域内で、トレンチ１０２により、上記記憶トランジスタから分離された領域には、このＰ型ウエル１０４を接地するための電極である平均ボロン濃度１×１０20ｃｍ-3のＰ型拡散層１１１が形成されている。
この記憶トランジスタは、ソース側のサイドスペーサ１０８Ｓにキャリアを注入することによってしきい値電圧を上昇させることができる。また、図１０で説明するように、サイドスペーサ１０８Ｓに注入したキャリアを引き抜いて、しきい値電圧を初期状態に戻すこともできる。これにより、この記憶トランジスタは、不揮発にデータを記憶する。
この記憶トランジスタは、構造的に標準ＣＭＯＳプロセスで製造可能なものであり、標準的な初期しきい電圧は０．８Ｖであるが、特殊な構造のトランジスタであるためしきい値のバラツキが大きいため、この記憶トランジスタを単独で記憶素子として用いて信頼性を確保することは困難である。このため、この実施形態のメモリセルユニットでは、この記憶トランジスタをペア（ＭＣＮ１、ＭＣＮ２）で用い、そのしきい値を比較することにより信頼性を向上している。
≪実施形態１≫
図６〜図１４を参照して本発明の第１の実施形態に係るメモリセルユニット（不揮発性半導体記憶素子）およびこのメモリセルユニットを備えたメモリデバイス（不揮発性半導体記憶装置）について説明する。なお、以下の説明において、信号線と、その信号線に現れる信号・電圧は同じ記号で呼ぶこととする。
図６はメモリデバイスの１セルを構成するメモリセルユニットの回路図である。このメモリセルユニットは、１本のワード線ＷＬおよび２本のビット線ＢＬＴ（ＢｉｔＬｉｎｅ−Ｔｒｕｅ），ＢＬＢ（ＢｉｔＬｉｎｅ−Ｂａｒ）を介して書き込みおよび読み出しが行われる。
Ｎ型ＭＯＳトランジスタである記憶トランジスタＭＣＮ１，ＭＣＮ２は、ソース側のサイドスペーサ部が電荷蓄積領域として形成されたトランジスタである。記憶トランジスタＭＣＮ１、ＭＣＮ２は、サイドスペーサ部にチャネルホットエレクトロンによりマイナス電荷が注入されてしきい値が上昇することにより、書き込み（プログラム）が行われる。記憶トランジスタＭＣＮ１、ＭＣＮ２は、しきい値電圧をソース線ＳＬを共有している。記憶トランジスタＭＣＮ１のゲートにはゲート制御線ＭＧＴが接続されており、記憶トランジスタＭＣＮ２のゲートには他のゲート制御線ＭＧＢが接続されている。ＭＣＮ１のドレイン部（ｎｏｄｅＴ）は、Ｎ型ＭＯＳトランジスタであるトランスファゲートＭＮ１を介してビットラインＢＬＴと接続される。また、ＭＣＮ２のドレイン部（ｎｏｄｅＢ）は、Ｎ型ＭＯＳトランジスタであるトランスファゲートＭＮ２を介してビットラインＢＬＢと接続される。これらのトランスファゲートＭＮ１，ＭＮ２のゲートにはワード線ＷＬが接続されている。
図７は図６で示した複数のメモリセルユニットを行（ロウ：Ｘ），列（カラム：Ｙ）のアレイ状に接続したメモリデバイスの構成を示す図である。このメモリデバイスにおいて、ワード線ＷＬは各行ごとに設けられており、ワード線ドライバにより各々独立に制御される。また、ビット線ＢＬＴ、ＢＬＢは各列ごとに設けられており、カラム選択回路により各々独立に制御される。これら以外の信号線（ＳＬ、ＭＧＴ、ＭＧＢ）は全メモリセルユニット（ブロック）に共通に設けられ、共通に制御される。
この実施形態のメモリデバイスはメモリセルユニットそのものにフリップフロップを有しない構成であるため、フリップフロップがメモリアレイの外、すなわちセンスアンプ回路の外側に設けられており、センスアンプが読み出したメモリセルの情報が、フリップフロップに転送され、外部から読み取り可能となる。
図８はメモリセルユニットへの書き込み電圧印加条件を示す図である。この図はデータ“０”を書き込む場合、すなわち、記憶トランジスタＭＣＮ１のしきい値電圧を上げる場合の条件を示している。“０”の書き込み時には、ソース電圧ＳＬ、ゲート電圧ＭＧＴ、ＭＧＢを６Ｖに設定した条件下で、ワード線ＷＬをＶｃｃ、Ｔｒｕｅ側ビット線ＢＬＴを０Ｖ、Ｂａｒ側ビット線ＢＬＢをＶｃｃにする。これにより、Ｔｒｕｅ側のトランスファゲートＭＮ１がオンすることでｎｏｄｅＴは例えば１Ｖとなり、記憶トランジスタＭＣＮ１には例えば３００μＡの電流が流れる。この電流により記憶トランジスタＭＣＮ１のソースＳＬ側でチャネルホットエレクトロンが発生し、ＳＬ側のサイドスペーサ部に電子が注入されることで、記憶トランジスタＭＣＮ１のしきい値電圧が上昇する（プログラムされる）。
書き込み対象外である記憶トランジスタＭＣＮ２はトランスファゲートＭＮ２がオフしていることで、ｎｏｄｅＢがソース線ＳＬ側からの充電で約５Ｖ（６Ｖ−Ｖｔｈｎ：Ｖｔｈｎ＝ＭＣＮ２のしきい値電圧）に上昇するが、電流パスが無いのでチャネルホットエレクトロン注入は発生せず、しきい値電圧はそのままである。
また、データ“１”を書き込む場合の電圧印加条件、すなわち、記憶トランジスタＭＣＮ２のしきい値電圧を上げるための電圧印加条件は、Ｔｒｕｅ側ビット線ＢＬＴの電圧とＢａｒ側ビット線ＢＬＢの電圧を交換し、ＢＬＴ＝Ｖｃｃ、ＢＬＢ＝０Ｖに設定する。他の条件はデータ“０”書き込み時と同じである。
なお、本実施例では、記憶トランジスタＭＣＮ１のゲートＭＧＴ、ドレインＳＬにともに６Ｖを印加しているが、この電圧は６Ｖに限定されず、また、ゲートＭＧＴ、ドレインＳＬ異なる電圧でも良い。
図９はメモリセルユニットへの消去電圧印加条件を示す図である。消去動作は全メモリセル（ブロック）一括で行われる。ソース線ＳＬを９Ｖ、記憶トランジスタＭＣＮ１、ＭＣＮ２のゲート電圧ＭＧＴ、ＭＧＢを０Ｖに設定した条件下で、ワード線ＷＬをＶｃｃ、ビット線ＢＬＴ、ＢＬＢを０Ｖにする。この電圧配置でトランスファゲートＭＮ１、ＭＮ２がオンすることでｎｏｄｅＴ、ｎｏｄｅＢは０Ｖとなり、記憶トランジスタＭＣＮ１、ＭＣＮ２内では、ソース（ソース線ＳＬ）側からアバランシェホットホールＨＨがソース側サイドスペーサへ注入される。この正電荷により、図８の書き込み動作でトラップされている負電荷（エレクトロン）を中和することにより、記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧を書き込み前の状態まで低下させる。
図１０はメモリセルユニットへの読み出し電圧印加条件を示す図である。この図で示す電圧印加条件は、読み出し対象のメモリセルユニットがデータ不定でないこと、すなわち、不揮発性データ記憶部の記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧がともにＶｔｈ０でないことを前提としている。まず、記憶トランジスタＭＣＮ１、ＭＣＮ２のソース電圧ＳＬを０Ｖとし、ゲート電圧ＭＧＴ、ＭＧＢをＶｃｃとする。この条件では、記憶トランジスタＭＣＮ１、ＭＣＮ２のうち、プログラムされていない（しきい値電圧の低い）記憶トランジスタがオンし、プログラムされている（しきい値電圧の高い）記憶トランジスタはオフのままである。この状態でワード線ＷＬをＶｃｃにしてトランスファゲートＭＮ１、ＭＮ２をオンさせると、記憶トランジスタがオンしている側のみ電流が流れるため、この電流差がビット線ＢＬＴ、ＢＬＢの電圧変化として現れる。この電位差を差動型センスアンプで読み出して、メモリアレイ外に設けられたフリップフロップに転送することにより、データの読み出しが完了する。データをフリップフロップに転送した後は、記憶トランジスタＭＣＮ１、ＭＣＮ２のゲート電圧ＭＧＴ、ＭＧＢを０Ｖにすることで、記憶トランジスタへの電界ストレスを緩和することができる。
図１１は、上記書き込み動作によって記憶トランジスタＭＣＮ１，ＭＣＮ２に設定されるしきい値電圧を説明する図、すなわち、不揮発性メモリセルに対するデータ設定の方式を説明する図である。ここで、記憶トランジスタＭＣＮ１のしきい値電圧が低い状態（オン）で且つ記憶トランジスタＭＣＮ２のしきい値電圧が高い状態（オフ）のときデータは"１"であり、記憶トランジスタＭＣＮ１のしきい値電圧が高い状態（オフ）で且つ記憶トランジスタＭＣＮ２のしきい値電圧が低い状態（オン）のときデータは"０"である。
同図（Ａ）は、データ設定前、すなわち記憶トランジスタＭＣＮ１，ＭＣＮ２のしきい値電圧が両方とも初期状態Ｖｔｈ０の場合を示す。この状態でも図２６または図２８に示す手順により、この不揮発性メモリセルの状態がデータ"１"に確定される。
同図（Ｂ）は、不揮発性メモリセルにデータ"０"を設定したときのしきい値電圧を示している。データ"０"の書き込みは、同図（Ａ）の初期状態から記憶トランジスタＭＣＮ１のしきい値電圧をＶｔｈ２（Ｖｔｈ２＞Ｖｔｈ０）まで上げることで実現する。
同図（Ｃ）は、不揮発性メモリセルにデータ"１"を設定したときのしきい値電圧を示している。データ"１"の書き込みは、同図（Ａ）の初期状態から記憶トランジスタＭＣＮ２のしきい値電圧をＶｔｈ２（Ｖｔｈ２＞Ｖｔｈ０）まで上げることで実現する。
図９で説明した消去動作を行うと、同図（Ｂ），（Ｃ）のようにしきい値電圧が制御されていても、同図（Ａ）に示す状態に復帰する。
このように、このメモリセルは、記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧を上げても、再度初期状態Ｖｔｈ０まで下げることが可能であるため、また、記憶トランジスタＭＣＮ１、ＭＣＮ２が共に初期状態Ｖｔｈ０の場合でも、強制的にデータを"１"に確定することができるため、複数回のデータの書き換えが要求される用途に用いても、Ｔｒｕｅ側（記憶トランジスタＭＣＮ１）とＢａｒ側（記憶トランジスタＭＣＮ２）のしきい値電圧の差である読み出しマージンを十分に大きく取ることができる。
前述の制御方法においては、読み出し対象のメモリセルユニットがデータ不定でないこと、すなわち、不揮発性データ記憶部の記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧がともにＶｔｈ０でないことを前提としている。しかし、実際の用途ではデータ不定でないことが不明のメモリセルユニットに対して読み出しを行わなければならない場合があり得る。
図１２は、データ不定のメモリセルユニットが混在している場合においても、この不定データをデータ“１”と認識させつつ、既にデータ書き込み済みの不揮発性データ記憶部については、その書き込まれたデータどおりにデータを確定する電圧印加条件を示す図である。まず、記憶トランジスタＭＣＮ１、ＭＣＮ２のソース電圧ＳＬを０Ｖとし、記憶トランジスタＭＣＮ１のゲート電圧ＭＧＴをＶｃｃ、記憶トランジスタＭＣＮ２のゲート電圧ＭＧＢをＶｃｃ−ΔＶ（例えばΔＶ＝０．２Ｖ）とする。記憶トランジスタＭＣＮ１のゲート電位を記憶トランジスタＭＣＮ２のゲート電位よりもΔＶだけ高く設定することで、記憶トランジスタＭＣＮ１が記憶トランジスタＭＣＮ２よりもオンしやすくなり、記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧が共にＶｔｈ０であるようなデータ不定の場合に、データを“１”と強制的に認識させることができる。一方、既にデータが書き込まれている場合には、記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧の差に基づきデータを確定する。その動作は、図１０で説明したものと同様である。
ここで、記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧が共にＶｔｈ０であるような場合は、記憶トランジスタＭＣＮ１、ＭＣＮ２に対して書き換えが行われていないことを示しており、書き換えに伴う記憶トランジスタの劣化もないと考えられる。このため、ΔＶの大きさは、トランジスタの初期的なしきい値電圧のばらつきだけを考慮して決定すればよく、例えば０．２Ｖ程度で十分と考えられる。ここでは、データが不定の場合に、読み出されるデータを強制的に“１”に確定する場合について説明したが、ＭＧＴ−ＭＧＢの電位差を反転させることで、データを“０”に確定させることも可能である。
図１３は、図１２に示した電圧印加手順を行う場合のデータ確定のマージンを説明する図である。ＭＣＮ１、ＭＣＮ２のしきい値電圧が共にＶｔｈ０であるような初期状態においては、前述したように、ＭＧＢ電圧をＭＧＴ電圧よりもΔＶだけ低くすることで、ＭＣＮ２側の見かけのしきい値電圧をΔＶだけ高くし、強制的にデータ"１"と認識させている。既にデータ"０"が書き込まれているメモリセルにおいては、ΔＶ分だけマージンが減少することになるが、仮にＶｔｈ２−Ｖｔｈ０＝１Ｖ、ΔＶ＝０．２Ｖとした場合のマージンは０．８Ｖとなる。既にデータ"１"が書き込まれているメモリセルにおいては、逆にΔＶ分だけマージンが増加することになり、仮にＶｔｈ２−Ｖｔ ｈ０＝１Ｖ、 ΔＶ＝０．２Ｖとした場合のマージンは１．２Ｖとなる。
図１４は記憶トランジスタＭＣＮ１のしきい値電圧を検出する方法を説明する図である。この図は、しきい値電圧検出時の電圧印加条件を示している。この方法を用いて記憶トランジスタのしきい値電圧を検出することにより、初期状態でのしきい値電圧ばらつき、書き込み・消去動作におけるしきい値電圧変化量、書き換え後のしきい値電圧の高温保持特性などの評価を行うことが可能となる。
記憶トランジスタＭＣＮ１のソース電圧ＳＬに０Ｖ、ドレイン（ｎｏｄｅＴ）に１Ｖを供給する。ドレインにはトランスファゲートＭＮ１を介してビット線ＢＬＴから１Ｖが供給される。この条件下で、記憶トランジスタのゲートにＭＡＰ電圧（可変）を印加する。ＭＡＰ電圧を可変とすることで、記憶トランジスタＭＣＮ１のしきい値電圧（ある一定電流を流すのに必要なゲート電圧）判定が可能となる。
記憶トランジスタＭＣＮ１側のしきい値電圧を測定している時は、記憶トランジスタＭＣＮ２のゲート電圧ＭＧＢを０Ｖに設定してオフさせておく。記憶トランジスタＭＣＮ２のソース、ドレイン間電圧は０Ｖであるため、トランジスタがオンしていても電流は流れないが、何らかのリーク電流でソース電圧ＳＬが引き上げられないように記憶トランジスタＭＣＮ２をオフしておくものである。記憶トランジスタＭＣＮ２のゲート電圧ＭＧＢは、記憶トランジスタＭＣＮ１のゲート電圧ＭＧＴと同じＭＡＰ電圧にしていても動作上問題は無い。
図１４は、記憶トランジスタＭＣＮ１のしきい値電圧を測定する場合の電圧印加条件を示しているが、記憶トランジスタＭＣＮ２のしきい値電圧を測定する場合は、ビット線ＢＬＴ、ＢＬＢの制御およびゲート電圧ＭＧＴ、ＭＧＢの制御をそれぞれ逆にすればよい。
≪実施形態２≫
図１５はメモリセルユニットの他の実施形態（実施形態２）を示す図である。図６に示した実施形態１と異なる点は、記憶トランジスタＭＣＮ１、ＭＣＮ２のゲート電圧ＭＧを共通にした点である。この構成では、図１２に示したように記憶トランジスタＭＣＮ１、ＭＣＮ２のゲート電圧ＭＧＴ，ＭＧＢを別々に制御することができないため、記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧が共にＶｔｈ０であるようなデータ不定の場合にデータを“１”または“０”に確定することはできないが、このようなデータ不定のメモリセルが混在しない場合には、構造が簡略化されるため有用である。
図１５に示したメモリセルを図７に示すようにアレイ状に接続してメモリデバイスが構成される。このメモリセルの書き込み、消去、読み出しの動作は、実施形態１の図８、図９、図１０に示した動作と同様である。また、しきい値電圧検出時は、図１４のように記憶トランジスタＭＣＮ１、ＭＣＮ２のゲート電圧を別々に制御できないため、測定対象でない側の記憶トランジスタのゲート電圧もＭＡＰ電圧に制御されるが、測定対象でない側の記憶トランジスタのソース、ドレイン間の電位差は０Ｖであり、リーク電流は流れないので、動作上問題は無い。
この実施形態の構成は、上述したように記憶トランジスタＭＣＮ１、ＭＣＮ２のゲート電圧制御が共通化されるため、記憶トランジスタのゲート制御用ドライバ数を実施形態１に比して約１／２に削減できるというメリットを有する。
≪実施形態３≫
図１６はメモリセルユニットの他の実施形態（実施形態３）を示す図である。図６に示した実施形態１と異なる点は、フューズ出力用途で使用する場合を想定して、フリップフロップ及び各フリップフロップ出力を反転出力するインバータをメモリアレイの各メモリセルの中に各々配置している点である。記憶トランジスタＭＣＮ１，ＭＣＮ２、トランスファゲートＭＮ１，ＭＮ２の接続形態は、図６に示した実施形態１と同様である。
フリップフロップ部は、Ｎウエル電位、ソース電位をＶｃｃとするＰＭＯＳトランジスタＭＰ１、ＭＰ２、および、Ｐウエル電位をＧＮＤ、ソース電位をＮＣＳとするＮＭＯＳトランジスタＭＮ５、ＭＮ６で形成される。ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ５がＴＲＵＥ側インバータを構成し、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ６がＢＡＲ側インバータを構成する。
フリップフロップのＴＲＵＥ側入出力部ＬＡＴＴは、ＮＭＯＳトランジスタＭＮ３を介してｎｏｄｅＴに接続される。フリップフロップのＢＡＲ側入出力部ＬＡＴＢは、ＮＭＯＳトランジスタＭＮ４を介してｎｏｄｅＢに接続される。ＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲート電位は、制御信号ＲＥＳＰで制御される。
また、フリップフロップのＴＲＵＥ側入出力部ＬＡＴＴは、ＰＭＯＳトランジスタＭＰ３を介してＶｃｃに接続される。フリップフロップのＢＡＲ側入出力部ＬＡＴＢは、ＰＭＯＳトランジスタＭＰ４を介してＶｃｃに接続される。ＰＭＯＳトランジスタＭＰ３、ＭＰ４のゲート電位は、制御信号ＰＲＥＮで制御される。
フリップフロップのＴＲＵＥ側出力ＬＡＴＴはＰＭＯＳトランジスタＭＰ５、ＮＭＯＳトランジスタＭＮ７で形成されるインバータの入力となり、反転出力ＯＵＴとなって出力される。一方、フリップフロップのＢＡＲ側出力ＬＡＴＢはＰＭＯＳトランジスタＭＰ６、ＮＭＯＳトランジスタＭＮ８で形成されるインバータの入力となり、反転出力ＩＯＵＴとなって出力される。ヒューズ用途で使用する場合はＯＵＴ及びＩＯＵＴのどちらか一方を使用することとなるが、フリップフロップへのデータ転送時にＬＡＴＴ、ＬＡＴＢの寄生容量のバランスをとり、動作安定性を確保するために両方に配置している。
図１７は図１６に示した複数のメモリセルユニットを行（ロウ：Ｘ），列（カラム：Ｙ）のアレイ状に接続したメモリデバイスの構成を示す図である。このメモリデバイスにおいては、ワード線ＷＬは各行ごとに設けられており、ワード線ドライバにより各々独立に制御される。また、ビット線ＢＬＴ、ＢＬＢは各列ごとに設けられており、カラム選択回路により各々独立に制御される。これら以外の信号線（ＳＬ、ＭＧＴ、ＭＧＢ、ＰＲＥＮ、ＮＣＳ、ＲＥＳＰ）は全メモリセルユニット（ブロック）に共通に設けられ、共通に制御される。
図１８はメモリセルユニットへの書き込み電圧印加条件を示す図である。この図はデータ“０”を書き込む場合、すなわち、記憶トランジスタＭＣＮ１のしきい値電圧を上げる場合の条件を示している。不揮発性データ記憶部に対する動作は実施形態１と同様である。フリップフロップ部は、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲート電位ＲＥＳＰを０Ｖにしてオフしていることで、不揮発性データ記憶部からは電気的に切り離されている。
“０”の書き込み時には、ソース電圧ＳＬ、ゲート電圧ＭＧＴ、ＭＧＢを６Ｖに設定した条件下で、ワード線ＷＬをＶｃｃ、Ｔｒｕｅ側ビット線ＢＬＴを０Ｖ、Ｂａｒ側ＢＬＢをＶｃｃにする。これにより、Ｔｒｕｅ側のトランスファゲートＭＮ１がオンすることでｎｏｄｅＴは例えば１Ｖとなり、記憶トランジスタＭＣＮ１には例えば３００μＡの電流が流れる。この電流により記憶トランジスタＭＣＮ１のソースＳＬ側でチャネルホットエレクトロンが発生し、ＳＬ側のサイドスペーサ部に電子が注入されることで、記憶トランジスタＭＣＮ１のしきい値電圧が上昇する（プログラムされる）。
書き込み対象外である記憶トランジスタＭＣＮ２はトランスファゲートＭＮ２がオフしていることで、ｎｏｄｅＢがソース線ＳＬ側からの充電で約５Ｖ（６Ｖ−Ｖｔｈｎ：Ｖｔｈｎ＝ＭＣＮ２のしきい値電圧）に上昇するが、電流パスが無いのでチャネルホットエレクトロン注入は発生せず、しきい値電圧はそのままである。
また、データ“１”を書き込む場合の電圧印加条件、すなわち、記憶トランジスタＭＣＮ２のしきい値電圧を上げるための電圧印加条件は、Ｔｒｕｅ側ビット線ＢＬＴの電圧とＢａｒ側ビット線ＢＬＢの電圧を交換し、ＢＬＴ＝Ｖｃｃ、ＢＬＢ＝０Ｖに設定する。他の条件はデータ“０”書き込み時と同じである。
なお、本実施例では、記憶トランジスタＭＣＮ１のゲートＭＧＴ、ドレインＳＬにともに６Ｖを印加しているが、この電圧は６Ｖに限定されず、また、ゲートＭＧＴ、ドレインＳＬ異なる電圧でも良い。
図１９はメモリセルユニットへの消去電圧印加条件を示す図である。不揮発性データ記憶部に対する動作は、実施形態１の図９に示したものとほぼ同様である。フリップフロップ部は、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲート電圧ＲＥＳＰを０Ｖにしてオフしていることで、記憶トランジスタ部からは電気的に切り離されている。
消去動作は全メモリセル（ブロック）一括で行われる。ソース線ＳＬを９Ｖ、記憶トランジスタＭＣＮ１、ＭＣＮ２のゲート電圧ＭＧＴ、ＭＧＢを０Ｖに設定した条件下で、ワード線ＷＬをＶｃｃ、ビット線ＢＬＴ、ＢＬＢを０Ｖにする。この電圧配置でトランスファゲートＭＮ１、ＭＮ２がオンすることでｎｏｄｅＴ、ｎｏｄｅＢは０Ｖとなり、記憶トランジスタＭＣＮ１、ＭＣＮ２ないでは、ソース（ソース線ＳＬ）側からアバランシェホットホールＨＨがソース側サイドスペーサへ注入される。この正電荷により、図１８の書き込み動作でトラップされている負電荷（エレクトロン）を中和することにより、記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧を書き込み前の状態まで低下させる。
図２０はメモリセルユニットにおいて、不揮発性データ記憶部のデータをフリップフロップ部に転送する場合の動作電圧条件を示す。この図で示す電圧印加条件は、読み出し対象のメモリセルユニットがデータ不定でないこと、すなわち、不揮発性データ記憶部の記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧がともにＶｔｈ０でないことを前提としている。フリップフロップ部へのデータ転送は、記憶トランジスタＭＣＮ１、ＭＣＮ２のソース電圧ＳＬを０Ｖとした条件下で、以下の手順で行う。時刻ｔ０に記憶トランジスタＭＣＮ１、ＭＣＮ２のゲート電圧ＭＧＴ、ＭＧＢを０ＶからＶｃｃに昇圧し、フリップフロップ部のＮＭＯＳ側ソース電圧ＮＣＳを０ＶからＶｃｃ−Ｖｔｈに昇圧してセンス動作の準備をする。時刻ｔ１に、ＰＲＥＮ信号を０Ｖに設定することで、プリチャージ用ＰＭＯＳトランジスタＭＰ３、ＭＰ４がオンし、ＬＡＴＴ、ＬＡＴＢはＶｃｃにプリチャージされる。続いて時刻ｔ２にＲＥＳＰ信号をＶｃｃに設定することで、ＮＭＯＳトランジスタＭＮ３、ＭＮ４がオンし、記憶トランジスタＭＣＮ１、ＭＣＮ２のドレイン側電位であるｎｏｄｅＴ、ｎｏｄｅＢはＶｃｃ−Ｖｔｈに充電される。時刻ｔ３にＰＲＥＮ信号をＶｃｃに戻すことで、プリチャージ動作は完了し、記憶トランジスタＭＣＮ１、ＭＣＮ２の電流差に応じた電位差がＬＡＴＴ、ＬＡＴＢに現れる。あるセンス時間だけ待った後の時刻ｔ４にＮＣＳ電位を０Ｖに戻すことでフリップフロップ部の状態を確定し、時刻ｔ５にＲＥＳＰ信号及び記憶トランジスタＭＣＮ１、ＭＣＮ２のゲート電圧ＭＧＴ、ＭＧＢを０Ｖに戻すことで動作完了となる。動作完了後は記憶トランジスタＭＣＮ１、ＭＣＮ２のゲート電圧ＭＧＴ、ＭＧＢは０Ｖであり、記憶トランジスタへの電界ストレスを緩和することが可能である。
前述の制御方法においては、読み出し対象のメモリセルユニットがデータ不定でないこと、すなわち、不揮発性データ記憶部の記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧がともにＶｔｈ０でないことを前提としている。しかし、実際の用途ではデータ不定でないことが不明のメモリセルユニットに対して読み出しを行わなければならない場合があり得る。
図２１は、データ不定のメモリセルユニットが混在している場合においても、この不定データをデータ“１”と認識させつつ、既にデータ書き込み済みの不揮発性データ記憶部については、その書き込まれたデータどおりにデータを確定する電圧印加条件を示す図である。図２０に示した電圧印加条件と異なる点は、記憶トランジスタＭＣＮ１のゲート電圧ＭＧＴをＶｃｃ、記憶トランジスタＭＣＮ２のゲート電圧ＭＧＢをＶｃｃ−ΔＶ（例えばΔＶ＝０．２Ｖ）として、ＭＣＮ１のゲート電圧をＭＣＮ２のゲート電圧よりもΔＶだけ高く設定している点である。これにより、記憶トランジスタＭＣＮ１が記憶トランジスタＭＣＮ２よりもオンしやすくなり、記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧が共にＶｔｈ０であるようなデータ不定の場合にも、フリップフロップ部に設定されるデータを強制的に“１”に設定することができる。一方、既にデータが書き込まれている場合には、記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧の差に基づきデータを確定する。その動作は図２０に示したものと同様である。
ここで、記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧が共にＶｔｈ０であるような場合は、記憶トランジスタＭＣＮ１、ＭＣＮ２に対して書き換えが行われていないことを示しており、書き換えに伴うトランジスタ劣化もないと考えられる。このため、ΔＶの大きさは、トランジスタの初期的なしきい値電圧のばらつきだけを考慮して決定すればよく、例えば０．２Ｖ程度で十分と考えられる。
ここでは、データが不定の場合に、フリップフロップ部に設定されるデータを強制的に“１”とする場合について説明したが、ＭＧＴ−ＭＧＢの電位差を反転させることで、設定データを“０”とすることも可能である。
図２２は記憶トランジスタＭＣＮ１のしきい値電圧を検出する方法を説明する図である。不揮発性データ記憶部に対する電圧印加条件は、実施形態１の図１４に示した電圧印加条件と同様である。フリップフロップ部は、ＮＭＯＳトランジスタＭＮ３、ＭＮ４をゲート電圧ＲＥＳＰを０Ｖにしてオフしていることにより、不揮発性データ記憶部からは電気的に切り離されている。
この方法を用いて記憶トランジスタのしきい値電圧を検出することにより、初期状態でのしきい値電圧ばらつき、書き込み・消去動作におけるしきい値電圧変化量、書き換え後のしきい値電圧の高温保持特性などの評価を行うことが可能となる。
記憶トランジスタＭＣＮ１のソース電圧ＳＬに０Ｖ、ドレイン（ｎｏｄｅＴ）に１Ｖを供給する。ドレインにはトランスファゲートＭＮ１を介してビット線ＢＬＴから１Ｖが供給される。この条件下で、記憶トランジスタのゲートにＭＡＰ電圧（可変）を印加する。ＭＡＰ電圧を可変とすることで、記憶トランジスタＭＣＮ１のしきい値電圧（ある一定電流を流すのに必要なゲート電圧）判定が可能となる。
記憶トランジスタＭＣＮ１側のしきい値電圧を測定している時は、記憶トランジスタＭＣＮ２のゲート電圧ＭＧＢを０Ｖに設定してオフさせておく。記憶トランジスタＭＣＮ２のソース、ドレイン間電圧は０Ｖであるため、トランジスタがオンしていても電流は流れないが、何らかのリーク電流でソース電圧ＳＬが引き上げられないように記憶トランジスタＭＣＮ２をオフしておくものである。記憶トランジスタＭＣＮ２のゲート電圧ＭＧＢは、記憶トランジスタＭＣＮ１のゲート電圧ＭＧＴと同じＭＡＰ電圧にしていても動作上問題は無い。
図２２は、記憶トランジスタＭＣＮ１のしきい値電圧を測定する場合の電圧印加条件を示しているが、記憶トランジスタＭＣＮ２のしきい値電圧を測定する場合は、ビット線ＢＬＴ、ＢＬＢの制御およびゲート電圧ＭＧＴ、ＭＧＢの制御をそれぞれ逆にすればよい。
≪実施形態４≫
図２３はメモリセルユニットの他の実施形態（実施形態４）を示す図である。図１６に示した実施形態３と異なる点は、記憶トランジスタＭＣＮ１、ＭＣＮ２のゲート電圧ＭＧを共通にした点である。この構成では、図２１に示したように記憶トランジスタＭＣＮ１、ＭＣＮ２のゲート電圧ＭＧＴ，ＭＧＢを別々に制御することができないため、記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧が共にＶｔｈ０であるようなデータ不定の場合にデータを“１”または“０”に確定することはできないが、このようなデータ不定のメモリセルが混在しない場合には、構造が簡略化されるため有用である。
図２３に示したメモリセルを図１７に示すようにアレイ状に接続してメモリデバイスが構成される。このメモリセルの書き込み、消去、読み出しの動作は、実施形態３の図１８、図１９、図２０に示した動作と同様である。また、しきい値電圧検出時は、図２２のように記憶トランジスタＭＣＮ１、ＭＣＮ２のゲート電圧を別々に制御できないため、測定対象でない側の記憶トランジスタのゲート電圧もＭＡＰ電圧に制御されるが、測定対象でない側の記憶トランジスタのソース、ドレイン間の電位差は０Ｖであり、リーク電流は流れないので、動作上問題は無い。
この実施形態の構成は、上述したように記憶トランジスタＭＣＮ１、ＭＣＮ２のゲート電圧制御が共通化されるため、記憶トランジスタのゲート制御用ドライバ数を実施形態１に比して約１／２に削減できるというメリットを有する。
≪実施形態５≫
図２４はメモリデバイスのメモリセルユニットの他の実施形態（実施形態５）を示す図である。図１６に示した実施形態３と同様、フューズ出力用途で使用する場合を想定して、フリップフロップ及び各フリップフロップ出力を反転出力するインバータを各メモリセルユニット内に設けた構成になっている。記憶トランジスタＭＣＮ１，ＭＣＮ２、トランスファゲートＭＮ１，ＭＮ２の接続形態は、図６に示した実施形態１と同じである。
フリップフロップ部は、Ｎウエル電位をＶｃｃ、ソース電位をＰＣＳとするＰＭＯＳトランジスタＭＰ１、ＭＰ２、並びに、Ｐウエル電位をＧＮＤ、ソース電位をＮＣＳとするＮＭＯＳトランジスタＭＮ５、ＭＮ６で形成される。ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ５がＴＲＵＥ側インバータを構成し、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ６がＢＡＲ側インバータを構成する。
フリップフロップのＴＲＵＥ側入出力部ＬＡＴＴは、ＰＭＯＳトランジスタＭＰ７およびＮＭＯＳトランジスタＭＮ９を介してＳＥＮＳＥＴに接続される。フリップフロップのＢＡＲ側入出力部ＬＡＴＢは、ＰＭＯＳトランジスタＭＰ８およびＮＭＯＳトランジスタＭＮ１０を介してＳＥＮＳＥＢに接続される。ＰＭＯＳトランジスタＭＰ７、ＭＰ８のゲート電位はＬＡＴＰによって制御される、ＮＭＯＳトランジスタＭＮ９、ＭＮ１０のゲート電位はＬＡＴＮで制御される。ＳＥＮＳＥＴ、ＳＥＮＳＥＢは各々カレントミラー接続されたＰＭＯＳトランジスタＭＰ３、ＭＰ４のドレイン電位であり、ＳＥＮＳＥＴはＮＭＯＳトランジスタＭＮ３を介してｎｏｄｅＴに接続され、ＳＥＮＳＥＢはＮＭＯＳトランジスタＭＮ４を介してｎｏｄｅＢに接続される。ＮＭＯＳトランジスタＭＮ３ＭＮ４のゲート電位はＲＥＳＰで制御される。
フリップフロップのＴＲＵＥ側出力ＬＡＴＴはＰＭＯＳトランジスタＭＰ５、ＮＭＯＳトランジスタＭＮ７で形成されるインバータの入力となり、反転出力ＯＵＴとなって出力される。一方、フリップフロップのＢＡＲ側出力ＬＡＴＢはＰＭＯＳトランジスタＭＰ６、ＮＭＯＳトランジスタＭＮ８で形成されるインバータの入力となり、反転出力ＩＯＵＴとなって出力される。ヒューズ用途で使用する場合はＯＵＴ及びＩＯＵＴのどちらか一方を使用することとなるが、フリップフロップへのデータ転送時にＬＡＴＴ、ＬＡＴＢの寄生容量のバランスをとり、動作安定性を確保するために両方に配置している。
この実施形態のメモリセルユニットの動作においてが実施形態３のメモリセルユニットの動作と異なる点は、不揮発性データ記憶部からフリップフロップ部へのデータ転送方法のみであり、書込動作、消去動作はＲＥＳＰを０Ｖにしてフリップフロップ部を電気的に切り離して行うので全く同じ動作となる。フリップフロップ部へのデータ転送時には、記憶素子ＭＣＮ１、ＭＣＮ２の電流差に応じた電圧差がＳＥＮＳＥＴ、ＳＥＮＳＥＢに安定して出力され、その電圧がフリップフロップ部に転送される。
なお、図２４に示した複数のメモリセルを図１７に示すようにアレイ状に接続してメモリデバイスが構成される。
図２５は不揮発性データ記憶部のデータをフリップフロップ部に転送する場合の動作電圧条件を示す図である。この図で示す電圧印加条件は、読み出し対象のメモリセルユニットがデータ不定でないこと、すなわち、不揮発性データ記憶部の記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧がともにＶｔｈ０でないことを前提としている。フリップフロップ部へのデータ転送は、記憶トランジスタＭＣＮ１、ＭＣＮ２のソース電圧ＳＬを０Ｖとした条件下で、以下の手順で行う。時刻ｔ０に記憶素子トランジスタＭＣＮ１、ＭＣＮ２のゲート電圧ＭＧＴ、ＭＧＢを０ＶからＶｃｃに昇圧し、フリップフロップ部のＰＭＯＳ側ソース電圧ＰＣＳをＶｃｃから１／２Ｖｃｃに降圧し、ＮＭＯＳ側ソース電圧ＮＣＳを０Ｖから１／２Ｖｃｃに昇圧してセンス動作の準備をする。時刻ｔ１にＲＥＳＰ信号をＶｃｃにしてＮＭＯＳトランジスタＭＮ３、ＭＮ４をオンすることにより、記憶トランジスタＭＣＮ１、ＭＣＮ２のドレイン側電位であるＳＥＮＳＥＴ、ＳＥＮＳＥＢはカレントミラー接続されたＰＭＯＳトランジスタＭＰ３、ＭＰ４を介して流れる記憶トランジスタＭＣＮ１、ＭＣＮ２の電流の差に応じた電位となる。ＳＥＮＳＥＢは記憶トランジスタＭＣＮ２側の電流値だけで決まり、ＳＥＮＳＥＴは記憶トランジスタＭＣＮ１、ＭＣＮ２の電流差で決まる。例えば、記憶トランジスタＭＣＮ１側の電流が記憶トランジスタＭＣＮ２側の電流より大きい場合はＳＥＮＳＥＴ＜ＳＥＮＳＥＢとなり、逆の場合は、ＳＥＮＳＥＴ＞ＳＥＮＳＥＢとなる。ＳＥＮＳＥＴ、ＳＥＮＳＥＢの電位差が確保された時刻ｔ２にＬＡＴＰをＶｃｃから０Ｖ、ＬＡＴＮを０ＶからＶｃｃにすることで、ＳＥＮＳＥＴ、ＳＥＮＳＥＢの電位をフリップフロップ部の入力であるＬＡＴＴ、ＬＡＴＢに転送する。時刻ｔ３にＬＡＴＰ、ＬＡＴＮを各々Ｖｃｃ、０Ｖに戻し、時刻ｔ４にＮＣＳを０Ｖ、時刻ｔ５にＰＣＳをＶｃｃにすることで、フリップフロップ部のデータが確定する。
なお、ＳＥＮＳＥＴ、ＳＥＮＳＥＢの電位差をフリップフロップに転送した後は記憶素子ＭＣＮ１、ＭＣＮ２側に電流を流す必要は無いので、時刻ｔ４にＲＥＳＰ及び記憶トランジスタのゲート電位ＭＧＴ、ＭＧＢは０Ｖに戻しており、記憶トランジスタへの電界ストレスを緩和することが可能となる。
実施形態３では、フリップフロップ部の入力であるＬＡＴＴ、ＬＡＴＮは記憶素子ＭＣＮ１、ＭＣＮ２の電流により、どちらも引き下げられていく過程での過渡状態をフリップフロップ部でセンスするのに対し、本実施形態では、カレントミラー部で十分な電位差をＳＥＮＳＥＴ、ＳＥＮＳＥＢに発生させ、その安定した電位をＬＡＴＴ、ＬＡＴＢに転送することで、センスマージンを改善できるメリットを有する。
前述の制御方法においては、読み出し対象のメモリセルユニットがデータ不定でないこと、すなわち、不揮発性データ記憶部の記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧がともにＶｔｈ０でないことを前提としている。しかし、実際の用途ではデータ不定でないことが不明のメモリセルユニットに対して読み出しを行わなければならない場合があり得る。
図２６は、データ不定のメモリセルユニットが混在している場合においても、この不定データをデータ“１”と認識させつつ、既にデータ書き込み済みの不揮発性データ記憶部については、その書き込まれたデータどおりにデータを確定する電圧印加条件を示す図である。この電圧印加条件が、図２５に示した電圧印加条件と異なる点は、記憶トランジスタＭＣＮ１のゲート電圧ＭＧＴをＶｃｃ、ＭＣＮ２のゲート電圧ＭＧＢをＶｃｃ−ΔＶ（例えばΔＶ＝０．２Ｖ）として、ＭＣＮ１のゲート電圧をＭＣＮ２のゲート電圧よりもΔＶだけ高く設定している点である。これにより、ＭＣＮ１がＭＣＮ２よりもオンしやすくなり、記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧が共にＶｔｈ０であるようなデータ不定の場合にも、フリップフロップ部に設定されるデータを強制的に“１”とすることができる。一方、既にデータが書き込まれている場合には、記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧の差に基づきデータを確定する。
ここで、記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧が共にＶｔｈ０であるような場合は、記憶トランジスタＭＣＮ１、ＭＣＮ２に対して書き換えが行われていないことを示しており、書き換えに伴うトランジスタ劣化もないと考えられる。このため、ΔＶの大きさは、トランジスタの初期的なしきい値電圧のばらつきだけを考慮して決定すればよく、例えば０．２Ｖ程度で十分と考えられる。
ここでは、データが不定の場合に、フリップフロップ部に設定されるデータを強制的に“１”とする場合について説明したが、ＭＧＴ−ＭＧＢの電位差を反転させることで、設定データを“０”とすることも可能である。
≪実施形態６≫
図２７はメモリデバイスのメモリセルユニットの他の実施形態（実施形態６）を示す図である。図２４に示した実施形態５と異なる点は、記憶トランジスタＭＣＮ１、ＭＣＮ２のゲート電圧ＭＧを共通にした点である。この構成では、図２６に示したように記憶トランジスタＭＣＮ１、ＭＣＮ２のゲート電圧ＭＧＴ，ＭＧＢを別々に制御することができないため、記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧が共にＶｔｈ０であるようなデータ不定の場合にデータを“１”または“０”に確定することはできないが、このようなデータ不定のメモリセルが混在しない場合には、構造が簡略化されるため有用である。なお、図２７に示した複数のメモリセルを図１７に示すようにアレイ状に接続してメモリデバイスが構成される。
≪実施形態７≫
図２８はメモリデバイスのメモリセルユニットの他の実施形態（実施形態７）を示す図である。図１６に示した実施形態３と同様、フューズ出力用途で使用する場合を想定して、フリップフロップ及び各フリップフロップ出力を反転出力するインバータを各メモリセルユニット内に設けた構成になっている。記憶トランジスタＭＣＮ１，ＭＣＮ２、トランスファゲートＭＮ１，ＭＮ２の接続形態は、図６に示した実施形態１と同じである。
フリップフロップ部は、Ｎウエル電位をＶｃｃ、ソース電位をＰＣＳ とするＰＭＯＳトランジスタＭＰ１、ＭＰ２、並びに、Ｐウエル電位をＧＮＤ、ソース電位をＮＣＳとするＮＭＯＳトランジスタＭＮ５、ＭＮ６で形成される。ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ５がＴＲＵＥ側インバータを構成し、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ６がＢＡＲ側インバータを構成する。
フリップフロップのＴＲＵＥ側入出力部ＬＡＴＴおよびＢＡＲ側入出力部ＬＡＴＢは、各々カレントミラー接続されたＰＭＯＳトランジスタＭＰ３、ＭＰ４のドレイン電位となる。ＴＲＵＥ側入出力部ＬＡＴＴはＮＭＯＳトランジスタＭＮ３を介してｎｏｄｅＴに接続され、ＢＡＲ側入出力部ＬＡＴＢはＮＭＯＳトランジスタＭＮ４を介してｎｏｄｅＢに接続される。ＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲート電位はＲＥＳＰによって制御される。ＰＭＯＳトランジスタＭＰ３、ＭＰ４のソース側には、ゲート電位をＳＥＮＳＥＮで制御されるＰＭＯＳトランジスタＭＰ７、ＭＰ８が、電源との間に各々直列に接続される。
フリップフロップのＴＲＵＥ側出力ＬＡＴＴはＰＭＯＳトランジスタＭＰ５、ＮＭＯＳトランジスタＭＮ７で形成されるインバータの入力となり、反転出力ＯＵＴとなって出力される。一方、フリップフロップのＢＡＲ側出力ＬＡＴＢはＰＭＯＳトランジスタＭＰ６、ＮＭＯＳトランジスタＭＮ８で形成されるインバータの入力となり、反転出力ＩＯＵＴとなって出力される。ヒューズ用途で使用する場合はＯＵＴ及びＩＯＵＴのどちらか一方を使用することとなるが、フリップフロップへのデータ転送時にＬＡＴＴ、ＬＡＴＢの寄生容量のバランスをとり、動作安定性を確保するために両方に配置している。
この実施形態のメモリセルユニットの動作において実施形態３のメモリセルユニットの動作と異なる点は、フリップフロップ部へのデータ転送時の動作のみであり、書込動作、消去動作はＲＥＳＰを０Ｖにしてフリップフロップ部を電気的に切り離して行うので全く同じ動作となる。また、この実施形態のメモリセルユニットのデータ転送時の動作において実施形態５のそれと異なる点は、カレントミラー回路を介して流れる記憶トランジスタＭＣＮ１、ＭＣＮ２の電流の差に応じた電圧差がフリップフロップ部入出力ＬＡＴＴ、ＬＡＴＢに直接印加される点、および、この電圧差が安定して出力されフリップフロップ部の状態が確定したのち、ＰＭＯＳカレントミラー部の電流パスがＰＭＯＳトランジスタＭＰ７、ＭＰ８によってカットオフされる点である。
なお、図２８に示した複数のメモリセルを図１７に示すようにアレイ状に接続してメモリデバイスが構成される。
図２９は不揮発性データ記憶部のデータをフリップフロップ部に転送する場合の動作電圧条件を示す図である。この図で示す電圧印加条件は、読み出し対象のメモリセルユニットがデータ不定でないこと、すなわち、不揮発性データ記憶部の記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧がともにＶｔｈ０でないことを前提としている。フリップフロップ部へのデータ転送は、記憶トランジスタＭＣＮ１、ＭＣＮ２のソース電圧ＳＬを０Ｖとした条件下で、以下の手順で行う。時刻ｔ０に記憶素子トランジスタＭＣＮ１、ＭＣＮ２のゲート電圧ＭＧＴ、ＭＧＢを０ＶからＶｃｃに昇圧し、フリップフロップ部のＰＭＯＳ側ソース電位ＰＣＳをＶｃｃから１／２Ｖｃｃに降圧し、ＮＭＯＳ側ソース電位ＮＣＳを０Ｖから１／２Ｖｃｃに昇圧し、ＰＭＯＳカレントミラー部のＳＥＮＳＥＮ信号をＶｃｃから０Ｖにしてセンス動作の準備をする。時刻ｔ１にＲＥＳＰ信号をＶｃｃにしてＮＭＯＳトランジスタＭＮ３、ＭＮ４をオンすることで、記憶トランジスタＭＣＮ１、ＭＣＮ２のドレイン側電位であるＬＡＴＴ、ＬＡＴＢはカレントミラー接続されたＰＭＯＳトランジスタＭＰ３、ＭＰ４を介して流れる各々の記憶トランジスタＭＣＮ１、ＭＣＮ２の電流の差に応じた電位となる。ＬＡＴＢは記憶トランジスタＭＣＮ２側の電流値だけで決まり、ＬＡＴＴは記憶トランジスタＭＣＮ１、ＭＣＮ２の電流差で決まる。例えば、記憶トランジスタＭＣＮ１側の電流がＭＣＮ２側の電流より多い場合はＬＡＴＴ＜ＬＡＴＢとなり、逆の場合は、ＬＡＴＴ＞ＬＡＴＢとなる。ＬＡＴＴ、ＬＡＴＢの電位差が確保された時刻ｔ２にＮＣＳを０Ｖ、時刻ｔ３にＰＣＳをＶｃｃにすることで、フリップフロップ部のデータが確定する。フリップフロップ部のデータ確定後は、フリップフロップ部入出力とＰＭＯＳカレントミラー部及び記憶素子部との貫通電流をなくすために、時刻ｔ４にＲＥＳＰを０Ｖ、ＳＥＮＳＥＮ信号をＶｃｃ、記憶素子ＭＣＮ１、ＭＣＮ２のゲート電位ＭＧＴ、ＭＧＢを０Ｖに戻す。これにより、記憶トランジスタへの電界ストレスを緩和することが可能となる。
実施形態５（図２５参照）と同様、ＰＭＯＳカレントミラー部で十分な電位差を発生させることで、センスマージンを改善できるメリットを有する。また、実施形態５と比較してトランジスタ素子数を２個、制御信号本数を１本削減できるメリットも有する。
前述の制御方法においては、読み出し対象のメモリセルユニットがデータ不定でないこと、すなわち、不揮発性データ記憶部の記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧がともにＶｔｈ０でないことを前提としている。しかし、実際の用途ではデータ不定でないことが不明のメモリセルユニットに対して読み出しを行わなければならない場合があり得る。
図３０は、データ不定のメモリセルユニットが混在している場合においても、この不定データをデータ“１”と認識させつつ、既にデータ書き込み済みの不揮発性データ記憶部については、その書き込まれたデータどおりにデータを確定する電圧印加条件を示す図である。この電圧印加条件が、図２９に示した電圧印加条件と異なる点は、記憶トランジスタＭＣＮ１のゲート電圧ＭＧＴをＶｃｃ、ＭＣＮ２のゲート電位ＭＧＢをＶｃｃ−ΔＶ（例えばΔＶ＝０．２Ｖ）として、ＭＣＮ１のゲート電圧をＭＣＮ２のゲート電圧よりもΔＶだけ高く設定している点である。これにより、ＭＣＮ１がＭＣＮ２よりもオンしやすくなり、記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧が共にＶｔｈ０であるようなデータ不定の場合にも、フリップフロップ部に設定されるデータを強制的に“１”とすることができる。一方、既にデータが書き込まれている場合には、記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧の差に基づきデータを確定する。
ここで、記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧が共にＶｔｈ０であるような場合は、記憶トランジスタＭＣＮ１、ＭＣＮ２に対して書き換えが行われていないことを示しており、書き換えに伴うトランジスタ劣化もないと考えられる。このため、ΔＶの大きさは、トランジスタの初期的なしきい値電圧のばらつきだけを考慮して決定すればよく、例えば０．２Ｖ程度で十分と考えられる。
ここでは、データが不定の場合に、フリップフロップ部に設定されるデータを強制的に“１”とする場合について説明したが、ＭＧＴ−ＭＧＢの電位差を反転させることで、設定データを“０”とすることも可能である。
≪実施形態８≫
図３１はメモリデバイスのメモリセルユニットの他の実施形態（実施形態８）を示す図である。図２８に示した実施形態７と異なる点は、記憶トランジスタＭＣＮ１、ＭＣＮ２のゲート電圧ＭＧを共通にした点である。この構成では、図３０に示したように記憶トランジスタＭＣＮ１、ＭＣＮ２のゲート電圧ＭＧＴ，ＭＧＢを別々に制御することができないため、記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧が共にＶｔｈ０であるようなデータ不定の場合にデータを“１”または“０”に確定することはできないが、このようなデータ不定のメモリセルが混在しない場合には、記憶トランジスタのゲート制御用のドライバ数を削減でき、構造が簡略化されるため有用である。なお、図３１に示した複数のメモリセルを図１７に示すようにアレイ状に接続してメモリデバイスが構成される。
従来のメモリセル構成を示す図 従来のメモリセルにおけるデータ設定方法および読み出しマージンを説明する図 従来のメモリセルにおける不揮発性データ記憶部への書き込み電圧印加手順を示す図 上記従来のメモリセルにおける不揮発性データ記憶部からフリップフロップ部へのデータ転送方法を説明する図 本発明の実施形態に用いられる記憶トランジスタの断面構造の例を示す図 本発明の実施形態１であるメモリセルユニットの構成を示す図 前記実施形態１のメモリセルユニットをアレイ状に配列したメモリデバイスの構成を示す図 前記実施形態１のメモリセルユニットのデータ書き込み時の電圧印加条件を示す図 前記実施形態１のメモリセルユニットのデータ消去時の電圧印加条件を示す図 前記実施形態１のメモリセルユニットのデータ読み出し時の電圧印加条件を示す図 前記メモリセルユニットにおけるデータ電位および読み出しマージンを説明する図 前記実施形態１のメモリセルユニットのデータ読み出し時の電圧印加条件を示す図 前記メモリセルユニットにおけるデータ電位および読み出しマージンを説明する図 前記実施形態１のメモリセルユニットの記憶トランジスタのしきい値電圧検出方法を説明する図 本発明の実施形態２であるメモリセルユニットの構成を示す図 本発明の実施形態３であるメモリセルユニットの構成を示す図 前記実施形態３のメモリセルユニットをアレイ状に配列したメモリデバイスの構成を示す図 前記実施形態３のメモリセルユニットのデータ書き込み時の電圧印加条件を示す図 前記実施形態３のメモリセルユニットのデータ消去時の電圧印加条件を示す図 前記実施形態３のメモリセルユニットにおいて、不揮発性データ記憶部のデータをフリップフロップ部に転送するときの電圧印加条件を示す図 前記実施形態３のメモリセルユニットにおいて、不揮発性データ記憶部のデータをフリップフロップ部に転送するときの電圧印加条件を示す図 前記実施形態３のメモリセルユニットの記憶トランジスタのしきい値電圧検出方法を説明する図 本発明の実施形態４であるメモリセルユニットの構成を示す図 本発明の実施形態５であるメモリセルユニットの構成を示す図 前記実施形態５のメモリセルユニットにおいて、不揮発性データ記憶部のデータをフリップフロップ部に転送するときの電圧印加条件を示す図 前記実施形態５のメモリセルユニットにおいて、不揮発性データ記憶部のデータをフリップフロップ部に転送するときの電圧印加条件を示す図 本発明の実施形態６であるメモリセルユニットの構成を示す図 本発明の実施形態７であるメモリセルユニットの構成を示す図 前記実施形態７のメモリセルユニットにおいて、不揮発性データ記憶部のデータをフリップフロップ部に転送するときの電圧印加条件を示す図 前記実施形態７のメモリセルユニットにおいて、不揮発性データ記憶部のデータをフリップフロップ部に転送するときの電圧印加条件を示す図 本発明の実施形態６であるメモリセルユニットの構成を示す図

Claims (8)

  1. ゲート近傍への電子注入によりしきい値電圧を制御可能なＭＯＳトランジスタであるＴＲＵＥ側記憶トランジスタおよびＢＡＲ側記憶トランジスタと、
    前記２つの記憶トランジスタのソースに接続されたソース線と、
    前記ＴＲＵＥ側記憶トランジスタのドレインとＴＲＵＥ側ビット線との間に接続されたＭＯＳトランジスタであるＴＲＵＥ側選択トランジスタと、
    前記ＢＡＲ側記憶トランジスタのドレインとＢＡＲ側ビット線との間に接続されたＭＯＳトランジスタであるＢＡＲ側選択トランジスタと、
    前記２つの選択トランジスタのゲートに接続されたワード線と、
    を備えた不揮発性半導体記憶素子。
  2. ゲート近傍への電子注入によりしきい値電圧を制御可能なＭＯＳトランジスタであるＴＲＵＥ側記憶トランジスタおよびＢＡＲ側記憶トランジスタと、
    前記２つの記憶トランジスタのソースに接続されたソース線と、
    前記ＴＲＵＥ側記憶トランジスタのドレインとＴＲＵＥ側ビット線との間に接続されたＭＯＳトランジスタであるＴＲＵＥ側選択トランジスタと、
    前記ＢＡＲ側記憶トランジスタのドレインとＢＡＲ側ビット線との間に接続されたＭＯＳトランジスタであるＢＡＲ側選択トランジスタと、
    前記２つの選択トランジスタのゲートに接続されたワード線と、
    ２つのＣＭＯＳインバータをクロス接続して構成されたフリップフロップと、
    前記２つのインバータの各々の負荷トランジスタと並列に接続された２つのプリチャージ用トランジスタと、
    前記ＴＲＵＥ側記憶トランジスタのドレインと前記フリップフロップのＴＲＵＥ側入出力部との間に接続されたＴＲＵＥ側ゲートトランジスタと、
    前記ＢＡＲ側記憶トランジスタのドレインと前記フリップフロップのＢＡＲ側入出力部との間に接続されたＢＡＲ側ゲートトランジスタと、
    を備えた不揮発性半導体記憶素子。
  3. ゲート近傍への電子注入によりしきい値電圧を制御可能なＭＯＳトランジスタであるＴＲＵＥ側記憶トランジスタおよびＢＡＲ側記憶トランジスタと、
    前記２つの記憶トランジスタのソースに接続されたソース線と、
    前記ＴＲＵＥ側記憶トランジスタのドレインとＴＲＵＥ側ビット線との間に接続されたＭＯＳトランジスタであるＴＲＵＥ側選択トランジスタと、
    前記ＢＡＲ側記憶トランジスタのドレインとＢＡＲ側ビット線との間に接続されたＭＯＳトランジスタであるＢＡＲ側選択トランジスタと、
    前記２つの選択トランジスタのゲートに接続されたワード線と、
    ２つのＣＭＯＳインバータをクロス接続して構成されたフリップフロップと、
    電源に接続されたカレントミラー回路と、
    前記ＴＲＵＥ側記憶トランジスタのドレインと前記カレントミラー回路との間に接続されたＴＲＵＥ側ゲートトランジスタと、
    前記ＢＡＲ側記憶トランジスタのドレインと前記カレントミラー回路との間に接続されたＢＡＲ側ゲートトランジスタと、
    前記ＴＲＵＥ側ゲートトランジスタのカレントミラー側端子と前記フリップフロップのＴＲＵＥ側入出力部との間に接続されたＴＲＵＥ側アナログスイッチと、
    前記ＢＡＲ側ゲートトランジスタのカレントミラー側端子と前記フリップフロップのＢＡＲ側入出力部との間に接続されたＢＡＲ側アナログスイッチと、
    を備えた不揮発性半導体記憶素子。
  4. ゲート近傍への電子注入によりしきい値電圧を制御可能なＭＯＳトランジスタであるＴＲＵＥ側記憶トランジスタおよびＢＡＲ側記憶トランジスタと、
    前記２つの記憶トランジスタのソースに接続されたソース線と、
    前記ＴＲＵＥ側記憶トランジスタのドレインとＴＲＵＥ側ビット線との間に接続されたＭＯＳトランジスタであるＴＲＵＥ側選択トランジスタと、
    前記ＢＡＲ側記憶トランジスタのドレインとＢＡＲ側ビット線との間に接続されたＭＯＳトランジスタであるＢＡＲ側選択トランジスタと、
    前記２つの選択トランジスタのゲートに接続されたワード線と、
    ２つのＣＭＯＳインバータをクロス接続して構成されたフリップフロップと、
    スイッチングトランジスタを介して電源に接続されたカレントミラー回路と、
    前記不揮発性半導体記憶素子のＴＲＵＥ側記憶トランジスタのドレインと前記カレントミラー回路および前記フリップフロップのＴＲＵＥ側入出力部との間に接続されたＴＲＵＥ側ゲートトランジスタと、
    前記不揮発性半導体記憶素子のＢＡＲ側記憶トランジスタのドレインと前記カレントミラー回路および前記フリップフロップのＢＡＲ側入出力部との間に接続されたＢＡＲ側ゲートトランジスタと、
    を備えた不揮発性半導体記憶素子。
  5. 前記フリップフロップのＴＲＵＥ側入出力部に接続されたＴＲＵＥ出力用インバータ、および、ＢＡＲ側入出力部に接続されたＢＡＲ出力用インバータを、さらに備えた請求項２乃至請求項４のいずれかに記載の不揮発性半導体記憶素子。
  6. 前記ＴＲＵＥ側記憶トランジスタのゲート電圧および前記ＢＡＲ側記憶トランジスタのゲート電圧がそれぞれ独立して制御される請求項１乃至請求項５のいずれかに記載の不揮発性半導体記憶素子。
  7. 前記ＴＲＵＥ側記憶トランジスタのゲート電圧および前記ＢＡＲ側記憶トランジスタのゲート電圧が共通に制御される請求項１乃至請求項５のいずれかに記載の不揮発性半導体記憶素子。
  8. 請求項１乃至請求項７のいずれかに記載の不揮発性半導体記憶素子が複数行、複数列のマトリクス状に配列されたメモリアレイを有する不揮発性半導体記憶装置。
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