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JP2009076530A - 配線パターンの形成方法 - Google Patents

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forming
liquid
wiring pattern
wiring
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Toshimitsu Hirai
利充 平井
Takeshi Niidate
剛 新舘
Jun Yamada
山田  純
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
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Abstract

【課題】スロープ部の樹脂材料の濡れ広がりを防止することで所望のスロープ部を形成し、段差構造を有する基板の高さの異なる面同士を良好に接続可能な配線パターンの形成方法を提供する。
【解決手段】段差を介して配置された第1面と第2面とを接続する配線パターンの形成方法であって、第1面と第2面とを接続する斜面を備えるスロープ部を形成する工程と、第1面と斜面と第2面に液滴吐出法を用いて配線パターンの形成材料を含む機能液を配置し、第1面と斜面と第2面にまたがる配線パターンを形成する工程と、を含み、スロープ部を形成する工程は、スロープ部の周囲を囲む位置に液滴吐出法を用いて撥液材料を含む液状体を配置して撥液パターンを形成する工程と、撥液パターンに囲まれた領域にスロープ部の形成材料を配置する工程と、を含むことを特徴とする。
【選択図】図6

Description

本発明は、配線パターンの形成方法に関するものである。
段差構造を有する基板の異なる面同士を電気的に接続する方法として、ワイヤボンディング法が知られ一般的に用いられている。ここで言う段差構造を有する基板としては、3次元実装方式を採用した集積回路などが挙げられる。例えば、基板上に半導体チップを積層させて配置し、半導体チップと基板をワイヤボンディング法により形成した配線で接続し電気的に導通させる場合である。3次元実装方式を採用した集積回路は、積層構造をとることにより高密度実装を実現することができ、より高性能な集積回路とすることができる。
しかし、近年の半導体チップの小型化・高集積化に伴い、半導体チップの外部接続端子は狭小化・狭ピッチ化される傾向にあり、それに伴い回路基板上に形成される配線パターンも狭ピッチ化される傾向にある。ワイヤボンディング法を用いた接続方法では、外部接続端子と配線パターンを物理的に1本ずつ接続する必要があるため、狭小化・狭ピッチ化に伴い工程数が多く、工程時間が長くなる。また、隣接するワイヤ同士の間隔が狭くなるため、ワイヤ同士が当接してしまう不具合が発生する懸念が増す。また、ワイヤボンディング法では、引き回し可能な配線形状が短い距離の平面視直線の形状に限られ、ワイヤの長さや形成した配線の形状に制限がある。更に、ボンディングを行う際の機械的な圧力により破損等の不良が発生する場合があることなど、小型化・複雑化する配線パターンの接続が困難な場合も多い。
そのため、特許文献1にはワイヤボンディング代わる方法として、液滴吐出法を用いて配線パターンの形成材料を配置し、配線パターンを形成する方法を応用した配線形成方法が提案されている。詳細には、基板上に配置された電子素子の側面部に樹脂材料でスロープ部を形成してなだらかな斜面を設けた後に、基板上面、スロープ部の斜面、電子素子の上面にまたがる配線を形成するという方法である。このように、ワイヤボンディングに代わる方法で段差構造を有する基板の高さの異なる面同士を電気的に接続する方法が示されている。
特開2006−147650号公報
しかし上記方法によれば、スロープ部の形成工程においてディスペンサーで樹脂材料を配置することとしている。配置された樹脂材料は粘度に応じて濡れ広がることから、例えば線状に配置した樹脂材料の長手方向の中央部付近は高く盛り上がり、長手方向の端部は濡れ広がるため薄く配置される。このような、配置した樹脂材料の厚みの差を無くすため、上記方法では配置した樹脂材料の長手方向中央部付近の、樹脂材料が高く盛り上がった箇所でスロープ部を形成することとしている。また、濡れ広がる長手方向の端部は、基板上の配線パターンが配置されていない領域に樹脂溜まりを設けて配置することとしている。しかしこの方法では、樹脂溜まりが設けられた領域では配線パターンを形成することができず、配線の更なる配線の高密度化には差し障りがある。また、薄く濡れ広がる樹脂材料で厚いスロープ部を形成する場合には、複数回にわたり重ねてスロープ部を形成し厚みを出す必要があるため、作業工程が煩雑になる。
本発明はこのような事情に鑑みてなされたものであって、スロープ部の樹脂材料の濡れ広がりを防止することで所望のスロープ部を形成し、段差構造を有する基板の高さの異なる面同士を良好に接続可能な配線パターンの形成方法を提供することを目的とする。
上記の課題を解決するため、本発明は段差を介して配置された第1面と第2面とを接続する配線パターンの形成方法であって、前記第1面と前記第2面とを接続する斜面を備えるスロープ部を形成する工程と、前記第1面と前記斜面と前記第2面に液滴吐出法を用いて前記配線パターンの形成材料を含む機能液を配置し、前記第1面と前記斜面と前記第2面にまたがる配線パターンを形成する工程と、を含み、前記スロープ部を形成する工程は、前記スロープ部の周囲を囲む位置に液滴吐出法を用いて撥液材料を含む液状体を配置して撥液パターンを形成する工程と、前記撥液パターンに囲まれた領域に前記スロープ部の形成材料を配置する工程と、を含むことを特徴とする。
この方法によれば、まずスロープ部を形成する領域の周囲を撥液パターンで囲み、その後にスロープ部の形成材料を配置することとしている。そのため、スロープ部の形成材料を撥液パターンで囲まれた領域に配置した際には、撥液パターンを超えて形成材料が濡れ広がることなく撥液パターンで囲まれた領域に留まる。したがって、容易に所望の形状のスロープ部を形成することができる。また、撥液パターンが無い場合には形成材料が薄く濡れ広がってしまうので、厚いスロープ部を形成するためには複数回にわたり重ね塗りをして、スロープ部の形成を繰り返す必要がある。しかし、本方法によれば濡れ広がらない分だけ厚み方向に樹脂が堆積するため、容易に厚いスロープ部を形成することが可能となる。
これらスロープ部の斜面、第1面、第2面にまたがる配線パターンを液滴吐出法にて形成することで、容易に段差構造を有する基板の高さの異なる面同士を接続することができる。
本発明においては、前記配線パターンは、前記第1面に配置された第1導電接続部と、前記第2面に配置された第2導電接続部と、に接続しており、前記配線パターンを形成する工程の前に、前記第1導電接続部と前記第2導電接続部の前記配線パターンが接続する領域に、液滴吐出法を用いて前記撥液材料を含む液状体を各々に配置し撥液部を形成する工程と、次いで、前記第1面と前記第2面とを含む領域であって前記撥液部を形成した領域を除く領域に、液滴吐出法を用いて絶縁材料を含む液状体を配置し絶縁層を形成する工程と、を備えることが望ましい。
この方法によれば、第1及び第2導電接続部に配置された撥液部の領域では、次いで塗布される絶縁材料を含む液状体がはじかれるため、配置された撥液部を避けて絶縁層が形成される。そのため絶縁層には、撥液部の大きさで開口部が形成される。次いで、配線パターンを形成し、この開口部を介して配線パターンと第1及び第2導電接続部を接続させることにより、撥液部の大きさの導電ポストで接続された層構造を容易に形成することができる。
本発明においては、前記撥液部は、前記液滴吐出法にて吐出される1滴の前記液状体が含む前記撥液材料で形成されることが望ましい。
配線パターンと導電接続部とを小口径の導電ポストで接続することができる。
本発明においては、前記撥液部を形成する工程の前に、前記スロープ部の周囲を囲む位置に配置された前記撥液パターンを除去することが望ましい。
この方法によれば、絶縁層を形成する材料が撥液パターンにはじかれることなく、確実に配置して絶縁層を形成することができる。また、形成した絶縁層が撥液パターンの領域から剥離してしまうことなく、第1面と第2面に定着した絶縁層とすることができる。
本発明においては、前記撥液材料は、シラン化合物又はフルオロアルキル基を含む化合物の少なくとも一方を含むことが望ましい。
この方法によれば、撥液材料として必要な撥液性を十分に確保し、良好な撥液パターン及び撥液部を形成することが出来る。
本発明においては、前記撥液材料は、前記撥液材料を配置した面で自己組織化膜を形成することが望ましい。
この方法によれば、撥液材料を塗布すると自己組織化により即座に塗布面で単分子膜を形成し、良好な撥液性を発現することができる。そのため、容易に撥液パターン及び撥液部を形成することができる。
本発明においては、前記撥液パターン又は前記撥液部を構成する高分子の前駆体であり、前記撥液パターンを形成する工程又は前記撥液部を形成する工程は、前記撥液材料を加熱して重合させる操作を含むことが望ましい。
この方法によれば、前駆体を加熱して重合させることにより確実に撥液性を発現させることができる。
本発明においては、前記スロープ部の形成材料は絶縁性を備えた硬化性樹脂であることが望ましい。
この方法によれば、スロープ部が絶縁性を備えているので、形成した配線パターン同士が電気的に接続されることなく、互いに独立した良好な配線を形成することができる。
本発明においては、前記スロープ部の形成材料は光硬化性樹脂であることが望ましい。
光硬化性樹脂は一般に硬化収縮が少ないため、所望の形状のスロープ部を容易に形成することができる。また、短時間の光照射により樹脂が硬化しスロープ部を形成することができるので、熱硬化性樹脂と比較して作業効率が良く生産性を向上させることができる。
以下、図1〜図13を参照しながら、本発明に係る配線パターン形成方法の一実施形態について説明する。なお、以下の全ての図面においては、図面を見やすくするため、各構成要素の膜厚や寸法の比率などは適宜異ならせてある。
(液滴吐出装置)
まず、図1及び図2を用いて、本実施形態に係る配線パターン形成方法に用いる液滴吐出装置について説明する。図1は、液滴吐出装置の概略的な構成図である。本装置の説明においては、XYZ直交座標系を参照しつつ各部材の位置関係について説明する。水平面内における所定方向をX軸方向、水平面内においてX軸方向と直交する方向をY軸方向、水平面の鉛直方向をZ軸方向とする。本実施形態の場合、後述する液滴吐出ヘッドの非走査方向をX軸方向、液滴吐出ヘッドの走査方向をY軸方向としている。
液滴吐出装置300は、液滴吐出ヘッド301から基板12に対して液滴Lを吐出するものであって、液滴吐出ヘッド301と、X方向駆動軸304と、Y方向ガイド軸305と、制御装置306と、ステージ307と、クリーニング機構308と、基台309と、ヒータ315とを備えている。
液滴吐出ヘッド301は、複数の吐出ノズルを備えたマルチノズルタイプの液滴吐出ヘッドであり、液滴吐出ヘッド301の形状の長手方向とX軸方向とを一致させている。複数の吐出ノズルは、液滴吐出ヘッド301の下面にX軸方向に並んで一定間隔で設けられている。液滴吐出ヘッド301の吐出ノズルからは、ステージ307に支持されている基板12に対し液状体の液滴Lが吐出される。本実施形態では、液状体は配線パターンの形成材料を含む機能液(機能液)であり、撥液材料を含む液状体(撥液インク)であり、絶縁材料を含む液状体(絶縁インク)である。
X方向駆動軸304は、基台309に対して動かないように固定されており、X方向駆動モータ302が接続されている。X方向駆動モータ302はステッピングモータ等であり、制御装置306からX方向の駆動信号が供給されると、X方向駆動軸304を回転させる。X方向駆動軸304が回転すると、液滴吐出ヘッド301はX軸方向に移動する。
Y方向ガイド軸305は、基台309に対して動かないように固定されており、Y方向駆動モータ303を介してステージ307が接続されている。Y方向駆動モータ303はステッピングモータ等であり、制御装置306からY方向の駆動信号が供給されると、Y方向ガイド軸305に沿ってステージ307をY方向に移動させる。
制御装置306は、液滴吐出ヘッド301に液滴Lの吐出制御用の電圧を供給する。また、X方向駆動モータ302には液滴吐出ヘッド301のX方向の移動を制御する駆動パルス信号を、Y方向駆動モータ303にはステージ307のY方向の移動を制御する駆動パルス信号を、それぞれ供給する。また、後述のヒータ315の電源投入及び遮断も制御する。
ステージ307は、この液滴吐出装置300により液状体を配置するために後述する基板12を支持するものであって、基板12を基準位置に固定する不図示の固定機構を備えている。また、ステージ307は基板12を固定する面とは反対の面に先述のY方向駆動モータ303を備えている。
クリーニング機構308は、液滴吐出ヘッド301をクリーニングするものである。クリーニング機構308には、図示しないY方向の駆動モータが備えられている。このY方向の駆動モータの駆動により、クリーニング機構は、Y方向ガイド軸305に沿って移動する。クリーニング機構308の移動も制御装置306により制御される。
ヒータ315は、ここではランプアニールにより基板12を熱処理する手段であり、基板12上に塗布された液状体に含まれる溶媒の蒸発及び乾燥を行う。
液滴吐出装置300は、液滴吐出ヘッド301と基板12を支持するステージ307とを相対的に走査しつつ基板12に対して液状体を吐出する。本実施形態では、液滴吐出ヘッド301の吐出ノズルは、非走査方向であるX方向に一定間隔で並んで設けられている。なお、図1では、液滴吐出ヘッド301は、基板12の進行方向に対し直角に配置されているが、液滴吐出ヘッド301の角度を調整し、基板12の進行方向に対して交差させるようにしてもよい。このようにすれば、液滴吐出ヘッド301の角度を調整することで、ノズル間のピッチを調節することが出来る。また、基板12とノズル面との距離を任意に調節することが出来るようにしてもよい。
図2は、液滴吐出ヘッド301の断面図である。
液滴吐出ヘッド301には、液状体を収容する液体室321に隣接してピエゾ素子322が設置されている。液体室321には、液状体を収容する材料タンクを含む液状体供給系323を介して液状体が供給される。
ピエゾ素子322は駆動回路324に接続されており、この駆動回路324を介してピエゾ素子322に電圧を印加し、ピエゾ素子322を変形させることにより、液体室321が変形して内圧が高まり、ノズル325から液状体の液滴Lが吐出される。この場合、印加電圧の値を変化させることにより、ピエゾ素子322の歪み量を制御し、液状体の吐出量を制御する。また、印加電圧の周波数を変化させることにより、ピエゾ素子322の歪み速度を制御する。ピエゾ方式による液滴吐出は材料に熱を加えないため、材料の組成に影響を与えにくいという利点を有する。
なお、液滴吐出法の吐出技術としては、上記の電気機械変換式の他に、帯電制御方式、加圧振動方式、電気熱変換方式、静電吸引方式などが挙げられる。帯電制御方式は、材料に帯電電極で電荷を付与し、偏向電極で材料の飛翔方向を制御してノズルから吐出させるものである。また、加圧振動方式は、材料に例えば30kg/cm程度の超高圧を印加してノズル先端側に材料を吐出させるものであり、制御電圧をかけない場合には材料が直進してノズルから吐出され、制御電圧をかけると材料間に静電的な反発が起こり、材料が飛散してノズルから吐出されない。
また、電気熱変換方式は、材料を貯留した空間内に設けたヒータにより、材料を急激に気化させてバブル(泡)を発生させ、バブルの圧力によって空間内の材料を吐出させるものである。静電吸引方式は、材料を貯留した空間内に微小圧力を加え、ノズルに材料のメニスカスを形成し、この状態で静電引力を加えてから材料を引き出すものである。また、この他に、電場による流体の粘性変化を利用する方式や、放電火花で飛ばす方式などの技術も適用可能である。液滴吐出法は、材料の使用に無駄が少なく、しかも所望の位置に所望の量の材料を的確に配置できるという利点を有する。なお、液滴吐出法により吐出される液状材料(流動体)の一滴の量は、例えば1〜300ナノグラムである。
続いて、図3には液滴吐出法による塗布パターンの形成方法を示す概略図を示す。液滴吐出ヘッド301から連続的に吐出された液滴Lは、基板12の表面に着弾する。このとき液滴Lは、隣接する液滴同士で重なり合う位置に吐出・塗布される。これにより、液滴吐出ヘッド301と基板12との1回の走査で、塗布した液滴Lが描く塗布パターンが、途切れることなく形成されることになる。また、吐出される液滴Lの吐出量及び隣接する液滴Lとのピッチにより所望の塗布パターンの制御が可能である。図では塗布パターンは線状になる場合を示しているが、隣接する塗布パターンの隙間(図に示す幅W)を無くすことで、面状に液滴Lを塗布することもできる。
(撥液材料)
上記のような液滴吐出法を用いて撥液材料を含む液状体(撥液インク)を所定の領域に塗布すると撥液パターン又は撥液部を形成することができる。この撥液材料としては、シラン化合物、フルオロアルキル基を有する化合物、フッ素樹脂(フッ素を含む樹脂)、及びこれらの混合物を用いることができる。シラン化合物としては、一般式(1)
SiX…(1)
(式中、R は有機基を表し、X は−OR ,−Clを表し、X及びXは−OR ,−R,−Clを表し、R は炭素数1から4のアルキル基を表し、Rは水素原子または炭素数1から4のアルキル基を表す。X,X,Xは同一でも異なっても良い)
で表される1種又は2種以上のシラン化合物を用いることができる。
一般式(1)で表されるシラン化合物は、シラン原子に有機基が置換し、残りの結合手にアルコキシ基またはアルキル基または塩素基が置換したものである。有機基Rの例としては、例えば、フェニル基、ベンジル基、フェネチル基、ヒドロキシフェニル基、クロロフェニル基、アミノフェニル基、ナフチル基、アンスレニル基、ピレニル基、チエニル基、ピロリル基、シクロヘキシル基、シクロヘキセニル基、シクロペンチル基、シクロペンテニル基、ピリジニル基、メチル基、エチル基、n−プロピル基、イソプロピル基、n−ブチル基、イソブチル基、sec−ブチル基、tert−ブチル基、オクタデシル基、n−オクチル基、クロロメチル基、メトキシエチル基、ヒドロキシエチル基、アミノエチル基、シアノ基、メルカプトプロピル基、ビニル基、アリル基、アクリロキシエチル基、メタクリロキシエチル基、グリシドキシプロピル基、アセトキシ基等を例示できる。
−ORで示されるアルコキシ基及び塩素基は、Si−O−Si結合を形成するための官能基であり、水で加水分解されてアルコールや酸として脱離する。アルコキシ基としては例えば、メトキシ基、エトキシ基、n−プロポキシ基、イソプロポキシ基、n−ブトキシ基、イソブトキシ基、sec−ブトキシ基、tert−ブトキシ基等を挙げることができる。アルコキシ基の炭素数は、脱離するアルコールの分子量が比較的小さく除去が容易であり、形成される膜の緻密性の低下を抑制できるという観点から、1から4の範囲であることが好ましい。
一般式(I)で表されるシラン化合物としては、ジメチルジメトキシシラン、ジエチルジエトキシシラン、1−プロペニルメチルジクロロシラン、プロピルジメチルクロロシラン、プロピルメチルジクロロシラン、プロピルトリクロロシラン、プロピルトリエトキシシラン、プロピルトリメトキシシラン、スチリルエチルトリメトキシシラン、テトラデシルトリクロロシラン、3−チオシアネートプロピルトリエトキシシラン、p−トリルジメチルクロロシラン、p−トリルメチルジクロロシラン、p−トリルトリクロロシラン、p−トリルトリメトキシシラン、p−トリルトリエトキシシラン、ジ−n−プロピルジ−n−プロポキシシラン、ジイソプロピルジイソプロポキシシラン、ジ−n−ブチルジ−n−ブチロキシシラン、ジ−sec−ブチルジ−sec−ブチロキシシラン、ジ−t−ブチルジ−t−ブチロキシシラン、オクタデシルトリクロロシラン、オクタデシルメチルジエトキシシラン、オクタデシルトリエトキシシラン、オクタデシルトリメトキシシラン、オクタデシルジメチルクロロシラン、オクタデシルメチルジクロロシラン、オクタデシルメトキシジクロロシラン、7−オクテニルジメチルクロロシラン、7−オクテニルトリクロロシラン、7−オクテニルトリメトキシシラン、オクチルメチルジクロロシラン、オクチルジメチルクロロシラン、オクチルトリクロロシラン、10−ウンデセニルジメチルクロロシラン、ウンデシルトリクロロシラン、ビニルジメチルクロロシラン、メチルオクタデシルジメトキシシラン、メチルドデシルジエトキシシラン、メチルオクタデシルジメトキシシラン、メチルオクタデシルジエトキシシラン、n−オクチルメチルジメトキシシラン、n−オクチルメチルジエトキシシラン、トリアコンチルジメチルクロロシラン、トリアコンチルトリクロロシラン、メチルトリメトキシシラン、メチルトリエトキシシラン、メチルトリ−n−プロポキシシラン、メチルイソプロポキシシラン、メチル−n−ブチロキシシラン、メチルトリ−sec−ブチロキシシラン、メチルトリ−t−ブチロキシシラン、エチルトリメトキシシラン、エチルトリエトキシシラン、エチルトリ−n−プロポキシシラン、エチルイソプロポキシシラン、エチル−n−ブチロキシシラン、エチルトリ−sec−ブチロキシシラン、エチルトリ−t−ブチロキシシラン、n−プロピルトリメトキシシラン、イソブチルトリメトキシシラン、n−ヘキシルトリメトキシシラン、ヘキサデシルトリメトキシシラン、n−オクチルトリメトキシシラン、n−ドデシルトリメトキシシラン、n−オクタデシルトリメトキシシラン、n−プロピルトリエトキシシラン、イソブチルトリエトキシシラン、n−ヘキシルトリエトキシシラン、ヘキサデシルトリエトキシシラン、n−オクチルトリエトキシシラン、n−ドデシルトリメトキシシラン、n−オクタデシルトリエトキシシラン、2−〔2−(トリクロロシリル)エチル〕ピリジン、4−〔2−(トリクロロシリル)エチル〕ピリジン、ジフェニルジメトキシシラン、ジフェニルジエトキシシラン、1,3−(トリクロロシリルメチル)ヘプタコサン、ジベンジルジメトキシシラン、ジベンジルジエトキシシラン、フェニルトリメトキシシラン、フェニルメチルジメトキシシラン、フェニルジメチルメトキシシラン、フェニルジメトキシシラン、フェニルジエトキシシラン、フェニルメチルジエトキシシラン、フェニルジメチルエトキシシラン、ベンジルトリエトキシシラン、ベンジルトリメトキシシラン、ベンジルメチルジメトキシシラン、ベンジルジメチルメトキシシラン、ベンジルジメトキシシラン、ベンジルジエトキシシラン、ベンジルメチルジエトキシシラン、ベンジルジメチルエトキシシラン、ベンジルトリエトキシシラン、ジベンジルジメトキシシラン、ジベンジルジエトキシシラン、3−アセトキシプロピルトリメトキシシラン、3−アクリロキシプロピルトリメトキシシラン、アリルトリメトキシシラン、アリルトリエトキシシラン、4−アミノブチルトリエトキシシラン、(アミノエチルアミノメチル)フェネチルトリメトキシシラン、N−(2−アミノエチル)−3−アミノプロピルメチルジメトキシシラン、N−(2−アミノエチル)−3−アミノプロピルトリメトキシシラン、6−(アミノヘキシルアミノプロピル)トリメトキシシラン、p−アミノフェニルトリメトキシシラン、p−アミノフェニルエトキシシラン、m−アミノフェニルトリメトキシシラン、m−アミノフェニルエトキシシラン、3−アミノプロピルトリメトキシシラン、3−アミノプロピルトリエトキシシシラン、ω−アミノウンデシルトリメトキシシラン、アミルトリエトキシシラン、ベンゾオキサシレピンジメチルエステル、5−(ビシクロヘプテニル)トリエトキシシラン、ビス(2−ヒドロキシエチル)−3−アミノプロピルトリエトキシシラン、8−ブロモオクチルトリメトキシシラン、ブロモフェニルトリメトキシシラン、3−ブロモプロピルトリメトキシシラン、n−ブチルトリメトキシシラン、2−クロロメチルトリエトキシシラン、クロロメチルメチルジエトキシシラン、クロロメチルメチルジイソプロポキシラン、p−(クロロメチル)フェニルトリメトキシシラン、クロロメチルトリエトキシシラン、クロロフェニルトリエトキシシラン、3−クロロプロピルメチルジメトキシシラン、3−クロロプロピルトリエトキシシラン、3−クロロプロピルトリメトキシシラン、2−(4−クロロスルフォニルフェニル)エチルトリメトキシシラン、2−シアノエチルトリエトキシシラン、2−シアノエチルトリメトキシシラン、シアノメチルフェネチルトリエトキシシラン、3−シアノプロピルトリエトキシシラン、2−(3−シクロヘキセニル)エチルトリメトキシシラン、2−(3−シクロヘキセニル)エチルトリエトキシシラン、3−シクロヘキセニルトリクロロシラン、2−(3−シクロヘキセニル)エチルトリクロロシラン、2−(3−シクロヘキセニル)エチルジメチルクロロシシラン、2−(3−シクロヘキセニル)エチルメチルジクロロシシラン、シクロヘキシルジメチルクロロシラン、シクロヘキシルエチルジメトキシシラン、シクロヘキシルメチルジクロロシラン、シクロヘキシルメチルジメトキシシラン、(シクロヘキシルメチル)トリクロロシラン、シクロヘキシルトリクロロシラン、シクロヘキシルトリメトキシシラン、シクロオクチルトリクロロシラン、(4−シクロオクテニル)トリクロロシラン、シクロペンチルトリクロロシラン、シクロペンチルトリメトキシシラン、1,1−ジエトキシ−1−シラシクロペンタ−3−エン、等が挙げられる。
他にも、3−(2,4−ジニトロフェニルアミノ)プロピルトリエトキシシラン、(ジメチルクロロシリル)メチル−7,7−ジメチルノルピナン、(シクロヘキシルアミノメチル)メチルジエトキシシラン、(3−シクロペンタジエニルプロピル)トリエトキシシラン、N,N−ジエチル−3−アミノプロピル)トリメトキシシラン、2−(3,4−エポキシシクロヘキシル)エチルトリメトキシシラン、2−(3,4−エポキシシクロヘキシル)エチルトリエトキシシラン、(フルフリルオキシメチル)トリエトキシシラン、2−ヒドロキシ−4−(3−トリエトキシプロポキシ)ジフェニルケトン、3−(p−メトキシフェニル)プロピルメチルジクロロシラン、3−(p−メトキシフェニル)プロピルトリクロロシラン、p−(メチルフェネチル)メチルジクロロシラン、p−(メチルフェネチル)トリクロロシラン、p−(メチルフェネチル)ジメチルクロロシラン、3−モルフォリノプロピルトリメトキシシラン、(3−グリシドキシプロピル)メチルジエトキシシラン、3−グリシドキシプロピルトリメトキシシラン、1,2,3,4,7,7,−ヘキサクロロ−6−メチルジエトキシシリル−2−ノルボルネン、1,2,3,4,7,7,−ヘキサクロロ−6−トリエトキシシリル−2−ノルボルネン、3−ヨードプロピルトリメトキシラン、3−イソシアネートプロピルトリエトキシシラン、(メルカプトメチル)メチルジエトキシシラン、3−メルカプトプロピルメチルジメトキシシラン、3−メルカプトプロピルジメトキシシラン、3−メルカプトプロピルトリエトキシシラン、3−メタクリロキシプロピルメチルジエトキシシラン、3−メタクリロキシプロピルトリメトキシシラン、メチル{2−(3−トリメトキシシリルプロピルアミノ)エチルアミノ}−3−プロピオネート、7−オクテニルトリメトキシシラン、R−N−α−フェネチル−N’−トリエトキシシリルプロピルウレア、S−N−α−フェネチル−N’−トリエトキシシリルプロピルウレア、フェネチルトリメトキシシラン、フェネチルメチルジメトキシシラン、フェネチルジメチルメトキシシラン、フェネチルジメトキシシラン、フェネチルジエトキシシラン、フェネチルメチルジエトキシシラン、フェネチルジメチルエトキシシラン、フェネチルトリエトキシシラン、(3−フェニルプロピル)ジメチルクロロシラン、(3−フェニルプロピル)メチルジクロロシラン、N−フェニルアミノプロピルトリメトキシシラン、N−(トリエトキシシリルプロピル)ダンシルアミド、N−(3−トリエトキシシリルプロピル)−4,5−ジヒドロイミダゾール、2−(トリエトキシシリルエチル)−5−(クロロアセトキシ)ビシクロヘプタン、(S)−N−トリエトキシシリルプロピル―O―メントカルバメート、3−(トリエトキシシリルプロピル)−p−ニトロベンズアミド、3−(トリエトキシシリル)プロピルサクシニック無水物、N−〔5−(トリメトキシシリル)−2−アザ−1−オキソ−ペンチル〕カプロラクタム、2−(トリメトキシシリルエチル)ピリジン、N−(トリメトキシシリルエチル)ベンジル−N,N,N−トリメチルアンモニウムクロライド、フェニルビニルジエトキシシラン、3−チオシアナートプロピルトリエトキシシラン、(トリデカフロオロ−1,1,2,2,−テトラヒドロオクチル)トリエトキシシラン、N−{3−(トリエトキシシリル)プロピル}フタルアミド酸、(3,3,3−トリフルオロプロピル)メチルジメトキシシシラン、(3,3,3−トリフルオロプロピル)トリメトキシシシラン、1−トリメトキシシリル−2−(クロロメチル)フェニルエタン、2−(トリメトキシシリル)エチルフェニルスルホニルアジド、β−トリメトキシシリルエチル−2−ピリジン、トリメトキシシリルプロピルジエチレントリアミン、N−(3−トリメトキシシリルプロピル)ピロール、N−トリメトキシシリルプロピル−N,N,N−トリブチルアンモニウムブロマイド、N−トリメトキシシリルプロピル−N,N,N−トリブチルアンモニウムクロライド、N−トリメトキシシリルプロピル−N,N,N−トリメチルアンモニウムクロライド、ビニルメチルジエトキシラン、ビニルトリエトキシシラン、ビニルトリメトキシシラン、ビニルメチルジメトキシシラン、ビニルジメチルメトキシシラン、ビニルジメチルエトキシシラン、ビニルメチルジクロロシラン、ビニルフェニルジクロロシラン、ビニルフェニルジエトキシシラン、ビニルフェニルジメチルシラン、ビニルフェニルメチルクロロシラン、ビニルトリス−t−ブトキシシラン、アダマンチルエチルトリクロロシラン、アリルフェニルトリクロロシラン、(アミノエチルアミノメチル)フェネチルトリメトキシシラン、3−アミノフェノキシジメチルビニルシラン、フェニルトリクロロシラン、フェニルジメチルクロロシラン、フェニルメチルジクロロシラン、ベンジルトリクロロシラン、ベンジルジメチルクロロシラン、ベンジルメチルジクロロシラン、フェネチルジイソプロピルクロロシラン、フェネチルトリクロロシラン、フェネチルジメチルクロロシラン、フェネチルメチルジクロロシラン、5−(ビシクロヘプテニル)トリクロロシラン、5−(ビシクロヘプテニル)トリエトキシシラン、2−(ビシクロヘプチル)ジメチルクロロシラン、2−(ビシクロヘプチル)トリクロロシラン、1,4−ビス(トリメトキシシリルエチル)ベンゼン、ブロモフェニルトリクロロシラン、3−フェノキシプロピルジメチルクロロシラン、3−フェノキシプロピルトリクロロシラン、t−ブチルフェニルクロロシラン、t−ブチルフェニルメトキシシラン、t−ブチルフェニルジクロロシラン、p−(t−ブチル)フェネチルジメチルクロロシラン、p−(t−ブチル)フェネチルトリクロロシラン、1,3−(クロロジメチルシリルメチル)ヘプタコサン、((クロロメチル)フェニルエチル)ジメチルクロロシラン、((クロロメチル)フェニルエチル)メチルジクロロシラン、((クロロメチル)フェニルエチル)トリクロロシラン、((クロロメチル)フェニルエチル)トリメトキシシラン、クロロフェニルトリクロロシラン、2−シアノエチルトリクロロシラン、2−シアノエチルメチルジクロロシラン、3−シアノプロピルメチルジエトキシシラン、3−シアノプロピルメチルジクロロシラン、3−シアノプロピルメチルジクロロシラン、3−シアノプロピルジメチルエトキシシラン、3−シアノプロピルメチルジクロロシラン、3−シアノプロピルトリクロロシラン、等が挙げられる。
撥液材料としてシラン化合物を用いることにより、配置した箇所にシラン化合物の自己組織化膜が形成されるので、膜の表面に優れた撥液性を付与することができる。
シラン化合物の中でも、Siと直接結合するアルキル基にフッ素を含有する含フッ素アルキルシラン化合物は、C2n+1で表されるパ−フルオロアルキル構造を有するものが好適に用いられる。これには、下記の一般式(2)
2n+1(CHSiX …(2)
(式(2)中、nは1から18の整数を、mは2から6までの整数をそれぞれ表している。X は−OR ,−Clを表し、X及びXは−OR ,−R,−Clを表し、R は炭素数1から4のアルキル基を表し、Rは水素原子または炭素数1から4のアルキル基を表す。X,X,Xは同一でも異なっても良い)
で表される化合物を例示することができる。
−ORで示されるアルコキシ基及び塩素基は、Si−O−Si結合を形成するための官能基であり、水で加水分解されてアルコールや酸として脱離する。アルコキシ基としては例えば、メトキシ基、エトキシ基、n−プロポキシ基、イソプロポキシ基、n−ブトキシ基、イソブトキシ基、sec−ブトキシ基、tert−ブトキシ基等を挙げることができる。アルコキシ基の炭素数は、脱離するアルコールの分子量が比較的小さく除去が容易であり、形成される膜の緻密性の低下を抑制できるという観点から、1から4の範囲であることが好ましい。
上記のような含フッ素アルキルシラン化合物を用いることにより、膜の表面にフルオロアルキル基が位置するように各化合物が配向して自己組織化膜が形成されるので、膜の表面に優れた撥液性を付与することができる。
より具体的には、CF−CHCH−Si(OCH、CF(CF−CHCH−Si(OCH、CF(CF−CHCH−Si(OCH、CF(CF−CHCH−Si(OC、CF(CF−CHCH−Si(OCH、CF(CF11−CHCH−Si(OC、CF(CF−CHCH−Si(CH)(OCH、CF(CF−CHCH−Si(CH)(OCH、CF(CF−CHCH−Si(CH)(OC、CF(CF−CHCH−Si(C)(OC等が挙げられる。
また、撥液材料としてフッ素樹脂を用いる場合には、所定量のフッ素樹脂を所定溶媒に溶解させたものが用いられる。具体的には、住友スリーエム株式会社製「EGC1720」(HFE(ハイドロフルオロエーテル)溶媒にフッ素樹脂を0.1wt%溶解させたもの)を用いることができる。この場合、HFEにアルコール系、炭化水素系、ケトン系、エーテル系、エステル系の溶剤を適宜混合することにより、液滴吐出ヘッド301から安定して吐出可能に調整可能である。この他に、フッ素樹脂としては、旭硝子株式会社製「ルミフロン」(各種溶媒に溶解可能)、ダイキン工業株式会社製「オプツール」(溶媒;PFC、HFE等)、大日本インキ化学工業株式会社製「ディックガード」(溶媒;トルエン、水・エチレングリコール)等を用いることができる。更に、フッ素を含む樹脂としては、側鎖にF基、−CF、−(CF)nCFが含まれるものや、主鎖に−CF−、−CFCF、−CFCFCl−が含まれるものを用いることが可能である。また、撥液性の発現のために加熱・重合の必要があるものについては、必要に応じて例えば150℃から200℃の加熱を行って塗布したフッ素を含む樹脂を重合させ、撥液性を発現させることができる。
本実施形態では、撥液部を形成する材料にオクタデシルトリメトキシシラン(ODS)を用いる。
(配線パターンの形成材料)
また、前述のような液滴吐出法を用いて配線パターンの形成材料を含む機能液(機能液)を所定の領域に塗布すると配線を形成することができる。この機能液は、例えば金、銀、銅、パラジウム、ニッケル及びITOうちのいずれか、及びこれらの酸化物、並びに導電性ポリマーや超電導体などを含む導電性微粒子を分散媒に分散させた分散液である。これらの導電性微粒子は、分散性を向上させるために表面に有機物などをコーティングして使うこともできる。
分散媒としては、上記の導電性微粒子を分散できるもので、凝集を起こさないものであれば特に限定されない。例えば、水の他に、メタノール、エタノール、プロパノール、ブタノールなどのアルコール類、n−ヘプタン、n−オクタン、デカン、ドデカン、テトラデカン、トルエン、キシレン、シメン、デュレン、インデン、ジペンテン、テトラヒドロナフタレン、デカヒドロナフタレン、シクロヘキシルベンゼンなどの炭化水素系化合物、またエチレングリコールジメチルエーテル、エチレングリコールジエチルエーテル、エチレングリコールメチルエチルエーテル、ジエチレングリコールジメチルエーテル、ジエチレングリコールジエチルエーテル、ジエチレングリコールメチルエチルエーテル、1,2−ジメトキシエタン、ビス(2−メトキシエチル)エーテル、p−ジオキサンなどのエーテル系化合物、さらにプロピレンカーボネート、γ−ブチロラクトン、N−メチル−2−ピロリドン、ジメチルホルムアミド、ジメチルスルホキシド、シクロヘキサノンなどの極性化合物を例示できる。これらのうち、微粒子の分散性と分散液の安定性の点で、水、アルコール類、炭化水素系化合物、エーテル系化合物が好ましく、より好ましい分散媒としては、水、炭化水素系化合物を挙げることができる。
配置された後には、機能液の液滴に含まれる分散媒あるいはコーティング剤を除去するため熱処理及び/又は光処理を行い、配線を形成する。詳しくは、基板12上に配置された機能液の分散媒を除去し、導電性微粒子間を接触または融着させて配線を形成する。導電性微粒子の表面に分散性を向上させるために有機物などのコーティング剤がコーティングされている場合には、このコーティング剤も合わせて除去する。本実施形態では電気炉(不図示)による加熱により熱処理を行い、配線を形成する。
熱処理及び/又は光処理は通常大気中で行なわれるが、必要に応じて、窒素、アルゴン、ヘリウムなどの不活性ガス雰囲気中で行ってもよい。熱処理及び/又は光処理の処理温度は、分散媒の沸点(蒸気圧)、雰囲気ガスの種類や圧力、微粒子の分散性や酸化性等の熱的挙動、コーティング剤の有無や量、基材の耐熱温度などを考慮して適宜決定される。
例えば、有機物からなるコーティング剤を除去するためには、約300℃で焼成することが必要である。また、プラスチックなどの基板を使用する場合には、室温以上100℃以下で行なうことが好ましい。本実施形態では250℃、60分で焼成する。
熱処理及び/又は光処理は、例えばホットプレート、電気炉などの加熱手段を用いた一般的な加熱処理の他に、ランプアニールを用いて行ってもよい。ランプアニールに使用する光の光源としては、特に限定されないが、赤外線ランプ、キセノンランプ、YAGレーザー、アルゴンレーザー、炭酸ガスレーザー、XeF、XeCl、XeBr、KrF、KrCl、ArF、ArClなどのエキシマレーザーなどを使用することができる。これらの光源は一般には、出力10W以上5000W以下の範囲のものが用いられるが、本実施形態では100W以上1000W以下の範囲で十分である。上記熱処理及び/又は光処理により、微粒子間の電気的接触が確保され配線が形成される。
[配線パターンの形成方法]
次に、これまでに説明してきた液滴吐出法を用いた本実施形態の配線パターンの成形方法について図4から図13を参照しながら説明する。
(配線基板)
図4は、本実施形態の配線パターンの形成方法で配線を形成する配線基板1である。図4(a)は斜視図を示し、図4(b)は図4(a)中の線分A−Aでの断面図(一部省略)を示す。図を見やすくするために、図4(a)では主要な基板、配線、導電接続部のみを示している。
まず図4(a)に示すように、配線基板1は基板12と、基板12上に配置された平面視方形の第1半導体チップ124と、第1半導体124上に配置された平面視方形の第2半導体チップ126と、基板12と第1半導体チップ124とを電気的に接続する複数の第1配線14からなる第1配線部14Lと、基板12と第2半導体チップ126とを電気的に接続する複数の第2配線16からなる第2配線部16Lとを備えている。また、第1半導体チップ124の側面には第1スロープ部20Aが、また第2半導体チップ126の側面には第2スロープ部20Bが設けられている。
基板12と第1半導体チップ124と第2半導体チップ126は、この順に積層されており、また同順に平面視で小さくなっている。更に、基板12と第1半導体チップ124と第2半導体チップ126は、それぞれの重心が平面的に重なるように配置され、且つ近接する互いの辺が平行になるように配置されている。
基板12はガラス、石英ガラス、Siウエハ、プラスチックフィルム、金属板など各種の材料、及びこれら各種の素材基板の表面に半導体膜、金属膜、誘電体膜、有機膜などが下地層として形成されたものを用いてなる。また、これら各種の素材基板が積層して層構造を備えていても良い。基板12の形状は、図4(a)では平面視方形の板状の形状として示しているが、これに限定されない。
基板12の第1半導体チップ124が配置されている面(第1面)には、4組の第1基板パット部14A(第1の第1導電接続部)及び4組の第2基板パット部16A(第2の第1導電接続部)が配置されている。第1基板パット部14Aは、後述する第1半導体チップ124上に設けられている第1電極端子部14Bの数・配置に対応して形成されている。本実施形態では、第1電極端子部14Bが平面視方形の第1半導体チップ124の4辺に沿って形成されているため、第1基板パット部14Aは、基板12上に第1半導体チップ124の4辺に対して1組ずつ設けられている。
同様に、第2基板パット部16Aは、後述する第2半導体チップ126上に設けられている第2電極端子部16Bの数・配置に対応して形成されている。本実施形態では、第2電極端子部16Bが平面視方形の第2半導体チップ126の4辺に沿って形成されていることから、第2基板パット部16Aは、基板12上に第2半導体チップ126の4辺に対して1組ずつ設けられている。また、第2基板パット部16Aは第1基板パット部14Aよりも基板12の外縁に近い箇所に配置されている。
第1半導体チップ124はフェースアップ実装方式を採用して基板12上に配置されている。また、第1半導体チップ124の基板12と対向しない面(第1の第2面)は、第1半導体チップの回路が形成されている面(能動面)となっている。
第1半導体チップ124の能動面には、複数の第1電極端子14bからなる第1電極端子部14B(第1の第2導電接続部)が4辺に沿って4辺の中央部にそれぞれ1組ずつ設けられている。第1電極端子14bは、各第1電極端子部14B間で同数ずつ含まれている。前述の第1基板パット14aの設置数は、この第1電極端子14bの設置数に応じた数になっており、第1基板パット14aと第1電極端子14bとは同数になっている。
第2半導体チップ126は、第1半導体チップ124と同じくフェースアップ実装方式を採用して第1半導体チップ124上に配置されている。第2半導体チップ126の第1半導体チップ124と対向しない面(第2の第2面)は、第2半導体チップ126の能動面となっている。
第2半導体チップ126の能動面には、複数の第2電極端子16bからなる第2電極端子部16B(第2の第2導電接続部)が4辺に沿って4辺の中央部にそれぞれ1組ずつ設けられている。第2電極端子16bは、各第2電極端子部16B間で同数ずつ含まれている。前述の第2基板パット16aの設置数は、この第2電極端子16bの設置数に応じた数になっており、第2基板パット16aと第2電極端子16bとは同数になっている。
第1半導体チップ124の能動面の4辺の中央部には、側面を一部覆うように第1スロープ部20Aが形成されており、同様に、第2半導体チップ126の能動面の4辺の中央部には、側面を一部覆うように第2スロープ部20Bが形成されている。各スロープ部は樹脂材料で形成され、硬化性樹脂が好適に用いられる。硬化性樹脂の中でも光硬化性樹脂であればなお良い。第1スロープ部20Aは、基板12の上面から第1半導体チップ124の上面に至るスロープを形成しており、第2スロープ部20Bは、第1半導体チップ124の上面から第2半導体チップ126の上面にいたるスロープを形成している。これらの各スロープ部の形成方法については、後で詳細に説明する。
第1配線部14Lは、第1基板パット部14A及び第1電極端子部14Bと対応して4組設けられている。各第1配線群14Lは複数の第1配線14で構成されており、第1半導体チップ124上に設けられた第1電極端子14b、若しくは基板12上に設けられた第1基板パット14aと同数設けられている。これらの第1電極端子14bと第1基板パット14aとを、第1配線14は1:1で接続している。隣接する第1配線14同士は、互いに接することなく配置されており、また第1配線14は、第1スロープ部20Aに平面的に重なるように形成されている。
第2配線部16Lは、第2基板パット部16A及び第2電極端子部16Bと対応して4組設けられている。各第2配線群16Lは複数の第2配線16で構成されており、第2半導体チップ126上に設けられた第2電極端子16b、若しくは基板12上に設けられた第2基板パット16aと同数設けられている。これらの第2電極端子16bと第2基板パット16aとを、第1配線12は1:1で接続している。隣接する第2配線16同士は、互いに接することなく配置されており、また第2配線16は、第1スロープ部20A及び第2スロープ部20Bに平面的に重なるように形成されている。また、第2配線部16Lに含まれる第2配線16は、第1配線部14Lに含まれる第1配線14と一部平面的に重なって配置されている。
次いで、図4(b)の断面図を用いた説明に移る。図4(b)では図を見やすくするために、図4(a)の線分A−Aでの断面図の一端側のみを示し、他端側を省略して図示してある。配線基板1には、基板12と第1半導体チップ124と第2半導体チップ126がこの順に積層されており、接着剤30で互いに接着されている。また前述の通り、基板12と第1半導体チップ124と第2半導体チップ126はこの順に平面視で小さくなっているので、図4(b)に示すようにそれぞれが階段状に積み重なっている。
基板12上の第1半導体チップ124と重ならない領域には、第1基板パット14a及び第2基板パット16aが配置されている。このうち第1基板パット14aは、第2基板パット16aと第1半導体チップ124の間に配置されている。また基板12には、第1基板パット14aと接続する位置に第1コンタクトホール14cが、第2基板パット16aと接続する位置に第2コンタクトホール16cがそれぞれ設けられている。第1コンタクトホール14c及び第2コンタクトホール16cは基板12を貫通して設けられており、これら第1コンタクトホール14c及び第2コンタクトホール16cを介して、基板12の第1半導体チップ124と対向しない面と電気的に導通させることができる。
第1半導体チップ124上の第2半導体チップ126と重ならない領域には、第1電極端子14bが配置されており、第2半導体チップ126上には第2電極端子16bが配置されている。
第1半導体チップ124の端部近傍であって、第1基板パット14aと第1電極端子14bとの間の領域には、基板12の上面の一部、第1半導体チップ124の側面及び上面の一部を覆うように第1スロープ部20Aが形成されている。
同様に、第2半導体チップ126の端部であって、第1電極端子14bと第2電極端子16bとの間の領域には、第1半導体チップ124の上面の一部、第2半導体チップ126の側面及び上面の一部を覆うように第2スロープ部20Bが形成されている。
上記の基板12、第1半導体チップ124、第2半導体チップ126、第1及び第2基板パット14a,16a、第1及び第2電極端子14b,16b、第1及び第2スロープ部20A,20Bの上面及び側面を覆うように、第1絶縁層24が形成されている。第1絶縁層24には、後述する方法にて開口部23a,23b,23c,23dが形成されており、開口部23aは第1基板パット14aに、開口部23bは第1電極端子14bに、開口部23cは第2基板パット16aに、開口部23dは第2電極端子16bにそれぞれ接続している。
第1絶縁層24上には第1配線14が形成されており、開口部23a及び開口部23bを介して第1基板パット14aと第1電極端子14bとを接続している。
第1絶縁層24及び第1配線14を覆うように、第2絶縁層26が形成され積層している。第2絶縁層26には、後述する方法にて開口部23c及び開口部23dが形成されている。これら開口部23c,23dは、第1絶縁層24に設けられた開口部23c,23dと一体となり連続している。この第2絶縁層26が形成されると、第1配線14は第1絶縁層24及び第2絶縁層26に挟まれ、各々の配線同士が電気的に絶縁される。
第2絶縁層26上には、第2配線16が形成されており、開口部23c及び開口部23dを介して第2基板パット16aと第2電極端子16bとを接続している。
第2絶縁層26及び第2配線16を覆うように、第3絶縁層28が形成され積層している。この第3絶縁層28が形成されると、第2配線16は第2絶縁層26及び第3絶縁層28に挟まれ、各々の配線同士が電気的に絶縁される。第1、第2、第3絶縁層は、絶縁性を備えた樹脂材料で形成され、例えば、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、ポリイミドなどの材料で形成される。
(パターン形成方法)
続いて、前述の液滴吐出装置300を用いて配線パターンを形成し上記の配線基板1を形成する方法について、図5から図13を参照して説明する。図5から図13は配線パターン形成に係る工程概略図である。図5から図13では、(a)が配線パターン周辺の平面概略図、(b)が図5(a)の線分B−Bにおける断面図、及び対応する断面図を示す。
図5(a)に示すように、まず液滴吐出法を用いて撥液インクを塗布し、撥液材料にて第1撥液パターン18Aと第2撥液パターン18Bを配置する。この際、第1撥液パターン18Aに囲まれた領域19Aが、第1半導体チップ124の上面、端部、基板12の上面にまたがって形成されるように第1撥液パターン18Aを形成する。同様に、第2撥液パターン18Bに囲まれた領域19Bが、第2半導体チップ126の上面、端部、第1半導体チップ124の上面にまたがって形成されるように第2撥液パターン18Bを配置する。また、領域19Aと領域19Bが当接しないように各々の撥液パターンを形成する。
図5(b)に示すように、ここでは第1撥液パターン18Aは、第1基板パット14aと第1電極端子14bに重なって形成されている。また、第2撥液パターン18Bは、第1電極端子14bに重なり、第2電極端子16bに接して形成されている。これらの撥液パターンは、一度の撥液インクの塗布で形成しても良く、複数回に分けて撥液インクを塗布し形成しても良い。
次いで、図6(a)に示すように、領域19A及び19Bに光硬化性樹脂を配置して硬化させ、領域19Aに第1スロープ部20Aを、領域19Bに第2スロープ部20Bをそれぞれ形成する。樹脂の配置には、液滴吐出法やディスペンサー法などの方法を用いることができる。硬化前の樹脂を配置すると樹脂は自重により濡れ広がるが、領域19A及び19Bの周囲は各々の撥液パターン18A及び18Bで囲まれているため各々の撥液パターンの撥液性によりはじかれ、各撥液パターンを越えて濡れ広がることが無い。そのため、各々の第1スロープ部20A及び第2スロープ部20Bが形成されている領域を各々の撥液パターン18A,18Bで制御することができ、所望の領域にのみスロープ部を形成することができる。また、本来濡れ広がる樹脂を撥液パターン18A,18Bで堰き止め、領域19A,19Bの内部にとどめておくことになるため、領域19A,19Bでは樹脂が高さ方向(厚み方向)に堆積することになる。そのため、撥液パターン18A,18Bを形成しない場合と比べ、スロープ部の厚みを出すことが容易になる。
図6(b)に示すように、第1スロープ部20A及び第2スロープ部20Bは、緩やかなスロープで基板12と第1半導体チップ124とを接続し、また第1半導体チップ124と第2半導体チップ126とを接続する。形成される各々のスロープ部により、第1半導体チップ124の端部、及び第2半導体チップ126の端部の段差が緩和される。本実施形態では、各々のスロープ部を形成する樹脂には光硬化性樹脂を用いている。一般に光硬化性樹脂は、熱硬化性樹脂と比較して硬化収縮が小さい。そのため、所望の形状のスロープ部を容易に形成することが可能となる。
次いで、図7(a)(b)に示すように、撥液パターン18A,18Bを除去する。撥液パターンの除去は、例えば放電ガスにキセノンを用いたエキシマUVランプを用い、172nmの波長の紫外線を照射することにより行うことができる。
次いで、図8(a)に示すように、液滴吐出法を用いて撥液インクを塗布し、全ての第1基板パット14a、第2基板パット16a、第1電極端子14b、第2電極端子16bに撥液部22を形成する。液滴吐出ヘッド301から撥液インクが吐出されると、着弾位置で略円形状に濡れ広がるが、撥液部22の面積はこの1滴分の撥液インクが濡れ広がる面積があればよい。図8(b)では撥液部22は厚みを持たせて図示しているが、撥液部22の厚みは数nmから100nm程度である。
次いで、図9(a)に示すように、液滴吐出法を用いて絶縁インクを塗布し、撥液部22の形成領域を除く基板12の全面に第1絶縁層24を形成する。この際、絶縁インクが撥液部22に着弾したとしても、撥液部22の撥液性により絶縁インクがはじかれるため、撥液部22を避けて第1絶縁層24が形成される。図9(b)に示すように、撥液部22を避けて第1絶縁層24が形成された結果として、第1絶縁層24の撥液部22と重なる領域には、開口部23a,23b,23c,23dが形成される。
次いで、図10(a)に示すように、液滴吐出法を用いて機能液を塗布し、第1基板パット14aと第1電極端子14bとを接続する第1配線14を配置して、第1配線部14Lを形成する。この際、第1基板パット14aと第1電極端子14bとに配置された撥液部の上から機能液を塗布し、開口部23a,23bを介して第1配線14を形成する。撥液部の厚みは数nmから100nm程度と微少量であるので、前述の配線パターン形成のための熱処理を行うことによる撥液部の部分的な分解、または微粒子同士の融着等の反応により、第1配線14は第1基板パット14a及び第1電極端子14bと導通を確保して形成される。第1配線14を形成すると、開口部23a,23bは第1配線14により埋没し、第1絶縁層24を介して第1基板パット14aと第1電極端子14bに第1配線14を接続するコンタクトホールとして機能する。図10(b)に示すように、第1配線14は第1スロープ部20Aと平面的に重なって配置される。第1スロープ部20Aが配置されているため、第1配線14はなだらかな斜面を介して第1基板パット14a及び第1電極端子14bを導通させることができる。
次いで、図11(a)に示すように、液滴吐出法を用いて再度絶縁インクを塗布し、第2基板パット16a及び第2電極端子16bに配置された撥液部22の形成領域を除く基板12の全面に第2絶縁層26を形成する。第1絶縁層24の形成時と同様に、撥液部22を避けて第2絶縁層26が形成されるため、開口部23c,23dは第2絶縁層26で埋没せずに第2絶縁層26にも延長される。また、図11(b)に示すように、第2絶縁層26は第1配線14を覆うように形成される。したがって、第1配線14は第1絶縁層24と第2絶縁層26に挟持されることになり、各々の第1配線14は電気的に絶縁される。
次いで、図12(a)に示すように、液滴吐出法を用いて再度機能液を塗布し、第1配線部14Lの形成工程と同様に第2基板パット16aと第2電極端子16bとを接続する第2配線16を配置して、第2配線部16Lを形成する。図12(b)に示すように、第2配線16は第1スロープ部20A及び第2スロープ部20Bと平面的に重なって配置されるため、なだらかな斜面を介して第2基板パット16a及び第2電極端子16bを導通させることができる。開口部23c,23dは第2配線16により埋没し、第2絶縁層26を介して第2基板パット16aと第2電極端子16bに第2配線16を接続するコンタクトホールとして機能する。
次いで、図13(a)に示すように、液滴吐出法を用いて再度絶縁インクを基板12の全面に塗布し、第3絶縁層28を形成する。図13(b)に示すように、第2配線16は第2絶縁層26と第3絶縁層28に挟持されることになり、各々の第2配線16は電気的に絶縁される。以上説明した一連の工程により、段差構造を備えた面同士を配線で接続する配線パターンを備えた配線基板1が完成する。
以上のような構成の配線パターンの形成方法によれば、まず第1スロープ部20A及び第2スロープ部20Bを形成する領域の周囲を撥液パターンで囲み、その後に各々のスロープ部の形成材料である光硬化性樹脂を撥液パターンで囲った領域に配置することとしている。そのため、スロープ部の形成材料を領域19A,19Bに配置した際には、撥液パターン18A,18Bを超えて形成材料が濡れ広がることなく領域19A,19Bに留まる。したがって、容易に所望の形状の第1スロープ部20A及び第2スロープ部20Bを形成することができる。また、撥液パターン18A,18Bが無い場合には形成材料が薄く濡れ広がってしまうため、厚いスロープ部を形成するためには複数回にわたり重ね塗りをして、スロープ部の形成を繰り返す必要がある。しかし、本方法によれば濡れ広がらない分だけ厚み方向に樹脂が堆積するため、容易に厚い第1スロープ部20A及び第2スロープ部20Bを形成することが可能となる。
次いで基板12の上面、第1スロープ部20Aの斜面、第1半導体チップ124の上面にまたがる第1配線部14Lを液滴吐出法にて形成する。また、第1半導体チップ124の上面、第1スロープ部20Aと第2スロープ部20Bの斜面、第2半導体チップ126の上面にまたがる第2配線部16Lの配線パターンを液滴吐出法にて形成する。こうすることで、容易に段差構造を有する基板の高さの異なる面同士を接続することができる。
また本実施形態では、配線パターンを描く第1配線部14Lは、基板12に配置された第1基板パット部14Aと第1半導体チップ124に配置された第1電極端子部14Bに接続しており、配線パターンを描く第2配線部16Lは、基板12に配置された第2基板パット部16Aと第2半導体チップ126に配置された第2電極端子部16Bに接続している。また、各々の配線を形成する前に全ての第1基板パット14a、第2基板パット16a、第1電極端子14b、第2電極端子16bに撥液部22を形成し、次いで撥液部22を除く領域に絶縁層を形成することとしている。撥液部22の配置された領域では、塗布される絶縁インクがはじかれるため、配置された撥液部22を避けて絶縁層が形成される。そのため絶縁層には、撥液部22の大きさで開口部23が形成される。次いで、開口部23を介して各々の配線と各々の基板パット及び電極端子とを接続させることにより、撥液部22の大きさの導電ポストで接続された層構造を容易に形成することができる。
また本実施形態では、撥液部22は、液滴吐出法にて吐出される1滴の撥液インクが含む撥液材料で形成されることとしている。液滴吐出法により吐出した液滴1滴は着弾位置で略円形状に広がる。この液滴1滴分の面積があれば、各々の配線と各々の基板パット及び電極端子とを接続し十分に導通させることができるため、小口径の導電ポストで接続された層構造を容易に形成することができる。
また本実施形態では、第1絶縁層24を形成する工程の前に撥液パターン18A,18Bを除去することとしている。そのため、第1絶縁層24を形成する絶縁インクが各撥液パターンにはじかれることなく、確実に配置して第1絶縁層24を形成することができる。また、形成した第1絶縁層24が各撥液パターンの領域で剥離してしまうことなく、基板12表面に定着した第1絶縁層24とすることができる。
また本実施形態では、撥液材料はシラン化合物又はフルオロアルキル基を含む化合物の少なくとも一方を含むこととしている。そのため、撥液材料として必要な撥液性を十分に確保し、良好な撥液パターン18A,18B及び撥液部22を形成することが出来る。
また本実施形態では、撥液材料は撥液材料を配置した面で自己組織化膜を形成することとしている。そのため、撥液材料を塗布すると自己組織化により即座に塗布面で単分子膜を形成し、良好な撥液性を発現することができる。そのため、容易に撥液パターン18A,18B及び撥液部22を形成することができる。
また本実施形態では、各々のスロープ部の形成材料は絶縁性を備えた硬化性樹脂であることとしている。各々のスロープ部が絶縁性を備えているので、形成した配線同士が電気的に接続されることなく、互いに独立した良好な配線を形成することができる。
また本実施形態では、各々のスロープ部の形成材料は光硬化性樹脂であることとしている。光硬化性樹脂は一般に硬化収縮が少ないため、所望の形状のスロープ部を容易に形成することができる。また、短時間の光照射により樹脂が硬化しスロープ部形成することができるので、熱硬化性樹脂と比較して作業効率が良く生産性を向上させることができる。
なお、本実施形態においては、撥液材料は自己組織化膜を形成するシラン化合物としたが、撥液材料は撥液部を構成する高分子の前駆体であっても構わない。このような前駆体として、例えばフッ素樹脂が挙げられる。その場合には、各撥液パターンを形成する工程又は撥液部を形成する工程には、配置した撥液材料を加熱して重合させる操作を含む。この方法によれば、フッ素樹脂を加熱して重合させることにより確実に撥液性を発現させることができる。
また、本実施形態においては、各々のスロープ部の形成材料は光硬化性樹脂であることとしたが、熱硬化性樹脂を用いても構わない。その場合は、硬化収縮による体積変化分だけ樹脂を重ねて成形し、所望のスロープ部の形状とすることが望ましい。
以上、添付図面を参照しながら本発明に係る好適な実施の形態例について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。
例えば、撥液パターンを形成する前に、あらかじめ基板12と第1半導体チップ124と第2半導体チップ126との表面に対してエキシマUV洗浄を行い、親液性を高める洗浄処理(親液処理)を実施しておいても良い。親液処理により基板12の表面に付着する不純物が除去されることで、配置する機能液や液状体への親液性を高め、所定の位置に容易に配置することができる。その他洗浄処理としては、低圧水銀灯洗浄、Oプラズマ洗浄、HFや硫酸等を用いた酸洗浄、アルカリ洗浄、超音波洗浄、メガソニック洗浄、コロナ処理、グロー洗浄、スクラブ洗浄、オゾン洗浄、水素水洗浄、マイクロバブル洗浄、フッ素系洗浄等を用いることができる。また、洗浄処理の他にも、配置する機能液や液状体に対して親液性を示すシランカップリング剤やチタンカップリング剤を塗布しておく構成や、酸化チタン微粒子を塗布しておく構成を採ることも可能である。
液滴吐出装置の概略的な構成図である。 液滴吐出装置に備わる液滴吐出ヘッドの断面図である。 液滴吐出法によるパターン形成方法を示す概略図である。 本実施形態で製造する配線基板を示す図である。 本実施形態の配線パターン形成方法を示す工程図である。 本実施形態の配線パターン形成方法を示す工程図である。 本実施形態の配線パターン形成方法を示す工程図である。 本実施形態の配線パターン形成方法を示す工程図である。 本実施形態の配線パターン形成方法を示す工程図である。 本実施形態の配線パターン形成方法を示す工程図である。 本実施形態の配線パターン形成方法を示す工程図である。 本実施形態の配線パターン形成方法を示す工程図である。 本実施形態の配線パターン形成方法を示す工程図である。
符号の説明
14…第1配線、14L…第1配線部(配線パターン)、14a…第1基板パット(第1導電接続部)、14b…第1電極端子(第2導電接続部)、16…第2配線、16L…第2配線部(配線パターン)、16a…第2基板パット(第1導電接続部)、16b…第2電極端子(第2導電接続部)、18A,18B…撥液パターン、19A,19B…領域(撥液パターンに囲まれた領域)20A…第1スロープ部、20B…第2スロープ部、22…撥液部、24…第1絶縁層、26…第2絶縁層、28…第3絶縁層

Claims (9)

  1. 段差を介して配置された第1面と第2面とを接続する配線パターンの形成方法であって、
    前記第1面と前記第2面とを接続する斜面を備えるスロープ部を形成する工程と、
    前記第1面と前記斜面と前記第2面に液滴吐出法を用いて前記配線パターンの形成材料を含む機能液を配置し、前記第1面と前記斜面と前記第2面にまたがる配線パターンを形成する工程と、を含み、
    前記スロープ部を形成する工程は、
    前記スロープ部の周囲を囲む位置に液滴吐出法を用いて撥液材料を含む液状体を配置して撥液パターンを形成する工程と、
    前記撥液パターンに囲まれた領域に前記スロープ部の形成材料を配置する工程と、を含むことを特徴とする配線パターンの形成方法。
  2. 前記配線パターンは、前記第1面に配置された第1導電接続部と、前記第2面に配置された第2導電接続部と、に接続しており、
    前記配線パターンを形成する工程の前に、
    前記第1導電接続部と前記第2導電接続部の前記配線パターンが接続する領域に、液滴吐出法を用いて前記撥液材料を含む液状体を各々に配置し撥液部を形成する工程と、
    次いで、前記第1面と前記第2面とを含む領域であって前記撥液部を形成した領域を除く領域に、液滴吐出法を用いて絶縁材料を含む液状体を配置し絶縁層を形成する工程と、を備えることを特徴とする請求項1に記載の配線パターン形成方法。
  3. 前記撥液部は、前記液滴吐出法にて吐出される1滴の前記液状体が含む前記撥液材料で形成されることを特徴とする請求項2に記載の配線パターン形成方法。
  4. 前記撥液部を形成する工程の前に、前記スロープ部の周囲を囲む位置に配置された前記撥液パターンを除去することを特徴とする請求項2に記載の配線パターン形成方法。
  5. 前記撥液材料は、シラン化合物又はフルオロアルキル基を含む化合物の少なくとも一方を含むことを特徴とする請求項1または請求項2に記載の配線パターン形成方法。
  6. 前記撥液材料は、配置した面で自己組織化膜を形成することを特徴とする請求項5に記載のパターン形成方法。
  7. 前記撥液材料は、前記撥液パターン又は前記撥液部を構成する高分子の前駆体であり、
    前記撥液パターンを形成する工程又は前記撥液部を形成する工程は、前記撥液材料を加熱して重合させる操作を含むことを特徴とする請求項5に記載のパターン形成方法。
  8. 前記スロープ部の形成材料は、絶縁性を備えた硬化性樹脂であることを特徴とする請求項1に記載の配線パターン形成方法。
  9. 前記スロープ部の形成材料は、光硬化性樹脂であることを特徴とする請求項8に記載の配線パターン形成方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011009653A (ja) * 2009-06-29 2011-01-13 Seiko Epson Corp 半導体装置及びその製造方法
WO2013064592A3 (en) * 2011-11-04 2013-06-27 Technische Universiteit Eindhoven Wafer scale technique for interconnecting vertically stacked semiconductor dies
CN106537570A (zh) * 2014-09-26 2017-03-22 德州仪器公司 用于半导体封装的印刷互连件
CN111354699A (zh) * 2018-12-24 2020-06-30 华邦电子股份有限公司 半导体元件
JP2020529734A (ja) * 2017-08-03 2020-10-08 ゼネラル・エレクトリック・カンパニイ 統合相互接続構造を備えた電子機器パッケージおよびその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011009653A (ja) * 2009-06-29 2011-01-13 Seiko Epson Corp 半導体装置及びその製造方法
WO2013064592A3 (en) * 2011-11-04 2013-06-27 Technische Universiteit Eindhoven Wafer scale technique for interconnecting vertically stacked semiconductor dies
US9331051B2 (en) 2011-11-04 2016-05-03 Technische Universiteit Eindhoven Wafer scale technique for interconnecting vertically stacked dies
CN106537570A (zh) * 2014-09-26 2017-03-22 德州仪器公司 用于半导体封装的印刷互连件
EP3198632A4 (en) * 2014-09-26 2018-05-09 Texas Instruments Incorporated Printed interconnects for semiconductor packages
JP2020529734A (ja) * 2017-08-03 2020-10-08 ゼネラル・エレクトリック・カンパニイ 統合相互接続構造を備えた電子機器パッケージおよびその製造方法
JP7343477B2 (ja) 2017-08-03 2023-09-12 ゼネラル・エレクトリック・カンパニイ 統合相互接続構造を備えた電子機器パッケージおよびその製造方法
CN111354699A (zh) * 2018-12-24 2020-06-30 华邦电子股份有限公司 半导体元件
CN111354699B (zh) * 2018-12-24 2021-10-22 华邦电子股份有限公司 半导体元件

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