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JP2009014836A - アクティブマトリクス型表示装置及びその駆動方法 - Google Patents

アクティブマトリクス型表示装置及びその駆動方法 Download PDF

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Abstract

【課題】電流書込み型画素回路の低駆動電流（低輝度）領域における電流書込み能力を向上させる画素回路を提供する。
【解決手段】アクティブマトリクス型表示装置には、２次元に配置されたＥＬ素子に電流を供給する信号線と走査線とが接続された画素回路１が配置される。画素回路１は、ＥＬ素子への電流注入が可能な駆動トランジスタＭ３と、Ｍ３の制御端子及び第１主導通端子間に接続される容量素子Ｃ１とを有し、選択期間に信号線と接続し、非選択期間に信号線とを遮断する。画素回路１は、選択期間の第１の期間に、Ｍ３の第２主導通端子と信号線とを接続し、信号線に駆動トランジスタＭ３を導通可能な第１の電流を供給し、選択期間の第２の期間に、駆動トランジスタＭ３の第２主導通端子と信号線の接続を遮断し、信号線にＥＬ素子への注入電流に対応した第２の電流を供給する。
【選択図】図１

Description

本発明は、電流を注入して発光するエレクトロルミネッセンス素子（以後、ＥＬ素子と言う）を画像表示に使用したアクティブマトリクス型表示装置及びその駆動方法に関する。以後、本明細書では、ＥＬ素子を使用したアクティブマトリクス型表示装置をＥＬパネルと言う。
＜アクティブマトリクス型表示装置＞
図８は、カラーＥＬパネルの全体構成例を示すものである。同図に示すカラーＥＬパネルは、表示素子（ＥＬ素子）及びその駆動回路を含む画素回路１が配置される表示領域２のほか、列制御回路３、列レジスタ５、行レジスタ６、及び制御回路９を備えている。
表示領域２には、行方向及び列方向に沿ってマトリクス状に画素回路１が複数配置される。各々の画素回路１には、対応する列の信号線４と走査線７が接続される。該当行の画素回路１には、走査線７の制御信号（走査信号）によって、一斉に対応する信号線４に供給される表示信号が取り込まれる（行選択期間）。そして、走査信号が次行に移行すると、各々の画素回路１に含まれる表示素子が、取り込まれた表示信号に応じた輝度で点灯する（点灯期間）。画素回路１は、カラー表示するため、ＲＧＢ三原色の表示素子をもつ３つの組みから構成される。
各走査線７の走査信号は、行クロックＫＲと行走査開始信号ＳＰＲを入力される行数分のレジスタブロックを有する行レジスタ６によって生成される。各信号線４に供給される各列の表示信号は、列数分の列制御回路３によって生成される。３列ごとに配列されるＲＧＢ三原色の表示素子に対応して列制御回路３は３個の組みから構成される。各列の列制御回路３には、映像信号ＶＩＤＥＯとサンプリング信号ＳＰ及び水平制御信号８によって所望の表示信号を各列の信号線４に供給する。制御回路９には、映像信号ＶＩＤＥＯ９に対応した水平同期信号ＳＣが入力され、水平制御信号８を生成する。サンプリング信号ＳＰは、列制御回路３の１／３の数のレジスタからなる列レジスタ５によって生成される。列レジスタ５には、列クロックＫＣと列走査開始開始信号ＳＰＣ及び主に列レジスタ５のリセット動作を行う水平制御信号８が入力される。
＜画素回路＞
画素回路１には、使用されるＴＦＴ（薄膜トランジスタ）素子の特性バラツキに強い電流書込み型が一般的に採用される。この場合、信号線４に供給される表示信号は電流信号である。表示パネルの画素回路１は、一般的にＴＦＴで構成される。ＴＦＴは、特性バラツキが大きいので、特性バラツキに強い電流書込み型が使用されることが多い。
図９及び図１０は、各々特許文献１、２に記載されている電流書込み型（「電流プログラミング方式」とも言う。）の画素回路の構成例である。同図に示す画素回路１は、表示素子であるＥＬ素子（図中のＥＬ）と、そのＥＬ素子の駆動回路とを有している。駆動回路は、同図の例では、ｎ型ＴＦＴから成るスイッチングトランジスタ（以下、トランジスタ）Ｍ１、Ｍ２、Ｍ４と、ｐ型ＴＦＴから成る駆動トランジスタＭ３と、容量素子（キャパシタ）Ｃ１とを含む。
画素回路１には、発光電源線ＰＶｄｄと、電流Ｉｄａｔａを供給する信号線ｄａｔａと、走査信号を供給する２本の走査線Ｐ１、Ｐ２（第１走査線及び第２走査線）とが接続され、ＥＬ素子の駆動回路を通して、電流書込み動作と点灯動作が行なわれる。ＥＬ素子は、アノード端子（電流注入端子）が、トランジスタＭ４、駆動トランジスタＭ３を介して発光電源線ＰＶｄｄ（第１の電源）に接続され、カソード端子が接地線（第２の電源）ＣＧＮＤに接続されている。
図１１は、走査線Ｐ１、Ｐ２の各走査信号のタイムチャートを示す。
まず、電流書込み動作時（行選択期間Ｔ１）には、各走査信号が、Ｐ１＝Ｈレベル、Ｐ２＝Ｌレベルになり、トランジスタは、Ｍ１、Ｍ２がオン、Ｍ４がオフとなる。そうすると、駆動トランジスタＭ３は、ドレイン端子がＥＬ素子の電流注入端子（図９、図１０の例ではアノード端子）と遮断される。この状態で、駆動トランジスタＭ３は、ゲート端子が信号線ｄａｔａと接続されると共に、ゲート端子とドレイン端子が短絡してダイオード接続状態になる。その結果、信号線ｄａｔａに供給される電流Ｉｄａｔａによって、駆動トランジスタＭ３の特性によって決定されるゲート電圧が発生して、ゲート端子−ソース端子間の容量素子Ｃ１に充電される。
次に、点灯動作時（点灯期間Ｔ２）には、各走査信号が、Ｐ１＝Ｌレベル、Ｐ２＝Ｈレベルになり、トランジスタは、Ｍ１、Ｍ２がオフ、Ｍ４がオンとなる。そうすると、駆動トランジスタＭ３は、ドレイン端子がＥＬ素子の電流注入端子（図９、図１０の例ではアノード端子）に接続される。この状態で、駆動トランジスタＭ３は、ゲート端子が信号線ｄａｔａと遮断されて開放状態になるので、電流書込み動作時にゲート端子−ソース端子間の容量素子Ｃ１に充電された電圧がそのままＭ３のゲート電圧になる。これにより、駆動トランジスタＭ３に流れる電流は概ね信号線ｄａｔａの電流Ｉｄａｔａになるため、ＥＬ素子はその電流Ｉｄａｔａに応じた発光輝度で点灯可能となる。
米国特許第６３７３４５４号明細書 米国特許第６６６１１８０号明細書 特開２００６−０８５１９９号公報 特開２００５−１５７３２２号公報
図９で示す画素回路を表示パネルとして基板上に実際に構成する場合、図１２で示すように各画素回路に走査線Ｐ１、Ｐ２と信号線ｄａｔａの配線交差によって各々寄生容量ｃｘ１及びｃｘ４が付随する。また、高精細表示パネルでは、画素回路の上から光取り出しを行なうトップエミッション方式が一般的である。このため、信号線ｄａｔａは、ＥＬ素子のアノード電極との重畳及びアノード電極と重畳しない領域では、表示領域全面に製膜されているカソード透明電極と重畳するため、各々寄生容量ｃｘ２及びｃｘ３が付随する。これ以外に信号線ｄａｔａには、トランジスタＭ２の制御端子（ゲート端子）と主導通端子（ソース又はドレイン端子）間の容量ｃｘ５が付随する。
各列の信号線ｄａｔａに付随する寄生容量は、各列の画素回路に付随する寄生容量の総和になる。この信号線に付随する寄生容量値は、パネルサイズ及び表示数に依存する。例えば、３インチ４８０行の表示パネルにおいて、前記寄生容量値は５ｐＦ程度になる。図１０の画素回路においても、この信号線に付随する寄生容量は同程度になる。
しかしながら、図９及び図１０で示す画素回路の電流書込み動作は、前記寄生容量値で大きく影響される。電流書込み動作能力（ＰＲＧ能力）は、次の（１）式で概略示される。
「ＰＲＧ能力」＝「書込み電流」×「書込み時間」÷「信号線寄生容量」 …（１）
この「ＰＲＧ能力」値を確保しないと、画素回路が一般的に構成されるＴＦＴ素子の特性バラツキによって正常な電流書込み動作は実現できない。このため、表示画質を著しく崩してしまう。特に、書込み電流が小さい低輝度の表示画質が悪くなるとともに、画質の重要要素であるコントラスト比を大きくできない。「ＰＲＧ能力」を大きくするために、「信号線寄生容量」は表示行数及び表示サイズでほとんど決定され、大幅な低減が期待されないとともに、「書込み時間」についても表示画像のリフレッシュレートを維持するため、大きくできない。
また、図４及び図５で示す画素回路では、書込み電流と駆動電流が概ね同等である。ＥＬ素子に注入する駆動電流は、表示画像を決定するため、走査線Ｐ２による発光期間制御しない場合は大きくできないので書込み電流も大きくできない。発光期間制御を使用したとしてもＥＬ素子の瞬時光量を大きくすることになるため、ＥＬ素子の大きな課題である輝度劣化を考慮すると、書込み電流は大幅に大きくできない。
本発明は、このような課題を解決するもので、電流書込み型画素回路の低駆動電流（低輝度）領域における電流書込み能力を向上させる画素回路を提供することを目的とする。
上記目的を達成するため、本発明に係るアクティブマトリクス型表示装置は、２次元状に配置された表示素子に電流を供給するための信号線と走査線が接続された画素回路が配置され、前記画素回路は、定電圧源に接続された第１主導通端子、前記表示素子へ電流を注入する第２主導通端子、および制御端子を有する駆動トランジスタと、前記駆動トランジスタの制御端子及び第１主導通端子の間に接続される容量素子とを有し、選択期間に前記信号線と接続し、非選択期間に前記信号線とを遮断する、アクティブマトリクス型表示装置であって、前記選択期間は、第１の期間と、第２の期間とを含み、前記第１の期間に、前記駆動トランジスタの第２主導通端子と前記表示素子とを遮断すると共に前記駆動トランジスタの制御端子及び第２主導通端子と前記信号線とを接続し、前記信号線に前記駆動トランジスタを導通可能な第１の電流を供給し、前記第２の期間に、前記駆動トランジスタの第２主導通端子と前記信号線との接続を遮断し、前記信号線に前記表示素子への注入電流に対応した第２の電流を供給し、前記非選択期間に、前記駆動トランジスタの第２主導通端子と前記表示素子とを接続し、前記容量素子の両端子間電圧に応じた前記駆動トランジスタの駆動電流を前記表示素子に供給することを特徴とする。
本発明において、前記第１の期間から前記第２の期間に遷移する前の所定期間に前記駆動トランジスタの制御端子と前記信号線との接続を遮断してもよい。前記非選択期間内の所定期間に前記駆動トランジスタの第２主導通端子と前記表示素子との接続を遮断して消灯制御してもよい。
前記画素回路は、前記走査線の制御信号によりオンオフ動作が制御されるトランジスタから成る第１スイッチ、第２スイッチ、及び第３スイッチをさらに有し、前記第１スイッチは、前記駆動トランジスタの制御端子及び前記保持容量の一方の端子と前記信号線との間に配置され、前記第２スイッチは、前記駆動トランジスタの第２主導通端子と前記信号線との間に配置され、前記第３スイッチは、前記駆動トランジスタの第２主導通端子と前記表示素子の一方の端子との間に配置されてもよい。
前記走査線は、第１走査線、第２走査線、及び第３走査線を有し、前記第１走査線は、前記第１スイッチの制御端子に接続され、前記第２走査線は、前記第２スイッチの制御端子に接続され、前記第３走査線は、前記第３スイッチの制御端子に接続されてもよい。
前記走査線は、第１走査線及び第２走査線を有し、前記第２スイッチは、互いに直列に接続された２つの第２のスイッチを有し、前記第３スイッチは、互いに直列に接続された２つの第３のスイッチを有し、前記第１走査線は、前記第１スイッチ、前記２つの第２スイッチの一方、及び前記２つの第３スイッチの一方の各制御端子に接続され、前記第２走査線は、前記２つの第２スイッチの他方、及び前記２つの第３スイッチの他方の各制御端子に接続されてもよい。
前記駆動トランジスタ、前記第１スイッチ、第２スイッチ、及び第３スイッチは、いずれもＴＦＴで構成されてもよい。前記駆動トランジスタは、ｐ型ＴＦＴで構成され、前記第１スイッチ、第２スイッチ、及び第３スイッチは、いずれもｎ型ＴＦＴで構成されてもよい。
本発明に係るアクティブマトリクス型表示装置の駆動方法は、２次元状に配置された表示素子に電流を供給するための信号線と走査線が接続された画素回路が配置され、前記画素回路は、定電圧源に接続された第１主導通端子、前記表示素子へ電流を注入する第２主導通端子、および制御端子を有する駆動トランジスタと、前記駆動トランジスタの制御端子及び第１主導通端子の間に接続される容量素子とを有し、選択期間に前記信号線と接続し、非選択期間に前記信号線とを遮断する、アクティブマトリクス型表示装置の駆動方法であって、前記選択期間は、第１の期間と、第２の期間とを含み、前記第１の期間に、前記駆動トランジスタの第２主導通端子と前記表示素子とを遮断すると共に前記駆動トランジスタの制御端子及び第２主導通端子と前記信号線とを接続し、前記信号線の電流として前記駆動トランジスタを導通可能な第１の電流を前記信号線に供給し、前記第２の期間に、前記駆動トランジスタの第２主導通端子と前記信号線との接続を遮断し、前記信号線の電流として前記表示素子への注入電流に対応した第２の電流を前記信号線に供給し、前記非選択期間に、前記駆動トランジスタの第２主導通端子と前記表示素子とを接続し、前記容量素子の両端子間電圧に応じた前記駆動トランジスタの駆動電流を前記表示素子に供給することを特徴とする。
本発明によれば、電流書込み型画素回路の低駆動電流（低輝度）領域における電流書込み能力を向上させる画素回路を提供することができる。
以下、本発明の実施例について図面を参照して説明する。
まず、図１〜図３を参照して、本発明の第１の実施例について説明する。
図１に示す本実施例に係るＥＬパネル（アクティブマトリクス型表示装置）は、前述した図８に示すカラーＥＬパネルの表示領域２に配置される画素回路１として、図１０に示す電流書込み型の画素回路１を用いたものである。同図に示す画素回路１は、２次元状に配置された表示素子であるＥＬ素子（「ＯＬＥＤ：Organic Light Emitting Diode」とも言う。）と、そのＥＬ素子の駆動回路とを有している。
駆動回路は、３つのスイッチトランジスタ（以下、第１〜第３トランジスタ）Ｍ１、Ｍ２、Ｍ４と、ＥＬ素子への電流注入が可能な駆動トランジスタＭ３と、容量素子（キャパシタ又は保持容量）Ｃ１とを含む。第１〜第３トランジスタＭ１、Ｍ２、Ｍ４は、いずれもｎ型ＴＦＴから成り、駆動トランジスタＭ３はｐ型ＴＦＴから成る。画素回路１には、発光電源線ＰＶｄｄと、接地線ＣＧＮＤと、電流Ｉｄａｔａを供給する信号線ｄａｔａと、３つのトランジスタＭ１、Ｍ２、Ｍ４のオンオフ動作を制御するための走査信号を供給する３本の走査線Ｐ１〜Ｐ３とが接続される。
本実施例の回路構成は、図１０と比べると、走査線Ｐ３（第３走査線）が追加され、その走査信号によりトランジスタＭ２が独立にオンオフ動作が制御されている点が相違している。その他の回路構成は、図１０と同様である（図の例では、前述した図１２に示す信号線ｄａｔａに付随する寄生容量を省略している）。
ＥＬ素子は、アノード端子（電流注入端子）が、トランジスタＭ４、駆動トランジスタＭ３を介して発光電源線ＰＶｄｄに接続され、カソード端子が接地線ＣＧＮＤに接続されている。
駆動トランジスタＭ３のゲート端子（制御端子）は、トランジスタＭ１を介して信号線ｄａｔａに接続される一方、容量素子Ｃ１の一方の端子に接続される。駆動トランジスタＭ３のソース端子（第１主導通端子）は、発光電源線（定電圧源）ＰＶｄｄと、容量素子Ｃ１の他方の端子に接続される。駆動トランジスタＭ３のドレイン端子（第２主導通端子）は、トランジスタＭ２を介して信号線ｄａｔａに接続される一方、トランジスタＭ４を介してＥＬ素子に接続される。
トランジスタＭ１（第１スイッチ）のソース及びドレイン端子の一方は、駆動トランジスタＭ３のゲート端子と、容量素子Ｃ１の一方の端子とに接続される。トランジスタＭ１のソース及びドレイン端子の他方は、信号線ｄａｔａと、トランジスタＭ２のソース及びドレイン端子の一方とに接続される。トランジスタＭ１のゲート端子は、走査線Ｐ１に接続され、その走査信号（Ｌ及びＨレベル）によりオンオフ動作が制御される。
トランジスタＭ２（第２スイッチ）のソース端子及びドレイン端子の一方は、信号線ｄａｔａと、トランジスタＭ１のソース及びドレイン端子の他方とに接続される。トランジスタＭ２のソース端子及びドレイン端子の他方は、駆動トランジスタＭ３のドレイン端子と、トランジスタＭ４のソース及びドレイン端子の一方とに接続される。トランジスタＭ２のゲート端子は、走査線Ｐ３に接続され、その走査信号（Ｌ及びＨレベル）によりオンオフ動作が制御される。
トランジスタＭ４（第３スイッチ）のソース端子及びドレイン端子の一方は、駆動トランジスタＭ３のドレイン端子と、トランジスタＭ２のソース端子及びドレイン端子の他方とに接続される。トランジスタＭ２のソース端子及びドレイン端子の他方は、ＥＬ素子のアノード端子に接続される。トランジスタＭ２のゲート端子は、走査線Ｐ２に接続され、その走査信号（Ｌ及びＨレベル）によりオンオフ動作が制御される。
次に、本実施例の動作について、図２及び図３を参照して説明する。
図２は、（Ｎ）行目の走査線Ｐ１、Ｐ２、Ｐ３の各走査信号を示すタイムチャートである。図３は（Ｎ）行目〜（Ｎ＋２）行目に渡る信号線ｄａｔａに供給される電流Ｉｄａｔａと、画素回路１の駆動トランジスタＭ３のゲート端子電圧ＶＧを示すタイムチャートである。
まず、（Ｎ）行目の電流書込み動作（行選択期間Ｔ１）の開始に際し、時刻ｔ１において、図２に示すように各走査信号は、Ｐ１＝Ｐ３＝Ｈレベル及びＰ２＝Ｌレベルになり、トランジスタは、Ｍ１、Ｍ２がオン、Ｍ４がオフとなる。これにより、（Ｎ）行目の画素回路１が電流書込み動作状態になる。
そうすると、駆動トランジスタＭ３は、ドレイン端子がＭ４を介してＥＬ素子のアノード端子（電流注入端子）と遮断される。この状態で、駆動トランジスタＭ３は、ゲート端子がＭ１を介して信号線ｄａｔａと接続されると共に、ゲート端子とドレイン端子がＭ２を介して短絡してダイオード接続状態になる。その結果、信号線ｄａｔａに供給される電流Ｉｄａｔａによって、駆動トランジスタＭ３の特性によって決定されるゲート端子電圧ＶＧが発生して、そのゲート端子電圧ＶＧがゲート端子−ソース端子間に接続された容量素子Ｃ１に充電される。
このとき、図３に示すように、信号線ｄａｔａの電流Ｉｄａｔａとして、駆動トランジスタＭ３を導通可能なシンク電流である電流ＩＲＥＦ（第１の電流）が信号線ｄａｔａに供給される。電流ＩＲＥＦは、高輝度表示に必要な駆動電流に匹敵する電流値であるので、信号線ｄａｔａに付随する寄生容量Ｃｓが存在していても電流書込み動作には充分な電流である。このため、図３に示すように電流書込み動作の収束が速いので、駆動トランジスタＭ３のゲート端子電圧ＶＧは、電流ＩＲＥＦと（Ｎ）行目の駆動トランジスタＭ３の特性とで決まるゲート端子電圧ＶＧ（Ｎ）へ速やかに収束する。したがって、Ｐ３＝Ｌに変化する時刻ｔ２までには電流書込み動作は確実に完了する。時刻ｔ１−ｔ２までの期間が第１の期間Ｔ１１に対応する。
ゲート端子電圧ＶＧ（Ｎ）は、次の（２）式で示される。
ＶＧ（Ｎ）＝Ｖｔｈ（Ｎ）＋（ＩＲＥＦ／β（Ｎ））０．５ …（２）
Ｖｔｈ（Ｎ）：（Ｎ）行目の該当駆動トランジスタＭ３の闘値電圧
β（Ｎ）：（Ｎ）行目の該当駆動トランジスタＭ３の駆動係数
次に、時刻ｔ２において、走査線Ｐ３の走査信号がＰ３＝Ｌレベルに変化し、トランジスタＭ２がオフになるので、駆動トランジスタＭ３のドレイン端子と信号線ｄａｔａの接続は遮断される。このとき、図３に示すように、信号線ｄａｔａの電流Ｉｄａｔａとして、電流ＩＲＥＦと逆方向の電流ＩＳ（Ｎ）（第２の電流）が信号線ｄａｔａに供給される。このため、（Ｎ）行目の駆動トランジスタＭ３のゲート端子電圧ＶＧ（Ｎ）は上昇を開始し、図２に示すＰ１＝Ｈ及びＰ２＝Ｌに変化する時刻ｔ３になるまで、この電圧上昇は継続する。この時刻ｔ２−ｔ３までの期間が第２の期間Ｔ１２に対応する。
時刻ｔ２−ｔ３までの電圧上昇が直線的な理由は、（Ｎ）行目の駆動トランジスタＭ３のゲート負荷が、次の（３）式で示されるように容量負荷ＣＬであるためである。
ＣＬ＝Ｃｓ＋Ｃｇ …（３）
Ｃｓ：各列の信号線ｄａｔａに付随する寄生容量
Ｃｇ：保持容量Ｃ１と駆動トランジスタＭ３のゲート容量の和
また、（Ｎ）行目の駆動トランジスタＭ３のゲート端子電圧ＶＧ（Ｎ）における電圧上昇ΔＶ（Ｎ）は、次の（４）式で示される。
ΔＶ（Ｎ）＝ＩＳ（Ｎ）×（ｔ３−ｔ２）／ＣＬ …（４）
次に、時刻ｔ３において、走査線Ｐ１、Ｐ２の各走査信号がＰ１＝Ｌ及びＰ２＝Ｈに変化し、トランジスタは、Ｍ１がオフ、Ｍ４がオンになって、（Ｎ）行目の電流書込み動作が終了する。このとき、駆動トランジスタＭ３のドレイン端子が該当表示素子のアノード端子に接続され、点灯期間（非選択期間Ｔ２）に移行する。
そうすると、（Ｎ）行目の駆動トランジスタＭ３は、ゲート端子がＭ１を介して信号線ｄａｔａと遮断されて開放状態になる。このため、電流書込み動作時にゲート端子−ソース端子間の容量素子Ｃ１に充電された両端子間電圧がそのままＭ３のゲート端子電圧ＶＧ（Ｎ）になる。
このとき、（Ｎ）行目の駆動トランジスタＭ３のソース端子−ドレイン端子間の駆動電流（ドレイン電流）Ｉｄ（Ｎ）は、上記（２）式、（４）式を用いて、次の（５）式で示される。
Ｉｄ（Ｎ）＝β（Ｎ）×［ＶＧ（Ｎ）−ΔＶ（Ｎ）−Ｖｔｈ（Ｎ）］２
＝β（Ｎ）×［｛ＩＲＥＦ／β（Ｎ）｝０．５−ＩＳ（Ｎ）×（ｔ３−ｔ２）／ＣＬ］］２ …（５）
上記（５）式からわかるように、駆動電流Ｉｄ（Ｎ）は、閾値電圧Ｖｔｈには依存せず、電流ＩＳ（Ｎ）によって制御できる。
図３に例示した駆動方法では、（Ｎ）行目の該当画素では、中間輝度に対応した駆動電流を発生するため、電流ＩＳ（Ｎ）は中レベルの電流である。また、（Ｎ＋１）行目の該当画素では、低輝度に対応した駆動電流を発生するため、電流ＩＳ（Ｎ＋１）は大レベルの電流である。さらに、（Ｎ＋２）行目の該当画素では、高輝度に対応した駆動電流を発生するため、電流ＩＳ（Ｎ＋２）は電流ゼロである。
つまり、電流ＩＳを、表示画像を制御する信号電流にすればよい。図３の例では、説明を簡単にするため、高輝度表示に対応する時の電流ＩＳ（Ｎ＋２）を電流ゼロにしているが、これに限定されない。例えば、電流ＩＲＥＦの設定を変更すれば、電流ＩＳ（Ｎ＋２）は、図３において正または負方向の電流ＩＳ（Ｎ＋２）になる。ここで、高輝度表示に対応する時の電流ＩＳ（Ｎ＋２）を正または負方向の電流ＩＳ（Ｎ＋２）とする場合には、電流ＩＲＥＦは各々高輝度時の駆動電流Ｉｄ（Ｎ＋２）より「大きい」または「小さい」設定となる。
また、駆動電流Ｉｄの電流範囲は、信号線ｄａｔａに付随する寄生容量Ｃｓを考慮して、一定電流（第１の電流）ＩＲＥＦ及び一定期間（ｔ３−ｔ２）（第２の期間Ｔ１２）で容易に設定できる。
また、上記（５）式からわかるように、駆動電流Ｉｄは、駆動トランジスタＭ３の闘値電圧Ｖｔｈのバラツキの影響を受けないが、駆動トランジスタＭ３の駆動係数βのバラツキの影響を受ける。しかしながら、駆動電流Ｉｄは、電流絶対誤差が大きくなる大駆動電流（高輝度）においては電流ＩＳが小さいので駆動係数βの影響はほとんど無い。また、駆動電流Ｉｄは、電流絶対誤差が小さくなる小駆動電流（低輝度）においては駆動係数βに関係するが、駆動電流の絶対値誤差は小さくて済むので表示画質への影響は小さい。電流ＩＲＥＦを高輝度時の駆動電流Ｉｄ（Ｎ＋２）より「小さい」設定にしておくと、駆動電流Ｉｄの広い電流範囲で駆動係数βのバラツキの影響をさらに小さくできる。
駆動電流Ｉｄは、信号線寄生容量Ｃｓに関係するが、信号線寄生容量Ｃｓは各行の該当画素回路１において信号線ｄａｔａに付随する寄生容量の総和であるので、表示画質に影響する近接偏差は非常に小さい。信号線寄生容量Ｃｓの偏差があったとしても、列方向の空間周波数の低いものであり、表示画質に大きな影響は無い。
以上説明したように、本実施例では、画素回路１の書込み動作能力は信号電流ＩＳの電流値に関係ないので、上記（１）式で示される電流書込み型画素回路における書込み動作能力の問題が基本的に無い。
なお、信号電流ＩＳは、線順次電流で発生する必要があり、外部ＩＣでも発生できるが、小型化及び低コスト化のため、ガラス基板上にＴＦＴ回路で構成するのが望ましい。ＴＦＴ回路で安定した線順次の信号電流を発生する方法は、特許文献３に示されている。定電流ＩＲＥＦの発生についても、特許文献４に示されている。
以上説明した本実施例の動作の概要は、次のようになる。
１）選択期間Ｔ１の第１の期間Ｔ１１で、駆動トランジスタＭ３のドレイン端子を保持容量Ｃ１の一方の端子に接続する。この状態で、保持容量Ｃ１の両端子を発光電源線ＰＶｄｄと信号線ｄａｔａとの間に接続し、信号線ｄａｔａから駆動トランジスタＭ３を導通可能な一定電流（第１の電流）ＩＲＥＦを供給する。これにより、容量素子Ｃ１を充電する。
２）選択期間Ｔ１の第２の期間Ｔ１２で、駆動トランジスタＭ３のドレイン端子を開放した状態で、信号線ｄａｔａから表示素子への注入電流に対応した信号電流（第２の電流）ＩＳを一定時間供給する。これにより、容量素子Ｃ１の両端子間電圧を確定する。
３）選択期間Ｔ１の第２の期間Ｔ１２終了後、点灯期間Ｔ２に、保持容量Ｃ１と信号線ｄａｔａの間を切り離し、駆動トランジスタＭ３のソース端子およびドレイン端子と表示素子の２つの端子を発光電源線ＰＶｄｄと接地線ＣＧＮＤ間に直列に接続する。これにより、確定された容量素子Ｃ１の両端子間電圧に応じた駆動電流Ｉｄを表示素子に供給する。
以上説明したように、本実施例のＥＬパネルでは、各画素回路１において書込み期間Ｔ１の開始から第１の期間Ｔ１１だけ、一定電流ＩＲＥＦを信号線Ｄａｔａに供給して電流書込みを行う。そして、第１の期間Ｔ１１経過後の第２の期間Ｔ１２において、各画素回路１における電流駆動トランジスタＭ３の主導通端子（ドレイン端子）と信号線Ｄａｔａとの接続を遮断する。さらに、信号線Ｄａｔａに所望駆動電流に対応した信号電流電流ＩＳを供給するともに、第２の期間Ｔ１２経過後、駆動トランジスタＭ３の何れかの主導通端子を表示素子に接続する点灯期間Ｔ２に移行するようにする。
従って、本実施例によれば、電流書込み型画素回路に対して簡単な変更で実質的に画素回路の駆動トランジスタの闘値電圧バラツキを抑えた電圧書込み型画素回路が実現でき、ＥＬパネルの表示画質を大幅に向上できる。また、画素回路は駆動トランジスタの闘値電圧検出動作を大電流レベルで行うことが可能なため、限られた書込み期間においても闘値電圧検出動作が確実に行うことができる。
次に、図４を参照して、本発明の第２の実施例について説明する。
前述した第１の実施例は、図１０の画素回路を適用したものであるが、本実施例は、図９の画素回路を適用したものである。すなわち、本実施例では、トランジスタＭ２が、トランジスタＭ１を介して信号線Ｄａｔａに接続されている。その他の構成は、第１の実施例と同様である。図４に示す本実施例の画素回路１は、図２で示す走査線Ｐ１、Ｐ２、Ｐ３の各走査信号と、図３で示す信号線ｄａｔａの電流Ｉｄａｔａとを用いて、図１の画素回路１と同様な動作を行うことができ、同様の効果を奏することができる。
次に、図５〜図７を参照して、本発明の第３の実施例について説明する。
図５に示す本実施例の画素回路１は、図１の画素回路と比べると、走査線Ｐ３が無く走査線Ｐ１、Ｐ２のみであること、トランジスタＭ２、Ｍ４が各々２つのトランジスタＭ２１及びＭ２２、Ｍ４１及びＭ４２で構成されていることが相違している。本実施例では、トランジスタＭ２１及びＭ２２はｎ型ＴＦＴ、トランジスタＭ２１及びＭ２２はｐ型ＴＦＴで構成されている。トランジスタＭ２１、Ｍ４１及びＭ２２、Ｍ４２は、各々走査線Ｐ１及びＰ２の各走査信号で制御されている。その他の構成は、第１の実施例と同様である。
図５の画素回路１は、図６に示される走査線Ｐ１、Ｐ２の各走査信号と、図７に示される信号線ｄａｔａの電流Ｉｄａｔａとで動作させることができる。図２及び図３のタイムチャートとの差異は、信号線ｄａｔａの電流Ｉｄａｔａが電流ＩＲＥＦから電流ＩＳに変化するタイミングｔ２が、タイミングｔ２１及びｔ２２によって切り換わるところにある。
すなわち、図６に示すように期間Ｔ１から点灯期間Ｔ２に遷移する前の所定期間（ｔ２１−ｔ２２）において、走査線Ｐ１の走査信号がＰ１＝Ｌレベルになり、トランジスタＭ１がオフになる。これにより、信号線ｄａｔａの電流Ｉｄａｔａに対する電流切換え前の時刻ｔ２１では、駆動トランジスタＭ３のゲート端子と信号線ｄａｔａとの接続は遮断する。そして、時刻ｔ２２で、走査線Ｐ２の走査信号がＰ２＝Ｌレベルになってから、走査線Ｐ１の走査信号をＰ１＝Ｈレベルとし、トランジスタＭ１をオンにする。これにより、電流切換え遷移時における容量素子Ｃ１への異常電流の書込みが確実に防止できるため、画素書込み動作をより確実に実現できる。
また、図５の構成では、画素領域に画素回路を配置するための制約条件としてＴＦＴ数以上に問題となる走査線数を従来の電流書込み型画素回路と同じく２本にできる。このことは、ＥＬパネルを高精細化するに当たって重要な条件である。
また、図６に示すように点灯期間Ｔ２内（非選択期間内）の所定期間（時刻ｔ４−ｔ５）に走査線Ｐ２の走査信号がＰ２＝Ｈレベルになり、駆動トランジスタＭ３のドレイン端子と該当表示素子の接続は遮断される。これにより、消灯制御もできるので、点灯時間の設定によって容易に輝度設定も可能である。
なお、上記各実施例では、駆動トランジスタをｐ型ＴＦＴで構成し、スイッチングトランジスタＭ１、Ｍ２、Ｍ４をｎ型ＴＦＴで構成しているが、本発明はこれに限定されるものでない。使用するＴＦＴは、ｎ型、ｐ型いずれでも適用可能である。ＴＦＴの活性層はアモルファスシリコンを用いて構成されてもよく、シリコンを主体とした材料、又は金属酸化物を主体とした材料、或いは有機物を主体とした材料で構成されていてもよい。
また、応用例として、上記ＥＬパネルを表示装置に用いたテレビや携帯機器等の電子機器を構成することができる。
本発明は、ＥＬパネル及びこれに用いる画素回路並びにその駆動方法の用途に適用できる。
本発明の第１の実施例に係るＥＬパネルの画素回路の構成を示す回路図である。 第１の実施例の動作を説明するタイムチャートである。 第１の実施例の動作を説明するタイムチャートである。 本発明の第２の実施例に係るＥＬパネルの画素回路の構成を示す回路図である。 本発明の第３の実施例に係るＥＬパネルの画素回路の構成を示す回路図である。 第３の実施例の動作を説明するタイムチャートである。 第３の実施例の動作を説明するタイムチャートである。 カラーＥＬパネルの全体概念図である。 特許文献１（米国特許第６３７３４５４号明細書）に記載されている電流書込み型画素回路の構成を示す回路図である。 特許文献２（米国特許第６６６１１８０号明細書）に記載されている電流書込み型画素回路の構成を示す回路図である。 図９及び図１０の動作を説明するタイムチャートである。 図１０の画素回路の信号線に付随する寄生容量を説明する回路図である。
符号の説明
１ 画素回路
２ 表示領域
３ 列制御回路
４ 信号線
５ 列レジスタ
６ 行レジスタ
７ 走査線
８ 水平制御信号
９ 制御回路
Ｍ１、Ｍ２、Ｍ４ スイッチングトランジスタ
Ｍ３ 駆動トランジスタ
Ｃ１ 容量素子（キャパシタ又は保持容量）

Claims (9)

  1. ２次元状に配置された表示素子に電流を供給するための信号線と走査線が接続された画素回路が配置され、前記画素回路は、定電圧源に接続された第１主導通端子、前記表示素子へ電流を注入する第２主導通端子、および制御端子を有する駆動トランジスタと、前記駆動トランジスタの制御端子及び第１主導通端子の間に接続される容量素子とを有し、選択期間に前記信号線と接続し、非選択期間に前記信号線とを遮断する、アクティブマトリクス型表示装置であって、
    前記選択期間は、第１の期間と、第２の期間とを含み、
    前記第１の期間に、前記駆動トランジスタの第２主導通端子と前記表示素子とを遮断すると共に前記駆動トランジスタの制御端子及び第２主導通端子と前記信号線とを接続し、前記信号線に前記駆動トランジスタを導通可能な定電流を供給し、
    前記第２の期間に、前記駆動トランジスタの第２主導通端子と前記信号線との接続を遮断し、前記信号線に前記表示素子へ注入する電流に対応した信号電流を供給し、
    前記非選択期間に、前記駆動トランジスタの第２主導通端子と前記表示素子とを接続し、前記容量素子の両端子間電圧に応じた前記駆動トランジスタの駆動電流を前記表示素子に供給することを特徴とするアクティブマトリクス型表示装置。
  2. 前記第１の期間から前記第２の期間に遷移する前の所定期間に前記駆動トランジスタの制御端子と前記信号線との接続を遮断することを特徴とする請求項１に記載のアクティブマトリクス型表示装置。
  3. 前記非選択期間内の所定期間に前記駆動トランジスタの第２主導通端子と前記表示素子との接続を遮断して消灯制御することを特徴とする請求項１又は２に記載のアクティブマトリクス型表示装置。
  4. 前記画素回路は、前記走査線の制御信号によりオンオフ動作が制御されるトランジスタから成る第１スイッチ、第２スイッチ、及び第３スイッチをさらに有し、
    前記第１スイッチは、前記駆動トランジスタの制御端子及び前記容量素子の一方の端子と前記信号線との間に配置され、
    前記第２スイッチは、前記駆動トランジスタの第２主導通端子と前記信号線との間に配置され、
    前記第３スイッチは、前記駆動トランジスタの第２主導通端子と前記表示素子の一方の端子との間に配置されることを特徴とする請求項１ないし３のいずれか１項に記載のアクティブマトリクス型表示装置。
  5. 前記走査線は、第１走査線、第２走査線、及び第３走査線を有し、
    前記第１走査線は、前記第１スイッチの制御端子に接続され、
    前記第２走査線は、前記第２スイッチの制御端子に接続され、
    前記第３走査線は、前記第３スイッチの制御端子に接続されることを特徴とする請求項４に記載のアクティブマトリクス型表示装置。
  6. 前記走査線は、第１走査線及び第２走査線を有し、
    前記第２スイッチは、互いに直列に接続された２つの第２スイッチを有し、
    前記第３スイッチは、互いに直列に接続された２つの第３スイッチを有し、
    前記第１走査線は、前記第１スイッチ、前記２つの第２スイッチの一方、及び前記２つの第３スイッチの一方の各制御端子に接続され、
    前記第２走査線は、前記２つの第２スイッチの他方、及び前記２つの第３スイッチの他方の各制御端子に接続されることを特徴とする請求項４に記載のアクティブマトリクス型表示装置。
  7. 前記駆動トランジスタ、前記第１スイッチ、第２スイッチ、及び第３スイッチは、いずれもＴＦＴで構成されることを特徴とする請求項４ないし６のいずれか１項に記載のアクティブマトリクス型表示装置。
  8. 前記駆動トランジスタは、ｐ型ＴＦＴで構成され、
    前記第１スイッチ、第２スイッチ、及び第３スイッチは、いずれもｎ型ＴＦＴで構成されることを特徴とする請求項７に記載のアクティブマトリクス型表示装置。
  9. ２次元状に配置された表示素子に電流を供給するための信号線と走査線が接続された画素回路が配置され、前記画素回路は、定電圧源に接続された第１主導通端子、前記表示素子へ電流を注入する第２主導通端子、および制御端子を有する駆動トランジスタと、前記駆動トランジスタの制御端子及び第１主導通端子の間に接続される容量素子とを有し、選択期間に前記信号線と接続し、非選択期間に前記信号線とを遮断する、アクティブマトリクス型表示装置の駆動方法であって、
    前記選択期間は、第１の期間と、第２の期間とを含み、
    前記第１の期間に、前記駆動トランジスタの第２主導通端子と前記表示素子とを遮断すると共に前記駆動トランジスタの制御端子及び第２主導通端子と前記信号線とを接続し、前記信号線に前記駆動トランジスタを導通可能な定電流を供給し、
    前記第２の期間に、前記駆動トランジスタの第２主導通端子と前記信号線との接続を遮断し、前記信号線に前記表示素子へ注入する電流に対応した信号電流を供給し、
    前記非選択期間に、前記駆動トランジスタの第２主導通端子と前記表示素子とを接続し、前記容量素子の両端子間電圧に応じた前記駆動トランジスタの駆動電流を前記表示素子に供給することを特徴とするアクティブマトリクス型表示装置の駆動方法。
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