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JP2008294127A - 半導体装置、半導体装置の製造方法 - Google Patents

半導体装置、半導体装置の製造方法 Download PDF

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JP2008294127A JP2007136541A JP2007136541A JP2008294127A JP 2008294127 A JP2008294127 A JP 2008294127A JP 2007136541 A JP2007136541 A JP 2007136541A JP 2007136541 A JP2007136541 A JP 2007136541A JP 2008294127 A JP2008294127 A JP 2008294127A
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Hiroto Uematsu
浩人 植松
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Abstract

【課題】測定用パッドの表面がUBM層エッチングによって損傷を受けても、半導体基板に設けられたTEGの電気的特性の測定が可能な半導体装置及びその半導体装置の製造方法を提供する。
【解決手段】半導体装置は、半導体基板の上に形成される層間絶縁膜と、層間絶縁膜の上に形成され、電極であるダミー電極6と、層間絶縁膜の上に形成され、半導体基板に形成された回路の電気的特性を測定するために設けられた電極である測定用電極8と、ダミー電極6と測定用電極8とを電気的に接続する第1配線26とを備える。第1コンタクト16が、測定用電極8の下であって、層間絶縁膜を貫通するように設けられ、第1コンタクト16は、測定用電極8と電気的に接続される。第1コンタクト16は半導体基板と電気的に接続される。
【選択図】図8

Description

本発明は、半導体装置及びその製造方法に関し、特に半導体基板の回路の電気的特性を測定するためのTEG(Test Element Group)を有する半導体装置に関する。
半導体装置において、半導体基板に形成されたトランジスタの電気的特性を測定するためのモニタ用トランジスタが、半導体装置の半導体基板に形成されることがある。このようなモニタ用トランジスタは、TEG(Test Element Group)と呼ばれ、製造した半導体装置が所定の仕様を満たしているか否かを確認するために形成され、半導体装置の良否や性能の評価、半導体装置の製造工程の異常検知に用いられる。
図1は、従来技術に係る半導体装置の拡散工程後の上面図を示す。拡散工程後とは、パッシベーション膜形成後パッド部を開口した後を意味する。図1に示すように、半導体装置の半導体基板2には、複数の通常パッド4と呼ばれる電極と、半導体基板2の四隅に半導体基板2の回路に接続せずに単独で形成されたダミーパッド6と呼ばれる電極が形成される。また、TEGの電極となる複数の測定用パッド8が、形成される。この測定用パッド8に、測定用針を当てて、モニタ用トランジスタの電気的特性を測定する。通常パッド4やダミーパッド6、測定用パッド8は、下層がTiN膜で上層がTiの積層膜か、TiNの単層膜の上にAlCu膜を形成したものが用いられる。
図3は、図1のX部拡大図を示す。また、図4は、図3のA−A’断面図を示す。図4に示すように、測定用パッド8の下層には、例えばタングステン等で作られたコンタクト16が形成される。測定用パッド8は、コンタクト16から、さらに下層のコンタクトや配線を経由してモニタ用トランジスタと通電可能となっている。
なお、ダミーパッド6及び測定用パッド8の下層には層間絶縁膜14が形成されている。さらに、ダミーパッド6及び測定用パッド8の周囲には、パッシベーション膜12が形成されている。パッシベーション膜12は、SiON膜や、下層がSiO膜で上層がSiON膜の積層膜である。つまり、図4は、パッシベーション膜12を形成した後に、ダミーパッド6あるいは測定用パッド8が露出するように開口処理を行った後の状態を示している。
特許文献1に、外部との電気信号伝達の為の電極を有するICチップにおいて、バンプ形成用の電極とは別に電気的に導通している電極を有することを特徴とする半導体装置が開示されている(特許文献1参照)。
特開2001−284383号公報
図5は、バンプ電極形成後の断面図を示す。図4に示すような、半導体装置が形成された後、UBM(Under Bumping Metal)層18を形成し、ダミーパッド6の上方にバンプ20を形成する。
UBM層18は、例えば、下層がTi膜で上層がAu層からなる積層膜で、Ti膜及びAu膜は、各々、スパッタリングによって形成される。そして、全体にフォトレジストをかけて、バンプ20を形成する部分のフォトレジストを開口して、Auメッキによって、バンプ20を形成する。その後、不要なAuメッキとフォトレジストを除去する。
そして、バンプ20の下層のUBM層18を除くUBM層18を除去するために、UBM層エッチングを行う。UBM層エッチングの工程は、上層のAu層を王水、またはヨウ素とヨウ化カリウムを含む水溶液によってエッチングし、下層のTi層を過酸化水素とアンモニアと純水の混合液によってエッチングするものである。Ti層をエッチングする際、測定用パッド8の表面が、エッチングされてしまう。図6は、UBM層エッチング後の断面図を示している。その測定用パッド8の表面のエッチング程度が大きく、測定用パッド8の表面が、図6に示すような損傷22を受けていると、測定用針を測定用パッド8に当てて、モニタ用トランジスタ等の電気的特性を測定することが困難となる。
本発明の目的は、測定用パッドの表面がUBM層エッチングによって損傷を受けても、半導体基板に設けられたTEGの電気的特性の測定が可能な半導体装置及びその半導体装置の製造方法を提供することである。
以下に、(発明を実施するための最良の形態)で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、(特許請求の範囲)の記載と(発明を実施するための最良の形態)との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、(特許請求の範囲)に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明による半導体装置は、半導体基板(2)の上に形成される層間絶縁膜(14)と、層間絶縁膜(14)の上に形成され、電極であるダミー電極(6)と、層間絶縁膜(14)の上に形成され、半導体基板(2)に形成された回路の電気的特性を測定するために設けられた電極である測定用電極(8)と、ダミー電極(6)と測定用電極(8)とを電気的に接続する第1配線(26)と、測定用電極(8)の下であって、層間絶縁膜(14)を貫通するように設けられ、測定用電極(8)と電気的に接続された第1コンタクト(16)とを備え、第1コンタクト(16)は半導体基板(2)と電気的に接続される。
本発明による半導体装置は、層間絶縁膜(14)と、層間絶縁膜(14)の上に形成され、電極であるダミー電極(6)と、層間絶縁膜(14)の上に形成され、半導体基板に形成された回路の電気的特性を測定するために設けられた電極である測定用電極(8)と、層間絶縁膜(14)の下であって半導体基板(2)の上に形成された下側層間絶縁膜(14‘)と、測定用電極(8)の下であって、層間絶縁膜(14)を貫通するように設けられ、測定用電極(8)と電気的に接続された第1コンタクト(16)と、ダミー電極(6)の下であって、層間絶縁膜(14)を貫通するように設けられ、ダミー電極(6)と電気的に接続された第3コンタクト(34)と、第1コンタクト(16)及び第3コンタクト(34)の下であって、下側層間絶縁膜(14’)の一部に形成され、第1コンタクト(16)及び第3コンタクト(34)と電気的に接続する第3配線(36)とを具備し、第3配線(36)は、半導体基板(2)と電気的に接続される。
本発明による半導体装置の製造方法は、半導体基板(2)の上に形成される層間絶縁膜(14)と、層間絶縁膜(14)の上に形成され、電極であるダミー電極(6)と、層間絶縁膜(14)の上に形成され、半導体基板(2)に形成された回路の電気的特性を測定するために設けられた電極である測定用電極(8)と、ダミー電極(6)と測定用電極(8)とを電気的に接続する第1配線(26)とを具備する半導体装置の製造方法であって、層間絶縁膜(14)を形成するステップと、測定用電極(8)の下に相当する位置において、層間絶縁膜(14)を貫通するように第1コンタクト(16)を開け、第1コンタクト(16)に金属を埋めるステップと、ダミー電極(6)と測定用電極(8)と第1配線(26)を形成するステップとを備えている。
本発明による半導体装置の製造方法は、層間絶縁膜(14)と、層間絶縁膜(14)の上に形成され、電極であるダミー電極(6)と、層間絶縁膜(14)の上に形成され、半導体基板(2)に形成された回路の電気的特性を測定するために設けられた電極である測定用電極(8)と、層間絶縁膜(14)の下であって半導体基板(2)の上に形成された下側層間絶縁膜(14’)と、測定用電極(8)の下であって、層間絶縁膜(14)を貫通するように設けられ、測定用電極(8)と電気的に接続された第1コンタクト(16)と、ダミー電極(6)の下であって、層間絶縁膜(14)を貫通するように設けられ、ダミー電極(6)と電気的に接続された第3コンタクト(34)と、第1コンタクト(16)及び第3コンタクト(34)の下であって、下側層間絶縁膜(14’)の一部に形成され、第1コンタクト(16)及び第3コンタクト(34)と電気的に接続する第3配線(36)とを具備する半導体装置の製造方法であって、下側層間絶縁膜(14’)を形成するステップと、第3配線(36)を形成するステップと、測定用電極(8)の下に相当する位置において、層間絶縁膜(14)を貫通するように第1コンタクト(16)を開け、第1コンタクト(16)に金属を埋め、ダミー電極(6)の下に相当する位置において、層間絶縁膜(14)を貫通するように第3コンタクト(34)を開け、第3コンタクト(34)に金属を埋めるステップと、ダミー電極(6)と測定用電極(8)とを形成するステップとを備えている。
本発明によれば、測定用パッドの表面がUBM層エッチングによって損傷を受けても、半導体基板に設けられたTEGの電気的特性の測定が可能な半導体装置及びその半導体装置の製造方法が提供される。
添付図面を参照して、本発明による半導体装置を実施するための最良の形態を以下に説明する。
(第1の実施形態)
図2に、本発明に係る半導体装置の拡散工程後の上面図を示す。拡散工程後とは、パッシベーション膜形成後パッド部を開口した後を意味する。図2に示すように、半導体装置の半導体基板2には、複数の通常パッド4と呼ばれる電極と、半導体基板2の四隅に半導体基板2の回路に接続せずに単独で形成されたダミーパッド6と呼ばれる電極が形成される。また、TEGの電極となる複数の測定用パッド8が、形成される。このダミーパッド6と測定用パッド8が、配線10によって接続される。なお、通常パッド4やダミーパッド6、測定用パッド8は、下層がTiN膜で上層がTiの積層膜か、TiNの単層膜の上にAlCu膜を形成したものが用いられる。
図7は、図2のX’部拡大図を示す。また、図8は、第1の実施形態に係る半導体装置の図7のB−B’断面図を示す。半導体装置は、半導体基板の上に層間絶縁膜14を形成し、さらに層間絶縁膜14を貫通するようにコンタクト16が設けられている。層間絶縁膜14及びコンタクト16の上に、ダミーパッド6及び測定用パッド8を形成し、それらと同一の層に、配線26を形成している。したがって、ダミーパッド6と測定用パッド8が、配線26を介して電気的に接続される。なお、配線26の材質は、AlCuである。また、従来の半導体装置と同様に、パッシベーション膜12が、ダミーパッド6及び測定用パッド8の上に形成され、開口部が設けられる。コンタクト16は、半導体基板と電気的に接続する。
図8に示す半導体装置の製造方法を説明する。半導体基板の上に、図示しない層間絶縁膜をCVD(Chemical Vapor Deposition)によって成膜する。次に、図示しない下層金属層をスパッタリングによって成膜する。そして、再度、層間絶縁膜14をCVDにより成膜する。ここで、フォトレジスト技術を用い、層間絶縁膜14にコンタクト16を開け、コンタクト16に例えばタングステンを埋め込む。その後、ダミーパッド6及び測定用パッド8と配線26を同時にスパッタリングにより成膜する。そして、パッシベーション膜12をCVDにより成膜する。
以上のように、配線26を設けることによって、測定用パッド8の表面が、UBM層エッチングの際に損傷を受けても、ダミーパッド6は、配線26からコンタクト16を経由し、コンタクト16の下層に配置されたTEGである図示しないモニタ用トランジスタと導通しているので、ダミーパッド6の上に形成されたバンプ20に測定針を当てることで電気的特性の測定が可能となる。
(第2の実施形態)
図9に、第2の実施形態に係る半導体装置の図7のB−B’断面図を示す。ダミーパッド6と測定用パッド8を電気的に接続する配線28を有する点は、第1の実施形態と同様である。配線28の下層に、コンタクト30が層間絶縁膜14を貫通して形成され、配線28とコンタクト30とが電気的に接続され、さらに下層に下側層間絶縁膜14’を設け、その下側層間絶縁膜14’の一部に配線32を設けている。配線32が、2つのコンタクト(コンタクト30及びコンタクト16)と電気的に接続している点が第1の実施形態と異なる。配線32は、半導体基板と電気的に接続する。
図9に示す半導体装置の製造方法を説明する。半導体基板の上に、下側層間絶縁膜14’をCVDによって成膜する。次に、フォトリソグラフィー技術を用い、配線32を形成するための空間を作り、金属層をスパッタリングによって成膜後、研磨処理により配線32を形成する。その後、層間絶縁膜14をCVDにより成膜する。ここで、フォトレジスト技術を用い、層間絶縁膜14にコンタクト16及びコンタクト30を開け、スパッタリングによってコンタクト16及びコンタクト30に例えばタングステンを埋め込む。その後、ダミーパッド6及び測定用パッド8と配線26とを同時にスパッタリングにより成膜する。そして、パッシベーション膜12をCVDにより成膜する。
図10に、第2の実施形態に係る半導体装置のUBM層エッチング後の断面図を示す。UBM層エッチングの際に、測定用パッド8が損傷22を受け、配線28と測定用パッド8の下層に形成されたコンタクト16との導通が寸断されることが起き得る。つまり、第1の実施形態の場合、測定用パッド8が、UBM層エッチングの際に過度に損傷を受けると、配線26を設けたにも係わらず、バンプ20から図示しないモニタ用トランジスタへの導通が図れないことが起き得るのである。したがって、第2の実施形態のように、コンタクト30及び配線32を追加することで、バンプ20から図示しないモニタ用トランジスタへの導通が図れることになる。
以上のように、配線28及び配線32、コンタクト30を設けることによって、測定用パッド8が、UBM層エッチングの際に損傷を受けても、ダミーパッド6は、配線28からコンタクト30を経由し、配線32をさらに経由し、配線32は半導体基板に配置された図示しないモニタ用トランジスタと導通しているので、ダミーパッド6の上に形成されたバンプ20に測定針を当てることで電気的特性の測定が可能となる。
(第3の実施形態)
図11に、第3の実施形態に係る図7のB−B’断面図を示す。第1の実施形態及び第2の実施形態においては、ダミーパッド6と測定用パッド8とを接続する配線を、ダミーパッド6と測定用パッド8と同一の層に設けた。第3の実施形態においては、ダミーパッド6の下層にコンタクト34が層間絶縁膜14を貫通して形成され、2つのコンタクト(コンタクト34及びコンタクト16)の下層に下側層間絶縁膜14’を設けるとともにその一部に配線36を形成している。配線36は、それら2つのコンタクト(コンタクト34及びコンタクト16)と電気的に接続している。配線36は、半導体基板と電気的に接続する。
第3の実施形態の半導体装置の製造方法について説明する。下側層間絶縁膜14’をCVDによって成膜する。次に、フォトリソグラフィー技術を用い、配線36を形成するための空間を作り、金属層をスパッタリングによって成膜後、研磨処理により配線36を形成する。その後、層間絶縁膜14をCVDにより成膜する。ここで、フォトレジスト技術を用い、層間絶縁膜14にコンタクト16及びコンタクト34を開け、スパッタリングによってコンタクト16及びコンタクト34に例えばタングステンを埋め込む。その後、ダミーパッド6及び測定用パッド8とを同時にスパッタリングにより成膜する。そして、パッシベーション膜12をCVDにより成膜する。
以上のように、コンタクト34及び配線36を設けることによって、測定用パッド8がUBM層エッチングの際に損傷を受けても、ダミーパッド6は、コンタクト34を経由し、さらにコンタクト34の下層に形成された配線36を経由し、コンタクト16の下層に配置された図示しないモニタ用トランジスタと導通しているので、ダミーパッド6の上に形成されたバンプ20に測定針を当てることで電気的特性の測定が可能となる。
図1は、従来技術に係る半導体装置の拡散工程後の上面図を示す。 図2は、本発明に係る半導体装置の拡散工程後の上面図を示す。 図3は、図1のX部拡大図を示す。 図4は、図3のA−A’断面図を示す。 図5は、バンプ電極形成後の断面図を示す。 図6は、UBM層エッチング後の断面図を示す。 図7は、図2のX’部拡大図を示す。 図8は、第1の実施形態に係る半導体装置の図7のB−B’断面図を示す。 図9は、第2の実施形態に係る半導体装置の図7のB−B’断面図を示す。 図10は、第2の実施形態に係る半導体装置のUBM層エッチング後の断面図を示す。 図11は、第3の実施形態に係る図7のB−B’断面図を示す。
符号の説明
2 :半導体基板
4 :通常パッド
6 :ダミーパッド
8 :測定用パッド
10 :配線
12 :パッシベーション膜
14 :層間絶縁膜
14’:下側層間絶縁膜
16 :コンタクト
18 :UBM層
20 :バンプ
22 :損傷
24 :配線
26 :配線
28 :配線
30 :コンタクト
32 :配線
34 :コンタクト
36 :配線

Claims (6)

  1. 半導体基板の上に形成される層間絶縁膜と、
    前記層間絶縁膜の上に形成され、電極であるダミー電極と、
    前記層間絶縁膜の上に形成され、前記半導体基板に形成された回路の電気的特性を測定するために設けられた電極である測定用電極と、
    前記ダミー電極と前記測定用電極とを電気的に接続する第1配線と、
    前記測定用電極の下であって、前記層間絶縁膜を貫通するように設けられ、前記測定用電極と電気的に接続された第1コンタクトと
    を具備し、
    前記第1コンタクトは前記半導体基板と電気的に接続される
    半導体装置。
  2. 更に、前記層間絶縁膜の下であって前記半導体基板の上に形成された下側層間絶縁膜と、
    前記第1配線の下であって、前記層間絶縁膜を貫通するように設けられ、前記第1配線と電気的に接続された第2コンタクトと、
    前記第1コンタクト及び前記第2コンタクトの下であって、前記下側層間絶縁膜の一部に形成され、前記第1コンタクト及び前記第2コンタクトと電気的に接続された第2配線と
    を具備し、
    前記第2配線は、前記半導体基板と電気的に接続される
    請求項1に記載の半導体装置。
  3. 層間絶縁膜と、
    前記層間絶縁膜の上に形成され、電極であるダミー電極と、
    前記層間絶縁膜の上に形成され、前記半導体基板に形成された回路の電気的特性を測定するために設けられた電極である測定用電極と、
    前記層間絶縁膜の下であって半導体基板の上に形成された下側層間絶縁膜と、
    前記測定用電極の下であって、前記層間絶縁膜を貫通するように設けられ、前記測定用電極と電気的に接続された第1コンタクトと、
    前記ダミー電極の下であって、前記層間絶縁膜を貫通するように設けられ、前記ダミー電極と電気的に接続された第3コンタクトと、
    前記第1コンタクト及び前記第3コンタクトの下であって、前記下側層間絶縁膜の一部に形成され、前記第1コンタクト及び前記第3コンタクトと電気的に接続する第3配線と
    を具備し、
    前記第3配線は、前記半導体基板と電気的に接続される
    半導体装置。
  4. 半導体基板の上に形成される層間絶縁膜と、
    前記層間絶縁膜の上に形成され、電極であるダミー電極と、
    前記層間絶縁膜の上に形成され、前記半導体基板に形成された回路の電気的特性を測定するために設けられた電極である測定用電極と、
    前記ダミー電極と前記測定用電極とを電気的に接続する第1配線と
    を具備する半導体装置の製造方法であって、
    前記層間絶縁膜を形成するステップと、
    前記測定用電極の下に相当する位置において、前記層間絶縁膜を貫通するように第1コンタクトを開け、前記第1コンタクトに金属を埋めるステップと、
    前記ダミー電極と前記測定用電極と前記第1配線を形成するステップと
    を具備する
    半導体装置の製造方法。
  5. 更に、前記層間絶縁膜の下であって前記半導体基板の上に形成された下側層間絶縁膜と、
    前記第1配線の下であって、前記層間絶縁膜を貫通するように設けられ、前記第1配線と電気的に接続された第2コンタクトと、
    前記第1コンタクト及び前記第2コンタクトの下であって、前記下側層間絶縁膜の一部に形成され、前記第1コンタクト及び前記第2コンタクトと電気的に接続された第2配線と
    を具備する半導体装置の製造方法であって、
    前記下側層間絶縁膜を形成するステップと、
    前記第2配線を形成するステップと、
    前記第1配線の下に相当する位置において、前記層間絶縁膜を貫通するように第2コンタクトを開け、前記第2コンタクトに金属を埋めるステップと
    を具備する
    請求項4に記載の半導体装置の製造方法。
  6. 層間絶縁膜と、
    前記層間絶縁膜の上に形成され、電極であるダミー電極と、
    前記層間絶縁膜の上に形成され、前記半導体基板に形成された回路の電気的特性を測定するために設けられた電極である測定用電極と、
    前記層間絶縁膜の下であって半導体基板の上に形成された下側層間絶縁膜と、
    前記測定用電極の下であって、前記層間絶縁膜を貫通するように設けられ、前記測定用電極と電気的に接続された第1コンタクトと、
    前記ダミー電極の下であって、前記層間絶縁膜を貫通するように設けられ、前記ダミー電極と電気的に接続された第3コンタクトと、
    前記第1コンタクト及び前記第3コンタクトの下であって、前記下側層間絶縁膜の一部に形成され、前記第1コンタクト及び前記第3コンタクトと電気的に接続する第3配線と
    を具備する半導体装置の製造方法であって、
    前記下側層間絶縁膜を形成するステップと、
    前記第3配線を形成するステップと、
    前記測定用電極の下に相当する位置において、前記層間絶縁膜を貫通するように第1コンタクトを開け、前記第1コンタクトに金属を埋め、前記ダミー電極の下に相当する位置において、前記層間絶縁膜を貫通するように第3コンタクトを開け、前記第3コンタクトに金属を埋めるステップと、
    前記ダミー電極と前記測定用電極とを形成するステップと
    を具備する
    半導体装置の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102208409A (zh) * 2010-03-30 2011-10-05 台湾积体电路制造股份有限公司 集成电路结构
KR101071074B1 (ko) 2008-12-26 2011-10-10 르네사스 일렉트로닉스 가부시키가이샤 반도체 디바이스 제조 방법
KR101123802B1 (ko) 2010-04-15 2012-03-12 주식회사 하이닉스반도체 반도체 칩
TWI421988B (zh) * 2011-08-09 2014-01-01 Mediatek Inc 凸塊接墊結構
CN105679683A (zh) * 2016-01-15 2016-06-15 华中科技大学 一种基于铜纳米棒的铜锡铜键合工艺及结构
US11476220B2 (en) 2020-03-27 2022-10-18 Samsung Electronics Co., Ltd. Semiconductor packages

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101071074B1 (ko) 2008-12-26 2011-10-10 르네사스 일렉트로닉스 가부시키가이샤 반도체 디바이스 제조 방법
US8753971B2 (en) 2010-03-30 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy metal design for packaging structures
US20110241202A1 (en) * 2010-03-30 2011-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy Metal Design for Packaging Structures
TWI449139B (zh) * 2010-03-30 2014-08-11 Taiwan Semiconductor Mfg 積體電路結構
US8193639B2 (en) * 2010-03-30 2012-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy metal design for packaging structures
CN102208409B (zh) * 2010-03-30 2013-06-26 台湾积体电路制造股份有限公司 集成电路结构
CN102208409A (zh) * 2010-03-30 2011-10-05 台湾积体电路制造股份有限公司 集成电路结构
US8586983B2 (en) 2010-04-15 2013-11-19 Kwon Whan Han Semiconductor chip embedded with a test circuit
KR101123802B1 (ko) 2010-04-15 2012-03-12 주식회사 하이닉스반도체 반도체 칩
TWI421988B (zh) * 2011-08-09 2014-01-01 Mediatek Inc 凸塊接墊結構
US8779591B2 (en) 2011-08-09 2014-07-15 Mediatek Inc. Bump pad structure
CN105679683A (zh) * 2016-01-15 2016-06-15 华中科技大学 一种基于铜纳米棒的铜锡铜键合工艺及结构
US11476220B2 (en) 2020-03-27 2022-10-18 Samsung Electronics Co., Ltd. Semiconductor packages

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