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JP2008252251A - スイッチ回路、信号出力装置および試験装置 - Google Patents

スイッチ回路、信号出力装置および試験装置 Download PDF

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Abstract

【課題】開放状態において印加される電圧よりも低い耐圧のスイッチング素子を用いて、開放または短絡することができる。
【解決手段】第１端子と第２端子との間を制御信号に応じて開放または短絡するスイッチ回路であって、第１端子と第２端子との間に直列に接続され、それぞれが与えられた制御電圧に応じて開放または短絡する複数のスイッチング素子と、複数のスイッチング素子に一対一に対応して設けられ、それぞれが制御信号に応じた制御電圧を対応するスイッチング素子に与え、複数のスイッチング素子を互いに同期して開放および短絡させる複数の制御回路とを備えるスイッチ回路を提供する。
【選択図】図１

Description

本発明は、スイッチ回路、信号出力装置および試験装に関する。特に本発明は、第１端子と第２端子との間を制御信号に応じて開放または短絡するスイッチ回路、当該スイッチ回路を用いた信号出力装置および試験装置に関する。
高電圧（例えば１０００ボルト）をスイッチングすることが可能な高耐圧のＦＥＴが知られている。このようなＦＥＴを用いたスイッチ回路は、数百ボルトの電圧が印加された２端子間を、高速にスイッチングすることができる（例えば、特許文献１および非特許文献１を参照。）。
特開２００１−２８４０９７号公報 稲葉保著、「パワーＭＯＳＦＥＴ活用の基礎と実際」、ＣＱ出版、２００４年１１月１日、ｐ．１４６
ところで、ＦＥＴにより実現できる耐圧を超える電圧（例えば、２０００ボルト以上）が２端子間に印加される場合、ＦＥＴに代えて、より耐圧の高い機械式リレー等を用いたスイッチ回路により、当該２端子間をスイッチングしなければならない。しかしながら、機械式リレーは、ＦＥＴと比較してスイッチング速度が非常に遅い。従って、機械式リレーを用いたスイッチ回路を、高電圧をスイッチングする必要がある装置、例えば信号発生装置等に用いることができなかった。
そこで本発明は、上記の課題を解決することのできるスイッチ回路、信号出力装置および試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
上記課題を解決するために、本発明の第１の形態においては、第１端子と第２端子との間を制御信号に応じて開放または短絡するスイッチ回路であって、第１端子と第２端子との間に直列に接続され、それぞれが与えられた制御電圧に応じて開放または短絡する複数のスイッチング素子と、複数のスイッチング素子に一対一に対応して設けられ、それぞれが制御信号に応じた制御電圧を対応するスイッチング素子に与え、複数のスイッチング素子を互いに同期して開放および短絡させる複数の制御回路とを備えるスイッチ回路を提供する。
本発明の第２の形態においては、論理値を表す入力信号に応じた出力信号を出力する信号出力装置であって、出力信号を出力する出力端と、高電圧側基準電圧を出力する高電圧側基準電圧発生端に接続した第１端子と、出力端に接続した第２端子との間を、第１の制御信号に応じて開放または短絡する高電圧側スイッチ回路と、出力端に接続した第１端子と、高電圧側基準電圧より低い低電圧側基準電圧を出力する低電圧側基準電圧発生端に接続した第２端子との間を、第２の制御信号に応じて開放または短絡する低電圧側スイッチ回路と、入力信号に応じた第１の制御信号および第２の制御信号であって、低電圧側スイッチ回路が短絡している時に高電圧側スイッチ回路を開放させ、高電圧側スイッチ回路が短絡している時に低電圧側スイッチ回路を開放させる第１の制御信号および第２の制御信号を出力する制御部とを備え、高電圧側スイッチ回路および低電圧側スイッチ回路のそれぞれは、第１端子と第２端子との間に直列に接続され、それぞれが与えられた制御電圧に応じて開放または短絡する複数のスイッチング素子と、複数のスイッチング素子に一対一に対応して設けられ、それぞれが制御信号に応じた制御電圧を対応するスイッチング素子に与え、複数のスイッチング素子を互いに同期して開放および短絡させる複数の制御回路とを有する信号出力装置を提供する。
本発明の第３の形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスに対して試験信号に応じた出力信号を出力する信号出力装置と、出力信号に応じて被試験デバイスから出力された信号を検出し、検出結果を出力する検出部とを備え、信号出力装置は、出力信号を出力する出力端と、高電圧側基準電圧を出力する高電圧側基準電圧発生端に接続した第１端子と、出力端に接続した第２端子との間を、第１の制御信号に応じて開放または短絡する高電圧側スイッチ回路と、出力端に接続した第１端子と、高電圧側基準電圧より低い低電圧側基準電圧を出力する低電圧側基準電圧発生端に接続した第２端子との間を、第２の制御信号に応じて開放または短絡する低電圧側スイッチ回路と、入力信号により表される論理値に応じた第１の制御信号および第２の制御信号であって、低電圧側スイッチ回路が短絡している時に高電圧側スイッチ回路を開放させ、高電圧側スイッチ回路が短絡している時に低電圧側スイッチ回路を開放させる第１の制御信号および第２の制御信号を出力する制御部とを有し、高電圧側スイッチ回路および低電圧側スイッチ回路のそれぞれは、第１端子と第２端子との間に直列に接続され、それぞれが与えられた制御電圧に応じて開放または短絡する複数のスイッチング素子と、複数のスイッチング素子に一対一に対応して設けられ、それぞれが制御信号に応じた制御電圧を対応するスイッチング素子に与え、複数のスイッチング素子を互いに同期して開放および短絡させる複数の制御回路とを含む試験装置を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本実施形態に係る信号出力装置１０の構成を基準電圧発生部１００とともに示す。信号出力装置１０は、外部から論理値を表す入力信号を入力し、入力信号に応じた出力信号を出力する。
信号出力装置１０は、外部に設けられた基準電圧発生部１００により出力された高電圧側基準電圧ＶＨおよび低電圧側基準電圧ＶＬが印加される。基準電圧発生部１００は、高電圧側基準電圧発生端１０２から高電圧側基準電圧ＶＨを出力し、高電圧側基準電圧発生端１０４から高電圧側基準電圧ＶＨより低い低電圧側基準電圧ＶＬを出力する。信号出力装置１０は、一例として、電圧差が２０００ボルト以上の高電圧側基準電圧ＶＨおよび低電圧側基準電圧ＶＬを出力してよい。本実施形態において、信号出力装置１０は、入力信号の論理（例えばＨ論理またはＬ論理）に応じて、高電圧側基準電圧ＶＨまたは低電圧側基準電圧ＶＬの出力信号を出力する。
信号出力装置１０は、出力端１２と、高電圧側スイッチ回路１４と、低電圧側スイッチ回路１６と、制御部１８と、動作電圧源２０とを備える。出力端１２は、出力信号を外部に出力する。本実施形態において、出力端１２は、入力信号の論理に応じて、電位が高電圧側基準電圧ＶＨまたは低電圧側基準電圧ＶＬに切り替えられる。
高電圧側スイッチ回路１４および低電圧側スイッチ回路１６は、第１端子２２と第２端子２４との間を制御信号に応じて開放または短絡する。より詳しくは、高電圧側スイッチ回路１４は、高電圧側基準電圧発生端１０２に接続した第１端子２２と出力端１２に接続した第２端子２４との間を、第１の制御信号に応じて開放または短絡する。低電圧側スイッチ回路１６は、出力端１２に接続した第１端子２２と高電圧側基準電圧発生端１０４に接続した第２端子２４との間を、第２の制御信号に応じて開放または短絡する。
高電圧側スイッチ回路１４および低電圧側スイッチ回路１６のそれぞれは、複数のスイッチング素子３０と、複数の制御回路３２と、複数の抵抗３４とを有する。高電圧側スイッチ回路１４および低電圧側スイッチ回路１６は、一例として、２つのスイッチング素子３０（３０−１、３０−２）と、２つの制御回路３２（３２−１、３２−２）と、２つの抵抗３４（３４−１、３４−２）とを有してよい。
複数のスイッチング素子３０は、第１端子２２と第２端子２４との間に直列に接続される。複数のスイッチング素子３０のそれぞれは、与えられた制御電圧に応じて開放または短絡する。複数のスイッチング素子３０の耐圧の合計が高電圧側基準電圧ＶＨおよび低電圧側基準電圧ＶＬの電位差より高いことを条件として、複数のスイッチング素子３０のそれぞれは、一例として、高電圧側基準電圧ＶＨおよび低電圧側基準電圧ＶＬの電位差よりも、耐圧が小さくてよい。
複数の制御回路３２は、複数のスイッチング素子３０に一対一に対応して設けられる。例えば、第１制御回路３２−１は第１スイッチング素子３０−１に対応して設けられ、第２制御回路３２−２は第２スイッチング素子３０−２に対応して設けられる。複数の制御回路３２のそれぞれは、当該高電圧側スイッチ回路１４に入力された制御信号に応じた制御電圧を、対応するスイッチング素子３０に与える。より詳しくは、高電圧側スイッチ回路１４の複数の制御回路３２のそれぞれは、第１の制御信号に応じた制御電圧を対応するスイッチング素子３０に与える。低電圧側スイッチ回路１６の複数の制御回路３２のそれぞれは、第２の制御信号に応じた制御電圧を対応するスイッチング素子３０に与える。
そして、複数の制御回路３２は、複数のスイッチング素子３０を互いに同期して開放および短絡させる。複数の制御回路３２は、一例として、第１端子２２と第２端子２４との間に直列に接続された複数のスイッチング素子３０を、全て同時に開放させ、また、全て同時に短絡させてよい。これにより、複数のスイッチング素子３０は、短絡状態から開放状態への遷移中において、抵抗値が０から無限大へ同期して変化する。また、複数のスイッチング素子３０は、開放状態から短絡状態への遷移中において、抵抗値が無限大から０へ同期して変化する。
この結果、複数のスイッチング素子３０は、スイッチ状態の遷移中において、互いの抵抗値が略同一となる。従って、複数のスイッチング素子３０のそれぞれには、スイッチ状態の遷移中において、第１端子２２と第２端子２４との間に印過されている電圧を当該スイッチング素子３０の数で割った均等電圧が印加される。すなわち、複数の制御回路３２によれば、スイッチ状態の遷移中において、複数のスイッチング素子３０のうちのいずれかのスイッチング素子３０に過電圧を印加させないようにすることができる。
複数の抵抗３４は、複数のスイッチング素子３０に一対一に対応して設けられる。例えば、第１抵抗３４−１は第１スイッチング素子３０−１に対応して設けられ、第２抵抗３４−２は第２スイッチング素子３０−２に対応して設けられる。複数の抵抗３４のそれぞれは、対応するスイッチング素子３０に対して並列に接続される。そして、複数の抵抗３４は、互いの抵抗値が略同一とされる。
複数の抵抗３４によれば、複数のスイッチング素子３０が短絡状態から開放状態に遷移した後の安定した開放状態において、第１端子２２と第２端子２４との間に印過されている電圧を当該抵抗３４の数で割った均等電圧を、複数のスイッチング素子３０のそれぞれに印加することができる。すなわち、複数の抵抗３４によれば、安定した開放状態において、複数のスイッチング素子３０のうちのいずれかのスイッチング素子３０に過電圧を印加させないようにすることができる。
以上のように高電圧側スイッチ回路１４および低電圧側スイッチ回路１６は、第１端子２２と第２端子２４との間に直列に接続された複数のスイッチング素子３０のそれぞれに、開放状態において第１端子２２と第２端子２４との間に印加される電圧をスイッチング素子３０の数で割った均等電圧が印加される。従って、高電圧側スイッチ回路１４および低電圧側スイッチ回路１６によれば、開放状態において第１端子２２と第２端子２４との間に印加される電圧よりも低い耐圧のスイッチング素子３０を用いて、当該第１端子２２と第２端子２４との間をスイッチングすることができる。
例えば、高電圧側スイッチ回路１４および低電圧側スイッチ回路１６によれば、高電圧側基準電圧ＶＨと低電圧側基準電圧ＶＬとの間に生じる電圧差（例えば、２０００ボルト）よりも小さい耐圧（例えば、１０００ボルト以下）のスイッチング素子３０を用いて、第１端子２２と第２端子２４との間をスイッチングすることができる。これにより、高電圧側スイッチ回路１４および低電圧側スイッチ回路１６によれば、例えば、電界効果型トランジスタ等の高速および安価なスイッチング素子３０を用いて、高電圧をスイッチングすることができる。
制御部１８は、入力信号の論理値に応じて第１の制御信号および第２の制御信号を出力する。より詳しくは、制御部１８は、低電圧側スイッチ回路１６が短絡している時に高電圧側スイッチ回路１４を開放させ、高電圧側スイッチ回路１４が短絡している時に低電圧側スイッチ回路１６を開放させる第１の制御信号および第２の制御信号を出力する。これにより、高電圧側スイッチ回路１４および低電圧側スイッチ回路１６は、スイッチ状態が互いに逆位相に動作する。
さらに、制御部１８は、一例として、低電圧側スイッチ回路１６を短絡且つ高電圧側スイッチ回路１４を開放した状態から、低電圧側スイッチ回路１６を開放且つ高電圧側スイッチ回路１４を短絡した状態へ遷移させる場合において、低電圧側スイッチ回路１６を開放且つ高電圧側スイッチ回路１４を開放した状態を経由させる第１および第２の制御信号を出力してよい。これに加えて、制御部１８は、一例として、低電圧側スイッチ回路１６を開放且つ高電圧側スイッチ回路１４を短絡した状態から、低電圧側スイッチ回路１６を短絡且つ高電圧側スイッチ回路１４を開放した状態へ遷移させる場合において、低電圧側スイッチ回路１６を開放且つ高電圧側スイッチ回路１４を開放した状態を経由させる第１および第２の制御信号を出力してよい。これにより、制御部１８によれば、低電圧側スイッチ回路１６および高電圧側スイッチ回路１４の間のスイッチング動作にずれが生じる場合であっても、低電圧側スイッチ回路１６および高電圧側スイッチ回路１４の両者が同時に短絡する状態を無くすことができる。
動作電圧源２０は、動作電圧を発生し、高電圧側スイッチ回路１４および低電圧側スイッチ回路１６内の制御回路３２に供給する。高電圧側スイッチ回路１４および低電圧側スイッチ回路１６内の制御回路３２は、動作電圧源２０から供給された動作電圧を電力源として動作する。
このような構成の信号出力装置１０によれば、高電圧側基準電圧発生端１０２と出力端１２との間を開放または短絡する高電圧側スイッチ回路１４、および、高電圧側基準電圧発生端１０４と出力端１２との間を開放または短絡する低電圧側スイッチ回路１６が、入力信号に応じて互いに逆位相にスイッチ状態が変化する。これにより、信号出力装置１０によれば、入力信号の論理値（例えばＨ論理またはＬ論理）に応じて、高電圧側基準電圧ＶＨまたは低電圧側基準電圧ＶＬに変化する出力信号を出力端１２から出力することができる。
さらに、信号出力装置１０は、高電圧側スイッチ回路１４および低電圧側スイッチ回路１６により、高電圧側基準電圧発生端１０２と出力端１２との間および高電圧側基準電圧発生端１０４と出力端１２との間を開放または短絡する。これにより、信号出力装置１０によれば、高電圧側スイッチ回路１４および低電圧側スイッチ回路１６内のスイッチング素子３０の耐圧より大きい電圧振幅の出力信号を出力することができる。例えば、信号出力装置１０によれば、例えば１０００ボルト以下の耐圧のスイッチング素子３０を用いた高電圧側スイッチ回路１４および低電圧側スイッチ回路１６により、例えば２０００ボルト以上の電圧振幅の出力信号を出力することができる。
図２は、高電圧側スイッチ回路１４内の複数の制御回路３２間にスキューが無い場合における、出力端１２および図１のＡ点の電位の変化を示す。図３は、低電圧側スイッチ回路１６内の複数の制御回路３２間にスキューが無い場合における、出力端１２および図１のＢ点の電位の変化を示す。なお、図１のＡ点は、高電圧側スイッチ回路１４が２個のスイッチング素子３０（第１のスイッチング素子３０−１および第２のスイッチング素子３０−２）を有する場合における、当該高電圧側スイッチ回路１４内の第１のスイッチング素子３０−１と第２のスイッチング素子３０−２との接続点を示す。図２のＢ点は、低電圧側スイッチ回路１６が２個のスイッチング素子３０（第１のスイッチング素子３０−１および第２のスイッチング素子３０−２）を有する場合における、当該低電圧側スイッチ回路１６内の第１のスイッチング素子３０−１と第２のスイッチング素子３０−２との接続点を示す。
図２に示されるように、出力端１２の電位は、高電圧側スイッチ回路１４の開放状態において（時刻ｔ１以前、時刻ｔ４以後）、低電圧側基準電圧ＶＬとなり、高電圧側スイッチ回路１４の短絡状態において（時刻ｔ２〜時刻ｔ３）、高電圧側基準電圧ＶＨとなる。また、出力端１２の電位は、高電圧側スイッチ回路１４の開放状態から短絡状態への遷移中（時刻ｔ１〜時刻ｔ２）において、低電圧側基準電圧ＶＬから高電圧側基準電圧ＶＨへ略直線的に変化する。出力端１２の電位は、高電圧側スイッチ回路１４の短絡状態から開放状態への遷移中（時刻ｔ３〜時刻ｔ４）において、高電圧側基準電圧ＶＨから低電圧側基準電圧ＶＬへ略直線的に変化する。
また、Ａ点の電位は、高電圧側スイッチ回路１４の開放状態において（時刻ｔ１以前、時刻ｔ４以後）、低電圧側基準電圧ＶＬと高電圧側基準電圧ＶＨとの中間電位ＶＭなり、高電圧側スイッチ回路１４の短絡状態において（時刻ｔ２〜時刻ｔ３）、高電圧側基準電圧ＶＨとなる。また、Ａ点の電位は、高電圧側スイッチ回路１４の開放状態から短絡状態への遷移中（時刻ｔ１〜時刻ｔ２）において、中間電位ＶＭから高電圧側基準電圧ＶＨへ略直線的に変化する。Ａ点の電位は、高電圧側スイッチ回路１４の短絡状態から開放状態への遷移中（時刻ｔ３〜時刻ｔ４）において、高電圧側基準電圧ＶＨから中間電位ＶＭへ略直線的に変化する。
図３に示されるように、出力端１２の電位は、低電圧側スイッチ回路１６の開放状態において（時刻ｔ３以前、時刻ｔ６以後）、高電圧側基準電圧ＶＨとなり、低電圧側スイッチ回路１６の短絡状態において（時刻ｔ４〜時刻ｔ５）、低電圧側基準電圧ＶＬとなる。また、出力端１２の電位は、低電圧側スイッチ回路１６の開放状態から短絡状態への遷移中（時刻ｔ３〜時刻ｔ４）において、高電圧側基準電圧ＶＨから低電圧側基準電圧ＶＬへ略直線的に変化する。出力端１２の電位は、低電圧側スイッチ回路１６の短絡状態から開放状態への遷移中（時刻ｔ５〜時刻ｔ６）において、低電圧側基準電圧ＶＬから高電圧側基準電圧ＶＨへ略直線的に変化する。
また、Ｂ点の電位は、低電圧側スイッチ回路１６の開放状態において（時刻ｔ３以前、時刻ｔ６以後）、中間電位ＶＭなり、低電圧側スイッチ回路１６の短絡状態において（時刻ｔ４〜時刻ｔ５）、低電圧側基準電圧ＶＬとなる。また、Ｂ点の電位は、低電圧側スイッチ回路１６の開放状態から短絡状態への遷移中（時刻ｔ３〜時刻ｔ４）において、中間電位ＶＭから低電圧側基準電圧ＶＬへ略直線的に変化する。Ｂ点の電位は、低電圧側スイッチ回路１６の短絡状態から開放状態への遷移中（時刻ｔ５〜時刻ｔ６）において、低電圧側基準電圧ＶＬから中間電位ＶＭへ略直線的に変化する。
ここで、高電圧側スイッチ回路１４および低電圧側スイッチ回路１６内の複数の制御回路３２のそれぞれは、入力された制御信号の論理値が変化してから、変化後の制御信号に応じた制御電圧を対応するスイッチング素子３０に対して与えるまでに、所定の遅延時間が生じる。複数の制御回路３２の間に遅延時間のずれ（スキュー）が無い場合、図２および図３に示されるように、複数のスイッチング素子３０は、与えられた制御電圧が変化してからスイッチ状態が遷移し終えるまでのスイッチング時間（スイッチ状態の遷移期間）が、互いに同期する。
複数のスイッチング素子３０は、スイッチング時間が互いに同期すると、スイッチ状態の遷移時の抵抗値が同様に変化する。すなわち、複数のスイッチング素子３０は、スイッチング時間が互いに同期した場合、任意のタイミングの抵抗値が同一となる。従って、複数の制御回路３２の間にスキューが無い場合、複数のスイッチング素子３０のそれぞれには、スイッチ状態の遷移中において、高電圧側基準電圧ＶＨと低電圧側基準電圧ＶＬとの電位差をスイッチング素子３０の数で割った均等電圧が印加される。すなわち、複数の制御回路３２によれば、互いのスキューを無くすことで、スイッチ状態の遷移中において、複数のスイッチング素子３０のうちのいずれかのスイッチング素子３０に過電圧を印加させないようにすることができる。
図４は、高電圧側スイッチ回路１４内の複数の制御回路３２間にスキューが有る場合における、出力端１２および図１のＡ点の電位の変化を示す。図５は、低電圧側スイッチ回路１６内の複数の制御回路３２間にスキューが有る場合における、出力端１２および図１のＢ点の電位の変化を示す。
これに対して、複数の制御回路３２の間にスキューが有る場合、図４および図５に示されるように、複数のスイッチング素子３０は、与えられた制御電圧が変化してからスイッチ状態が遷移し終えるまでのスイッチング時間が、互いにずれる。複数のスイッチング素子３０は、互いのスイッチング時間がずれると、スイッチ状態の遷移時の同一タイミングにおける抵抗値が、異なる。複数のスイッチング素子３０は、同一タイミングの抵抗値のずれが大きい場合、いずれかのスイッチング素子３０に過電圧が印加されてしまう。特に、複数の制御回路３２の間のスキューがスイッチング素子３０のスイッチング時間以上であると、いずれか１つのスイッチング素子３０が短絡している状態で、他のスイッチング素子３０が完全に開放されている状態が発生する。
そこで、高電圧側スイッチ回路１４および低電圧側スイッチ回路１６内の複数の制御回路３２のそれぞれは、制御信号が変化してから、変化後の制御信号に応じた制御電圧を対応するスイッチング素子に対して与えるまでの遅延時間が、スイッチング素子に与える制御電圧を変化させてから、制御電圧の当該変化に応じてスイッチング素子のスイッチ状態が遷移し終えるまでのスイッチング時間よりも短くされている。これにより、複数の制御回路３２によれば、少なくともいずれか１つのスイッチング素子３０が短絡している状態で、他のスイッチング素子３０が完全に開放されている状態を無くすことができるので、１つのスイッチング素子３０に過電圧が印加されることを防止することができる。
図６は、高電圧側スイッチ回路１４および低電圧側スイッチ回路１６が有する制御回路３２の構成の一例を、スイッチング素子３０および抵抗３４とともに示す。複数のスイッチング素子３０のそれぞれは、一例として、ドレイン−ソース間が直列に接続された複数の電界効果型トランジスタであってよい。なお、図６の説明において、スイッチング素子３０を以下ＦＥＴ３０と称する。
複数の制御回路３２のそれぞれは、一例として、駆動部４２と、信号絶縁部４４と、絶縁電圧発生部４６とを含んでよい。駆動部４２は、動作電圧源２０から供給された動作電圧に基づき、動作電圧源２０から絶縁された第１駆動電圧ＶＤおよび第２駆動電圧ＶＳを発生する。さらに、駆動部４２は、第１駆動電圧ＶＤおよび第２駆動電圧ＶＳとの間の基準駆動電圧ＶＧを発生する。駆動部４２は、一例として、動作電圧源２０から供給された＋５ボルトの動作電圧に基づき、基準駆動電圧ＶＧ（例えば、０ボルト）、第１駆動電圧ＶＤ（例えば＋１５ボルト）および第２駆動電圧ＶＳ（−５ボルト）を発生してよい。このような駆動部４２によれば、０ボルトを基準として発生された駆動電圧に基づき、例えば１０００ボルト以上の高電圧が印加されるＦＥＴ３０をスイッチングすることを目的とした駆動電圧を発生することができる。
信号絶縁部４４は、制御部１８から入力した制御信号を絶縁して絶縁電圧発生部４６に与える。すなわち、信号絶縁部４４は、制御信号を出力する回路である制御部１８から、絶縁電圧発生部４６を絶縁する。信号絶縁部４４は、一例として、フォトカプラであってよい。このような信号絶縁部４４によれば、０ボルトを基準に動作する制御部１８から出力された制御信号を、例えば１０００ボルト以上の電圧が印加されるＦＥＴ３０を駆動する絶縁電圧発生部４６に供給することができる。
絶縁電圧発生部４６は、制御信号に応じて、第１駆動電圧ＶＤまたは第２駆動電圧ＶＳを制御電圧としてスイッチング素子に与える。絶縁電圧発生部４６は、一例として、対応するＦＥＴ３０をオンする場合（ドレイン−ソース間を短絡する場合）には、当該ＦＥＴ３０のゲートに第１駆動電圧ＶＤを印加し、ソースに基準駆動電圧ＶＧを印加してよい。また、絶縁電圧発生部４６は、一例として、対応するＦＥＴ３０をオフする場合（ドレイン−ソース間を開放する場合）には、当該ＦＥＴ３０のゲートに第２駆動電圧ＶＳを印加し、ソースに基準駆動電圧ＶＧを印加してよい。
さらに、絶縁電圧発生部４６は、第１駆動電圧ＶＤから第２駆動電圧ＶＳへ制御電圧を変化させる変化時間が、ＦＥＴ３０のスイッチング時間よりも短い高速な駆動回路であってよい。これにより、絶縁電圧発生部４６によれば、複数の制御回路３２の間のスキューを小さくすることができる。
絶縁電圧発生部４６は、一例として、第１駆動部内スイッチ５２と、第２駆動部内スイッチ５４と、第１コンデンサ５６と、第２コンデンサ５８とを含んでよい。第１駆動部内スイッチ５２は、制御信号に応じて、駆動部４２の第１駆動電圧ＶＤの出力端と対応するＦＥＴ３０のゲートとを開放または接続する。第２駆動部内スイッチ５４は、第１駆動部内スイッチ５２が接続状態の場合に駆動部４２の第２駆動電圧ＶＳの出力端と対応するＦＥＴ３０のゲートとを開放し、第１駆動部内スイッチ５２が開放状態の場合に駆動部４２の第２駆動電圧ＶＳの出力端と対応するＦＥＴ３０のゲートとを接続する。
第１駆動部内スイッチ５２は、一例として、ベースが信号絶縁部４４の出力端、コレクタが第１駆動電圧ＶＤの出力端、エミッタが微小抵抗６０を介して対応するＦＥＴ３０のゲートに接続した、ｎｐｎトランジスタであってよい。第２駆動部内スイッチ５４は、一例として、ベースが信号絶縁部４４の出力端、コレクタが第２駆動電圧ＶＳの出力端、エミッタが微小抵抗６０を介して対応するＦＥＴ３０のゲートに接続した、ｐｎｐトランジスタであってよい。
第１コンデンサ５６は、駆動部４２の第１駆動電圧ＶＤの出力端と対応するＦＥＴ３０のソースとの間に設けられる。第２コンデンサ５８は、駆動部４２の第２駆動電圧ＶＳの出力端と対応するＦＥＴ３０のソースとの間に設けられる。また、絶縁電圧発生部４６は、対応するＦＥＴ３０のソースを駆動部４２における基準駆動電圧ＶＧの出力端に接続する。
このような絶縁電圧発生部４６は、制御信号に応じて、第１駆動部内スイッチ５２をオン且つ第２駆動部内スイッチ５４をオフとされた状態、および、第１駆動部内スイッチ５２をオフ且つ第２駆動部内スイッチ５４をオンとされた状態を交互に切り替える。絶縁電圧発生部４６は、第１駆動部内スイッチ５２をオン且つ第２駆動部内スイッチ５４をオフとした状態の場合に、対応するＦＥＴ３０のゲートに第１駆動電圧ＶＤを印加し、ソースに基準駆動電圧ＶＧを印加する。従って、絶縁電圧発生部４６は、制御信号に応じて、対応するＦＥＴ３０をオンとすることができる。また、絶縁電圧発生部４６は、第１駆動部内スイッチ５２をオフ且つ第２駆動部内スイッチ５４をオンとした状態の場合に、対応するＦＥＴ３０のゲートに第２駆動電圧ＶＳを印加し、ソースに基準駆動電圧ＶＧを印加する。従って、絶縁電圧発生部４６は、制御信号に応じて、対応するＦＥＴ３０をオフとすることができる。
さらに、第１駆動部内スイッチ５２をオン且つ第２駆動部内スイッチ５４をオフとされた状態から、第１駆動部内スイッチ５２をオフ且つ第２駆動部内スイッチ５４をオンとされた状態に遷移した時に、第１コンデンサ５６は、交流を通過する。従って、絶縁電圧発生部４６は、第１駆動部内スイッチ５２をオフ且つ第２駆動部内スイッチ５４をオンとされた状態に遷移した直後において、対応するＦＥＴ３０のソースに瞬時的に第１駆動電圧ＶＤ（例えば＋１５ボルト）を印加する。反対に、第１駆動部内スイッチ５２をオフ且つ第２駆動部内スイッチ５４をオンとされた状態から、第１駆動部内スイッチ５２をオン且つ第２駆動部内スイッチ５４をオフとされた状態に遷移した時に、第２コンデンサ５８は、交流を通過する。従って、絶縁電圧発生部４６は、第１駆動部内スイッチ５２をオン且つ第２駆動部内スイッチ５４をオフとされた状態に遷移した直後において、対応するＦＥＴ３０のソースに瞬時的に第２駆動電圧ＶＳ（例えば−５ボルト）を印加する。
この結果、絶縁電圧発生部４６によれば、ＦＥＴ３０のスイッチングの瞬間において、ゲート−ソース間に定常時より大きな電圧を印加することができる。よって、絶縁電圧発生部４６によれば、対応するＦＥＴ３０をより高速にスイッチングさせることができる。
図７は、本実施形態の変形例に係る信号出力装置１０の構成を基準電圧発生部１００とともに示す。本変形例に係る信号出力装置１０は、図１に示した同一符号の部材と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。
信号出力装置１０は、パルス幅変調部７２と、ローパスフィルタ７４とを更に備える。パルス幅変調部７２は、与えられた入力値をパルス幅変調した入力信号を出力する。ローパスフィルタ７４は、出力端１２の電圧をローパスフィルタリングした信号を、出力信号として外部に出力する。このような変形例に係る信号出力装置１０によれば、スイッチング素子３０の耐圧より大きい電圧振幅の任意波形の出力信号を、出力することができる。
図８は、本実施形態に係る試験装置２００の構成を被試験デバイス３００とともに示す。なお、図８の説明にあたり、図１〜図７において説明した部材と略同一の構成および機能を有する部材については、同一の符号を付けて、相違点を除き詳細な説明を省略する。
試験装置２００は、被試験デバイス３００を試験する。被試験デバイス３００は、一例として、高電圧側論理回路３１０と、低電圧側論理回路３２０とを有してよい。高電圧側論理回路３１０および低電圧側論理回路３２０は、互いに異なる電位を基準に動作する。本実施形態においては、低電圧側論理回路３２０は、基準の電位が高電圧側論理回路３１０に対して相対的に低い。例えば、高電圧側論理回路３１０は、２０００ボルトを基準として動作し、低電圧側論理回路３２０は、０ボルトを基準として動作する。本実施形態において、低電圧側論理回路３２０は、試験装置２００が備える回路と同一の基準の電位で動作する。
試験装置２００は、基準電圧発生部１００と、試験信号発生部２１２と、信号出力装置１０と、高電圧側電源部２１４と、低電圧側電源部２１６と、高電圧側検出部２１８と、低電圧側検出部２２０と、判定部２２２とを備える。基準電圧発生部１００は、図１に示した基準電圧発生部１００と略同一の構成および機能を有する。高電圧側基準電圧発生端１０４は、当該試験装置２００のグランド端子と接続するとともに、低電圧側論理回路３２０のシンク側電源端子Ｖｓｓおよび被試験デバイス３００の基準電位端子Ｃｏｍと接続する。これにより、低電圧側論理回路３２０は、試験装置２００のグランド電位を基準に動作することができる。
試験信号発生部２１２は、被試験デバイス３００に供給される出力信号の波形を指定する試験信号を発生する。試験信号発生部２１２は、一例として、高電圧側論理回路３１０の基準電位として与えられる出力信号の波形を指定する試験信号を発生してよい。
信号出力装置１０は、被試験デバイス３００に対して試験信号に応じた出力信号を出力する。信号出力装置１０は、図１または図７に示した信号出力装置１０と同様の構成および機能を有するので、以下相違点を除き説明を省略する。信号出力装置１０は、一例として、高電圧側論理回路３１０のシンク側電源端子Ｖｓに出力信号を供給する。これにより、高電圧側論理回路３１０は、信号出力装置１０から出力された出力信号の電位を基準に動作することができる。
高電圧側電源部２１４は、高電圧側論理回路３１０を駆動することを目的とした電源電圧を信号出力装置１０から出力された出力信号の電位を基準として発生する。高電圧側電源部２１４は、例えば＋１５ボルトの電圧を電源電圧として発生する。本実施形態において、高電圧側電源部２１４は、発生した電源電圧を高電圧側論理回路３１０のソース側電源端子Ｖｂに印加する。
低電圧側電源部２１６は、低電圧側論理回路３２０を駆動することを目的とした電源電圧を、基準電圧発生部１００から出力された低電圧側基準電圧ＶＬの電位を基準として発生する。低電圧側電源部２１６は、例えば＋１５ボルトの電圧を電源電圧として発生する。本実施形態において、低電圧側電源部２１６は、発生した電源電圧を、低電圧側論理回路３２０のソース側電源端子Ｖｄｄに印加する。
高電圧側検出部２１８は、出力信号に応じて被試験デバイス３００の高電圧側論理回路３１０から出力された信号を検出し、検出結果を出力する。高電圧側検出部２１８は、本発明に係る検出部の一例である。低電圧側検出部２２０は、出力信号に応じて被試験デバイス３００の低電圧側論理回路３２０から出力された信号を検出し、検出結果を出力する。低電圧側検出部２２０は、本発明に係る検出部の一例である。
判定部２２２は、高電圧側検出部２１８および低電圧側検出部２２０の少なくとも一方により検出された検出結果に基づき、被試験デバイス３００が正常に動作しているか否かを判定する。すなわち、判定部２２２は、出力信号に応じた被試験デバイス３００の動作結果が正常であるか否かを判定する。
以上のような構成の試験装置２００によれば、信号出力装置１０に含まれるスイッチング素子３０の耐圧より大きい電圧振幅の出力信号を被試験デバイス３００に供給し、当該被試験デバイス３００を試験することができる。例えば、試験装置２００は、被試験デバイス３００に対して次のような試験を行ってもよい。
まず、試験信号発生部２１２は、信号出力装置１０から出力される出力信号の電圧を変化させることにより高電圧側論理回路３１０の基準電位を変化させる。試験信号発生部２１２は、一例として、出力信号の電圧を徐々に上昇または下降させる。高電圧側検出部２１８および低電圧側検出部２２０の少なくとも一方は、出力信号に応じて被試験デバイス３００から出力された信号を検出し、検出結果を出力する。そして、判定部２２２は、検出結果に基づき、被試験デバイス３００の良否を判定する。
より具体的には、判定部２２２は、出力信号の電圧を徐々に上昇（または下降）させたことに応じて、被試験デバイス３００の消費電流が急激に上昇するタイミングが生じるか否かを検出してよい。これにより、試験装置２００は、例えば、ある値以上の電圧が印加されたことにより被試験デバイス３００の一部のトランジスタに動作不良が生じ、大きな貫通電流が流れたことを検出することができる。
また、他の試験として、試験装置２００は、被試験デバイス３００に対して次の試験を行ってもよい。まず、試験信号発生部２１２は、第１試験において、信号出力装置１０から出力される出力信号の電圧を変化させることにより高電圧側論理回路３１０の基準電位を変化させる。高電圧側検出部２１８および低電圧側検出部２２０の少なくとも一方は、出力信号に応じて被試験デバイス３００から出力された信号を検出し、検出結果を出力する。
続いて、試験信号発生部２１２は、第２試験において、信号出力装置１０から出力される出力信号の電圧を第１試験とは異なる速度で変化させることにより高電圧側論理回路３１０の基準電位を変化させる。高電圧側検出部２１８および低電圧側検出部２２０の少なくとも一方は、出力信号に応じて被試験デバイス３００から出力された信号を検出し、検出結果を出力する。
そして、判定部２２２は、第１試験および第２試験による検出結果に基づき、被試験デバイス３００の良否を判定する。判定部２２２は、一例として、第１試験および第２試験の検出結果を比較して、被試験デバイス３００の良否を判定してもよい。これにより、被試験デバイス３００によれば、電源電圧の変動に応じた動作不良を検出することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
本発明の実施形態に係る信号出力装置１０の構成を基準電圧発生部１００とともに示す。 高電圧側スイッチ回路１４内の複数の制御回路３２間にスキューが無い場合における、出力端１２および図１のＡ点の電位の変化を示す。 低電圧側スイッチ回路１６内の複数の制御回路３２間にスキューが無い場合における出力端１２および低電圧側スイッチ回路１６のＢ点の電位の変化を示す。 高電圧側スイッチ回路１４内の複数の制御回路３２間にスキューが有る場合における、出力端１２および図１のＡ点の電位の変化を示す。 低電圧側スイッチ回路１６内の複数の制御回路３２間にスキューが有る場合における出力端１２および低電圧側スイッチ回路１６のＢ点の電位の変化を示す。 制御回路３２の構成の一例を、スイッチング素子３０および抵抗３４とともに示す。 本発明の実施形態の変形例に係る信号出力装置１０の構成を基準電圧発生部１００とともに示す。 本発明の実施形態に係る試験装置２００の構成を被試験デバイス３００とともに示す。
符号の説明
１０ 信号出力装置
１２ 出力端
１４ 高電圧側スイッチ回路
１６ 低電圧側スイッチ回路
１８ 制御部
２０ 動作電圧源
２２ 第１端子
２４ 第２端子
３０ スイッチング素子
３２ 制御回路
３４ 抵抗
４２ 駆動部
４４ 信号絶縁部
４６ 絶縁電圧発生部
５２ 第１駆動部内スイッチ
５４ 第２駆動部内スイッチ
５６ 第１コンデンサ
５８ 第２コンデンサ
６０ 微小抵抗
７２ パルス幅変調部
７４ ローパスフィルタ
１００ 基準電圧発生部
１０２ 高電圧側基準電圧発生端
１０４ 高電圧側基準電圧発生端
２００ 試験装置
２１２ 試験信号発生部
２１４ 高電圧側電源部
２１６ 低電圧側電源部
２１８ 高電圧側検出部
２２０ 低電圧側検出部
２２２ 判定部
３００ 被試験デバイス
３１０ 高電圧側論理回路
３２０ 低電圧側論理回路

Claims (12)

  1. 第１端子と第２端子との間を制御信号に応じて開放または短絡するスイッチ回路であって、
    前記第１端子と前記第２端子との間に直列に接続され、それぞれが与えられた制御電圧に応じて開放または短絡する複数のスイッチング素子と、
    前記複数のスイッチング素子に一対一に対応して設けられ、それぞれが前記制御信号に応じた制御電圧を対応する前記スイッチング素子に与え、前記複数のスイッチング素子を互いに同期して開放および短絡させる複数の制御回路と
    を備えるスイッチ回路。
  2. 前記複数の制御回路のそれぞれは、前記制御信号が変化してから、変化後の制御信号に応じた前記制御電圧を対応する前記スイッチング素子に対して与えるまでの遅延時間が、前記スイッチング素子に与える制御電圧を変化させてから、制御電圧の当該変化に応じて前記スイッチング素子のスイッチ状態が遷移し終えるまでのスイッチング時間よりも短い
    請求項１に記載のスイッチ回路。
  3. 前記複数の制御回路のそれぞれは、前記制御信号に応じて、前記第１駆動電圧または前記第２駆動電圧を前記制御電圧として前記スイッチング素子に与える駆動部を有し、
    前記駆動部は、前記第１駆動電圧から前記第２駆動電圧へ前記制御電圧を変化させる変化時間が、前記スイッチング素子の前記スイッチング時間よりも短い
    請求項２に記載のスイッチ回路。
  4. 前記複数の制御回路のそれぞれは、前記制御信号を出力する回路から、前記駆動部を絶縁する信号絶縁部を更に有する
    請求項３に記載のスイッチ回路。
  5. 前記複数の制御回路のそれぞれは、動作電圧源から供給された動作電圧に基づき、前記動作電圧源から絶縁された前記第１駆動電圧および前記第２駆動電圧を発生する絶縁電圧発生部を更に有する
    請求項４に記載のスイッチ回路。
  6. 前記複数のスイッチング素子は、ドレイン−ソース間が直列に接続された複数の電界効果型トランジスタであり、
    前記駆動部は、
    前記制御信号に応じて、前記絶縁電圧発生部の前記第１駆動電圧の出力端と対応する前記電界効果型トランジスタのゲートとを開放または接続する第１駆動部内スイッチと、
    前記第１駆動部内スイッチが接続状態の場合に前記絶縁電圧発生部の前記第２駆動電圧の出力端と対応する前記電界効果型トランジスタのゲートとを開放し、前記第１駆動部内スイッチが開放状態の場合に前記絶縁電圧発生部の前記第２駆動電圧の出力端と対応する前記電界効果型トランジスタのゲートとを接続する第２駆動部内スイッチと、
    前記絶縁電圧発生部の前記第１駆動電圧の出力端と対応する前記電界効果型トランジスタのソースとの間に設けられた第１コンデンサと、
    前記絶縁電圧発生部の前記第２駆動電圧の出力端と対応する前記電界効果型トランジスタのソースとの間に設けられた第２コンデンサと
    を含み、
    対応する前記電界効果型トランジスタのソースを、前記絶縁電圧発生部における前記第１駆動電圧と前記第２駆動電圧との間の基準駆動電圧の出力端に接続する
    請求項５に記載のスイッチ回路。
  7. 前記複数のスイッチング素子に一対一に対応して設けられ、それぞれが対応する前記スイッチング素子に対して並列に接続された互いの抵抗値が略同一の複数の抵抗を更に備える
    請求項１に記載のスイッチ回路。
  8. 論理値を表す入力信号に応じた出力信号を出力する信号出力装置であって、
    前記出力信号を出力する出力端と、
    高電圧側基準電圧を出力する高電圧側基準電圧発生端に接続した第１端子と、前記出力端に接続した第２端子との間を、第１の制御信号に応じて開放または短絡する高電圧側スイッチ回路と、
    前記出力端に接続した第１端子と、前記高電圧側基準電圧より低い低電圧側基準電圧を出力する低電圧側基準電圧発生端に接続した第２端子との間を、第２の制御信号に応じて開放または短絡する低電圧側スイッチ回路と、
    前記入力信号に応じた前記第１の制御信号および前記第２の制御信号であって、前記低電圧側スイッチ回路が短絡している時に前記高電圧側スイッチ回路を開放させ、前記高電圧側スイッチ回路が短絡している時に前記低電圧側スイッチ回路を開放させる前記第１の制御信号および前記第２の制御信号を出力する制御部と
    を備え、
    前記高電圧側スイッチ回路および前記低電圧側スイッチ回路のそれぞれは、
    前記第１端子と前記第２端子との間に直列に接続され、それぞれが与えられた制御電圧に応じて開放または短絡する複数のスイッチング素子と、
    前記複数のスイッチング素子に一対一に対応して設けられ、それぞれが前記制御信号に応じた制御電圧を対応する前記スイッチング素子に与え、前記複数のスイッチング素子を互いに同期して開放および短絡させる複数の制御回路と
    を有する信号出力装置。
  9. 前記複数のスイッチング素子のそれぞれは、前記高電圧側基準電圧および前記低電圧側基準電圧の電位差よりも、耐圧が小さい
    請求項８に記載の信号出力装置。
  10. 前記制御部は、前記低電圧側スイッチ回路を短絡且つ前記高電圧側スイッチ回路を開放した状態から、前記低電圧側スイッチ回路を開放且つ前記高電圧側スイッチ回路を短絡した状態へ遷移させる場合、または、前記低電圧側スイッチ回路を開放且つ前記高電圧側スイッチ回路を短絡した状態から、前記低電圧側スイッチ回路を短絡且つ前記高電圧側スイッチ回路を開放した状態へ遷移させる場合のそれぞれにおいて、前記低電圧側スイッチ回路を開放且つ前記高電圧側スイッチ回路を開放した状態を経由させる第１および第２の制御信号を出力する
    請求項８に記載の信号出力装置。
  11. 与えられた入力値をパルス幅変調した前記入力信号を出力するパルス幅変調部と、
    前記出力端の電圧をローパスフィルタリングした信号を、前記出力信号として外部に出力するローパスフィルタと
    を更に備える請求項８に記載の信号出力装置。
  12. 被試験デバイスを試験する試験装置であって、
    前記被試験デバイスに対して試験信号に応じた出力信号を出力する信号出力装置と、
    前記出力信号に応じて前記被試験デバイスから出力された信号を検出し、検出結果を出力する検出部とを備え、
    前記信号出力装置は、
    前記出力信号を出力する出力端と、
    高電圧側基準電圧を出力する高電圧側基準電圧発生端に接続した第１端子と、前記出力端に接続した第２端子との間を、第１の制御信号に応じて開放または短絡する高電圧側スイッチ回路と、
    前記出力端に接続した第１端子と、前記高電圧側基準電圧より低い低電圧側基準電圧を出力する低電圧側基準電圧発生端に接続した第２端子との間を、第２の制御信号に応じて開放または短絡する低電圧側スイッチ回路と、
    前記入力信号により表される論理値に応じた前記第１の制御信号および前記第２の制御信号であって、前記低電圧側スイッチ回路が短絡している時に前記高電圧側スイッチ回路を開放させ、前記高電圧側スイッチ回路が短絡している時に前記低電圧側スイッチ回路を開放させる前記第１の制御信号および前記第２の制御信号を出力する制御部と
    を有し、
    前記高電圧側スイッチ回路および前記低電圧側スイッチ回路のそれぞれは、
    前記第１端子と前記第２端子との間に直列に接続され、それぞれが与えられた制御電圧に応じて開放または短絡する複数のスイッチング素子と、
    前記複数のスイッチング素子に一対一に対応して設けられ、それぞれが前記制御信号に応じた制御電圧を対応する前記スイッチング素子に与え、前記複数のスイッチング素子を互いに同期して開放および短絡させる複数の制御回路と
    を含む試験装置。
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