JP2008136307A - コンパレータ方式ｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】負荷電流連続モードでは負荷電流の急激な増加に対する応答特性を損なうことなくスイッチング周波数の変動を低減することが可能であり、負荷電流不連続モードではオンパルス幅が狭くなり過ぎることを抑制することが可能なコンパレータ方式ＤＣ−ＤＣコンバータを提供する。
【解決手段】本発明の一実施形態に係るコンパレータ方式ＤＣ−ＤＣコンバータ１は、電圧変換部の出力電圧と基準電圧とを比較して制御信号Ｓｓｗにおけるオンパルスの所定のオン幅又はオフパルスの所定のオフ幅を決定するコンパレータ部２０，４０と、制御信号Ｓｓｗと基準クロックＣｒｅｆとを比較して制御信号Ｓｓｗの周波数が一定になるようにオン幅又はオフ幅を調整する周波数制御手段２５とを有する制御部２００を備える。周波数制御手段２５は、電圧変換部１００の出力電流が０Ａとなる状態もしくは０Ａとなろうとする状態を検出し、オン幅又はオフ幅の調整処理を停止する。
【選択図】図１

Description

本発明は、コンパレータ方式ＤＣ−ＤＣコンバータに関するものである。

入力電圧から安定化した出力電圧を生成するＤＣ−ＤＣコンバータが知られている。ＤＣ−ＤＣコンバータにおいて出力電圧を安定化する手法としては、様々な方式が考案されている。例えば、特許文献１には、ＰＷＭ（パルス幅変調）方式を用いたスイッチングＤＣ−ＤＣコンバータが記載されている。ＰＷＭ方式では、スイッチング周波数を一定とし、オンパルス幅を調整することによって、出力電圧を安定化することができる。また、コンパレータ方式を用いたスイッチングＤＣ−ＤＣコンバータがある。コンパレータ方式では、コンパレータを用いてオンパルス幅を一定とし、オフパルス幅（すなわち、スイッチング周波数）を調整することによって、出力電圧を安定化することができる。

これらのＤＣ−ＤＣコンバータは、ＰＵ（ProcessorUnit）などの電圧源として用いられることがある。ＰＵでは、待機状態から処理状態へ移行するとき、消費電流が急激に増加する。負荷電流の急激な増加により、出力電圧が急激に低下すると、コンパレータ方式ＤＣ−ＤＣコンバータでは、即座にオンパルスを出力するので、所定のオフパルス期間中はパルスを出力できないＰＷＭ方式と比較して、出力電圧が早く安定化する。このように、コンパレータ方式は、ＰＷＭ方式と比較して、負荷電流の急激な増加に対する応答特性がよいという特徴を有する。
特開２０００−２８７４３９号公報

ところで、コンパレータ方式ＤＣ−ＤＣコンバータでは、スイッチングの周期Ｔｆは、オンパルス幅：Ｐｏｎ、オフパルス幅：Ｐｏｆｆ、入力電圧：Ｖｉｎ、出力電圧：Ｖｏｕｔとすると、Ｔｆ＝Ｐｏｎ＋Ｐｏｆｆ＝Ｖｏｕｔ／Ｖｉｎ×Ｔｆ＋（（Ｖｉｎ−Ｖｏｕｔ）／Ｖｉｎ）×Ｔｆ・・・（式（１））となる。したがって、ＶｉｎおよびＶｏｕｔが定まる場合、オンパルス幅Ｐｏｎは一定であるので、Ｐｏｆｆは一意に定まることになる。換言すれば、コンパレータ方式ＤＣ−ＤＣコンバータでは、Ｐｏｎが一定であるので、ＶｉｎおよびＶｏｕｔが定まれば、出力電圧を一定にするためのオンデューティが定まる。

ここで、例えば、環境温度が上昇すると、回路素子の内部抵抗が増加し、内部損失が増加する。このとき、コンパレータ方式ＤＣ−ＤＣコンバータでは、内部損失の増加による出力電圧の低下を補うために、オフパルス幅が短くなってオンデューティが増加する。このように、コンパレータ方式ＤＣ−ＤＣコンバータでは、環境温度の変動に起因して、スイッチング周波数が徐々に変動してしまう。その他入力電圧、出力電圧、及び出力電流の変動によってもオフパルス幅が変動しスイッチング周波数が変動してしまう。スイッチング周波数の変動によって、出力電圧のリップルが変動してしまい、ＰＵなどの後段回路が誤動作してしまう可能性がある。また、広帯域に渡るＥＭＩ対策が必要となる可能性がある。

一方、ＰＷＭ方式ＤＣ−ＤＣコンバータでは、スイッチング周波数を一定にすることができるが、負荷電流が小さくなり、出力電流が０Ａ以下となる期間を有する不連続モードにおいて、オンパルス幅が狭くなり過ぎることがある。その結果、スイッチング波形が乱れる可能性がある。また、回路素子には高速特性が要求される。

そこで、本発明は、負荷電流連続モードでは負荷電流の急激な増加に対する応答特性を損なうことなくスイッチング周波数の変動を低減することが可能であり、負荷電流不連続モードではオンパルス幅が狭くなり過ぎることを抑制することが可能なコンパレータ方式ＤＣ−ＤＣコンバータを提供することを目的としている。

本発明のコンパレータ方式ＤＣ−ＤＣコンバータは、入力電圧が入力される入力端子と一対の出力端子とを有する電圧変換部であって、入力端子に接続された一方の電流端子を有するスイッチング素子と、該スイッチング素子の他方の電流端子に接続された一端及び一対の出力端子の一方に接続された他端を有するインダクタと、一対の出力端子間に接続された平滑用容量素子とを有し、パルス信号である制御信号に応じて該スイッチング素子を制御することによって入力電圧を電圧変換した出力電圧を一対の出力端子間に生成する電圧変換部と、電圧変換部の出力電圧を安定化するための制御信号を生成する制御部とを備える。制御部は、電圧変換部の出力電圧と基準電圧とを比較し、該比較結果に応じて制御信号におけるオンパルスの所定のオン幅又はオフパルスの所定のオフ幅を決定するコンパレータ部と、制御信号と基準クロックとを比較し、該比較結果に応じて制御信号の繰り返し周波数が一定になるようにオンパルスの所定のオン幅又はオフパルスの所定のオフ幅を調整する周波数制御手段とを有する。周波数制御手段は、電圧変換部のスイッチング素子からインダクタへ向かう方向に流れる出力電流が０Ａとなる状態もしくは０Ａとなろうとする状態を検出し、周波数制御手段の所定のオン幅又は所定のオフ幅の調整処理を停止させる調整停止信号を生成する調整停止部を有する。

このコンパレータ方式ＤＣ−ＤＣコンバータによれば、負荷電流連続モードでは、例えば出力電流の増加によりオフパルスのオフ幅が狭くなった場合（オンパルスのオン幅が広くなった場合）でも、オンパルスの所定のオン幅（オフパルスの所定のオフ幅）が周波数制御手段によって調整され、制御信号の周波数が一定に保持される。したがって、負荷電流連続モードでは、スイッチング周波数の変動を低減することができる。

ここで、周波数制御手段は、オンパルスの所定のオン幅（オフパルスの所定のオフ幅）を調整することによって制御信号の周波数を一定に保持するので、ＰＷＭ方式と同様に、負荷電流不連続モードにおいて、オンパルスのオン幅が狭くなり過ぎることがある。

しかしながら、このコンパレータ方式ＤＣ−ＤＣコンバータによれば、負荷電流不連続モードでは、出力電流が０Ａとなる場合もしくは０Ａとなろうとする場合、上記したオンパルスの所定のオン幅（オフパルスの所定のオフ幅）の調整処理が周波数制御手段によって停止されるので、オンパルスのオン幅が狭まることが抑制される。したがって、負荷電流不連続モードでは、オンパルスのオン幅が大きく狭まることを抑制することができる。

上記したコンパレータ部は、電圧変換部の出力電圧が基準電圧より小さくなったことを検出し、当該検出時点をオンパルス（オフパルス）の開始時点として決定する第１のコンパレータと、オンパルス（オフパルス）の開始時点から所定時間経過したことを検出し、当該検出時点をオンパルス（オフパルス）の終了時点として決定する第２のコンパレータとを有し、上記した周波数制御手段は、所定時間を調整することによって、所定のオン幅（所定のオフ幅）を調整する調整部を有することが好ましい。

上記した周波数制御手段は、基準クロックを生成する基準クロック生成部を備え、調整停止部から調整停止信号を取得した場合、基準クロック生成部が基準クロック生成を一時停止して、所定のオン幅又は所定のオフ幅の調整処理を停止することが好ましい。

この構成によれば、調整停止部から調整停止信号が取得された場合に、基準クロック生成部によって基準クロック生成が一時停止されるので、周波数制御手段による制御信号と基準クロックとの比較結果の変動を停止することができる。したがって、周波数制御手段による所定のオン幅又は所定のオフ幅の調整処理を停止することができる。

また、上記した周波数制御手段は、調整停止部から調整停止信号を取得した場合、制御信号と基準クロックとの比較を停止して、所定のオン幅又は前記所定のオフ幅の調整処理を停止してもよい。

この構成によれば、調整停止部から調整停止信号が取得された場合に、周波数制御手段によって制御信号と基準クロックとの比較が停止されるので、制御信号と基準クロックとの比較結果の変動を停止することができる。したがって、周波数制御手段による所定のオン幅又は所定のオフ幅の調整処理を停止することができる。

また、上記した周波数制御手段は、調整停止部から調整停止信号を取得した場合、制御信号と基準クロックとの比較結果を予め定められた所定の固定値に置き換えて、所定のオン幅又は所定のオフ幅の調整処理を停止してもよい。

この構成によれば、調整停止部から調整停止信号が取得された場合に、周波数制御手段によって制御信号と基準クロックとの比較結果が予め定められた所定の固定値に置き換えられるので、所定のオン幅又は所定のオフ幅の調整処理を停止することができる。

本発明によれば、負荷電流連続モードでは負荷電流の急激な増加に対する応答特性を損なうことなくスイッチング周波数の変動を低減することが可能であり、負荷電流不連続モードではオンパルス幅が狭くなり過ぎることを抑制することが可能なコンパレータ方式ＤＣ−ＤＣコンバータを得ることができる。

以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
［第１の実施形態］

図１は、本発明の第１の実施形態に係るコンパレータ方式ＤＣ−ＤＣコンバータを示す回路図である。図１に示すコンパレータ方式ＤＣ−ＤＣコンバータ１は、電圧変換部１００と制御部２００とから構成される。

電圧変換部１００は、制御部２００からのスイッチング制御信号Ｓｓｗに応じて、入力端子２に印加される入力電圧Ｖｉｎを電圧変換した出力電圧Ｖｏｕｔを出力端子３に発生する。すなわち、電圧変換部１００は、出力端子３とＧＮＤ５に接続された出力端子（図示せず）とで構成される一対の出力端子間に出力電圧Ｖｏｕｔを生成する。電圧変換部１００は、スイッチング素子１１と、ダイオード１２と、駆動回路１３と、インダクタ１４と、容量素子１５とを備えている。

スイッチング素子１１はＮ型ＭＯＳＦＥＴである。スイッチング素子１１のドレインは入力端子２に接続されており、ソースはダイオード１２のカソードに接続されている。ダイオード１２のアノードはＧＮＤ５に接地されている。スイッチング素子１１のゲートは、駆動回路１３に接続されている。

駆動回路１３は、制御部２００からのスイッチング制御信号Ｓｓｗに応じて駆動信号を生成し、この駆動信号をスイッチング素子１１のゲートに供給する。

スイッチング素子１１のソース及びダイオード１２のカソードには、インダクタ１４の一端が接続されている。インダクタ１４の他端は、出力端子３に接続されている。インダクタ１４の他端及び出力端子３とＧＮＤ５との間には、出力電圧平滑化のための容量素子（平滑用容量素子）１５が接続されている。

制御部２００は、電圧変換部１００の出力電圧Ｖｏｕｔを安定化するためのスイッチング制御信号Ｓｓｗを生成する。制御部２００は、第１のコンパレータ２０と、タイマー部３０と、第２のコンパレータ４０と、ＳＲ−ＦＦ５０と、調整部６０と、調整停止部７０と、基準クロック生成部８０とを備えている。なお、本実施形態では、タイマー部３０と、調整部６０と、調整停止部７０と、基準クロック生成部８０とが周波数制御手段２５として機能する。

第１のコンパレータ２０のプラス入力端子は電圧変換部１００の出力端子３に接続されており、マイナス入力端子には基準電圧Ｖｒｅｆが入力される。第１のコンパレータ２０の出力端子は、タイマー部３０及びＳＲ−ＦＦ５０のセット端子に接続されている。

タイマー部３０は、定電流生成回路３１と、タイマー用容量素子３２と、トランジスタ３３とを有している。定電流生成回路３１は、入力端子２とタイマー用容量素子３２との間に接続されており、タイマー用容量素子３２に一定値の充電電流を供給する。定電流生成回路３１は、この充電電流の値を、調整部６０からの周波数制御信号Ｓｆに応じて変更することができる。

タイマー用容量素子３２は、定電流生成回路３１とＧＮＤ５との間に接続されている。タイマー用容量素子３２の端子間には、トランジスタ３３が並列に接続されている。すなわち、トランジスタ３３のドレインは定電流生成回路３１とタイマー用容量素子３２の一端との間のノードに接続されており、ソースはＧＮＤ５に接続されている。トランジスタ３３のゲートには、第１のコンパレータ２０からの出力電圧Ｖｏｎが入力される。

定電流生成回路３１とタイマー用容量素子３２の一端との間のノードは、第２のコンパレータ４０のプラス入力端子に接続されている。第２のコンパレータ４０のマイナス入力端子には、出力電圧Ｖｏｕｔが入力される。第２のコンパレータ４０の出力端子はＳＲ−ＦＦ５０のリセット端子に接続されている。

ＳＲ−ＦＦ５０は、第１のコンパレータ２０の出力電圧Ｖｏｎに応じてスイッチング制御信号Ｓｓｗにおけるオンパルスの生成を開始すると共にオフパルスの生成を終了し、第２のコンパレータ４０の出力電圧Ｖｏｆｆに応じてスイッチング制御信号Ｓｓｗにおけるオンパルスの生成を終了すると共にオフパルスの生成を開始する。

このように、第１のコンパレータ２０は、電圧変換部１００の出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆより小さくなったことを検出し、ハイレベルのパルス電圧Ｖｏｎを発生することによってＳＲ−ＦＦ５０をセットし、この検出時点をスイッチング制御信号Ｓｓｗにおけるオンパルスの開始時点として決定する。

なお、本実施形態において、定電流生成回路３１は、入力端子２に接続されて入力電圧Ｖｉｎを受けるものとしたが、定電流生成回路３１の電力供給源は、ＧＮＤ５と所定の電位差を有し、定電流生成回路３１に必要とされる出力電流を供給できる電源であれば入力端子２の入力電圧Ｖｉｎに限られない。

また、タイマー部３０は、第１のコンパレータ２０のハイレベルのパルス電圧Ｖｏｎによってタイマー用容量素子３２の端子間電圧をリセットし、その後、定電流にてタイマー用容量素子３２を充電することによってタイマーとして機能する。

更に、第２のコンパレータ４０は、タイマー部３０のタイマー用容量素子３２の端子間電圧が出力電圧Ｖｏｕｔ以上となったことを検出し、すなわちオンパルスの開始時点から所定時間経過したことを検出し、ハイレベルのパルス電圧Ｖｏｆｆを発生することによってＳＲ−ＦＦ５０をリセットして、この検出時点をスイッチング制御信号Ｓｓｗにおけるオンパルスの終了時点として決定する。

換言すれば、第１のコンパレータ２０と第２のコンパレータ４０とが、スイッチング制御信号Ｓｓｗにおけるオンパルスの所定のオン幅を決定するコンパレータ部として機能する。

調整部６０は、スイッチング制御信号Ｓｓｗを受けると共に基準クロック生成部８０によって生成された基準クロックＣｒｅｆを受ける。調整部６０は、スイッチング制御信号Ｓｓｗと基準クロックＣｒｅｆとを比較し、この比較結果に応じてスイッチング制御信号Ｓｓｗの周波数が一定になるように、オンパルスの所定のオン幅を調整する。具体的には、調整部６０は、スイッチング制御信号Ｓｓｗにおけるオンパルスをカウントすると共に基準クロックをカウントし、スイッチング制御信号Ｓｓｗのカウント値と基準クロックのカウント値とが等しくなるように、オンパルスの所定のオン幅を調整するための周波数制御信号Ｓｆを生成する。本実施形態に係るコンパレータ方式ＤＣ−ＤＣコンバータでは、周波数制御信号Ｓｆを４ビットのディジタル信号としている。

調整停止部７０の入力端子はインダクタ１４の一端に接続されており、出力端子は基準クロック生成部８０に接続されている。調整停止部７０のリセット端子にはスイッチング制御信号Ｓｓｗが入力される。調整停止部７０は、スイッチング素子１１又はダイオード１２からインダクタ１４へ向かう方向へ流れる出力電流ＩＬを検出し、この出力電流ＩＬの値が０Ａとなる場合、オンパルスの所定のオン幅の調整処理を停止する。具体的には、調整停止部７０は、出力電流ＩＬの値が０Ａになるときにインダクタ１４の一端に発生する共振電圧Ｖｌｌを検出した時点から、スイッチング制御信号Ｓｓｗにおけるオンパルスの発生時点まで、基準クロック生成部８０を停止させるための調整停止信号Ｓｓｔｏｐを生成する。

基準クロック生成部８０は、基準クロックＣｒｅｆを生成すると共に、調整停止部７０からの調整停止信号Ｓｓｔｏｐに応じて基準クロックＣｒｅｆの生成を停止する。具体的には、基準クロック生成部８０は、調整停止信号Ｓｓｔｏｐに応じて基準クロックＣｒｅｆの電圧レベルをラッチして、基準クロックＣｒｅｆの生成を停止する。

次に、タイマー部３０、調整部６０、調整停止部７０及び基準クロック生成部８０について詳細に説明する。図２は、図１におけるタイマー部３０を示す回路図であり、図３は、図１における調整部６０を示す回路図である。また、図４は、図１における調整停止部７０を示す回路図であり、図５は、図１における基準クロック生成部８０を示す回路図である。

まず、タイマー部３０について説明する。図２では、タイマー部３０における定電流生成回路３１が詳細に示されている。定電流生成回路３１は、入力電圧分割回路３４と、ボルテージホロワ３５と、抵抗素子３６と、カレントミラー回路３７と、ｇｍアンプ３８と、ディジタル／アナログ変換部（以下、ＤＡＣという。）３９とを有している。

入力電圧分割回路３４は、入力端子２から入力される入力電圧Ｖｉｎを分圧する。本実施形態では、入力電圧分割回路３４は、入力端子２とＧＮＤ５との間に直列に接続された抵抗素子３４ａ，３４ｂによって構成されている。これらの抵抗素子３４ａ，３４ｂの間の分圧は、ボルテージホロワ３５に入力される。

ボルテージホロワ３５は、誤差増幅器３５ａとトランジスタ３５ｂとから構成されている。本実施形態では、トランジスタ３５ｂはｎ型ＭＯＳＦＥＴである。トランジスタ３５ｂのソースとＧＮＤ５との間には、抵抗素子３６が接続されている。また、トランジスタ３５ｂのドレインと入力端子２との間にはカレントミラー回路３７が接続されている。

カレントミラー回路３７は、ボルテージホロワ３５によって決定される基準電流を流すトランジスタ３７ａと、トランジスタ３７ａに流れる基準電流のミラー電流を生成するトランジスタ３７ｂとから構成されている。本実施形態では、トランジスタ３７ａ，３７ｂは、ｐ型ＭＯＳＦＥＴである。トランジスタ３７ｂは、このミラー電流をタイマー用容量素子３２に供給する。

ＤＡＣ３９は、調整部６０からの４ビットのディジタル周波数制御信号Ｓｆをアナログ信号に変換する。ＤＡＣ３９の出力端子は、ｇｍアンプ３８の一方の入力端子に接続されている。

ｇｍアンプ３８の他方の入力端子には、基準電圧Ｖｒｅｆ２が入力される。ｇｍアンプ３８の出力端子は、カレントミラー回路３７のトランジスタ３７ａとボルテージホロワ３５との間のノードに接続されている。

ｇｍアンプ３８は、プッシュプル型の電流源として機能し、例えば、ＤＡＣ３９の出力信号が基準電圧Ｖｒｅｆ２以上であるときにカレントミラー回路３７のトランジスタ３７ａから電流を引き込み、ＤＡＣ３９の出力信号が基準電圧Ｖｒｅｆ２より小さいときにはボルテージホロワ３５に電流を供給する。すなわち、ｇｍアンプ３８は、ＳｆがＶｒｅｆ２以上であるときにはタイマー用容量素子３２の充電電流を増加し、ＳｆがＶｒｅｆ２より小さいときにはタイマー用容量素子３２の充電電流を減少する。

次に、調整部６０について説明する。図３に示すように、調整部６０は、２つのカウンタ６１，６２と、アップダウンカウンタ６８とを有している。

第１のカウンタ６１の入力端子にはスイッチング制御信号Ｓｓｗが入力され、リセット端子には第２のカウンタ６２の出力電圧が入力される。例えば、第１のカウンタ６１は、４ビットカウンタである。第１のカウンタ６１は、スイッチング制御信号Ｓｓｗのオンパルスをカウントし、カウント値が最大値「１１１１」となった場合に、ハイレベルのパルス電圧Ｖｄｏｗｎを出力すると共に、「１１１１」の次のカウント時に出力電圧をリセットする。また、第１のカウンタ６１は、第２のカウンタ６２の出力電圧がハイレベルとなったときにも出力電圧をリセットする。第１のカウンタ６１の出力端子は、アップダウンカウンタ６８の一方の入力端子に接続されている。

第２のカウンタ６２の入力端子には基準クロックＣｒｅｆが入力され、リセット端子には第１のカウンタ６１の出力電圧が入力される。例えば、第２のカウンタ６２は、４ビットカウンタである。第２のカウンタ６２は、基準クロックの周期をカウントし、カウント値が最大値「１１１１」となった場合に、ハイレベルのパルス電圧Ｖｕｐを出力すると共に、「１１１１」の次のカウント時に出力電圧をリセットする。また、第２のカウンタ６２は、第１のカウンタ６１の出力電圧がハイレベルとなったときにも出力電圧をリセットする。第２のカウンタ６２の出力端子は、アップダウンカウンタ６８の他方の入力端子に接続されている。

アップダウンカウンタ６８は、第１のカウンタ６１からのパルス電圧と第２のカウンタ６２からのパルス電圧Ｖｄｏｗｎ，Ｖｕｐとを受け、カウント値を増減する。本実施形態では、アップダウンカウンタ６８は、第１のカウンタ６１からハイレベルのパルス電圧Ｖｄｏｗｎが入力されたときにカウント値を減少し、第２のカウンタ６２からハイレベルのパルス電圧Ｖｕｐが入力されたときにカウント値を増加する。アップダウンカウンタ６８は、４ビットのディジタル周波数制御信号Ｓｆをタイマー部３０へ出力する。

次に、調整停止部７０について説明する。図４に示すように、調整停止部７０は、検出電圧分割回路７１と、比較器７２と、ツェナーダイオード７３と、Ｄ−ＦＦ７４とを有している。

検出電圧分割回路７１は、インダクタ１４の一端の電圧Ｖｌｌを分圧する。本実施形態では、検出電圧分割回路７１は、インダクタ１４の一端とＧＮＤ５との間に直列に接続された抵抗素子７１ａ，７１ｂによって構成されている。これらの抵抗素子７１ａ，７１ｂの間の分圧は、比較器７２のプラス入力端子に入力される。

比較器７２のプラス入力端子とＧＮＤ５との間には、ツェナーダイオード７３が接続されている。ここで、インダクタ１４の一端の電圧Ｖｌｌは、スイッチング素子１１がオン状態になるときに入力電圧Ｖｉｎまで上昇する。ツェナーダイオード７３は、比較器７２の入力端子の過電圧保護のために設けられている。

比較器７２のマイナス入力端子には、基準電圧Ｖｒｅｆ３が入力される。比較器７２は、インダクタ１４の一端に共振電圧Ｖｌｌが発生して、抵抗素子７１ａ，７１ｂの間の分圧が基準電圧Ｖｒｅｆ３より大きくなったときに、ハイレベルのパルス電圧を出力する。このように、比較器７２は、インダクタ１４の一端に共振電圧Ｖｌｌが発生したことを検出することによって、出力電流ＩＬが０Ａとなった時点を検出する電流検出部として機能する。比較器７２の出力端子は、Ｄ−ＦＦ７４のクロック端子に接続されている。

Ｄ−ＦＦ７４の入力端子には入力電圧Ｖｉｎが入力され、リセット端子にはスイッチング制御信号Ｓｓｗが入力される。Ｄ−ＦＦ７４は、比較器７２からハイレベルのパルス電圧を受ける時点からハイレベルのスイッチング制御信号Ｓｓｗを受ける時点までの期間、すなわち出力電流ＩＬが０Ａとなる期間、ハイレベルの調整停止信号Ｓｓｔｏｐを生成する。

次に、基準クロック生成部８０について説明する。図５に示すように、基準クロック生成部８０は、発振器８１と、ＥＸＯＲ回路８２と、３つのＤ−ＦＦ８３，８４，８５とを有している。

ＥＸＯＲ回路８２の一方の入力端子には調整停止信号Ｓｓｔｏｐが入力され、他方の入力端子はＤ−ＦＦ８３の反転出力端子に接続されている。ＥＸＯＲ回路８２の出力端子はＤ−ＦＦ８３の入力端子に接続されている。

Ｄ−ＦＦ８３のクロック端子には発振器８１からのクロックが入力され、正転出力端子はＤ−ＦＦ８４のクロック端子に接続されている。

Ｄ−ＦＦ８４の入力端子は反転出力端子に接続されており、出力端子はＤ−ＦＦ８５のクロック端子に接続されている。同様に、Ｄ−ＦＦ８５の入力端子は反転出力端子に接続されており、Ｄ−ＦＦ８５は正転出力端子から基準クロックＣｒｅｆを出力する。

このように、ＥＸＯＲ８２とＤ−ＦＦ８３，８４，８５とは分周回路を構成しており、調整停止信号Ｓｓｔｏｐがローレベルであるときに、発振器からのクロックを８分周した基準クロックＣｒｅｆを生成する。また、この分周回路は、調整停止信号Ｓｓｔｏｐがハイレベルであるときに、基準クロックＣｒｅｆの電圧レベルをラッチし、基準クロックＣｒｅｆを停止する。換言すれば、この分周回路は、調整停止信号Ｓｓｔｏｐがハイレベルであるときに、基準クロックＣｒｅｆの周波数を低下させる。

次に、コンパレータ方式ＤＣ−ＤＣコンバータ１の動作を説明する。図６は、図１に示すコンパレータ方式ＤＣ−ＤＣコンバータ１の電流連続モードにおける各信号波形を示すタイミングチャートであり、図７は、図３に示す調整部６０の電流連続モードにおける各信号波形を示すタイミングチャートである。

まず、入力端子２に入力電圧Ｖｉｎが入力されると、制御部２００によってスイッチング制御信号Ｓｓｗが生成される。このスイッチング制御信号Ｓｓｗに応じて電圧変換部１００は、出力端子３に安定化した出力電圧Ｖｏｕｔを発生する。

ここで、負荷電流が比較的大きい場合、コンパレータ方式ＤＣ−ＤＣコンバータ１は、出力電流が常に０Ａより大きい電流連続モードで動作する。このとき、スイッチング周波数が基準クロックＣｒｅｆの周波数に一致するように、オンパルス幅Ｐｏｎが設定される。

出力電圧Ｖｏｕｔが低下し基準電圧Ｖｒｅｆに達すると（図６（ａ））、第１のコンパレータ２０によってハイレベルのパルス電圧Ｖｏｎが生成され（図６（ｃ））、ＳＲ−ＦＦ５０によってスイッチング制御信号ＳｓｗにはオンパルスＰｏｎが開始時点Ｔａより発生すると共にオフパルスＰｏｆｆの発生が時点Ｔａで終了する（図６（ｅ））。すると、駆動回路１３によってハイレベルの駆動信号が生成され、スイッチング素子１１がオン状態となる。その結果、インダクタ１４に流れる出力電流ＩＬが増加し、出力電圧Ｖｏｕｔが上昇する（図６（ａ），（ｂ））。

第１のコンパレータ２０によってハイレベルのパルス電圧Ｖｏｎが生成されると、トランジスタ３３が一時的にオン状態となり、タイマー用容量素子３２の端子間電圧がリセットされ、その後、定電流生成回路３１からの定電流によってタイマー用容量素子３２が徐々に充電される。タイマー用容量素子３２の端子間電圧が出力電圧Ｖｏｕｔに達すると、第２のコンパレータ４０によってハイレベルのパルス電圧Ｖｏｆｆが生成され（図６（ｄ））、ＳＲ−ＦＦ５０によってスイッチング制御信号ＳｓｗにはオフパルスＰｏｆｆが時点Ｔｂより発生すると共にオンパルスＰｏｎの発生が終了時点Ｔｂで終了する（図６（ｅ））。すると、駆動回路１３によって駆動信号がハイレベルからローレベルに変更され、スイッチング素子１１がオフ状態となる。その結果、接続負荷における電力消費により出力電圧Ｖｏｕｔが低下すると共に出力電流ＩＬが減少する。以上の動作が繰り返されることによって、出力電圧Ｖｏｕｔが安定化される。

ところで、例えば環境温度が低下すると、例えばスイッチング素子１１やダイオード１２、インダクタ１４などの内部抵抗値が低下し、内部損失が低下する。このとき、出力電圧Ｖｏｕｔの上昇を補うために、オフパルスＰｏｆｆのオフ幅が広くなり、オンデューティを減少させる。一方、オンパルスＰｏｎの所定のオン幅は調整部６０によって調整される。

具体的には、スイッチング制御信号Ｓｓｗのスイッチング周波数が基準クロックＣｒｅｆの周波数より低いので（図７（ａ），（ｃ））、第２のカウンタ６２が第１のカウンタ６１より先にカウントを終了し、ハイレベルのパルス電圧Ｖｕｐを出力する（図７（ｂ））。一方、第１カウンタ６１の出力電圧Ｖｄｏｗｎはローレベルのままである（図７（ｄ））。その結果、アップダウンカウンタ６８は、周波数制御信号Ｓｆの値を上昇する（図７（ｅ））。

すると、周波数制御信号Ｓｆと基準電圧Ｖｒｅｆ２との差分電圧に比例した電流をｇｍアンプ３８が引込み、タイマー用容量素子３２の充電電流を増加する。これによって、タイマー用容量素子３２の端子間電圧Ｖｔが出力電圧Ｖｏｕｔに達する時間が短くなり、オンパルスＰｏｎの終了時点Ｔｂが早まる。その結果、オンパルスＰｏｎのオン幅が狭くなり、ＶｉｎとＶｏｕｔによりオンデューティが定まるため、オフパルスＰｏｆｆのオフ幅も狭くなってスイッチング周波数は上昇する。このように、調整部６０は、スイッチング周波数を基準クロックＣｒｅｆの周波数に近づけるように制御するため、スイッチング周波数の変動が低減される。

一方、例えば環境温度が上昇すると、例えばスイッチング素子１１やダイオード１２、インダクタ１４などの内部抵抗値が増加し、内部損失が増加する。このとき、出力電圧Ｖｏｕｔの低下を補うため、オフパルスＰｏｆｆのオフ幅が狭くなり、オンデューティを増加させる。一方、オンパルスＰｏｎの所定のオン幅は調整部６０によって調整される。

具体的には、スイッチング制御信号Ｓｓｗのスイッチング周波数が基準クロックＣｒｅｆの周波数より高いので、第１のカウンタ６１が第２のカウンタ６２より先にカウントを終了し、ハイレベルのパルス電圧Ｖｄｏｗｎを出力する。一方、第２のカウンタ６２の出力電圧Ｖｕｐはローレベルのままである。その結果、アップダウンカウンタ６８は、周波数制御信号Ｓｆの値を低下する。

すると、周波数制御信号Ｓｆと基準電圧Ｖｒｅｆ２との差分電圧に比例した電流をｇｍアンプ３８が出力し、タイマー用容量素子３２の充電電流を減少する。これによって、タイマー用容量素子３２の端子間電圧Ｖｔが出力電圧Ｖｏｕｔに達する時間が長くなり、オンパルスＰｏｎの終了時点Ｔｂが遅れる。その結果、オンパルスＰｏｎのオン幅が広くなり、ＶｉｎとＶｏｕｔによりオンデューティが定まるため、オフパルスＰｏｆｆのオフ幅も広くなって、スイッチング周波数は減少する。このように、調整部６０は、スイッチング周波数を基準クロックＣｒｅｆの周波数に近づけるように制御するため、スイッチング周波数の変動が低減される。

次に、コンパレータ方式ＤＣ−ＤＣコンバータ１の電流不連続モードにおける動作を説明する。負荷電流が比較的小さい場合、コンパレータ方式ＤＣ−ＤＣコンバータ１は、出力電流が０Ａとなる期間が生じる電流不連続モードで動作する。このとき、スイッチング周波数を基準クロックＣｒｅｆの周波数に一致させる調整処理が一時的に停止され、オンパルスのオン幅が狭められることが抑制される。

図８は、図１に示すコンパレータ方式ＤＣ−ＤＣコンバータ１の電流不連続モードにおける各信号波形を示すタイミングチャートであり、図９は、図５に示す基準クロック生成部８０の電流不連続モードにおける各信号波形を示すタイミングチャートである。また、図１０は、図３に示す調整部６０の電流不連続モードにおける各信号波形を示すタイミングチャートである。

負荷電流が小さい軽負荷時には、容量素子１５の放電に要する時間が長くなり、出力電圧Ｖｏｕｔの低下時間が長くなる（図８（ａ））。そのために、スイッチング制御信号ＳｓｗにおけるオフパルスＰｏｆｆの幅が広くなり、スイッチング制御信号Ｓｓｗの周波数が低下する（図８（ｅ））。すると、オフパルスＰｏｆｆの発生期間において、出力電流ＩＬが０Ａとなる期間Ｐ０が発生し（図８（ｂ））、出力電流ＩＬが０Ａとなる時点からインダクタ１４の一端に共振電圧Ｖｌｌが発生する（図８（ｆ））。調整停止部７０の比較器７２では、この共振電圧Ｖｌｌが基準電圧Ｖｒｅｆ３より大きいことが検出され、ハイレベルのパルス電圧が出力される。すると、Ｄ−ＦＦ７４によって、ハイレベルの調整停止信号Ｓｓｔｏｐが出力される（図８（ｇ））。Ｄ−ＦＦ７４によるハイレベルの調整停止信号Ｓｓｔｏｐの生成は、リセット端子に入力されるスイッチング制御信号ＳｓｗにおけるオンパルスＰｏｎの発生開始時点Ｔａまで継続される（図８（ｅ））。このように、調整停止部７０によって、出力電流ＩＬが０Ａとなる期間Ｐ０、ハイレベルの調整停止信号Ｓｓｔｏｐが生成される。

ハイレベルの調整停止信号Ｓｓｔｏｐが生成されると（図９（ａ））、基準クロック生成部８０におけるＥＸＯＲ８２の出力電圧が反転し、出力電流ＩＬが０Ａとなる期間Ｐ０、Ｄ−ＦＦ８３の正転出力電圧Ｑのレベルがラッチされ（図９（ｃ））、Ｄ−ＦＦ８４の正転出力電圧Ｑのレベルがラッチされる（図９（ｄ））。その結果、出力電流ＩＬが０Ａとなる期間Ｐ０、Ｄ−ＦＦ８５から出力される基準クロックＣｒｅｆのレベルがラッチされる。

このように、調整停止部７０によって、インダクタ１４の一端の共振電圧Ｖｌｌに応じて（図１０（ａ））、調整停止信号Ｓｓｔｏｐが生成されると（図１０（ｂ））、基準クロックＣｒｅｆの電圧レベルがラッチされる（図１０（ｃ））。その結果、基準クロックＣｒｅｆの周波数がスイッチング制御信号Ｓｓｗの周波数に近づくように低下することとなり（図１０（ｃ），（ｅ））、第２のカウンタ６２のカウントが遅延する。すると、ハイレベルのパルス電圧Ｖｕｐの発生が抑制され（図１０（ｄ））、周波数制御信号Ｓｆの上昇が抑制される（図１０（ｇ））。その結果、電流不連続モードにおいて、スイッチング制御信号Ｓｓｗの周波数が低下しても、オンパルスＰｏｎのオン幅の調整が抑制され、オンパルスＰｏｎのオン幅が大きく狭められることが抑制される。

図１１は、図１に示すコンパレータ方式ＤＣ−ＤＣコンバータ１の負荷電流に対するスイッチング周波数特性を示す図である。図１１には、本実施形態のコンパレータ方式ＤＣ−ＤＣコンバータ１のシミュレーション結果に加えて、比較例のコンパレータ方式ＤＣ−ＤＣコンバータのシミュレーション結果が示されている。

曲線Ａは、本実施形態のコンパレータ方式ＤＣ−ＤＣコンバータ１のシミュレーション結果を示している。曲線Ｂは、本実施形態のコンパレータ方式ＤＣ−ＤＣコンバータ１において調整部６０及び調整停止部７０を備えない構成である比較例１のコンパレータ方式非同期整流ＤＣ−ＤＣコンバータのシミュレーション結果を示している。曲線Cは、本実施形態のコンパレータ方式ＤＣ−ＤＣコンバータ１において調整停止部７０を備えない構成である比較例２のコンパレータ方式同期整流ＤＣ−ＤＣコンバータのシミュレーション結果を示している。

曲線Ｃに示すように、比較例１のコンパレータ方式非同期整流ＤＣ−ＤＣコンバータは、電流連続モードにおいて、負荷電流が増加するにしたがってスイッチング周波数が上昇する。このため、実使用状態である電流連続モードにおいてスイッチング周波数の変動によって、出力電圧のリップルが変動してしまい、ＰＵなどの後段回路が誤動作してしまう可能性がある。また、広帯域に渡るＥＭＩ対策が必要となる可能性がある。

また、曲線Cに示すように、比較例２のコンパレータ方式同期整流ＤＣ−ＤＣコンバータは、電流不連続モードにおいて、負荷電流が減少するとスイッチング周波数を一定に保持しようとしてスイッチング波形のオン幅を狭くし過ぎることがある。負荷電流が少ないにも関わらず、オン幅の狭いスイッチングを高周波で行うことにより損失が増大するため、消費電力を十分低減することができない。

それに対し、曲線Ａに示すように、本実施形態のコンパレータ方式ＤＣ−ＤＣコンバータ１のように調整部６０及び調整停止部７０を備えることによって、電流連続モードではスイッチング周波数を一定に保持することができ、電流不連続モードではスイッチング周波数の調整処理を停止してオン幅が狭くなり過ぎることを抑制することができる。

このように、第１の実施形態のコンパレータ方式ＤＣ−ＤＣコンバータ１によれば、電流連続モードにおいて、負荷電流の急激な増加に対する応答特性を損なうことなく、環境温度の変動等に起因する変換ロスの変動、入出力電圧の変動、出力電流の変動によって生じるスイッチング周波数の変動を低減することができる。その結果、電流連続モードにおいて、出力電圧のリップルの変動を低減することができ、ＰＵなどの後段回路の誤動作を防止することができる。また、広帯域に渡るＥＭＩ対策が不要となり、ＥＭＩ対策を容易に、且つ安価に行うことができる。

一方、電流不連続モードでは、出力電流が０Ａとなる期間、上記したオンパルスのオン幅の調整処理を停止することができる。これによって、電流不連続モードでは、オンパルスのオン幅を大きく狭めることを抑制することができ、スイッチング波形の乱れを低減することができる。また、高速特性を有する高価な回路素子を用いる必要がない。さらに、負荷電流が少ないにも関わらず、オン幅の狭いスイッチングを高周波で行うことによる損失を抑制できるので、消費電力を低減することができる。
［第２の実施形態］

図１２は、本発明の第２の実施形態に係るコンパレータ方式ＤＣ−ＤＣコンバータを示す回路図である。図１２に示すコンパレータ方式ＤＣ−ＤＣコンバータ１Ａは、コンパレータ方式ＤＣ−ＤＣコンバータ１において、電圧変換部１００及び制御部２００に代えて電圧変換部１００Ａ、制御部２００Ａを備えている構成で第１の実施形態と異なっている。

電圧変換部１００Ａは、電圧変換部１００においてインダクタ１４と直列に接続された抵抗素子（電流検出用抵抗素子）１６を更に備えている。電圧変換部１００Ａのその他の構成は、電圧変換部１００と同一である。

制御部２００Ａは、制御部２００において調整停止部７０に代えて調整停止部７０Ａを備えている構成で制御部２００と異なっている。制御部２００Ａのその他の構成は、制御部２００と同一である。なお、本実施形態では、タイマー部３０と、調整部６０と、調整停止部７０Ａと、基準クロック生成部８０とが周波数制御手段２５Ａとして機能する。

図１３は、図１２に示す調整停止部７０Ａを示す回路図である。図１３に示す調整停止部７０Ａは、調整停止部７０において検出電圧分割回路７１及びツェナーダイオード７３を備えていない点で調整停止部７０と異なっている。

比較器７２は、出力電流ＩＬを検出するために、抵抗素子１６の両端電圧を検出する。具体的には、比較器７２のプラス入力端子はインダクタ１４と抵抗素子１６との間のノードに接続されており、マイナス入力端子は抵抗素子１６と出力端子Ｖｏｕｔとの間のノードに接続されている。換言すれば、比較器７２のマイナス入力端子には電流連続モードにおいて高電圧である電圧Ｖｌｌ１が入力され、プラス入力端子には低電圧である電圧Ｖｌｌ２が入力される。比較器７２は、電圧Ｖｌｌ１と電圧Ｖｌｌ２とが等しくなるか又は反転しようとすることを検出して、ハイレベルのパルス電圧を出力する。このように、比較器７２は、電圧Ｖｌｌ１と電圧Ｖｌｌ２との電圧差を検出することによって、出力電流ＩＬが０Ａとなる状態もしくは０Ａとなろうとする状態を検出する電流検出部として機能する。なお、出力電流ＩＬが０Ａとなろうとする状態の検出は、例えば、比較器７２のプラス力端子に所定の正バイアス電圧を印加しておくことにより実現することができる。

この第２の実施形態のコンパレータ方式ＤＣ−ＤＣコンバータ１Ａでも、第１の実施形態と同様な利点を得ることができる。
［第３の実施形態］

図１４は、本発明の第３の実施形態に係るコンパレータ方式ＤＣ−ＤＣコンバータを示す回路図である。図１４に示すコンパレータ方式ＤＣ−ＤＣコンバータ１Ｂは、コンパレータ方式ＤＣ−ＤＣコンバータ１において、制御部２００に代えて制御部２００Ｂを備えている構成で第１の実施形態と異なっている。コンパレータ方式ＤＣ−ＤＣコンバータ１Ｂのその他の構成は、コンパレータ方式ＤＣ−ＤＣコンバータ１と同一である。

制御部２００Ｂは、制御部２００において調整部６０に代えて調整部６０Ｂを備えている。また、制御部２００Ｂは、制御部２００において基準クロック生成部８０を備えず、外部で生成される基準クロックＣｒｅｆを用いる構成で制御部２００と異なっている。制御部２００Ｂのその他の構成は、制御部２００と同一である。なお、本実施形態では、タイマー部３０と、調整部６０Ｂと、調整停止部７０Ｂとが周波数制御手段２５Ｂとして機能する。

図１５は、図１４に示す調整部６０Ｂを示す回路図である。図１５に示す調整部６０Ｂでは、第１のカウンタ６１及び第２のカウンタ６２の制御端子に調整停止部７０から出力される調整停止信号Ｓｓｔｏｐがそれぞれ入力される点で調整部６０と異なっている。調整部６０Ｂのその他の構成は、調整部６０と同一である。

図１６は、図１５に示す調整部６０Ｂの電流不連続モードにおける各信号波形を示すタイミングチャートである。

第１のカウンタ６１及び第２のカウンタ６２は、ハイレベルの調整停止信号Ｓｓｔｏｐが入力されると（図１６（ｂ））、カウントを停止する（図１６（ｃ）の時点Ｔｓ）。換言すえば、第１のカウンタ６１及び第２のカウンタ６２は、カウント値、すなわち出力電圧をリセットする。

これにより、電流不連続モードでは、出力電流が０Ａになると、第１のカウンタ６１及び第２のカウンタ６２が所定の値までのカウントを終了する前にカウント値がリセットされるので、ハイレベルのパルス電圧Ｖｕｐが発生せず（図１６（ｄ））、周波数制御信号Ｓｆが上昇しない（図１６（ｇ））。その結果、電流不連続モードにおいて、スイッチング制御信号Ｓｓｗの周波数が低下しても、オンパルスＰｏｎのオン幅の調整が停止される。

このように、第３の実施形態のコンパレータ方式ＤＣ−ＤＣコンバータ１Ｂでも、第１の実施形態と同様な利点を得ることができる。
［第４の実施形態］

図１７は、本発明の第４の実施形態に係るコンパレータ方式ＤＣ−ＤＣコンバータを示す回路図である。図１７に示すコンパレータ方式ＤＣ−ＤＣコンバータ１Ｃは、コンパレータ方式ＤＣ−ＤＣコンバータ１Ｂにおいて、制御部２００Ｂに代えて制御部２００Ｃを備えている構成で第３の実施形態と異なっている。コンパレータ方式ＤＣ−ＤＣコンバータ１Ｃのその他の構成は、コンパレータ方式ＤＣ−ＤＣコンバータ１Ｂと同一である。

制御部２００Ｃは、制御部２００Ｂにおいて調整部６０Ｂ及び調整停止部７０に代えて調整部６０Ｃ、調整停止部７０Ｃを備えている構成で制御部２００Ｂと異なっている。制御部２００Ｃのその他の構成は、制御部２００Ｂと同一である。なお、本実施形態では、タイマー部３０と、調整部６０Ｃと、調整停止部７０Ｃとが周波数制御手段２５Ｃとして機能する。

図１８は、図１７に示す調整停止部７０Ｃを示す回路図である。図１８に示す調整停止部７０Ｃは、調整停止部７０において遅延リセット信号生成部７５を更に備える構成で第３の実施形態と異なっている。調整停止部７０Ｃのその他の構成は、調整停止部７０と同一である。

調整停止部７０Ｃは、スイッチング制御信号Ｓｓｗの位相を遅延する遅延回路７５ａと、スイッチング制御信号Ｓｓｗを反転するＮＯＴ回路７５ｂと、二つの入力端子がそれぞれ遅延回路７５ａ、ＮＯＴ回路７５ｂに接続されたＡＮＤ回路７５ｃとを有している。調整停止部７０Ｃは、スイッチング制御信号Ｓｓｗにおけるオンパルスの終了時点に、ハイレベルのパルス電圧を生成し、Ｄ−ＦＦ７４のリセット端子に供給する。

図１９は、図１７に示す調整部６０Ｃを示す回路図である。図１９に示す調整部６０Ｃは、調整部６０においてマルチプレクサ６９を更に備える構成で調整部６０と異なっている。調整部６０Ｃのその他の構成は、調整部６０と同様である。

マルチプレクサ６９の一方の入力端子はアップダウンカウンタ６８の出力端子に接続されており、他方の入力端子には固定値が入力される。マルチプレクサ６９の制御端子には、調整停止信号Ｓｓｔｏｐが入力される。マルチプレクサ６９は、調整停止信号Ｓｓｔｏｐがローレベルであるときにアップダウンカウンタ６８の出力信号を選択して周波数制御信号Ｓｆとして出力し、調整停止信号Ｓｓｔｏｐがハイレベルであるときには固定値を選択して周波数制御信号Ｓｆとして出力する。

また、アップダウンカウンタ６８の制御端子にも、調整停止信号Ｓｓｔｏｐが入力される。

図２０は、図１８に示す調整停止部７０Ｃの電流不連続モードにおける各信号波形を示すタイミングチャートである。図２０に示すように、インダクタ１４の一端の共振電圧Ｖｌｌが比較器７２によって検出されると（図２０（ａ））、Ｄ−ＦＦ７４によってハイレベルの調整停止信号Ｓｓｔｏｐの生成が開始される。その後、遅延リセット回路によって、スイッチング制御信号ＳｓｗにおけるオンパルスＰｏｎの終了時点Ｔｂにハイレベルのパルス電圧Ｓｒが生成され（図２０（ｂ））、Ｄ−ＦＦ７４によってハイレベルの調整停止信号Ｓｓｔｏｐの生成が終了される（図２０（ｃ））。

ハイレベルの調整停止信号Ｓｓｔｏｐが生成されると、アップダウンカウンタ６８がカウントを停止すると共に、マルチプレクサ６９がアップダウンカウンタ６８の出力信号から固定値に変更して周波数制御信号Ｓｆとして出力する。

このように、第４の実施形態のコンパレータ方式ＤＣ−ＤＣコンバータ１Ｃによれば、出力電流が０Ａ以下となる期間に加えてオンパルス発生期間まで、オンパルスのオン幅の調整処理を停止することができる。その結果、アップダウンカウンタ６８のカウントを遅延することができ、オンパルスのオン幅の調整を抑制することができる。したがって、第４の実施形態のコンパレータ方式ＤＣ−ＤＣコンバータ１Ｃでも、第３の実施形態と同様な利点を得ることができる。

なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。

本実施形態では、調整部６０としてディジタル周波数制御信号Ｓｆを生成するディジタル回路を例示したが、アナログ周波数制御信号Ｓｆを生成するアナログ回路も適用可能である。図２１は、変形例１に係る調整部を示す回路図である。図２１に示す変形例１の調整部６０Ｘは、調整部６０においてアップダウンカウンタ６８に代えてＮＯＲ回路６３と、ＮＡＮＤ回路６４と、２つのインバータ６５，６６と、チャージポンプ回路６７と、調整用容量素子６８Ｘとを有している。調整部６０Ｘのその他の構成は、調整部６０と同様である。

ＮＯＲ回路６３の一方の入力端子はインバータ６５を介して第１のカウンタ６１の出力端子に接続されており、他方の入力端子は第２のカウンタ６２の出力端子に接続されている。ＮＯＲ回路６３の出力端子は、チャージポンプ回路６７に接続されている。

ＮＡＮＤ回路６４の一方の入力端子は第２のカウンタ６２の出力端子に接続されており、他方の入力端子はインバータ６６を介して第１のカウンタ６１の出力端子に接続されている。ＮＡＮＤ回路６４の出力端子は、チャージポンプ回路６７に接続されている。

チャージポンプ回路６７は、ｎ型ＭＯＳＦＥＴからなるトランジスタ６７ａ，ｐ型ＭＯＳＦＥＴからなるトランジスタ６７ｂ及び２つの定電流源６７ｃ，６７ｄから構成されている。トランジスタ６７ａのソースは、定電流源６７ｃを介してＧＮＤ５に接続されており、ドレインは、トランジスタ６７ｂのドレインに接続されている。トランジスタ６７ｂのソースには、定電流源６７ｄを介して入力電圧Ｖｉｎが入力される。トランジスタ６７ａ，６７ｂのゲートには、それぞれ、ＮＯＲ回路６３から出力されるパルス電圧Ｖｄｏｗｎ、ＮＡＮＤ回路６４から出力されるパルス電圧Ｖｕｐが入力される。トランジスタ６７ａ，６７ｂのドレインとＧＮＤ５との間には、調整用容量素子６８Ｘが接続されている。

調整部６０Ｘでは、スイッチング制御信号Ｓｓｗの周波数が基準クロックＣｒｅｆの周波数より低い場合には、第１のカウンタ６１が第２のカウンタ６２より先にカウントを終了してハイレベルに出力電圧を生成し、ＮＡＮＤ回路６４がローレベルのパルス電圧Ｖｕｐを出力するので、チャージポンプ回路６７によって容量素子６８Ｘが充電され、周波数制御信号Ｓｆのレベルが上昇する。一方、スイッチング制御信号Ｓｓｗの周波数が基準クロックＣｒｅｆの周波数より高い場合には、第２のカウンタ６２が第１のカウンタ６１より先にカウントを終了してハイレベルに出力電圧を生成し、ＮＯＲ回路６３がハイレベルのパルス電圧Ｖｄｏｗｎを出力するので、チャージポンプ回路６７によって容量素子６８Ｘが放電され、周波数制御信号Ｓｆのレベルが低下する。

変形例１において、トランジスタ６７ｂのソースには、定電流源６７ｄを介して入力電圧Ｖｉｎが入力されるものとしたが、ＧＮＤ５と所定の電位差を有し、定電流源６７ｃ，６７ｄに必要とされる出力電流を供給できる電源であれば入力端子２の入力電圧Ｖｉｎに限られない。

また、調整部６０には、位相比較器を用いた回路も適用可能である。図２２は、変形例２に係る調整部を示す回路図である。図２２に示す変形例２の調整部６０Ｙは、調整部６０Ｘにおいて、第１及び第２のカウンタ６１，６２、ＮＯＲ回路６３、ＮＡＮＤ回路６４及び２つのインバータ６５，６６に代えて位相比較器６１Ｙを有している。調整部６０Ｙのその他の構成は、調整部６０Ｘと同様である。

位相比較器６１Ｙの一方の入力端子にはスイッチング制御信号Ｓｓｗが入力され、他方の入力端子には基準クロックＣｒｅｆが入力される。位相比較器６１Ｙは、スイッチング制御信号Ｓｓｗの位相と基準クロックＣｒｅｆの位相とを比較し、この比較結果が示すＳｓｗとＣｒｅｆとの位相差に応じた値を有する出力電圧Ｖｄｏｗｎ，Ｖｕｐを生成する。位相比較器６１Ｙは、出力電圧Ｖｄｏｗｎをチャージポンプ回路６７におけるトランジスタ６７ａのゲートに供給し、出力電圧Ｖｕｐをチャージポンプ回路６７におけるトランジスタ６７ｂのゲートに供給する。

調整部６０Ｙでは、スイッチング制御信号Ｓｓｗの周波数が基準クロックＣｒｅｆの周波数より低い場合には、位相比較器６１Ｙがローレベルのパルス電圧Ｖｕｐを出力するので、チャージポンプ回路６７によって容量素子６８Ｘが充電され、周波数制御信号Ｓｆのレベルが上昇する。一方、スイッチング制御信号Ｓｓｗの周波数が基準クロックＣｒｅｆの周波数より高い場合には、位相比較器６１Ｙがハイレベルのパルス電圧Ｖｄｏｗｎを出力するので、チャージポンプ回路６７によって容量素子６８Ｘが放電され、周波数制御信号Ｓｆのレベルが低下する。

また、本実施形態では、インダクタ１４の一端の共振電圧によって出力電流が０Ａ以下となる期間を検出する出力電流検出方法、及ぶインダクタ１４に直列に接続された抵抗素子１６の両端電圧によって出力電流が０Ａ以下となる状態もしくは０Ａとなろうとする状態を検出する出力電流検出方法を例示したが、出力電流検出方法は本実施形態に限られるものではない。例えば、図２３に示す出力電流検出方法も適用可能である。図２３は、変形例に係る電流検出方法を示す図である。図２３に示すように、抵抗素子（電流検出用抵抗素子）１７と容量素子（電流検出用容量素子）１８との直列回路をインダクタ１４に並列に接続し、容量素子１８の端子間電圧が０Ｖ又は０Ｖとなろうとする時点を検出することによって、出力電流ＩＬが０Ａ又は０Ｖとなろうとする時点を検出してもよい。

また、本実施形態では、所定のオン幅の調整を停止する方法として基準クロック生成部８０における分周回路８２，８３，８４，８５を停止する方法を例示したが、基準クロック生成回路自身を停止してもよい。図２４は、変形例に係る基準クロック生成部を示す回路図である。図２４に示す変形例の基準クロック生成部８０Ｘは、三角波生成回路８６と、比較器８７と、Ｄ−ＦＦ回路８８と、ワンショットパルス信号生成回路８９とを備えるリングオシレータである。図２５は、変形例に係る基準クロック生成部の各部信号波形である。

三角波生成回路８６は、入力電圧Ｖｉｎが入力される端子とＧＮＤ５に接続される端子との間に順に直列に接続された定電流源８６ａと、スイッチ素子８６ｂと、容量素子８６ｃとを有する。また、三角波生成回路８６は、容量素子８６ｃに並列に接続されたスイッチ素子８６ｄを有する。スイッチ素子８６ｂは、調整停止信号Ｓｓｔｏｐがローレベルのときにオン状態となる。一方、スイッチ素子８６ｄは、ワンショットパルス信号生成回路８９からハイレベルのパルス電圧が出力されたときにオン状態となる。このようにして、三角波生成回路８６は、調整停止信号Ｓｓｔｏｐがローレベルのときにのこぎり波状の三角波電圧を生成する（図２５（ａ），（ｂ），（ｄ））。比較器８７は、三角波生成回路８６からの三角波電圧と基準電圧Ｖｒｅｆ４とを比較して、三角波電圧が基準電圧Ｖｒｅｆ４より小さいときにローレベルの出力電圧を生成し、三角波電圧が基準電圧Ｖｒｅｆ４以上となったときにハイレベルのパルス電圧を生成する（図２５（ｂ），（ｃ））。Ｄ−ＦＦ回路８８の入力端子は反転出力端子に接続されており、クロック端子には比較器８７からの出力電圧が入力される。Ｄ−ＦＦ回路８８は、比較器８７からのパルス電圧に応じて基準クロックＣｒｅｆのレベルを反転する。ワンショットパルス信号生成回路８９は、基準クロックＣｒｅｆのレベルが反転したときにパルス電圧を出力する。

ここで、調整停止信号Ｓｓｔｏｐがハイレベルになると、スイッチ素子８６ｂがオフ状態となり、容量素子の充電が停止されて、三角波生成回路８６からの三角波電圧のレベルがラッチされる。その結果、基準クロックＣｒｅｆのレベルがラッチされる。このように、変形例の基準クロック生成部８０Ｘは、調整停止信号Ｓｓｔｏｐに応じて基準クロック生成回路自身を停止することによって、基準クロックＣｒｅｆの生成を停止することができる。

また、本実施形態では、タイマー部３０は、オンタイム幅Ｐｏｎを制御するものとしたが、オフタイム幅Ｐｏｆｆを制御するものとしてもよい。この場合、駆動回路１３おいて、スイッチング制御信号Ｓｓｗがハイレベルのときに、スイッチング素子１１がオフ状態となる駆動信号を生成する。また、この場合、調整部６０は、オンタイム幅Ｐｏｎに代わりオフタイム幅Ｐｏｆｆを調整することになる。

また、スイッチング制御信号ＳｗにおけるオンパルスＰｏｎのオン幅を変更する方法は、本実施形態に限られるものではなく、様々な態様が考えられる。例えば、ボルテージホロワ３５におけるトランジスタ３５ｂのパラ数を変更することによってタイマー用容量素子３２の充電電流を変更してもよいし、カレントミラー回路３７におけるトランジスタ３７ａ，３７ｂのパラ数を変更することによってタイマー用容量素子３２の充電電流を変更してもよいし、入力電圧分割回路３４における分割比を変更することによってタイマー用容量素子３２の充電電流を変更してもよい。

また、本実施形態では、調整部６０における基準クロックＣｒｅｆの周波数はスイッチング制御信号Ｓｓｗの周波数と同様としたが、基準クロックＣｒｅｆの周波数とスイッチング制御信号Ｓｓｗの周波数との比はＮ：Ｍ（Ｍ及びＮは自然数）であってもよい。このとき、調整部６０は、スイッチング制御信号Ｓｓｗのカウント値と基準クロックＣｒｅｆのカウント値との比がＭ：Ｎとなるように、スイッチング制御信号におけるオンパルスの所定のオン幅を調整する。特に、基準クロックＣｒｅｆの周波数がスイッチング制御信号Ｓｓｗの周波数より低いことが好ましい。これによれば、消費電流を低減することが可能である。

また、本実施形態では、第１のカウンタ６１は、スイッチング制御信号Ｓｓｗにおけるオンパルスのみをカウントしたが、スイッチング制御信号Ｓｓｗにおけるオンパルス及びオフパルスのうち少なくとも何れか一方をカウントしてもよい。

また、本実施形態では、第２のコンパレータのマイナス入力端子には出力電圧Ｖｏｕｔが入力されたが、第２のコンパレータのマイナス入力端子にはある基準電圧が入力されてもよい。

また、本実施形態では、電圧変換部としてダイオード整流方式を用いたスイッチング型電圧変換部を例示したが、ダイオード１２の代わりにスイッチング素子を用いた同期整流方式スイッチング型電圧変換部であってもよい。この場合、調整停止部は、反転検出信号に基づいてダイオード１２の代わりのスイッチング素子を停止させる。

また、本実施形態では、電圧変換部１００におけるスイッチング素子１１としてｎ型ＭＯＳＦＥＴが用いられたが、ｐ型ＭＯＳＦＥＴが用いられてもよい。更に、本実施形態におけるスイッチング素子やトランジスタには、ＦＥＴやバイポーラトランジスタといった様々なトランジスタが適用可能である。

本発明の第１の実施形態に係るコンパレータ方式ＤＣ−ＤＣコンバータを示す回路図である。 図１におけるタイマー部を示す回路図である。 図１における調整部を示す回路図である。 図１における調整停止部を示す回路図である。 図１における基準クロック生成部を示す回路図である。 図１に示すコンパレータ方式ＤＣ−ＤＣコンバータの電流連続モードにおける各信号波形を示すタイミングチャートである。 図３に示す調整部の電流連続モードにおける各信号波形を示すタイミングチャートである。 図１に示すコンパレータ方式ＤＣ−ＤＣコンバータの電流不連続モードにおける各信号波形を示すタイミングチャートである。 図５に示す基準クロック生成部の電流不連続モードにおける各信号波形を示すタイミングチャートである。 図３に示す調整部の電流不連続モードにおける各信号波形を示すタイミングチャートである。 図１に示すコンパレータ方式ＤＣ−ＤＣコンバータの負荷電流に対するスイッチング周波数特性を示す図である。 本発明の第２の実施形態に係るコンパレータ方式ＤＣ−ＤＣコンバータを示す回路図である。 図１２に示す調整停止部を示す回路図である。 本発明の第３の実施形態に係るコンパレータ方式ＤＣ−ＤＣコンバータを示す回路図である。 図１４に示す調整部を示す回路図である。 図１５に示す調整部の電流不連続モードにおける各信号波形を示すタイミングチャートである。 本発明の第４の実施形態に係るコンパレータ方式ＤＣ−ＤＣコンバータを示す回路図である。 図１７に示す調整停止部を示す回路図である。 図１７に示す調整部を示す回路図である。 図１８に示す調整停止部の電流不連続モードにおける各信号波形を示すタイミングチャートである。 変形例１に係る調整部を示す回路図である。 変形例２に係る調整部を示す回路図である。 変形例に係る電流検出方法を示す図である。 変形例に係る基準クロック生成部を示す回路図である。 変形例に係る基準クロック生成部の各部信号波形である。

符号の説明

１…コンパレータ方式ＤＣ−ＤＣコンバータ、２…入力端子、３…出力端子、１１…スイッチング素子、１２…ダイオード、１３…駆動回路、１４…インダクタ、１５…平滑用容量素子、１６，１７…抵抗素子、１８…容量素子、２０ 第１のコンパレータ（コンパレータ部）、２５…周波数制御手段、３０…タイマー部、３１ 定電流生成回路（定電流源）、３２…タイマー用容量素子、３３…トランジスタ、３４…入力電圧分割回路、３５…ボルテージホロワ、３６…抵抗素子、３７…カレントミラー回路、３８…ｇｍアンプ、４０…第２のコンパレータ（コンパレータ部）、６０…調整部、６１…第１のカウンタ、６２…第２のカウンタ、６８…アップダウンカウンタ、７０…調整停止部、７１…検出電圧分割回路、７２…比較器、７５…遅延リセット信号生成部、８０…基準クロック生成部、１００…電圧変換部、２００…制御部。

Claims (5)

1. 入力電圧が入力される入力端子と一対の出力端子とを有する電圧変換部であって、前記入力端子に接続された一方の電流端子を有するスイッチング素子と、該スイッチング素子の他方の電流端子に接続された一端及び前記一対の出力端子の一方に接続された他端を有するインダクタと、前記一対の出力端子間に接続された平滑用容量素子とを有し、パルス信号である制御信号に応じて該スイッチング素子を制御することによって前記入力電圧を電圧変換した出力電圧を前記一対の出力端子間に生成する電圧変換部と、
   前記電圧変換部の前記出力電圧を安定化するための前記制御信号を生成する制御部と、
   を備え、
   前記制御部は、
   前記電圧変換部の前記出力電圧と基準電圧とを比較し、該比較結果に応じて前記制御信号におけるオンパルスの所定のオン幅又はオフパルスの所定のオフ幅を決定するコンパレータ部と、
   前記制御信号と基準クロックとを比較し、該比較結果に応じて前記制御信号の繰り返し周波数が一定になるように前記オンパルスの前記所定のオン幅又は前記オフパルスの前記所定のオフ幅を調整する周波数制御手段と、
   を有し、
   前記周波数制御手段は、前記電圧変換部の前記スイッチング素子から前記インダクタへ向かう方向に流れる出力電流が０Ａとなる状態もしくは０Ａとなろうとする状態を検出し、前記周波数制御手段の前記所定のオン幅又は前記所定のオフ幅の調整処理を停止させる調整停止信号を生成する調整停止部を有することを特徴とする、
   コンパレータ方式ＤＣ−ＤＣコンバータ。
2. 前記コンパレータ部は、
   前記電圧変換部の前記出力電圧が前記基準電圧より小さくなったことを検出し、当該検出時点を前記オンパルス又は前記オフパルスの開始時点として決定する第１のコンパレータと、
   前記オンパルス又は前記オフパルスの開始時点から所定時間経過したことを検出し、当該検出時点を前記オンパルス又は前記オフパルスの終了時点として決定する第２のコンパレータと、
   を有し、
   前記周波数制御手段は、前記所定時間を調整することによって、前記所定のオン幅又は前記所定のオフ幅を調整する調整部を有する、
   請求項１に記載のコンパレータ方式ＤＣ−ＤＣコンバータ。
3. 前記周波数制御手段は、前記基準クロックを生成する基準クロック生成部を備え、
   前記周波数制御手段は、前記調整停止部から前記調整停止信号を取得した場合、前記基準クロック生成部が前記基準クロック生成を一時停止して、前記所定のオン幅又は前記所定のオフ幅の調整処理を停止することを特徴とする、
   請求項１又は２に記載のコンパレータ方式ＤＣ−ＤＣコンバータ。
4. 前記周波数制御手段は、前記調整停止部から前記調整停止信号を取得した場合、前記制御信号と前記基準クロックとの比較を停止して、前記所定のオン幅又は前記所定のオフ幅の調整処理を停止することを特徴とする、
   請求項１又は２に記載のコンパレータ方式ＤＣ−ＤＣコンバータ。
5. 前記周波数制御手段は、前記調整停止部から前記調整停止信号を取得した場合、前記制御信号と前記基準クロックとの比較結果を予め定められた所定の固定値に置き換えて、前記所定のオン幅又は前記所定のオフ幅の調整処理を停止することを特徴とする、
   請求項１又は２に記載のコンパレータ方式ＤＣ−ＤＣコンバータ。

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