JP2008108418A - マルチページプログラムの方法、及びこれを行うためのフラッシュメモリ装置 - Google Patents

Abstract

【課題】マルチページプログラムの方法、及びこれを行うためのフラッシュメモリ装置を提供する。
【解決手段】少なくとも一つ以上のメモリプレインのそれぞれに対して、ページバッファをグループ化して論理的奇数ビットラインに対応する第１ページグループ及び論理的偶数ビットラインに対応する第２ページグループを形成する。一本のワードラインに連結された少なくとも一つ以上のページに対応するプログラムデータをローディングし、前記一つのワードラインにプログラム電圧を印加する。したがって、行方向のカップリングの攪乱を防止し、同一のメモリプレインに含まれた２つのページを同時にプログラムすることができる。
【選択図】 図１

Description

本発明は不揮発性半導体メモリ装置に係り、より詳細にはマルチページプログラムの方法、前記方法を行うためのフラッシュメモリ装置及び前記フラッシュメモリ装置を含む装置に関する。

半導体メモリ装置は、電源供給が中断されるとき、保存されたデータを喪失するか否かによって、揮発性メモリ装置（ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）と不揮発性メモリ装置（ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）とに区分することができる。不揮発性メモリ装置は、電気的に除去及びプログラムが可能であるＥＥＰＲＯＭ（Ｅｌｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）を含む。

一般的にＥＥＰＲＯＭの動作は、データをメモリセルに書くプログラムモード、保存されたデータを読み出す読み出しモード、及び既に保存されたデータを削除する除去モードに区分される。

フラッシュメモリ装置は、ＥＥＰＲＯＭに属し、除去動作がブロックまたはセクタ単位で同時に行われるという特徴を有する。フラッシュメモリ装置は、メモリセルアレイの構造によって、ビットラインと接地との間にセルトランジスタが直列に配置されたＮＡＮＤ型フラッシュメモリ装置と並列に配置されたＮＯＲ型フラッシュメモリ装置とに区分される。ＮＯＲ型フラッシュメモリ装置と比較するとき、ＮＡＮＤ型フラッシュメモリ装置は読み出し動作及びプログラム動作時、バイト単位のアクセスが不可能であるという短所があるが、プログラム及び除去速度が速いという長所がある。

図１は、従来のフラッシュメモリ装置を示す回路図である。
図１を参照すると、フラッシュメモリ装置１００は、メモリセルアレイ１１０、ビットライン選択回路１２０、及びページバッファブロック１３０が含まれる。

一般的に、メモリセルアレイ１１０は、複数のメモリプレインを含むことができる。図１には一つのメモリブロックのみを示したが、それぞれのメモリプレインは列方向に配置された複数のメモリブロックを含むことができる。図１にはナンド型フラッシュメモリセルアレイ１１０に含まれた一つのメモリブロックのみを示している。

メモリセルアレイ１１０の各メモリブロックは、複数のワードライン（ＷＬ１、ＷＬ２、ＷＬｍ）に連結され、マトリクス形態に配列された複数のメモリセル（Ｍ１、Ｍ２、Ｍｍ）を含む。各列のメモリセル（Ｍ１、Ｍ２、Ｍｍ）は、ナンドストリングをなし、ストリング選択トランジスタ（ＳＳＴ）及び接地選択トランジスタ（ＧＳＴ）を介してビットライン（ＢＬｅ、ＢＬｏ）及び共通ソースライン（ＣＳＬ）とそれぞれ連結される。ナンドストリングとビットライン（ＢＬｅ、ＢＬｏ）との電気的な接続及びナンドストリングと共通選択ライン（ＣＳＬ）との電気的な接続は、選択ライン（ＳＳＬ、ＧＳＬ）を介して選択トランジスタ（ＳＳＴ、ＧＳＴ）のゲートに入力される信号によって制御される。プログラム動作時、行アドレスに応答してワードライン（ＷＬ１、ＷＬ２、ＷＬｍ）に印加されるプログラム電圧とパス電圧との組み合わせによって一つのワードラインが選択され、列アドレスに応答して各行のメモリセルで構成されるページが選択される。

図１に示したように、ビットライン（ＢＬｅ、ＢＬｏ）は読み出し動作時、隣接するビットラインによる干渉を防止するために交互に選択される偶数ビットライン（ＢＬｅ１、ＢＬｅ２、ＢＬｅｎ）と奇数ビットライン（ＢＬｏ１、ＢＬｏ２、ＢＬｏｎ）とに区分され、それぞれの行は、偶数ビットライン（ＢＬｅ１、ＢＬｅ２、Ｂｌｅｎ）と奇数ビットライン（ＢＬｏ１、ＢＬｏ２、ＢＬｏｎ）とにそれぞれ連結された２つのページを含む。ビットライン選択回路１２０は、前記２つのページからいずれかを選択してページバッファブロック１３０とビットライン（ＢＬｅ、ＢＬｏ）との間のデータ伝達を制御する。

隣接する一対のビットライン（ＢＬｅｋ、ＢＬｏｋ）は、ページバッファブロック１３０内の対応するページバッファ（または、ページレジスタ、１３１）に共通に連結され、トランジスタ（Ｓ１、Ｓ２）の交互のスイッチング動作によって偶数ビットライン（ＢＬｅｋ）または奇数ビットライン（ＢＬｏｋ）が択一的に選択される。トランジスタ（Ｓ１、Ｓ２）の動作は選択ライン（ＢＳＬ１、ＢＳＬ２）を介してトランジスタ（Ｓ１、Ｓ２）のゲートに印加される信号によって制御される。

それぞれのページバッファ１３１は、動作モードによって感知増幅器、ラッチ回路、及び記入ドライバとして動作する。プログラムの動作時、ページバッファ１３１は、選択ページにプログラムされるデータをラッチし、ラッチされたデータをビットラインに伝達する。

図２は、従来のフラッシュメモリ装置のマルチプレインページプログラムの方法を説明するための図である。

図２には、２つのメモリプレイン（１１０ａ、１１０ｂ）を含むフラッシュメモリ装置のマルチプレインページプログラム動作が示されている。それぞれのメモリプレインは、列方向に配置された複数（例えば、２０４８個）のメモリブロックで構成され、プログラムの動作時、行デコーダ１５０によって各メモリプレインの一つのブロック及びそのブロック内の一つの行が選択される。それぞれのメモリプレイン（１１０ａ、１１０ｂ）は図１に示したようにビットライン選択回路を介してそれぞれのページバッファブロックと連結される。

図２を参照すると、互いに異なるメモリプレイン（１１０ａ、１１０ｂ）にそれぞれ属する２つのページを同時にプログラムするための一連のコマンド（「８０ｈ」、「１１ｈ」、「８１ｈ」、「１０ｈ」）が各時点（ｔ１ないしｔ４）に入出力ピンを介して順次入力される。「８０ｈ」及び「８１ｈ」は、第１サイクル及び第２サイクルでデータの入力を指示するデータ入力コマンドであり、「１０ｈ」は選択されたワードラインにプログラム電圧の印加を指示するページプログラムコマンドである。「１１ｈ」はプログラム電圧の印加を留保するためのダミーページプログラムコマンドであって、単一ページプログラムモードでは「１０ｈ」に代替される。

「８０ｈ」の入力の後、第１メモリプレイン１１０ａに含まれた第１ページの列アドレス及び行アドレスが入力され、第１ページに対応するデータが前記列アドレスに対応するページバッファにローディングされる。また、「８１ｈ」の入力の後、第２メモリプレイン１１０ｂに含まれた第２ページの列アドレス及び行アドレスが入力され、第２ページに対応するデータが前記列アドレスに対応するページバッファにローディングされる。この場合、前記第１ページと第２ページの行アドレスは同一であり、したがって、「１０ｈ」によって２つのページが同時にプログラミングされる。

図３は、従来のプログラムの方法におけるカップリング攪乱を説明するための図である。

図３に示したように、従来のフラッシュメモリ装置の構成では、互いに異なるメモリプレイン（１１０ａ、１１０ｂ）に属する２つのページが同時にプログラミングされる。この場合、偶数ビットラインに連結されたメモリセル（Ｍｅ）と奇数ビットラインに連結されたメモリ（Ｍｏ）との間のキャパシタンス（Ｃｘ）による行方向のカップリング攪乱が発生する。このような行方向のカップリング攪乱（ｒｏｗ ｃｏｕｐｌｉｎｇ ｄｉｓｔｕｒｂａｎｃｅ）によってプログラムされたメモリセルのしきい電圧の分布が変化し、結果的にメモリセルのプログラム可否を判読するための読み出し電圧のマージンが減少するようになる。ここで、行方向のカップリング攪乱とは、行方向に隣接するメモリセルのプログラム状態によってプログラムされるメモリセルのしきい電圧が変化することを意味する。図１のフラッシュメモリ装置１００では、偶数番目のビットラインと奇数番目のビットラインとが対をなして一つのページバッファに連結され、偶数番目のメモリセルが一つのページを構成し、奇数番目のメモリセルが他の一つのページを構成する。したがって、一つのメモリプレインに対して奇数番目または偶数番目のメモリセルのみが同時にプログラムされる可能性があるので、行方向のカップリング攪乱が増加し、しきい電圧の分布が変化することを防止するための追加プログラムが必要となる。これは、結局メモリセルのストレスを増加させてフラッシュメモリ装置の信頼性を低下させる原因となる。

図１に示した従来のフラッシュメモリ装置の構成では、前述したように、互いに異なるメモリプレインに属する２つのページを同時にプログラムすることができるが、一つのメモリプレインに含まれた２つのページを同時にプログラムすることができない。また、複数のプレインに対してマルチプレインページプログラムが可能な場合にも、行方向のカップリング攪乱によってフラッシュメモリ装置の信頼性が低下する。

前記のような問題点を解決するために、本発明は行方向のカップリング攪乱を防止し、一つのメモリプレインに含まれた複数のページを同時にプログラムすることができるフラッシュメモリ装置のマルチページプログラムの方法を提供することを一目的とする。
また、本発明は行方向のカップリング攪乱を防止し、一つのメモリプレインに含まれた複数のページを同時にプログラムすることができるフラッシュメモリ装置を提供することを一目的とする。
また、本発明は前記フラッシュメモリ装置を含む装置またはシステムを提供することを一目的とする。

前記目的を達成するための本発明の一実施例によるフラッシュメモリ装置のマルチページプログラムの方法によって、少なくとも一つの以上のメモリプレインのそれぞれに対応して、ページバッファをグループ化して論理的奇数ビットラインに対応する第１ページグループ及び論理的偶数ビットラインに対応する第２ページグループを形成する。一つのワードラインに接続された少なくとも一つ以上のページに対応するプログラムデータをローディングする。前記一つのワードラインにプログラム電圧を印加する。

前記第１ページグループ及び前記第２ページグループを形成するために、物理的奇数ビットライン及び物理的偶数ビットラインにそれぞれのページバッファを連結することができる。

互いに隣接する物理的偶数ビットラインと物理的奇数ビットラインとを同時にプログラムすることができる。なお、同一のメモリプレインに対して２つ以上のページを同時にプログラムすることができる。

前記第１ページグループ及び前記第２ページグループを形成するために、行方向に交互に配置された論理的奇数ビットラインブロックと論理的偶数ビットラインブロックとによって前記少なくとも一つ以上のメモリプレインのそれぞれを分割することができる。

前記少なくとも一つ以上のメモリプレインは第１メモリプレインを含む場合、前記第１メモリプレインの前記第１ページグループに連結されたページバッファに第１プログラムデータをローディングし、前記第１メモリプレインの前記第２ページグループに連結されたページバッファに第２プログラムデータをローディングすることができる。

前記少なくとも一つ以上のメモリプレインは、第２メモリプレインを更に含む場合には、前記第２メモリプレインの前記第１ページグループに連結されたページバッファに第３プログラムデータをローディングすることができる。また、前記第２メモリプレインの前記第２メモリプレインの前記第２ページグループに連結されたページバッファに第４プログラムデータを更にローディングすることができる。

前記少なくとも一つ以上のメモリプレインがＮ（Ｎは２以上の自然数）個のメモリプレインを含む場合には、前記Ｎ個のメモリプレインの前記第１ページグループ及び前記第２ページグループにそれぞれ含まれた２Ｎ個のページのうち、少なくとも一つ以上のページに対応するプログラムデータをローディングすることができる。

前記目的を達成するための本発明の一実施例によるフラッシュメモリ装置は、少なくとも一つ以上のメモリプレイン、少なくとも一つ以上の第１ページバッファブロック及び少なくとも一つ以上の第２ページバッファブロックを含む。

メモリプレインは、第１ページグループに対応する論理的奇数ビットラインブロック及び第２ページグループに対応する論理的偶数ビットラインブロックが行方向に交互に配置される。第１ページバッファブロックは、前記第１ページグループのビットラインにそれぞれ連結されたページバッファで構成され、第２ページバッファブロックは、第２ページグループのビットラインにそれぞれ連結されたページバッファで構成される。

前記論理的奇数ビットラインブロック及び前記論理的偶数ビットラインブロックのそれぞれは、連続的に隣接する複数の物理的偶数ビットラインと複数の物理的奇数ビットラインとで構成される。

前記メモリプレインは、列方向に延長されたダミービットラインを境界にして、前記論理的奇数ビットラインブロックと前記論理的偶数ビットラインブロックとに分割することができる。

前記少なくとも一つ以上のメモリプレインが第１メモリプレインを含む場合、前記第１メモリプレインの前記第１ページグループ及び前記第２ページグループにそれぞれ含まれ、一本のワードラインに連結された２つのページのうち、少なくとも一つ以上が同時にプログラムされることが可能である。

前記少なくとも一つ以上のメモリプレインは、Ｎ（Ｎは２以上の自然数）個のメモリプレインを含む場合、前記Ｎ個のメモリプレインの前記第１ページグループ及び前記第２ページグループにそれぞれ含まれ、一つのワードラインに連結された２Ｎ個のページのうち、少なくとも一つ以上が同時にプログラムされることが可能である。

前記第１ページバッファブロック及び前記第２ページバッファブロックは、対応するメモリプレインの列方向から互いに反対側にそれぞれ配置されることが可能である。

前記第１ページバッファブロックは、物理的偶数ビットラインに連結された第１サブブロック及び物理的奇数ビットラインに連結された第２サブブロックを含み、前記第２ページバッファブロックは、物理的偶数ビットラインに連結された第３サブブロック及び物理的奇数ビットラインに連結された第４サブブロックを含むことができる。この場合、物理的偶数ビットラインに連結された前記第１及び第３サブブロックと物理的奇数ビットラインに連結された前記第２及び第４サブブロックとは、対応するメモリプレインの列方向から互いに反対側にそれぞれ配置される。

前記目的を達成するための本発明の一実施例による装置は、前記マルチページプログラムの方法を行うフラッシュメモリ装置と、前記フラッシュメモリ装置を制御するメモリコントローラとを含む。

よって、本発明の実施例によって、同一のメモリプレインに含まれた２つ以上のページを含み、複数のページを同時にプログラムすることができ、行方向のカップリング攪乱を減少して装置またはシステムの信頼性を向上させることができる。

前述したように、本発明の実施例によるフラッシュメモリ装置及びフラッシュメモリ装置のマルチページプログラムの方法は、同一のメモリプレインに含まれた２つのページを含み、複数のページを同時にプログラムしてプログラム時間を短縮することができ、行方向のカップリング攪乱を減少して前記フラッシュメモリ装置を含む装置またはシステムの信頼性を向上させることができる。

なお、本発明の実施例によるフラッシュメモリ装置及びフラッシュメモリ装置のマルチページプログラムの方法は、従来のコマンド体系の変更なしに用いることができるので、システムの過度な設計変更なしに従来の周辺装置などとの互換性を維持することができる。

以下、添付する図面を参照して、本発明の望ましい実施例をより詳細に説明する。図面上の同一の構成要素に対しては同一の参照番号を付与し、同一の構成要素に対して重複された説明は省略する。

図４は、本発明の一実施例によるマルチページプログラムの方法を説明するための図である。
図４を参照して一つのメモリプレイン２１０に含まれた複数のページをプログラミングする方法を説明する。しかし、本発明の一実施例によるマルチページプログラムの方法は、フラッシュメモリ装置が一つのメモリプレインを含む場合にのみ限定されるものではなく、複数のメモリプレインを含む場合に対しても適用することができ、これに関しては図６を参照して後述する。

図４に示したように、２つのページを同時にプログラムするための一連のコマンド（「８０ｈ」、「１１ｈ」、「８１ｈ」、「１０ｈ」）が各時点（ｔ１ないしｔ４）に入出力ピンを介して順次入力される。「８０ｈ」及び「８１ｈ」は、データの入力を指示するデータ入力コマンドであり、「１０ｈ」は、選択されたワードラインにプログラム電圧の印加を指示するページプログラムコマンドである。「１１ｈ」はプログラム電圧の印加を留保するためのダミーページプログラムコマンドであって、単一ページプログラムモードでは「１０ｈ」に代替される。

「８０ｈ」の入力後に、メモリプレイン２１０に含まれた第１ページの列アドレス及び行アドレスが入力され、第１ページに対応するデータがページバッファ（例えば、図７のページバッファブロック２３１に含まれたページバッファ）にローディングされる。また、「８１ｈ」の入力の後、同一のメモリプレイン２１０に含まれた第２ページの列アドレス及び行アドレスが入力され、第２ページに対応するデータページバッファ（例えば、図７のページバッファブロック２３２に含まれたページバッファ）にローディングされる。前記第１ページと第２ページの行アドレスは同一であり、したがって、一本のワードラインに共通に連結され、同一のメモリプレインに含まれた前記２つのページが同時にプログラムされる。

図１に示した従来のフラッシュメモリ装置の構成においては、互いに異なるメモリプレイン（１１０ａ、１１０ｂ）にそれぞれ属する２つのページを同時にプログラムすることのみが可能であるが、図７に示した本発明のフラッシュメモリ装置の構成においては、一つのメモリプレイン２１０に含まれた２つのページを同時にプログラムすることができる。また、行方向のカップリング攪乱を防止してフラッシュメモリ装置の信頼性を向上させることができ、従来のコマンドを変更することなくマルチページプログラムを行うことができる。

以上、同一のメモリプレインに含まれた２つのページが同時にプログラムされる方法を説明したが、該当技術分野の通常の知識を有する者はメモリプレインの一行が３つ以上のページを含むように具現された場合には、３つ以上のページに対応するプログラムデータをローディングした後、選択ワードラインにプログラム電圧を印加することによって、同一のメモリプレインに対して３つ以上のページが同時にプログラムされることが可能であることがわかるだろう。

図５は、本発明の一実施例によるマルチページプログラムの方法の効果を説明するための図である。

前述したように、２つのページを同時にプログラムする場合、同一のメモリプレイン２１０に対して２つのページに対応するプログラムデータがローディングされた後に選択されたワードラインにプログラム電圧が印加される。したがって、隣接する偶数番目のメモリセル（Ｍｅ）と奇数番目のメモリセルとが同時にプログラムされるので、図３で説明した行方向のカップリング攪乱が防止される。

図６は、本発明の一実施例によるマルチページプログラムの方法を説明するための図である。
図６には、例示的に２つのメモリプレイン（２１０ａ、２１０ｂ）のみが示されており、これを参照して、３つのページまたは４つのページを同時にプログラムする方法について説明する。図４と重複される説明は省略する。

図６には、２つのメモリプレイン（２１０ａ、２１０ｂ）に共通に連結された一つの行デコーダ２５０のみを示したが、フラッシュメモリ装置の構成によってそれぞれのメモリプレインごとにそれぞれの行デコーダを割り当てることもでき、一つの行デコーダが３つ以上のメモリプレインに対して共通に割り当てることもできる。また、行デコーダの位置はフラッシュメモリ装置のレイアウトによって多様に変更することができる。

図６に示したように、４つのページを同時にプログラムするための一連のコマンド（「８０ｈ」、「１１ｈ」、「８１ｈ」、「１０ｈ」）が各時点（ｔ１ないしｔ８）に入出力ピンを介して順次入力される。例えば、メモリプレイン２１０ａに含まれた２つのページにプログラムされるデータが対応するページバッファにローディングされ、メモリプレイン２１０ｂに含まれた２つのページにプログラムされるデータが対応するページバッファにローディングされる。４つのページに対するデータのローディングが完了した後、「１０ｈ」によって行アドレスによって選択されたワードラインにプログラム電圧（非選択ワードラインにはパス電圧）が印加される。前記４つのページの行アドレスは同一であり、したがって、一つのワードラインに共通に連結された４つのページが同時にプログラムされる。

３つのページを同時にプログラムする場合には、３つのページでプログラムされるデータが順次に各対応するページバッファにローディングされ、時点ｔ６の「１１ｈ」が「１０ｈ」に代替され、３つのページが属するワードラインにプログラム電圧が印加される。

前記では、２つのメモリプレインを含むフラッシュメモリ装置に対して３つまたは４つのページを同時にプログラムするマルチページプログラムの方法を説明したが、本発明が属する技術分野の当業者は３つ以上のメモリプレインを含むフラッシュメモリ装置の場合には、プログラムされるページに対応するデータがローディングされた後、プログラム電圧を印加することで、更に多い数のページが同時にプログラムされることが可能であることを容易に理解することができるだろう。

図７は、本発明の一実施例によるフラッシュメモリ装置２００においてページバッファの連結関係を示す図である。
図７には、一つのメモリプレイン２１０ｃのみを例示したが、ビットラインとページバッファとの連結関係を説明するためにメモリプレイン２１０ｃに含まれたメモリセルの図示は省略した。

それぞれのメモリプレイン２１０ｃに対して、ページバッファ（ＰＢ）をグループ化して論理的奇数ビットラインに対応する第１ページグループと論理的偶数ビットラインに対応する第２ページグループとを形成する。第１ページグループに対応するプログラムデータは、第１ページバッファブロック２３１にローディングされ、第２ページグループに対応するプログラムデータは第２ページバッファブロック２３２にローディングされる。スイッチ制御信号（ＳＣｏ、ＳＣｅ）が活性化すると、トランジスタ（Ｔｏ、Ｔｅ）がターンオンされ、ページバッファにラッチされたプログラムデータによる電圧がビットラインに印加される。その後、選択されたワードラインにプログラム電圧が印加され、プログラムが行われる。

図１のフラッシュメモリ装置とは違って、本発明の一実施例によるフラッシュメモリ装置２００では、同一のメモリプレイン２１０ｃに対して２つのページに該当するプログラムデータをローディングするために物理的奇数ビットライン（ＢＬｏ）及び物理的偶数ビットライン（ＢＬｅ）にそれぞれのページバッファを連結することができる。図７には、物理的奇数ビットライン（ＢＬｏ）が論理的奇数ビットラインに該当し、物理的偶数ビットライン（ＢＬｅ）が論理的奇数ビットラインに該当する場合を示したが、これに限定されることなく、図８に例示した構成などのように第１ページグループと第２ページグループは多様な方法で形成することができるだろう。

図８は、本発明の一実施例によるフラッシュメモリ装置を示すブロック図である。
図８を参照すると、フラッシュメモリ装置３００はメモリプレイン３１０及びページバッファブロック（３３１、３３２）を含む。図８では、一つのメモリプレイン３１０のみが示されているが、本発明の一実施例によるフラッシュメモリ装置は、図８に示したようなメモリプレイン３１０及びページバッファブロック（３３１、３３２）を複数個含めて構成することができる。

メモリプレイン３１０は、一つのページグループに対応する論理的奇数ビットラインブロック３１１及び更に他のページグループに対応する論理的偶数ビットラインブロック３１２を含む。各ページグループは、各メモリプレインに含まれたメモリブロックの個数及び各メモリブロックに含まれたメモリセルの行の個数（即ち、ワードラインの個数）による複数のページを含む。

論理的奇数ビットラインブロック３１１及び論理的偶数ビットラインブロック３１２は、図８に示したように行方向に交互に配置される。連続的に隣接する一定個数の物理的偶数ビットライン及び物理的奇数ビットラインが一つの偶数ビットラインブロックまたは論理的奇数ビットラインブロックを構成する。ここで、物理的偶数ビットライン及び物理的奇数ビットラインは、図７に示したように実質的な意味の偶数ビットライン（ＢＬｅ）及び奇数ビットライン（ＢＬｏ）をそれぞれ意味する。

ページブロック３３１は、論理的奇数ビットラインブロックに含まれたビットライン（物理的偶数ビットライン及び物理的奇数ビットライン含み）にそれぞれ連結された複数のページバッファを含み、ページバッファブロック３３２は論理的偶数ビットラインブロックに含まれたビットラインにそれぞれ連結された複数のページバッファを含む。このように、前記論理的偶数ビットラインブロックのビットライン及び前記論理的奇数ビットラインブロックのビットラインをそれぞれページバッファに連結して第１ページグループ及び第２ページグループを形成する。

前記のようにメモリプレイン３１０を構成することで、一つのページをプログラムする場合にも、同一の論理的ブロック（３１１、３１２）のいずれに含まれた隣接するメモリセルが同時にプログラムされるので、行方向のカップリング攪乱が防止される。

図９は、図８のメモリプレインの構成の一例を示す図である。
図９に示したように、メモリプレイン４１０は、列方向に延長されたダミービットライン４１５を境界にして論理的奇数ビットラインブロック４１１及び論理的偶数ビットラインブロック４１２に分割することができる。一般的に、ダミービットライン４１０は共通ソースライン、ポケットｐ−ｗｅｌ（ｐ−ｐｗｅｌｌ）コンタクトのために任意のビットライン個数ごとに形成されている。

このように、ダミービットライン４１５を用いて論理的ブロックを構成する場合には、論理的ブロック（４１１、４１２）間の境界で発生しうる行方向のカップリング攪乱を防止することができる。

図１０は、本発明の一実施例によるフラッシュメモリ装置を示すブロック図である。
図１０を参照すると、フラッシュメモリ装置５００は、メモリプレイン５１０及びページバッファブロック（５３１、５３２、５３３、５３４）を含む。メモリフラッシュプレイン５１０に対する説明は図８の説明と重複するので、省略する。

２つのサブブロック（５３２、５３３）で構成されたページバッファブロックは、論理的奇数ビットラインブロックに含まれたビットラインにそれぞれ連結された複数のページバッファを含む。即ち、サブブロック５３２は論理的奇数ビットラインブロック５１１に含まれた物理的偶数ビットラインに連結されたページバッファを含み、サブブロック５３３は、論理的奇数ビットラインブロック５１１に含まれた物理的奇数ビットラインに連結されたページバッファを含む。

２つのサブブロック（５３１、５３４）で構成されたページバッファブロックは、論理的偶数ビットラインブロックに含まれたビットラインにそれぞれ連結された複数のページバッファを含む。即ち、サブブロック５３１は論理的偶数ビットラインブロック５１２に属する物理的偶数ビットラインに連結されたページバッファを含み、サブブロック５３４は、論理的偶数ビットラインブロック５１２に含まれた物理的奇数ビットラインに連結されたページバッファを含む。

論理的奇数ビットラインブロック５１１に対応するページグループのページを選択するときには、２つのサブブロック（５３２、５３３）がイネーブルされ、論理的偶数ビットラインブロック５１２に対応するページグループのページを選択するときには２つのサブブロック（５３１、５３４）がイネーブルされる。このように、前記論理的奇数ビットラインブロック５１１のビットライン及び前記論理的偶数ビットラインブロック５１２のビットラインをそれぞれのページバッファに連結して第１ページグループ及び第２ページグループを形成する。

物理的偶数ビットラインに連結されたサブブロック（５３１、５３２）及び物理的奇数ビットラインに連結されたサブブロック（５３３、５３４）は、図６に示したように、ページバッファのレイアウトマージンを考えてメモリプレイン５３１の列方向から互いに反対側にそれぞれ配置することができる。

図１１は、本発明の一実施例によるフラッシュメモリ装置５００においてページバッファの連結関係を示す図である。
図１１には、一つのメモリプレイン５１０のみを例示し、ビットラインとページバッファとの連結関係を説明するためにメモリプレイン５１０に含まれたメモリセルの図示は省略した。

それぞれのメモリプレイン５１０に対して、ページバッファ（ＰＢ）をグループ化して論理的奇数ビットラインに対応する第１ページグループ及び論理的偶数ビットラインに対応する第２ページグループを形成する。論理的奇数ビットラインブロック５１１の物理的偶数ビットラインに連結されたページバッファが一つのサブブロック５３２を形成し、論理的奇数ビットラインブロック５１１の物理的奇数ビットラインに連結されたページバッファが一つのサブブロック５３３を形成する。また、論理的偶数ビットラインブロック５１２の物理的偶数ビットラインに連結されたページバッファが一つのサブブロック５３１を形成し、論理的奇数ビットラインブロック５１２の物理的奇数ビットラインに連結されたページバッファが一つのサブブロック５３４を形成する。第１ページグループに対応するプログラムデータは、２つのサブブロック（５３２、５３３）を含む第１ページバッファブロックにローディングされ、第２ページグループに対応するプログラムデータは、２つのサブブロック（５３１、５３４）を含む第２ページバッファブロックにローディングされる。スイッチ制御信号（ＳＣｏ、ＳＣｅ）が活性化されると、トランジスタ（Ｔｏ、Ｔｅ）がターンオンされ、ページバッファにラッチされたプログラムデータによる電圧がビットラインに印加される。その後、選択されたワードラインにプログラム電圧が印加され、プログラムが行われる。

図４及び図６を参照して説明したような、マルチページプログラムの方法を行うフラッシュメモリ装置は、多様な装置またはシステムに含むことができる。

例えば、本発明の一実施例による装置は、前記マルチページプログラムの方法を行うフラッシュメモリ装置及びこれを制御するためのメモリコントローラを含む。

前記装置は、多様な形態のパッケージに実装することができる。前記パッケージにはフラッシュメモリ装置及びメモリコントローラのみならず前記装置の機能による機能ブロック及び／または周辺装置をともに実装することができる。例えば、前記装置は、Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ（ＰｏＰ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｉｎｔｅｒｇｒａｔｅｄ Ｃｉｒｃｕｉｔ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｏａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）、などのようなパッケージを用いて実装することができる。

例えば、前記マルチページプログラムの方法を行うフラッシュメモリ装置とメモリコントローラとを含む装置は、メモリカードであってもよい。前記メモリカードはｕｎｉｖｅｒｓａｌ ｓｅｒｉａｌ ｂｕｓ（ＵＳＢ）、ｍｕｌｔｉｍｅｄｉａ Ｃａｒｄ（ＭＭＣ）、Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ−Ｅｘｐｒｅｓｓ（ＰＣＩ−Ｅ）、Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ（ＳＡＴＡ）、Ｐａｒａｌｌｅｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ（ＰＡＴＡ）、ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｙｓｔｅｍ ｉｎｔｅｒｆａｃｅ（ＳＣＳＩ）、ｅｎｈａｎｅｄ ｓｍａｌｌ ｄｅｖｉｃｅ ｉｎｔｅｒｆａｃｅ（ＥＳＤＩ）、ｉｎｔｅｇｒａｔｅｄ ｄｒｉｖｅ ｅｌｅｃｔｒｏｎｉｃｓ（ＩＤＥ）などのような多様なインターフェースプロトコールのうち、少なくとも一つを介して外部(例えば、ホスト)と通信するように構成することができる。

例えば、前記マルチページプログラムの方法を行うフラッシュメモリ装置とメモリコントローラとを含む装置は、モバイル装置であっても良い。携帯電話、ＰＤＡ、デジタルカメラ、ポータブルゲームコンソール、及びＭＰ３プレイヤのようなモバイル装置の使用増加に応じて、フラッシュメモリ装置は、データストレージのみならずコードストレージとしてより広く用いることができる。

また、前記マルチページプログラムの方法を行うフラッシュメモリ装置とメモリコントローラとを含む装置は、ｈｉｇｈ ｄｅｆｉｎｉｔｉｏｎ ｔｅｌｅｖｉｓｉｏｎ（ＨＤＴＶ）、ｄｉｇｉｔａｌ ｖｉｄｅｏ ｄｉｓｋまたはｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ（ＤＶＤ）、ルータ、及びＧｌｏｂａｌ Ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ（ＧＰＳ）のようなホームアプリケーションに用いることができる。

前記マルチページプログラムの方法を行うフラッシュメモリ装置とメモリコントローラとを含む装置はコンピューティングシステムであってもよい。この場合、前記半導体装置は、バスに電気的に接続されたマイクロプロセッサ、使用者インターフェース、ベースバンドチップセット（ｂａｓｅｂａｎｄ ｃｈｉｐｓｅｔ）のようなモデムを更に含むことができる。フラッシュメモリ装置にはマイクロプロセッサによって処理された／処理されるＮ−ビットデータ（Ｎは１またはそれより大きい整数）をメモリコントローラを通じて保存することができる。本発明によるコンピューティングシステムがモバイル装置である場合、コンピューティングシステムの動作電圧を供給するためのバッテリを追加的に提供することができる。前記コンピューティングシステムには応用チップセット（ａｐｐｌｉｃａｔｉｏｎ ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭ、などを更に提供することができることはこの発明が属する技術分野における通常の知識を有する者に自明であるだろう。

また、前記マルチページプログラムの方法を行うフラッシュメモリ装置とメモリコントローラとを含む半導体装置は、例えば、データを保存するのに不揮発性メモリを用いるＳｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ／Ｄｉｓｋ（ＳＳＤ）であってもよい。

フラッシュメモリ装置は、電源が遮断されても保存されたデータを維持することができる不揮発性メモリ装置である。したがって、前記マルチページプログラムの方法を行うフラッシュメモリ装置とメモリコントローラとを含む半導体装置が前記例を挙げた半導体装置のほかにも不揮発性メモリ装置を含む多様な装置に用いられることはこの発明が属する技術分野の通常の知識を有する者に自明であるだろう。

以上、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。

従来のフラッシュメモリ装置を示す回路図である。 従来のフラッシュメモリ装置のマルチプレインページプログラムの方法を説明するための図である。 従来のプログラムの方法におけるカップリング攪乱を説明するための図である。 本発明の一実施例によるマルチページプログラムの方法を説明するための図である。 本発明の一実施例によるマルチページプログラムの方法の効果を説明するための図である。 本発明の一実施例によるマルチページプログラムの方法を説明するための図である。 本発明の一実施例によるフラッシュメモリ装置でページバッファの連結関係を示す図である。 本発明の一実施例によるフラッシュメモリ装置を示すブロック図である。 図３のメモリプレイン構成の一例を示す図面である。 本発明の一実施例によるフラッシュメモリ装置を示すブロック図である。 本発明の一実施例によるフラッシュメモリ装置においてページバッファの連結関係を示す図である。

符号の説明

１１０ メモリブロック
１５０、５５０ 行デコーダ
２１０、３１０、４１０、５１０ メモリプレイン
３３１、３３２、５３１、５３２、５３３、５３４ ページバッファブロック

Claims (18)

1. 少なくとも一つ以上のメモリプレインのそれぞれに対して、ページバッファをグループ化して論理的奇数ビットラインに対応する第１ページグループと論理的偶数ビットラインに対応する第２ページグループとを形成する段階と、
   一つのワードラインに接続された少なくとも一つ以上のページに対応するプログラムデータをローディングする段階と、
   前記一つのワードラインにプログラム電圧を印加する段階と、を含むことを特徴とするフラッシュメモリ装置のマルチページプログラムの方法。
2. 前記第１ページグループと前記第２ページグループとを形成する段階は、
   物理的奇数ビットラインと物理的偶数ビットラインとにそれぞれのページバッファを連結する段階を含むことを特徴とする請求項１に記載のフラッシュメモリ装置のマルチページプログラムの方法。
3. 互いに隣接する物理的偶数ビットラインと物理的奇数ビットラインに連結されたメモリセルとが同時にプログラムされることを特徴とする請求項１に記載のフラッシュメモリ装置のマルチページプログラムの方法。
4. 同一のメモリプレインに対して２つ以上のページが同時にプログラムされることを特徴とする請求項１に記載のフラッシュメモリ装置のマルチページプログラムの方法。
5. 前記第１ページグループと前記第２ページグループとを形成する段階は、
   行方向に交互に配置された論理的奇数ビットラインブロック及び論理的偶数ビットラインブロックによって前記少なくとも一つ以上のメモリプレインのそれぞれを分割する段階を含むことを特徴とする請求項１に記載のフラッシュメモリ装置のマルチページプログラムの方法。
6. 前記少なくとも一つ以上のメモリプレインは第１メモリプレインを含み、
   前記少なくとも一つ以上のページに対応するプログラムデータをローディングする段階は、
   前記第１メモリプレインの前記第１ページグループに連結されたページバッファに第１プログラムデータをローディングする段階と、
   前記第１メモリプレインの前記第２ページグループに連結されたページバッファに第２プログラムデータをローディングする段階と、を含むことを特徴とする請求項５に記載のフラッシュメモリ装置のマルチページプログラムの方法。
7. 前記少なくとも一つ以上のメモリプレインは、第２メモリプレインを更に含み、
   前記少なくとも一つ以上のページに対応するプログラムデータをローディングする段階は、
   前記第２メモリプレインの前記第１ページグループに連結されたページバッファに第３プログラムデータをローディングする段階を更に含むことを特徴とする請求項６に記載のフラッシュメモリ装置のマルチページプログラムの方法。
8. 前記少なくとも一つ以上のページに対応するプログラムデータをローディングする段階は、
   前記第２メモリプレインの前記第２ページグループに連結されたページバッファに第４プログラムデータをローディングする段階を更に含むことを特徴とする請求項７に記載のフラッシュメモリ装置のマルチページプログラムの方法。
9. 前記少なくとも一つ以上のメモリプレインはＮ（Ｎは２以上の自然数）個のメモリプレインを含み、
   前記少なくとも一つ以上のページに対応するプログラムデータをローディングする段階は、前記Ｎ個のメモリプレインの前記第１ページグループ及び前記第２ページグループにそれぞれ含まれた２Ｎ個のページのうち、少なくとも一つ以上のページに対応するプログラムデータをローディングする段階を含むことを特徴とする請求項５に記載のフラッシュメモリ装置のマルチページプログラムの方法。
10. 第１ページグループに対応する論理的奇数ビットラインブロックと第２ページグループに対応する論理的偶数ビットラインブロックとが行方向に交互に配置された少なくとも一つ以上のメモリプレインと、
    前記第１ページグループのビットラインにそれぞれ連結されたページバッファで構成された少なくとも一つ以上の第１ページバッファブロックと、
    前記第２ページグループのビットラインにそれぞれ連結されたページバッファで構成された少なくとも一つ以上の第２ページバッファブロックと、を含むことを特徴とするフラッシュメモリ装置。
11. 前記論理的奇数ビットラインブロック及び前記論理的偶数ビットラインブロックのそれぞれは、連続的に隣接する複数の物理的偶数ビットラインと複数の物理的奇数ビットラインとで構成されたことを特徴とする請求項１０に記載のフラッシュメモリ装置。
12. 前記メモリプレインは、
    列方向に延長されたダミービットラインを境界にして、前記論理的奇数ビットラインブロックと前記論理的偶数ビットラインブロックとに分割されたことを特徴とする請求項１１に記載のフラッシュメモリ装置。
13. 前記少なくとも一つ以上のメモリプレインは第１メモリプレインを含み、
    前記第１メモリプレインの前記第１ページグループ及び前記第２ページグループにそれぞれ含まれ、一本のワードラインに連結された２つのページのうち、少なくとも一つ以上が同時にプログラムされることを特徴とする請求項１０に記載のフラッシュメモリ装置。
14. 前記少なくとも一つ以上のメモリプレインは、Ｎ（Ｎは２以上の自然数）個のメモリプレインを含み、
    前記Ｎ個のメモリプレインの前記第１ページグループ及び前記第２ページグループにそれぞれ含まれ、一つのワードラインに連結された２Ｎ個のページのうち、少なくとも一つ以上が同時にプログラムされることを特徴とする請求項１０に記載のフラッシュメモリ装置。
15. 前記第１ページバッファブロック及び前記第２ページバッファブロックは、対応するメモリプレインの列方向から互いに反対側にそれぞれ配置されることを特徴とする請求項１０に記載のフラッシュメモリ装置。
16. 前記第１ページバッファブロックは、物理的偶数ビットラインに連結された第１サブブロックと物理的奇数ビットラインに連結された第２サブブロックとを含み、
    前記第２ページバッファブロックは、物理的偶数ビットラインに連結された第３サブブロックと物理的奇数ビットラインに連結された第４サブブロックとを含むことを特徴とする請求項１０に記載のフラッシュメモリ装置。
17. 物理的偶数ビットラインに連結された前記第１及び第３サブブロックと物理的奇数ビットラインに連結された前記第２及び第４サブブロックとは、対応するメモリプレインの列方向から互いに反対側にそれぞれ配置されることを特徴とする請求項１６に記載のフラッシュメモリ装置。
18. マルチページプログラムの方法を行うフラッシュメモリ装置と、
    前記フラッシュメモリ装置を制御するメモリコントローラと、を含むことを特徴とする請求項１に記載の装置。

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