JP2008099356A - モード切替回路 - Google Patents

Abstract

【課題】モード切替時に不要な電流が流れないモード切替回路を提供する。
【解決手段】基準電圧源３６の電圧及び出力端子１５への入力電圧に基づき、出力端子 １５の電圧変化を検出するコンパレータ３４と、基準電圧源３６と基準電圧源３７との 合計電圧及び出力端子１５への入力電圧に基づき、出力端子１５の電圧変化を検出する コンパレータ３５と、コンパレータ３４及びコンパレータ３５の検出結果に基づき、制 御回路１２の回路動作のモードを切り替えて制御回路１２を制御するモード制御回路と 、を備える。
【選択図】図３

Description

本発明は、回路動作のモードを切り替えるモード切替回路に関する。

図１は、特許文献1に示されるように従来のモード切替回路の例である。

その構成では、本来の機能を達成して通常動作するための制御回路１２０に出力回路１３０接続され、その出力回路１３０に出力端子１５０が接続され、出力端子１５０及び出力回路１３０の入力のノード１６０の信号に基づいて制御回路１２０にモード信号を出力するモード切替回路２２０が制御回路１２０に接続されている。

制御回路１２０は例えばスイッチ付の遅延回路であり、モード制御回路２２０は例えばＡＮＤ回路である。通常動作時は、ノード１６０がハイの時には出力端子１５０はローであり、ノード１６０がローの時には出力端子１５０はハイであることから、ノード１７０はローになり、制御回路１２０のスイッチはオフになる。制御回路１２０の遅延回路は有効に機能し、制御回路１２０に入力された信号は遅延時間を経て出力回路１３０に伝達される。また、モード切替動作時は、ノード１６０がハイの時に出力端子１５０にハイが入力されることにより、ノード１７０はハイになり、制御回路１２０のスイッチはオンになる。制御回路１２０の遅延回路は機能せず、制御回路１２０に入力され た信号は遅延時間なしで出力回路１３０に伝達される。
特開２００５−２２９７４２号公報

しかし、従来の技術はノード１６０がハイであって出力回路１３０のＮＭＯＳがオンしたときにモード切替するため、出力端子１５０にハイが印加されると、出力端子１５０からグランドに向かって不要な電流が流れてしまう。この時、グランドの電圧がわずかながらも浮上することがあり、測定誤差が生じてしまう。また、出力回路１３０のＮＭＯＳが発熱し、ＩＣが破壊することがある。

本発明は、上記課題に鑑みてなされ、不要な電流が流れにくいモード切替回路を提供する。

本発明では、上記課題を解決するため、複数の回路動作のモードを有する制御回路及び出力端子に接続された出力回路に接続され、前記制御回路の回路動作のモードを切り替えるモード切替回路において、第一基準電圧及び前記出力端子への入力信号に基づき、前記出力端子の信号変化を検出する第一コンパレータと、第二基準電圧及び前記入力信号に基づき、前記出力端子の信号変化を検出する第二コンパレータと、前記第一コンパレータ及び前記第二コンパレータの検出結果に基づき、前記制御回路の回路動作のモードを切り替えて前記制御回路を制御するモード制御回路と、を備えていることを特徴とするモード切替回路が提供される。

本発明では、制御回路の回路動作のモードを切り替えるときの出力端子への入力電圧が、第一基準電圧及び第二基準電圧に基づき、出力回路で不要な電流が流れないよう自由に設定される。よって、不要な電流が流れにくくなる。

［第一実施形態］
まず、第一実施形態において、回路動作のモードを切り替えるモード切替について説明する。図２は、第一実施形態のモード切替を示すブロック図である。

第一実施形態の構成は、制御回路１２、制御回路１２に接続された出力回路１４、及び、制御回路１２及び出力回路１４に接続されたモード切替回路２１を備えている。

制御回路１２は、複数の回路動作のモードを有し、例えば、遅延回路である。出力回路１４は、制御回路１２の出力をドライブする。モード切替回路２１は、出力回路１４を介した出力端子１５の電圧に基づいて制御回路１２の回路動作のモードを切り替える 。すると、例えば、遅延回路による遅延時間が変更される。

次に、第一実施形態のモード切替回路２１について説明する。図３は、第一実施形態 のモード切替回路を示す図である。

出力回路１４は、ＰＭＯＳ３１とＮＭＯＳ３２とのインバータ回路及び抵抗３３を備 えている。このインバータ回路の出力は、抵抗３３を介して出力端子１５に接続されて いる。

モード切替入力回路２３は、基準電圧源３６、基準電圧源３７、コンパレータ３４及びコンパレータ３５を備えている。コンパレータ３４及びコンパレータ３５は、それぞれ基準電圧と出力端子１５の電圧とを比較し、それぞれ出力端子１５の電圧変化を検出する。これらの検出結果は、モード制御回路２２に送られる。モード制御回路２２は、ＡＮＤ回路２４を備え、ＡＮＤ回路２４は、ノード３８及びノード３９が両方ハイの場合、ハイを制御回路１２に出力し、それ以外の場合、ローを出力する。なお、モード切替入力回路２３及びモード制御回路２２は、図２で説明したモード切替回路２１に相当する。また、コンパレータ３４の−側入力は基準電圧源３６の電圧であり、＋側入力は出力端子１５の電圧であり、コンパレータ３５の−側入力は出力端子１５の電圧であり、＋側入力は直列接続された基準電圧源３６及び基準電圧源３７の電圧である。

制御回路１２は、遅延回路１８及びスイッチ１９を備えている。モード制御回路２２がハイを出力した場合、スイッチ１９はオンし、制御回路１２への入力信号は直接出力回路１４に伝達される。また、ローを出力した場合、スイッチ１９はオフし、制御回路１２への入力信号は遅延回路１８による遅延時間を経て出力回路１４に伝達される。

次に、通常動作時の動作について説明する。図４は、第一実施形態のモード切替回路における電圧レベルを示す図である。

ここで、通常動作時における出力端子１５のハイの電圧をＶＨとし、ローの電圧をＶＬとすると、基準電圧源３４の電圧Ｖｒｅｆ１及び基準電圧源３５の電圧Ｖｒｅｆ２は、図４の（ａ）及び（ｂ）に示すように、
ＶＬ＜Ｖｒｅｆ1＜Ｖｒｅｆ1＋Ｖｒｅｆ2＜ＶＨ・・・・・・（１）
によって設定される。

ノード１６がハイの時、出力端子１５はロー（ＶＬ）になる。この時、コンパレータ３４の出力のノード３８はローで、コンパレータ３５の出力のノード３９はハイであるので、ＡＮＤ回路２４の出力のノード１７はローになる。よって、制御回路１２のスイッチ１９はオフし、制御回路１２への入力信号は遅延回路１８による遅延時間を経て出 力回路１４に伝達される。

同様に、ノード１６がローの時、出力端子１５はハイ（ＶＨ）になる。この時、ノード３８はハイで、ノード３９はローであるので、ノード１７はローになる。

次に、モード切替時の動作について説明する。

ここで、所定のモード切替電圧ＶＭが、出力端子１５に入力される。モード切替電圧ＶＭは、
Ｖｒｅｆ1＜ＶＭ＜Ｖｒｅｆ1＋Ｖｒｅｆ2・・・・・・（２）
によって設定される。

コンパレータ３４及びコンパレータ３５の出力は両方ハイになり、ＡＮＤ回路２４の出力のノード１７もハイになる。よって、制御回路１２のスイッチ１９はオンし、モードが切り替わり、制御回路１２への入力信号は直接出力回路１４に伝達される。この時、ノード１６は、ハイでもローでもよい。

なお、出力端子１５に印加されているモード切替電圧ＶＭが解除されることにより、モードが切り替えられたモード切替状態は通常状態に復帰することができる。

このようにすると、回路動作のモードを切り替えるモード切替回路２１に、出力回路 １４の入力のノード１６の電圧に基づいた信号は入力されず、出力端子１５の電圧に基づいた信号だけが入力されるので、出力回路１４の入力に依存せずにモード切替が行われる。よって、外部からの信号のみにより、モード切替が行われる。

また、出力端子１５に所定の電圧が印加されるとモード切替が行われ、印加されなければモードが切り替えられたモード切替状態は通常状態に復帰するので、モード切替は容易な操作で制御される。よって、モード切替状態と通常状態との間で状態が遷移するとき、誤動作は起こりにくくなる。

また、モード切替時における制御回路１２の回路特性は、出力端子１５にモード切替電圧ＶＭを印加したときの出力端子１５に流れる電流の向きによって測定される。具体的には、出力端子１５から内部に電流が流れ込む場合、出力端子１５からＮＭＯＳ３２を経由してグランド１００に電流が流れ、ＰＭＯＳ３１がオフし、ＮＭＯＳ３２がオンしているので、ノード１６はハイになっている。また、出力端子１５から外部に電流が流れ出る場合、電源１０１からＰＭＯＳ３１を経由して出力端子１５に電流が流れ、ＰＭＯＳ３１がオンし、ＮＭＯＳ３２がオフしているので、ノード１６はローになっている。よって、モード切替時における制御回路１２の回路特性の測定のため、出力端子１５が使用され、別の端子は使用されない。

また、モード切替電圧ＶＭは式（２）を満たせばよいので、ノード１６がハイの場合モード切替電圧ＶＭは低めに設定され、ローの場合高めに設定されると、オンしているＭＯＳに流れる電流は少なくなる。この時、グランド１００の電圧がわずかながらも浮上することが少なくなり、測定誤差が少なくなる。また、ＭＯＳが発熱しにくくなり、ＩＣが破壊されなくなる。なお、図４の（ｃ）に示すように、モード切替電圧ＶＭが電源１０１の電圧ＶＤＤの半分に設定されると、ＰＭＯＳ３１またはＮＭＯＳ３２がオンしても、ＭＯＳに印可される電圧は電源１０１の電圧ＶＤＤの半分になる。

なお、例えば、二次電池の充放電を制御して二次電池を保護する充放電制御回路に通常遅延回路が設けられていて、テストモードの際、モード切替回路２１によって遅延回路１８を短絡するようモードが切り替えられると、遅延時間が短くなり、テストコストが低くなる。

また、例えば、メモリは通常複雑に組み込まれたロジック回路に搭載されていて、モード切替回路２１によってそのロジック回路を短絡するようモードが切り替えられると、メモリの特性が直接測定されるようになる。換言すると、モード切替回路２１により、端子に接続されていないために評価することができない内部論理の特性が、直接測定されるようになる。

［第二実施形態］
まず、第二実施形態において、回路動作のモードを切り替えるモード切替について説明する。図５は、第二実施形態のモード切替を示すブロック図である。

第二実施形態の構成は、制御回路１２、制御回路１２に接続された出力回路５０、及び、制御回路１２及び出力回路５０に接続されたモード制御回路５１を備えている。

制御回路１２は、例えば、遅延回路である。出力回路１４は、制御回路１２の出力をドライブする。モード制御回路５１は、出力回路１４を介した出力端子１５の電流に基づいて制御回路１２の回路動作のモードを切り替える。

次に、第二実施形態の出力回路５０及びモード制御回路５１について説明する。図６は、第二実施形態の出力回路及びモード制御回路を示す図である。

出力回路５０は、ＰＭＯＳ３１とＮＭＯＳ３２とのインバータ回路を備えている。このインバータ回路の出力は、出力端子１５に接続されている。また、出力回路５０は、電圧Ｖ１の基準電圧源４４、電圧Ｖ２の基準電圧源４５、コンパレータ５２、コンパレータ５３、抵抗４１、抵抗４２及びダイオード４６を備えている。ＰＭＯＳ３１のソースとバックゲートとの間に、抵抗４２が設けられ、ＮＭＯＳ３２のソースとグランド１００との間に、抵抗４１が設けられ、ＰＭＯＳ３１のバックゲートと出力端子１５との間に、ダイオード４６が設けられている。コンパレータ５２は、基準電圧とＮＭＯＳ３２のソースの電圧とを比較し、ソースの電圧変化を検出し、コンパレータ５３は、基準電圧とＰＭＯＳ３１のバックゲートの電圧とを比較し、バックゲートの電圧変化を検出する。これらの検出結果は、モード制御回路５１に送られる。基準電圧源４４及び基準電圧源４５は、それぞれコンパレータ５２及びコンパレータ５３の出力が不定になることを防止する。なお、コンパレータ５２の−側入力は基準電圧源４４を介してグランド１００に接続され、＋側入力はＮＭＯＳ３２のソースに接続され、コンパレータ５３の−側入力は基準電圧源４５を介して電源１０１に接続され、＋側入力はＰＭＯＳ３１の バックゲートに接続されている。

モード制御回路５１は、ＯＲ回路２５を備え、ＯＲ回路２５は、ノード５４及びノー ド５５のいずれか一方がハイの場合、ハイを制御回路１２に出力し、それ以外の場合、ローを出力する。

なお、出力回路５０におけるコンパレータ５２とコンパレータ５３と基準電圧源４４と基準電圧源４５と抵抗４１と抵抗４２とダイオード４６と、及び、モード制御回路５１は、モード切替回路に相当する。

制御回路１２は、第一実施形態のものと同一である。

次に、通常動作時の動作について説明する。図７は、第二実施形態のモード切替回路における電圧レベルを示す図である。

ノード１６がハイの時、ＰＭＯＳ３１はオフになり、ＮＭＯＳ３２はオンになるので、出力端子１５はローになる。図７の（ａ）及び（ｃ）に示すように、コンパレータ５２及びコンパレータ５３では、共に、−側入力（ＩＮ−）が＋側入力（ＩＮ＋）よりも大きいので、出力はローになる。よって、ＯＲ回路２５の出力はローになり、制御回路１２のスイッチ１９はオフする。

同様に、ノード１６がローの時、出力端子１５はハイになる。図７の（ａ）及び図７の（ｃ）に示すように、コンパレータ５２及びコンパレータ５３では、共に、−側入力 （ＩＮ−）が＋側入力（ＩＮ＋）よりも大きいので、出力はローになる。

次に、モード切替時の動作について説明する。

ここで、電流Iが出力端子１５から流し込まれる。この電流Ｉは、抵抗４１及び抵抗４２の抵抗値をRとすると、
Ｉ×Ｒ＞Ｖ１、Ｉ×Ｒ＞Ｖ２・・・・・・（３）
によって設定される。

図７の（ｂ）及び（ｄ）に示すように、コンパレータ５２またはコンパレータ５３の＋側入力と−側入力との間に電圧Ｉ×Ｒが新たに生じ、コンパレータ５２及びコンパレータ５３の出力のいずれか一方がハイになる。よって、ＯＲ回路２５の出力のノード１７もハイになり、制御回路１２のスイッチ１９がオンし、モードが切り替わる。

なお、出力端子１５に印加されている電流Ｉが解除されることにより、モードが切り替えられたモード切替状態は通常状態に復帰することができる。

このようにすると、抵抗４１及び抵抗４２の抵抗値が大きく設定されると、電圧Ｉ×Ｒが大きくなり、電流Ｉが小さくてもコンパレータ５２及びコンパレータ５３の出力のいずれか一方がハイになるので、電流Ｉを小さくできる。よって、不要な電流が少なくなる。

また、モード切替時における制御回路１２の回路特性は、モード切替のために電流が印加されているので、出力端子１５の電圧によってそのまま測定される。

また、出力端子１５の後段に接続されるアプリケーション回路の入力がハイインピーダンスであると、あたかも通常状態のようにテストモードが実行される。

従来のモード切替を示すブロック図である。 第一実施形態のモード切替を示すブロック図である。 第一実施形態のモード切替回路を示す図である。 第一実施形態のモード切替回路における電圧レベルを示す図である。 第二実施形態のモード切替を示すブロック図である。 第二実施形態の出力回路及びモード制御回路を示す図である。 第二実施形態のモード切替回路における電圧レベルを示す図である。

符号の説明

１２ 制御回路 １４ 出力回路
１５ 出力端子 １６ ノード
１７ ノード １８ 遅延回路
２２ モード制御回路 ２４ ＡＮＤ回路
３１ ＰＭＯＳ ３２ ＮＭＯＳ
３３ 抵抗 ３４ コンパレータ
３５ コンパレータ ３６ 基準電圧源
３７ 基準電圧源 ３８ ノード
３９ ノード １９ スイッチ
２１ モード切替回路 ２３ モード切替入力回路
１００ グランド（ＶＳＳ） １０１ 電源（ＶＤＤ）

Claims (5)

1. 複数の回路動作のモードを有する制御回路及び出力端子に接続された出力回路に接続され、前記制御回路の回路動作のモードを切り替えるモード切替回路において、
   第一基準電圧及び前記出力端子への入力信号に基づき、前記出力端子の信号変化を検出する第一コンパレータと、
   第二基準電圧及び前記入力信号に基づき、前記出力端子の信号変化を検出する第二コンパレータと、
   前記第一コンパレータ及び前記第二コンパレータの検出結果に基づき、前記制御回路の回路動作のモードを切り替えて前記制御回路を制御するモード制御回路と、
   を備えていることを特徴とするモード切替回路。
2. 前記入力信号は、電圧であることを特徴とする請求項１記載のモード切替回路。
3. 前記第一コンパレータは、前記出力端子への入力電圧と第一基準電圧とを比較し、前記入力電圧が前記第一基準電圧よりも大きくなると、ハイの信号を前記モード制御回路に出力し、
   前記第二コンパレータは、前記入力電圧と第二基準電圧とを比較し、前記入力電圧が前記第二基準電圧よりも小さくなると、ハイの信号を前記モード制御回路に出力し、
   前記モード制御回路は、前記第一コンパレータからの信号がハイであり、前記第二コンパレータからの信号がハイであると、前記制御回路の回路動作のモードを切り替えて前記制御回路を制御する、
   ことを特徴とする請求項２記載のモード切替回路。
4. 前記入力信号は、電流であることを特徴とする請求項１記載のモード切替回路。
5. 前記第一コンパレータは、前記出力端子への入力電流に基づいた電圧と第一基準電圧とを比較し、前記入力電流に基づいた電圧が前記第一基準電圧よりも大きくなると、ハイの信号を前記モード制御回路に出力し、
   前記第二コンパレータは、前記入力電流に基づいた電圧と第二基準電圧とを比較し、前記入力電流に基づいた電圧が前記第二基準電圧よりも大きくなると、ハイの信号を前記モード制御回路に出力し、
   前記モード制御回路は、前記第一コンパレータからの信号がハイであり、または、前記第二コンパレータからの信号がハイであると、前記制御回路の回路動作のモードを切り替えて前記制御回路を制御する、
   ことを特徴とする請求項４記載のモード切替回路。

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