JP2008058853A - 表示装置及びその製造方法 - Google Patents

Abstract

【課題】電源配線を低抵抗化して画素の輝度差を抑制する。
【解決手段】画素アレイ部１とこれを駆動する駆動部とがパネル０に形成されている。画素アレイ部１は、行状の走査線と列状の信号線と両者が交差する部分に配された行列状の画素とを有する。駆動部は走査線を介して各画素を線順次駆動するスキャナ部４，５と、線順次駆動に合わせて信号線に映像信号を供給する信号部とを含み、画素アレイ部１に映像を表示する。画素アレイ部１を駆動する為にパネル０に形成された電源配線の一部が、上層１２と下層１１とで多層配線化されている。スキャナ部は、画素アレイ部１に対して電圧レベルが線順次駆動に合わせて切り換わる電源電圧を供給するドライブスキャナ５を含んでおり、多層配線化された電源配線はドライブスキャナ５に対して電源電圧を供給する。
【選択図】図６

Description

本発明は発光素子を画素に用いたアクティブマトリクス型の表示装置及びその製造方法に関する。より詳しくは、表示装置を構成するパネルに形成される電源配線の改善技術に関する。

発光素子として有機ＥＬデバイスを用いた平面自発光型の表示装置の開発が近年盛んになっている。有機ＥＬデバイスは有機薄膜に電界をかけると発光する現象を利用したデバイスである。有機ＥＬデバイスは印加電圧が１０Ｖ以下で駆動するため低消費電力である。また有機ＥＬデバイスは自ら光を発する自発光素子であるため、照明部材を必要とせず軽量化及び薄型化が容易である。さらに有機ＥＬデバイスの応答速度は数μｓ程度と非常に高速であるので、動画表示時の残像が発生しない。

有機ＥＬデバイスを画素に用いた平面自発光型の表示装置の中でも、とりわけ駆動素子として薄膜トランジスタを各画素に集積形成したアクティブマトリクス型の表示装置の開発が盛んである。アクティブマトリクス型平面自発光表示装置は、例えば以下の特許文献１ないし５に記載されている。
特開２００３−２５５８５６ 特開２００３−２７１０９５ 特開２００４−１３３２４０ 特開２００４−０２９７９１ 特開２００４−０９３６８２

従来の表示装置は、基本的に画素アレイ部とこれを駆動する駆動部の少なくとも一部とが、１枚のパネルに形成されており、いわゆるフラットディスプレイとなっている。画素アレイ部は、行状の走査線と、列状の信号線と、両者が交差する部分に配された行列状の画素とを有する。駆動部は走査線を介して各画素を線順次駆動するスキャナ部と、線順次駆動に合わせて信号線に映像信号を供給する信号部とを含み、以って画素アレイ部に映像を表示する。このパネルには、画素アレイ部を駆動するために電源配線が形成されている。この電源配線はパネル上の画素アレイ部を給電すると共に、同じパネル上のスキャナ部にも給電している。場合によっては、このスキャナ部から画素アレイ部に給電する事もある。

しかしながら、従来の電源配線はある程度抵抗成分があるため、パネルの外部接続用に設けた端子（パッド）に近い部位から遠く離れた部位まで、電源配線に沿って電圧降下が生じ、パネルの接続端子に近い側にある画素の発光素子と、接続端子から遠い側にある画素の発光素子とで、輝度差が生じるという問題があった。電源配線の抵抗成分に起因する電圧降下を防ぐためには、電源配線のパタン幅を可能な限り太くして、抵抗成分を下げることが必要である。しかしながらパネルの周辺領域に配されたスキャナ部の電源配線を太くすると、その分スキャナ部の占める回路面積自体が広くなり、パネルの中央領域に配された画素アレイ部の占有面積を圧迫することになり問題である。

上述した従来の技術の課題に鑑み、本発明は電源配線を低抵抗化して画素の輝度差を抑制すると共に、画素アレイ部の面積を圧迫することの無い電源配線レイアウトを提供することを目的とする。かかる目的を達成するために以下の手段を講じた。即ち本発明は、画素アレイ部とこれを駆動する駆動部の少なくとも一部とがパネルに形成されており、前記画素アレイ部は、行状の走査線と、列状の信号線と、両者が交差する部分に配された行列状の画素とを有し、前記駆動部は該走査線を介して各画素を線順次駆動するスキャナ部と、該線順次駆動に合わせて該信号線に映像信号を供給する信号部とを含み、以って該画素アレイ部に映像を表示する表示装置であって、前記画素アレイ部を駆動する為に前記パネルに形成された電源配線の少なくとも一部が、少なくとも上下二層で多層配線化されていることを特徴とする。

好ましくは、前記スキャナ部に電源電圧を供給するための電源配線が多層配線化されている。この場合前記スキャナ部は、該画素アレイ部に対して電圧レベルが該線順次駆動に合わせて切り換わる電源電圧を供給するドライブスキャナを含んでおり、前記多層配線化された電源配線は該ドライブスキャナに対して電源電圧を供給する。又前記パネルは、その中央領域に該画素アレイ部が配され、その周辺領域に該駆動部が配され、前記電源配線はその下層が該駆動部内に形成され、その上層が該駆動部の上方で周辺領域に延設されている。又前記上層と下層は絶縁膜で互いに隔てられているとともに該絶縁膜に形成されたコンタクトホールを通じて上層と下層が互いに導通しており、前記コンタクトホールは、該パネルに形成された該電源配線の端子の近傍部分と、これから最も遠い部分の二箇所にのみ形成されている。

本発明によれば、画素アレイ部を駆動するためにパネルに形成された電源配線の少なくとも一部が、上下二層で多層配線化されている。これにより、電源配線の入力パッドの近傍から遠く離れた部位まで電源電圧の降下を防ぐことが出来る。特に多層化された電源配線は、その下層が駆動部内に限定して形成される一方、その上層は駆動部の上方で周辺領域に広く延設されている。かかる構成により、駆動部内に配された電源配線の幅を拡大することなく、低抵抗化を図ることが可能である。かかる構成により、パネルの中央領域に配された画素アレイ部の面積を圧迫することなく、パネルの周辺領域を利用して電源配線の低抵抗化が可能になる。

以下図面を参照して本発明の実施の形態を詳細に説明にする。図１は本発明にかかる表示装置の全体構成を示すブロック図である。図示する様に本表示装置は、画素アレイ部１とこれを駆動する駆動部とからなる。画素アレイ部１は、行状の走査線ＷＳと、列状の信号線ＳＬと、両者が交差する部分に配された行列状の画素２と、画素２の各行に対応して配された駆動線ＤＳとを備えている。駆動部は、各走査線ＷＳに順次制御信号を供給して画素２を行単位で線順次走査するライトスキャナ４と、この線順次走査に合わせて各駆動線ＤＳに高電位と低電位で切換わる電源電圧を供給するドライブスキャナ５と、この線順次走査に合わせて列状の信号線ＳＬに映像信号となる信号電位と基準電位を供給する水平セレクタ３とを備えている。ここでライトスキャナ４とドライブスキャナ５がスキャナ部を構成し、水平セレクタ３が信号部を構成している。

個々の画素２は、サンプリング用トランジスタＴｒ１と駆動用トランジスタＴｒｄと保持容量Ｃｓと補助容量Ｃｓｕｂと発光素子ＥＬとで構成されている。個々の発光素子ＥＬはＲＧＢ三原色のいずれかの色で発光するようになっている。赤色発光素子を備えた画素（ＲＥＤ）と緑色発光素子を備えた画素（ＧＲＥＥＮ）と青色発光素子を備えた素子（ＢＬＵＥ）とで画素トリオを構成している。この画素トリオを画素アレイ部１上でマトリクス状に配列することによりカラー表示が出来る。

図２は、図１に示した表示装置に含まれる画素２の具体的な構成及び結線関係を示す回路図である。図示する様に、この画素２は、有機ＥＬデバイスなどで代表される発光素子ＥＬと、サンプリング用トランジスタＴｒ１と、駆動用トランジスタＴｒｄと、保持容量Ｃｓとを含む。サンプリング用トランジスタＴｒ１はそのゲートが対応する走査線ＷＳに接続し、そのソース及びドレインの一方が対応する信号線ＳＬに接続し、他方が駆動用トランジスタ（ドライブトランジスタ）ＴｒｄのゲートＧに接続する。ドライブトランジスタＴｒｄは、そのソースＳが発光素子ＥＬに接続し、ドレインが対応する駆動線ＤＳに接続している。発光素子ＥＬのカソードは接地電位Ｖｃａｔｈに接続している。なおこの接地配線は全ての画素２に対して共通に配線されている。保持容量（画素容量）Ｃｓは、ドライブトランジスタＴｒｄのソースＳとゲートＧとの間に接続している。加えて発光素子ＥＬと並列に補助容量Ｃｓｕｂが接続されている。この補助容量Ｃｓｕｂは必要に応じ付加されたもので、保持容量Ｃｓに対する映像信号Ｖｓｉｇの入力ゲインを高める機能を有する。

図３は、図２に示した画素２の動作説明に供するタイミングチャートである。時間軸を共通にして、走査線ＷＳの電位変化、駆動線ＤＳの電位変化及び信号線ＳＬの電位変化（映像信号Ｖｓｉｇの電位変化）を表してある。またこれらの電位変化と並行に、ドライブトランジスタＴｒｄのゲートＧ及びソースＳの変化も表してある。

このタイミングチャートは、画素２の動作の遷移に合わせて期間を（０）〜（７）まで便宜的に区切ってある。まず発光期間（０）では、駆動線ＤＳが高電位ＶｃｃＨにあり、ドライブトランジスタＴｒｄが駆動電流Ｉｄｓを発光素子ＥＬに供給している。駆動電流Ｉｄｓは高電位ＶｃｃＨにある駆動線ＤＳからドライブトランジスタＴｒｄを介して発光素子ＥＬを通り、共通接地配線Ｖｃａｔｈに流れ込んでいる。

続いて期間（１）に入ると、駆動線ＤＳを高電位ＶｃｃＨから低電位ＶｃｃＬに切換える。これにより駆動線ＤＳはＶｃｃＬまで放電され、さらにドライブトランジスタＴｒｄのソース電位はＶｃｃＬに近い電位まで遷移する。駆動線ＤＳの配線容量が大きい場合は比較的早いタイミングで駆動線ＤＳを高電位ＶｃｃＨから低電位ＶｃｃＬに切換えると良い。

次に期間（２）に進むと、走査線ＷＳを低レベルから高レベルに切換えることで、サンプリングトランジスタＴｒ１が導通状態になる。このとき信号線ＳＬは基準電位Ｖｒｅｆにある。よってドライブトランジスタＴｒｄのゲート電位は導通したサンプリングトランジスタＴｒ１を通じて信号線ＳＬの基準電位Ｖｒｅｆとなる。これと同時にドライブトランジスタＴｒｄのソース電位は即座に低電位ＶｃｃＬに固定される。以上によりドライブトランジスタＴｒｄのソース電位が映像信号線ＳＬの基準電位Ｖｒｅｆより十分低い電位ＶｃｃＬに初期化（リセット）される。具体的にはドライブトランジスタＴｒｄのゲート‐ソース間電圧Ｖｇｓ（ゲート電位とソース電位の差）がドライブトランジスタＴｒｄの閾電圧Ｖｔｈより大きくなるように、駆動線ＤＳの低電位ＶｃｃＬを設定する。

次にＶｔｈキャンセル期間（３）に進むと、駆動線ＤＳが低電位ＶｓｓＬから高電位ＶｃｃＨに遷移し、ドライブトランジスタＴｒｄのソース電位が上昇を開始する。やがてドライブトランジスタＴｒｄのゲート‐ソース間電圧Ｖｇｓが閾電圧Ｖｔｈとなったところで電流がカットオフする。このようにしてドライブトランジスタＴｒｄの閾電圧Ｖｔｈに相当する電圧が保持容量（画素容量）Ｃｓに書き込まれる。これが閾電圧補正動作である。このとき電流が専ら保持容量Ｃｓ側に流れ、発光素子ＥＬ側には流れないようにするため、発光素子ＥＬがカットオフとなるように共通接地配線Ｖｃａｔｈの電位を設定しておく。

期間（４）に進むと、走査線ＷＳが低電位側に遷移し、サンプリングトランジスタＴｒ１が一端オフ状態になる。このときドライブトランジスタＴｒｄのゲートＧはフローティングになるが、ゲート‐ソース間電圧ＶｇｓはドライブトランジスタＴｒｄの閾電圧Ｖｔｈに等しいためカットオフ状態であり、ドレイン電流Ｉｄｓは流れない。

続いて期間（５）に進むと、信号線ＳＬの電位が基準電位Ｖｒｅｆからサンプリング電位（信号電位）Ｖｉｎに遷移する。これにより次のサンプリング動作及び移動度補正動作（信号書込み及び移動度μキャンセル）の準備が完了する。

信号書込み／移動度μキャンセル期間（６）に入ると、走査線ＷＳが高電位側に遷移してサンプリングトランジスタＴｒ１がオン状態となる。従ってドライブトランジスタＴｒｄのゲート電位は信号電位Ｖｉｎとなる。ここで発光素子ＥＬは始めカットオフ状態（ハイインピーダンス状態）にあるため、ドライブトランジスタＴｒｄのドレイン‐ソース間電流Ｉｄｓは発光素子容量及び補助容量Ｃｓｕｂに流れ込み、充電を開始する。したがってドライブトランジスタＴｒｄのソース電位は上昇を開始し、やがてドライブトランジスタＴｒｄのゲート‐ソース間電圧ＶｇｓはＶｉｎ＋Ｖｔｈ−ΔＶとなる。このようにして、信号電位Ｖｉｎのサンプリングと補正量ΔＶの調整が同時に行われる。Ｖｉｎが高いほどＩｄｓは大きくなり、ΔＶの絶対値も大きくなる。したがって発光輝度レベルに応じた移動度補正が行われる。Ｖｉｎを一定とした場合、ドライブトランジスタＴｒｄの移動度μが大きいほどΔＶの絶対値が大きくなる。換言すると移動度μが大きいほど負帰還量ΔＶが大きくなるので、画素ごとの移動度μのばらつきを取り除くことが出来る。

最後に発光期間（７）になると、走査線ＷＳが低電位側に遷移し、サンプリングトランジスタＴｒ１はオフ状態となる。これによりドライブトランジスタＴｒｄのゲートＧは信号線ＳＬから切り離される。同時にドレイン電流Ｉｄｓが発光素子ＥＬを流れ始める。これにより発光素子ＥＬのアノード電位は駆動電流Ｉｄｓに応じて上昇する。発光素子ＥＬのアノード電位の上昇は、即ちドライブトランジスタＴｒｄのソース電位の上昇に他ならない。ドライブトランジスタＴｒｄのソース電位が上昇すると、保持容量Ｃｓのブートストラップ動作により、ドライブトランジスタＴｒｄのゲート電位も連動して上昇する。ゲート電位の上昇量はソース電位の上昇量に等しくなる。ゆえに発光期間（７）中ドライブトランジスタＴｒｄのゲート‐ソース間電圧ＶｇｓはＶｉｎ＋Ｖｔｈ−ΔＶで一定に保持される。

図４は、図１に示した表示装置のパネル構成を示す模式的なブロック図である。図示するように表示装置はパネル０に形成されている。このパネル０はその中央領域に画素アレイ部１を含むと共に、これを囲む周辺領域に少なくとも駆動部の一部が集積形成されている。図示の例では、パネル０の左右周辺領域にスキャナ部を構成するライトスキャナ４及びドライブスキャナ５が配されている。信号部を構成する水平セレクタはパネル０の外部に配されている。但し本発明はこれに限られるものではなく、水平セレクタもパネル０の周辺領域に配することが出来る。

ライトスキャナ４は画素アレイ部１の走査線ＷＳに接続する一方、ドライブスキャナ５は同じく画素アレイ部１の駆動線ＤＳに接続している。ドライブスキャナ５は各駆動線ＤＳに対応して多段接続されたシフトレジスタ（図示せず）と各段に対応した出力バッファ５１とで構成されている。出力バッファ５１はシフトレジスタ側から供給される線順次信号に応じて順次動作し、駆動線ＤＳに対して高電位ＶｃｃＨと低電位ＶｃｃＬとで切換わる電源電圧を供給している。図示する様にこの出力バッファ５１はインバータの直列接続からなり、入力側がシフトレジスタの出力段に接続する一方、インバータの出力側は対応する駆動線ＤＳに接続している。出力バッファ５１の電源ライン側には電源配線１１を介して外部からＶｃｃＨが印加されている。一方出力バッファ５１の接地ライン側には同じく外部から供給される低電位ＶｃｃＬが印加されている。

この参考例は電源配線１１が単層構造であり、パネル０の入力端子（ＰＡＤ）からドライブスキャナ５の内部に延設されている。可能な限り電源配線１１の幅を広げることで低抵抗化を図っている。しかしながら電源配線１１の抵抗成分により、ＶｃｃＨの低下が避けられず、画素間で輝度差が生じるという問題がある。

図５は、図４に示した単層電源配線１１の問題点を表した模式図である。前述したように、２個のトランジスタと１個の画素容量で構成した画素回路を駆動するために、駆動線ＤＳにＶｃｃＨとＶｃｃＬで切換るパルス状の電源電圧を印加する必要がある。高電位ＶｃｃＨはパッド（ＰＡＤ）から配線１１を通してドライブスキャナ５の出力バッファの電源ラインに接続される。この出力バッファの出力端子が画素アレイ部１側の駆動線ＤＳに接続されている。ここでＰＡＤから出力バッファの電源ラインに至るまでの配線抵抗の影響により、ＰＡＤからの距離が遠い出力バッファ段ほど、電源ラインに印加される電圧ＶｃｃＨが低くなる為、輝度ムラが生じてしまう。例えば図示のようにＰＡＤからＡ点及びＢ点までの配線抵抗をそれぞれ１Ω、４Ωとし、この電源配線１１に１００ｍＡの電流が流れたとすると、Ａ点での電圧降下は０．１Ｖ、Ｂ点での電圧降下は０．４Ｖとなり、０．３Ｖの差が生じる。この差により例えばＡ点に対応した画素行とＢ点に対応した画素行では１０ｃｄ／ｍ^２の輝度差が生じる。また出力バッファの各段の電源ラインに印加される電圧が異なるため、Ａ点とＢ点で動作点がずれ、高電位ＶｃｃＨとＶｃｃＬを切換えるタイミングがずれてしまうという問題がある。

図６は、本発明にかかる表示装置の第１実施形態を示す模式的な平面図である。理解を容易にするため、図４に示した参考例と対応する部分には対応する参照番号を付してある。本実施形態は、２個のトランジスタと１個の画素容量Ｃｓで発光素子ＥＬを駆動する画素回路に対して、駆動線ＤＳを通じパルス状の電源電圧を出力するドライブスキャナ５のバッファの高電位側電源ラインを、多層配線化してその抵抗値を下げている。図示する様に、このドライブスキャナ５の出力バッファを給電する電源配線は、下層配線１１と上層配線１２の多層構造となっている。下層配線１１と上層配線１２は絶縁膜で互いに絶縁されている。互いに絶縁膜で隔てられた下層配線１１と上層配線１２は本実施形態の場合９個の層間コンタクト１３を介して互いに電気的に接続している。下層配線１１は図５に示した参考例と同じように、パネル０の外部接続用ＰＡＤからドライブスキャナ５の内部を通って延設されている。これに対し上層配線１２はドライブスキャナ５の上方を覆うように、パネル０の周辺領域に延設されている。

図７は、本発明にかかる表示装置の第２実施形態を示す模式的な平面図である。理解を容易にするため、図６に示した第１実施形態と対応する部分には対応する参照番号を付してある。異なる点は、上層配線１２が、中央領域にある画素アレイ部１を囲むように、パネル０の周辺領域全体にわたって延設されていることである。これにより、下層配線１１と上層配線１２からなる電源配線を一層低抵抗化することが出来る。

図８は、本発明にかかる表示装置の第３実施形態を示す模式的な平面図である。理解を容易にするため、図７に示した第２実施形態と対応する部分には対応する参照番号を付してある。異なる点は、下層配線１１と上層配線１２を電気的に接続する層間コンタクト１３を二箇所に限っていることである。即ち一方の層間コンタクト１３は入力ＰＡＤの近傍に配する一方、他方の層間コンタクト１３はＰＡＤから最も遠く離れた部位に配されている。このように層間コンタクト１３を配することで、パッドに最も近い部分とパッドから遠く離れた部分での抵抗値変化を抑えることが出来る。

図９は、図６に示した第１実施形態の効果を説明するための模式図である。下層配線１１のＰＡＤからＡ点及びＢ点までの配線抵抗値をそれぞれ１Ω、４Ωとする。上層配線１２のＰＡＤからＡ点、Ｂ点までの配線抵抗値をそれぞれ５Ω、２０Ωとする。下層配線１１と上層配線１２の多層配線からなる電源配線のトータルの抵抗値は、Ａ点とＢ点でそれぞれ、０．８３Ω、３．３Ωとなる。この多層電源配線に１００ｍＡの電流が流れたとすると、電源配線が単層の場合には、Ａ点での電圧降下は０．１Ｖ、Ｂ点での電圧降下は０．４Ｖとなり、０．３Ｖの差が生じる。一方、図示のように電源配線を上下２層化した場合、Ａ点での電圧降下は０．０８３Ｖ、Ｂ点での電圧降下は０．３３Ｖとなり、０．２５Ｖの差が生じる。よって電圧降下を１８％改善することが出来る。

本発明の特徴は、電源電位の入力端ＰＡＤから最も遠いドライブスキャナ５の出力バッファへの電源配線を多層化し、以ってドライブスキャナ５の出力バッファ各段の電圧降下の差を縮小させる点にある。よって図８に示した第３実施形態のように、入力端ＰＡＤとこのＰＡＤから最も遠いドライブスキャナ５の出力バッファに、層間コンタクト１３を設けるようにしても良い。

図１０は、図６〜図８に示した本発明の実施形態にかかる画素回路の断面構造を模式的に表しており、画素の製造プロセスを示している。このプロセスは、まずガラスなどの基板（図示せず）の上にトランジスタのゲート電極及びゲート配線（走査線）を金属Ｍｏで形成する。その上を２層のゲート絶縁膜ＳｉＯ_２／ＳｉＮで被覆する。その上にトランジスタの素子領域となる多結晶シリコン薄膜ｐｏｌｙ‐Ｓｉをパタニング形成する。これを層間絶縁膜で被覆した後、その上に１層目の配線を金属Ａｌでパタニング形成する。この金属配線は信号線や電源ラインＶｃｃとなるものである。この配線を層間絶縁膜ＰＬＮＲで被覆した後、その上に発光素子ＥＬのアノード電極ＡＮＯＤＥを蒸着などで形成する。その上に発光層となる有機ＥＬ材料を蒸着した後、カソード電極ＣＴＨＯＤＥを形成する。さらにその上に絶縁膜や保護膜を被覆する。

パネルの周辺領域に形成される電源配線は、パネルの中央領域に配される画素アレイ部と同時に作成される。したがって、電源配線は図１０で説明した製造プロセス中で作成されることになる。図１１は、図１０に示した製造プロセスで形成された電源配線を示しており、特に単相構造の場合である。図示する様に、単相構造の電源配線は金属アルミニウムＡｌで形成されており、図１０に示した信号線などと同じプロセスで作成できる。

図１２は、本発明にしたがって多層化された電源配線の製造プロセスを示す模式図である。この多層化された電源配線も、図１０に示した画素回路側の製造プロセスを利用して同時に形成することが出来る。図示する様に、多層化された電源配線は、下層配線１１と上層配線１２を層間コンタクト１３で接続した構成となっている。下層配線１１は信号線などと同じく１層目の金属アルミニウムでパタニングされている。一方上層配線１２は層間絶縁膜ＰＬＮＲの上にパタニングされており、１層目の金属アルミニウムの成膜プロセスと同じ技術で形成することが出来る。上層配線１２と下層配線１１は層間絶縁膜ＰＬＮＲに形成した層間コンタクト１３で互いに電気的に接続することが可能である。これに代えて上層配線１２は図１０に示した発光素子のアノードＡＮＯＤＥ製造プロセスを用いて形成することも出来る。この場合には、上層配線１２は例えばアノード電極ＡＮＯＤＥと同じく銀で形成することが出来る。

以上説明したように、本発明にかかる表示装置は、基本的に画素アレイ部１とこれを駆動する駆動部の少なくとも一部とがパネル０に形成されている。画素アレイ部１は、行状の走査線ＷＳと列状の信号線ＳＬと両者が交差する部分に配された行列状の画素２とを有する。これに対し駆動部は、走査線ＷＳを介して各画素２を線順次駆動するスキャナ部と、この線順次駆動に合わせて信号線ＳＬに映像信号を供給する信号部とを含む。かかる構成により、画素アレイ部１に映像を表示する。本発明の特徴事項として、画素アレイ部１を駆動するためにパネル０に形成された電源配線の少なくとも一部が上下２層で多層配線化されている。即ち電源配線は下層配線１１と上層配線１２の多層構造となっている。特に実施形態では、スキャナ部に電源電圧ＶｃｃＨを供給するための電源配線が下層配線１１と上層配線１２で多層配線化されている。より具体的には、スキャナ部は画素アレイ部１に対して電圧レベルが線順次駆動に合わせてＶｃｃＨとＶｃｃＬで切換る電源電圧を供給するドライブスキャナ５を含んでいる。多層配線化された電源配線は、このドライブスキャナ５に対して電源電圧ＶｃｃＨを供給している。

パネル０は、その中央領域に画素アレイ部１が配され、その周辺領域に駆動部が配されている。多層化された電源配線は、その下層配線１１が駆動部内に形成されている一方、上層配線１２は駆動部の上方で周辺領域に延設されている。この場合、上層配線１２と下層配線１１は層間絶縁膜で互いに隔てられていると共に、この絶縁膜に形成されたコンタクト１３を通じて下層配線１１と上層配線１２が互いに電気的に導通している。一実施形態ではこのコンタクトホール１３はパネル０に形成された電源配線の端子ＰＡＤの近傍と、このＰＡＤから最も遠い部分の二箇所にのみ形成されている。

上述した第１〜第３実施形態は、いずれもドライブスキャナ５を給電する電源配線を上下二層化したものである。このドライブスキャナ５は画素アレイ部１側の駆動線に対してＶｃｃＨとＶｃｃＬで切換る電源電圧を供給している。但し本発明はこのようにパスル状の電源電圧を供給するドライブスキャナ５に限られるものではなく、制御信号のみを出力するスキャナに対しても、その電源配線を多層化することで効果が得られる。即ち電源配線を多層化することで配線パタンの幅をその分縮小でき、これにより電源配線のパネル上に占める占有面積を少なく出来る。よって画素アレイ部１の面積を圧迫することなく、電源配線の低抵抗化が可能になる。以下制御信号のみを出力するスキャナに本発明を適用した第４実施形態について説明する。

図１３は、第４実施形態にかかる表示装置を示すブロック図である。図示する様に、本表示装置は基本的に画素アレイ部１と、スキャナ部及び信号部を含む駆動部とで構成されている。画素アレイ部１は、行状に配された走査線ＷＳ、走査線ＡＺ１、走査線ＡＺ２及び走査線ＤＳと、列状に配された信号線ＳＬと、これらの走査線ＷＳ，ＡＺ１，ＡＺ２，ＤＳ及び信号線ＳＬに接続した行列状の画素回路２と、各画素回路２の動作に必要な第１電位Ｖｓｓ１，第２電位Ｖｓｓ２及び第３電位Ｖｃｃを供給する複数の電源線とからなる。信号部は水平セレクタ３からなり、信号線ＳＬに映像信号を供給する。スキャナ部は、ライトスキャナ４、ドライブスキャナ５、第一補正用スキャナ７１及び第二補正用スキャナ７２からなり、それぞれ走査線ＷＳ、走査線ＤＳ、走査線ＡＺ１及び走査線ＡＺ２に制御信号を供給して順次行毎に画素回路２を走査する。

画素回路２は、サンプリングトランジスタＴｒ１と、ドライブトランジスタＴｒｄと、第１スイッチングトランジスタＴｒ２と、第２スイッチングトランジスタＴｒ３と、第３スイッチングトランジスタＴｒ４と、画素容量Ｃｓと、発光素子ＥＬとを含む。サンプリングトランジスタＴｒ１は、所定のサンプリング期間に走査線ＷＳから供給される制御信号に応じ導通して信号線ＳＬから供給された映像信号の信号電位を画素容量Ｃｓにサンプリングする。画素容量Ｃｓは、サンプリングされた映像信号の信号電位に応じてドライブトランジスタＴｒｄのゲートＧに入力電圧Ｖｇｓを印加する。ドライブトランジスタＴｒｄは、入力電圧Ｖｇｓに応じた出力電流Ｉｄｓを発光素子ＥＬに供給する。発光素子ＥＬは、所定の発光期間中ドライブトランジスタＴｒｄから供給される出力電流Ｉｄｓにより映像信号の信号電位に応じた輝度で発光する。

第１スイッチングトランジスタＴｒ２は、サンプリング期間に先立ち走査線ＡＺ１から供給される制御信号に応じ導通してドライブトランジスタＴｒｄのゲートＧを第１電位Ｖｓｓ１に設定する。第２スイッチングトランジスタＴｒ３は、サンプリング期間に先立ち走査線ＡＺ２から供給される制御信号に応じ導通してドライブトランジスタＴｒｄのソースＳを第２電位Ｖｓｓ２に設定する。第３スイッチングトランジスタＴｒ４は、サンプリング期間に先立ち走査線ＤＳから供給される制御信号に応じ導通してドライブトランジスタＴｒｄを第３電位Ｖｃｃに接続し、以ってドライブトランジスタＴｒｄの閾電圧Ｖｔｈに相当する電圧を画素容量Ｃｓに保持させて閾電圧Ｖｔｈの影響を補正する。さらにこの第３スイッチングトランジスタＴｒ４は、発光期間に再び走査線ＤＳから供給される制御信号に応じ導通してドライブトランジスタＴｒｄを第３電位Ｖｃｃに接続して出力電流Ｉｄｓを発光素子ＥＬに流す。

以上の説明から明らかな様に、本画素回路２は、５個のトランジスタＴｒ１ないしＴｒ４及びＴｒｄと１個の画素容量Ｃｓと１個の発光素子ＥＬとで構成されている。トランジスタＴｒ１〜Ｔｒ３とＴｒｄはＮチャネル型のポリシリコンＴＦＴである。トランジスタＴｒ４のみＰチャネル型のポリシリコンＴＦＴである。但し本発明はこれに限られるものではなく、Ｎチャネル型とＰチャネル型のＴＦＴを適宜混在させることが出来る。発光素子ＥＬは例えばアノード及びカソードを備えたダイオード型の有機ＥＬデバイスである。但し本発明はこれに限られるものではなく、発光素子は一般的に電流駆動で発光する全てのデバイスを含む。

図１４は、図１３に示したドライブスキャナ５の出力バッファを１段分示した模式図である。図示する様に、ドライブスキャナ５の出力バッファは、シフトレジスタＳＲから出力されるシフト信号に応じ順次制御信号ＤＳを走査線ＤＳに出力する。この出力バッファは多段接続されたインバータからなる。シフトレジスタＳＲ側の入力バッファは所定の接地電位Ｖｓｓと電源電位Ｖｃｃ´との間に接続されている。出力側のインバータは電源ラインＶｃｃと接地ラインＶｓｓとの間に接続されている。この出力側バッファの出力ノードは、対応する制御線ＤＳに接続されている。かかる構成においても、制御信号ＤＳを安定的に出力するため、ドライブスキャナ５の出力段に配された電源配線Ｖｃｃは可能な限り低抵抗化することが望ましい。単純に低抵抗化を図ると電源配線Ｖｃｃの幅が広がり、その分画素アレイ部の占有面積を圧迫することになる。そこで本発明にしたがって電源配線Ｖｃｃを多層化することで、幅寸法は広げなくてすむ。

以下参考のため、図１３に示した画素回路２の動作を詳細に説明する。図１５は、図１３に示した画像表示装置から画素回路２の部分のみを取り出した模式図である。理解を容易にするため、サンプリングトランジスタＴｒ１によってサンプリングされる映像信号の信号電位Ｖｓｉｇや、ドライブトランジスタＴｒｄの入力電圧Ｖｇｓ及び出力電流Ｉｄｓ、さらには発光素子ＥＬが有する容量成分Ｃｏｌｅｄなどを書き加えてある。以下図１５に基づいて、本発明にかかる画素回路２の動作を説明する。

図１６は、図１５に示した画素回路のタイミングチャートである。図１６を参照して、図１５に示した本発明にかかる画素回路の動作を具体的に説明する。図１６は、時間軸Ｔに沿って各走査線ＷＳ，ＡＺ１，ＡＺ２及びＤＳに印加される制御信号の波形を表してある。表記を簡略化する為、制御信号も対応する走査線の符号と同じ符号で表してある。トランジスタＴｒ１，Ｔｒ２，Ｔｒ３はＮチャネル型なので、走査線ＷＳ，ＡＺ１，ＡＺ２がそれぞれハイレベルの時オンし、ローレベルの時オフする。一方トランジスタＴｒ４はＰチャネル型なので、走査線ＤＳがハイレベルの時オフし、ローレベルの時オンする。なおこのタイミングチャートは、各制御信号ＷＳ，ＡＺ１，ＡＺ２，ＤＳの波形と共に、ドライブトランジスタＴｒｄのゲートＧの電位変化及びソースＳの電位変化も表してある。

図１６のタイミングチャートではタイミングＴ１〜Ｔ８までを１フィールド（１ｆ）としてある。１フィールドの間に画素アレイの各行が一回順次走査される。タイミングチャートは、１行分の画素に印加される各制御信号ＷＳ，ＡＺ１，ＡＺ２，ＤＳの波形を表してある。

当該フィールドが始まる前のタイミングＴ０で、全ての制御線号ＷＳ，ＡＺ１，ＡＺ２，ＤＳがローレベルにある。したがってＮチャネル型のトランジスタＴｒ１，Ｔｒ２，Ｔｒ３はオフ状態にある一方、Ｐチャネル型のトランジスタＴｒ４のみオン状態である。したがってドライブトランジスタＴｒｄはオン状態のトランジスタＴｒ４を介して電源Ｖｃｃに接続しているので、所定の入力電圧Ｖｇｓに応じて出力電流Ｉｄｓを発光素子ＥＬに供給している。したがってタイミングＴ０で発光素子ＥＬは発光している。この時ドライブトランジスタＴｒｄに印加される入力電圧Ｖｇｓは、ゲート電位（Ｇ）とソース電位（Ｓ）の差で表される。

当該フィールドが始まるタイミングＴ１で、制御信号ＤＳがローレベルからハイレベルに切り替わる。これによりトランジスタＴｒ４がオフし、ドライブトランジスタＴｒｄは電源Ｖｃｃから切り離されるので、発光が停止し非発光期間に入る。したがってタイミングＴ１に入ると、全てのトランジスタＴｒ１〜Ｔｒ４がオフ状態になる。

タイミングＴ１のあとタイミングＴ２１で制御信号ＡＺ２が立上り、スイッチングトランジスタＴｒ３がオンする。これにより、ドライブトランジスタＴｒｄのソース（Ｓ）は所定の電位Ｖｓｓ２に初期化される。続いてタイミングＴ２２で制御信号ＡＺ１が立ち上がり、スイッチングトランジスタＴｒ２がオンする。これによりドライブトランジスタＴｒｄのゲート電位（Ｇ）が所定の電位Ｖｓｓ１に初期化される。この結果、ドライブトランジスタＴｒｄのゲートＧが基準電位Ｖｓｓ１に接続し、ソースＳが基準電位Ｖｓｓ２に接続される。ここでＶｓｓ１−Ｖｓｓ２＞Ｖｔｈを満たしており、Ｖｓｓ１−Ｖｓｓ２＝Ｖｇｓ＞Ｖｔｈとする事で、その後タイミングＴ３で行われるＶｔｈ補正の準備を行う。換言すると期間Ｔ２１‐Ｔ３は、ドライブトランジスタＴｒｄのリセット期間に相当する。また、発光素子ＥＬの閾電圧をＶｔｈＥＬとすると、ＶｔｈＥＬ＞Ｖｓｓ２に設定されている。これにより、発光素子ＥＬにはマイナスバイアスが印加され、いわゆる逆バイアス状態となる。この逆バイアス状態は、後で行うＶｔｈ補正動作及び移動度補正動作を正常に行うために必要である。

タイミングＴ３では制御信号ＡＺ２をローレベルにした後、制御信号ＤＳをローレベルにしている。これによりトランジスタＴｒ３がオフする一方トランジスタＴｒ４がオンする。この結果ドレイン電流Ｉｄｓが画素容量Ｃｓに流れ込み、Ｖｔｈ補正動作を開始する。この時ドライブトランジスタＴｒｄのゲートＧはＶｓｓ１に保持されており、ドライブトランジスタＴｒｄがカットオフするまで電流Ｉｄｓが流れる。カットオフするとドライブトランジスタＴｒｄのソース電位（Ｓ）はＶｓｓ１−Ｖｔｈとなる。ドレイン電流がカットオフした後のタイミングＴ４で制御信号ＤＳを再びハイレベルに戻し、スイッチングトランジスタＴｒ４をオフする。さらに制御信号ＡＺ１もローレベルに戻し、スイッチングトランジスタＴｒ２もオフする。この結果、画素容量ＣｓにＶｔｈが保持固定される。この様にタイミングＴ３‐Ｔ４はドライブトランジスタＴｒｄの閾電圧Ｖｔｈを検出する期間である。ここでは、この検出期間Ｔ３‐Ｔ４をＶｔｈ補正期間と呼んでいる。

この様にＶｔｈ補正を行った後タイミングＴ５で制御信号ＷＳをハイレベルに切り替え、サンプリングトランジスタＴｒ１をオンして映像信号の信号電位Ｖｓｉｇを画素容量Ｃｓに書き込む。発光素子ＥＬの等価容量Ｃｏｌｅｄに比べて画素容量Ｃｓは充分に小さい。この結果、映像信号の信号電位Ｖｓｉｇのほとんど大部分が画素容量Ｃｓに書き込まれる。正確には、Ｖｓｓ１に対する。Ｖｓｉｇの差分Ｖｓｉｇ−Ｖｓｓ１が画素容量Ｃｓに書き込まれる。したがってドライブトランジスタＴｒｄのゲートＧとソースＳ間の電圧Ｖｇｓは、先に検出保持されたＶｔｈと今回サンプリングされたＶｓｉｇ−Ｖｓｓ１を加えたレベル（Ｖｓｉｇ−Ｖｓｓ１＋Ｖｔｈ）となる。以降説明簡易化の為Ｖｓｓ１＝０Ｖとすると、ゲート／ソース間電圧Ｖｇｓは図１６のタイミングチャートに示すようにＶｓｉｇ＋Ｖｔｈとなる。かかる映像信号の信号電位Ｖｓｉｇのサンプリングは制御信号ＷＳがローレベルに戻るタイミングＴ７まで行われる。すなわちタイミングＴ５‐Ｔ７がサンプリング期間に相当する。

サンプリング期間の終了するタイミングＴ７より前のタイミングＴ６で制御信号ＤＳがローレベルとなりスイッチングトランジスタＴｒ４がオンする。これによりドライブトランジスタＴｒｄが電源Ｖｃｃに接続されるので、画素回路は非発光期間から発光期間に進む。この様にサンプリングトランジスタＴｒ１がまだオン状態で且つスイッチングトランジスタＴｒ４がオン状態に入った期間Ｔ６‐Ｔ７で、ドライブトランジスタＴｒｄの移動度補正を行う。即ち本発明では、サンプリング期間の後部分と発光期間の先頭部分とが重なる期間Ｔ６‐Ｔ７で移動度補正を行っている。なお、この移動度補正を行う発光期間の先頭では、発光素子ＥＬは実際には逆バイアス状態にあるので発光する事はない。この移動度補正期間Ｔ６‐Ｔ７では、ドライブトランジスタＴｒｄのゲートＧが映像信号の信号電位Ｖｓｉｇのレベルに固定された状態で、ドライブトランジスタＴｒｄにドレイン電流Ｉｄｓが流れる。ここでＶｓｓ１−Ｖｔｈ＜ＶｔｈＥＬと設定しておく事で、発光素子ＥＬは逆バイアス状態におかれる為、ダイオード特性ではなく単純な容量特性を示すようになる。よってドライブトランジスタＴｒｄに流れる電流Ｉｄｓは画素容量Ｃｓと発光素子ＥＬの等価容量Ｃｏｌｅｄの両者を結合した容量Ｃ＝Ｃｓ＋Ｃｏｌｅｄに書き込まれていく。これによりドライブトランジスタＴｒｄのソース電位（Ｓ）は上昇していく。図１６のタイミングチャートではこの上昇分をΔＶで表してある。この上昇分ΔＶは結局画素容量Ｃｓに保持されたゲート／ソース間電圧Ｖｇｓから差し引かれる事になるので、負帰還をかけた事になる。この様にドライブトランジスタＴｒｄの出力電流Ｉｄｓを同じくドライブトランジスタＴｒｄの入力電圧Ｖｇｓに負帰還する事で、移動度μを補正する事が可能である。なお負帰還量ΔＶは移動度補正期間Ｔ６‐Ｔ７の時間幅ｔを調整する事で最適化可能である。この目的で制御信号ＷＳの立下りに傾斜が付けられている。

タイミングＴ７では制御信号ＷＳがローレベルとなりサンプリングトランジスタＴｒ１がオフする。この結果ドライブトランジスタＴｒｄのゲートＧは信号線ＳＬから切り離される。映像信号の信号電位Ｖｓｉｇの印加が解除されるので、ドライブトランジスタＴｒｄのゲート電位（Ｇ）は上昇可能となり、ソース電位（Ｓ）と共に上昇していく。その間画素容量Ｃｓに保持されたゲート／ソース間電圧Ｖｇｓは（Ｖｓｉｇ−ΔＶ＋Ｖｔｈ）の値を維持する。ソース電位（Ｓ）の上昇に伴い、発光素子ＥＬの逆バイアス状態は解消されるので、出力電流Ｉｄｓの流入により発光素子ＥＬは実際に発光を開始する。この時のドレイン電流Ｉｄｓ対ゲート電圧Ｖｇｓの関係は、先のトランジスタ特性式１のＶｇｓにＶｓｉｇ−ΔＶ＋Ｖｔｈを代入する事で、以下の式２のように与えられる。
Ｉｄｓ＝ｋμ（Ｖｇｓ−Ｖｔｈ）^２＝ｋμ（Ｖｓｉｇ−ΔＶ）^２・・・式２
上記式２において、ｋ＝（１／２）（Ｗ／Ｌ）Ｃｏｘである。この特性式２からＶｔｈの項がキャンセルされており、発光素子ＥＬに供給される出力電流ＩｄｓはドライブトランジスタＴｒｄの閾電圧Ｖｔｈに依存しない事が分かる。基本的にドレイン電流Ｉｄｓは映像信号の信号電位Ｖｓｉｇによって決まる。換言すると、発光素子ＥＬは映像信号の信号電位Ｖｓｉｇに応じた輝度で発光する事になる。その際Ｖｓｉｇは負帰還量ΔＶで補正されている。この補正量ΔＶは丁度特性式２の係数部に位置する移動度μの効果を打ち消すように働く。したがって、ドレイン電流Ｉｄｓは実質的に映像信号の信号電位Ｖｓｉｇのみに依存する事になる。

最後にタイミングＴ８に至ると制御信号ＤＳがハイレベルとなってスイッチングトランジスタＴｒ４がオフし、発光が終了すると共に当該フィールドが終わる。この後次のフィールドに移って再びＶｔｈ補正動作、信号電位のサンプリング動作、移動度補正動作及び発光動作が繰り返される事になる。

図１７は、移動度補正期間Ｔ６‐Ｔ７における画素回路２の状態を示す回路図である。図示するように、移動度補正期間Ｔ６‐Ｔ７では、サンプリングトランジスタＴｒ１及びスイッチングトランジスタＴｒ４がオンしている一方、残りのスイッチングトランジスタＴｒ２及びＴｒ３がオフしている。この状態でドライブトランジスタＴｒ４のソース電位（Ｓ）はＶｓｓ１−Ｖｔｈである。このソース電位（Ｓ）は発光素子ＥＬのアノード電位でもある。前述したようにＶｓｓ１−Ｖｔｈ＜ＶｔｈＥＬと設定しておく事で、発光素子ＥＬは逆バイアス状態におかれ、ダイオード特性ではなく単純な容量特性を示す事になる。よってドライブトランジスタＴｒｄに流れる電流Ｉｄｓは画素容量Ｃｓと発光素子ＥＬの等価容量Ｃｏｌｅｄとの合成容量Ｃ＝Ｃｓ＋Ｃｏｌｅｄに流れ込む事になる。換言すると、ドレイン電流Ｉｄｓの一部が画素容量Ｃｓに負帰還され、移動度の補正が行われる。

図１８は上述したトランジスタ特性式２をグラフ化したものであり、縦軸にＩｄｓを取り横軸にＶｓｉｇを取ってある。このグラフの下方に特性式２も合わせて示してある。図１８のグラフは、画素１と画素２を比較した状態で特性カーブを描いてある。画素１のドライブトランジスタの移動度μは相対的に大きい。逆に画素２に含まれるドライブトランジスタの移動度μは相対的に小さい。この様にドライブトランジスタをポリシリコン薄膜トランジスタなどで構成した場合、画素間で移動度μがばらつく事は避けられない。例えば両画素１，２に同レベルの映像信号の信号電位Ｖｓｉｇを書き込んだ場合、何ら移動度の補正を行わないと、移動度μの大きい画素１に流れる出力電流Ｉｄｓ１´は、移動度μの小さい画素２に流れる出力電流Ｉｄｓ２´に比べて大きな差が生じてしまう。この様に移動度μのばらつきに起因して出力電流Ｉｄｓの間に大きな差が生じるので、スジムラが発生し画面のユニフォーミティを損なう事になる。

そこで本発明では出力電流を入力電圧側に負帰還させる事で移動度のばらつきをキャンセルしている。先のトランジスタ特性式１から明らかなように、移動度が大きいとドレイン電流Ｉｄｓが大きくなる。したがって負帰還量ΔＶは移動度が大きいほど大きくなる。図１８のグラフに示すように、移動度μの大きな画素１の負帰還量ΔＶ１は移動度の小さな画素２の負帰還量ΔＶ２に比べて大きい。したがって、移動度μが大きいほど負帰還が大きくかかる事となって、ばらつきを抑制する事が可能である。図示するように、移動度μの大きな画素１でΔＶ１の補正をかけると、出力電流はＩｄｓ１´からＩｄｓ１まで大きく下降する。一方移動度μの小さな画素２の補正量ΔＶ２は小さいので、出力電流Ｉｄｓ２´はＩｄｓ２までそれ程大きく下降しない。結果的に、Ｉｄｓ１とＩｄｓ２は略等しくなり、移動度のばらつきがキャンセルされる。この移動度のばらつきのキャンセルは黒レベルから白レベルまでＶｓｉｇの全範囲で行われるので、画面のユニフォーミティは極めて高くなる。以上をまとめると、移動度の異なる画素１と２があった場合、移動度の大きい画素１の補正量ΔＶ１は移動度の小さい画素２の補正量ΔＶ２に対して小さくなる。つまり移動度が大きいほどΔＶが大きくＩｄｓの減少値は大きくなる。これにより移動度の異なる画素電流値は均一化され、移動度のばらつきを補正する事ができる。

以下参考の為、上述した移動度補正の数値解析を行う。図１７に示したように、トランジスタＴｒ１及びＴｒ４がオンした状態で、ドライブトランジスタＴｒｄのソース電位を変数Ｖに取って解析を行う。ドライブトランジスタＴｒｄのソース電位（Ｓ）をＶとすると、ドライブトランジスタＴｒｄを流れるドレイン電流Ｉｄｓは以下の式３に示す通りである。

またドレイン電流Ｉｄｓと容量Ｃ（＝Ｃｓ＋Ｃｏｌｅｄ）の関係により、以下の式４に示す様にＩｄｓ＝ｄＱ／ｄｔ＝ＣｄＶ／ｄｔが成り立つ。

式４に式３を代入して両辺積分する。ここで、ソース電圧Ｖ初期状態は−Ｖｔｈであり、移動度ばらつき補正時間（Ｔ６‐Ｔ７）をｔとする。この微分方程式を解くと、移動度補正時間ｔに対する画素電流が以下の数式５のように与えられる。

本発明にかかる表示装置の全体構成を示すブロック図である。 図１に示した表示装置に含まれる画素回路の構成を示す回路図である。 図２に示した画素回路の動作説明に供するタイミングチャートである。 参考例にかかる表示装置を示す模式的な平面図である。 参考例の動作説明に供する模式的な平面図である。 本発明にかかる表示装置の第１実施形態を示す模式的な平面図である。 同じく第２実施形態を示す模式的な平面図である。 同じく第３実施形態を示す模式的な平面図である。 第１実施形態の動作説明に供する模式的な平面図である。 本発明にかかる表示装置の製造方法の説明に供する断面図である。 同じく本発明にかかる表示装置の製造方法の説明に供する模式図である。 同じく本発明にかかる表示装置の製造方法の説明に供する模式図である。 本発明にかかる表示装置の第４実施形態を示すブロック図である。 第４実施形態の要部を示す一部平面図である。 第４実施形態の動作説明に供する回路図である。 同じく第４実施形態の動作説明に供するタイミングチャートである。 同じく第４実施形態の動作説明に供する回路図である。 同じく第４実施形態の動作説明に供するグラフである。

符号の説明

０・・・パネル、１・・・画素アレイ部、２・・・画素、３・・・水平セレクタ、４・・・ライトスキャナ、５・・・ドライブスキャナ、１１・・・下層配線、１２・・・上層配線、１３・・・層間コンタクト

Claims (6)

1. 画素アレイ部とこれを駆動する駆動部の少なくとも一部とがパネルに形成されており、
   前記画素アレイ部は、行状の走査線と、列状の信号線と、両者が交差する部分に配された行列状の画素とを有し、
   前記駆動部は該走査線を介して各画素を線順次駆動するスキャナ部と、該線順次駆動に合わせて該信号線に映像信号を供給する信号部とを含み、以って該画素アレイ部に映像を表示する表示装置であって、
   前記画素アレイ部を駆動する為に前記パネルに形成された電源配線の少なくとも一部が、少なくとも上下二層で多層配線化されていることを特徴とする表示装置。
2. 前記スキャナ部に電源電圧を供給するための電源配線が多層配線化されていることを特徴とする請求項１記載の表示装置。
3. 前記スキャナ部は、該画素アレイ部に対して電圧レベルが該線順次駆動に合わせて切り換わる電源電圧を供給するドライブスキャナを含んでおり、前記多層配線化された電源配線は該ドライブスキャナに対して電源電圧を供給することを特徴とする請求項２記載の表示装置。
4. 前記パネルは、その中央領域に該画素アレイ部が配され、その周辺領域に該駆動部が配され、前記電源配線はその下層が該駆動部内に形成され、その上層が該駆動部の上方で周辺領域に延設されていることを特徴とする請求項１記載の表示装置。
5. 前記上層と下層は絶縁膜で互いに隔てられているとともに該絶縁膜に形成されたコンタクトホールを通じて上層と下層が互いに導通しており、
   前記コンタクトホールは、該パネルに形成された該電源配線の端子の近傍部分と、これから最も遠い部分の二箇所にのみ形成されていることを特徴とする請求項４記載の表示装置。
6. 画素アレイ部とこれを駆動する駆動部の少なくとも一部とがパネルに形成されており、
   前記画素アレイ部は、行状の走査線と、列状の信号線と、両者が交差する部分に配された行列状の画素とを有し、
   前記駆動部は該走査線を介して各画素を線順次駆動するスキャナ部と、該線順次駆動に合わせて該信号線に映像信号を供給する信号部とを含み、以って該画素アレイ部に映像を表示する表示装置の製造方法であって、
   前記画素アレイ部を駆動する為に前記パネルに電源配線を形成するとともに、
   該電源配線の少なくとも一部を、上下二層で多層配線化することを特徴とする表示装置の製造方法。
   

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